CN110827911B - 一种dram晶圆级管脚连接性的测试电路及方法 - Google Patents

Abstract

本发明公开一种DRAM晶圆级管脚连接性的测试电路及方法，电路结构包括依次连接的校准寄存器、延时单元、OCD电路、接收电路、数据通路和存储阵列，DRAM晶圆级的DQ管脚以及DQS管脚输入信号通过接收电路传入芯片内部，其输出信号通过OCD电路驱动；DRAM晶圆级的DM管脚输入信号通过接收电路传入芯片内部，其输出信号通过DM强制电路控制电平高低。本发明在没有增加额外管脚连接的情况下，完整的验证了所有DQ的数据通路和DQS以及DM管脚的功能性，提高了测试全面性的同时，没有增加测试针卡的设计难度和成本；对于后续的后端测试来说，提前筛出了此类坏片，减小封装成本，提高后端测试良率；对于KGD类型产品来说，降低了DPM，保证了产品质量。

Description

一种DRAM晶圆级管脚连接性的测试电路及方法

技术领域

本发明涉及存储器测试领域，特别涉及一种DRAM晶圆级管脚连接性的测试电路及方法。

背景技术

目前针对DRAM芯片(Dynamic Random Access Memory，即动态随机存取存储器)管脚连接性的检测通常是在颗粒级实现，因为颗粒的封装会将芯片管脚全部引出，测试机台可以针对每个管脚的连接性进行测试。又由于芯片同测数的提高和芯片管脚的连接数量之间的矛盾，导致DRAM晶圆的量产测试不具备实现该测试项的条件。

在DRAM的晶圆测试中，为了提高芯片的同测数以降低测试成本，通常芯片工作在特殊的测试模式下；在该模式下，芯片的数据写入采用寄存器实现，芯片的数据读出采用压缩模式，因此，仅需要引出部分DQ管脚(数据输入/输出管脚)，DM管脚(数据屏蔽管脚，DataMask)也无需引出。并且由于晶圆的测试侧重点是DRAM的功能检测，因此芯片工作在低频模式下，DQS管脚(数据同步信号管脚)也不需要连接。DRAM的前述相关管脚在JEDEC标准中均有相关的定义和要求。

由于晶圆测试仅有部分DQ管脚连接，DM管脚以及DQS管脚均不连接，因此这些没有连接的芯片管脚的连接性测试则无法实现，如果针对KGD(Known Good Die)未封装的颗粒，那么进行测试的DPM(defect per million,每百万的不良率)较高。

因此如何在整个晶圆级测试过程中，通过较少的脚管连接获得芯片管脚的连接性测试结果，进而提高后续测试良率，是需要解决的技术问题。

发明内容

为了解决现有技术存在的问题，本发明提供一种DRAM晶圆级管脚连接性的测试电路及方法，本发明在整个晶圆级测试过程中，仅连接尽可能少的管脚情况下，测试到所有管脚连接性功能，提高后续测试良率；提高KGD产品的DPM。

为实现上述目的，本发明采用以下技术手段：

一种DRAM晶圆级管脚连接性的测试电路，包括依次连接的校准寄存器、DQS延时单元、OCD电路、接收电路、数据通路和存储阵列；

DRAM晶圆级的DQ管脚以及DQS管脚输入信号通过接收电路传入芯片内部，其输出信号通过OCD电路驱动；

DRAM晶圆级的DM管脚输入信号通过接收电路传入芯片内部，其输出信号通过DM强制电路控制电平高低。

所述的DM强制电路包括上拉电路和下拉电路，上拉电路和下拉电路用于将DM管脚信号拉高或者拉低。

采用所述的DRAM晶圆级管脚连接性的测试电路的测试方法，包括以下步骤：

首先，压缩模式下写入存储整列中第一数据；

其次，正常模式下读出校准寄存器中的第二数据；

再次，第二数据读出后重新写入存储阵列；将存储阵列写入的数据再次读出作为第三数据；

最后，比较数据是否一致，判断管脚通路是否正常。

作为本发明的进一步改进，对于DQ/DQS管脚：所述比较数据是否一致为：

如果第三数据与第二数据一致，则管脚通路正常；

否则如果第三数据与第二数据不一致，管脚通路不正常。

作为本发明的进一步改进，对于DM管脚，所述比较数据是否一致为：

如果第三数据与第二数据一致，则管脚通路不正常；

否则如果第三数据与第二数据不一致，管脚通路正常。

作为本发明的进一步改进，对于DM管脚，所述比较数据是否一致为：

如果第三数据与第一数据一致，则管脚通路正常；

否则如果第三数据与第一数据不一致，管脚通路不正常。

作为本发明的进一步改进，DQ以及DQS管脚的测试：在非压缩模式下，读出芯片内部校准寄存器的数据，利用DQS延时单元将读出时的DQS信号延迟，同时发出写命令，将读出的数据写回到存储阵列；再切回到压缩模式，将存储阵列中的值读出，与校准寄存器的数据进行比较，判断DQS管脚与DQ管脚通路是否功能正常。

作为本发明的进一步改进，DM管脚的测试：在测试时，压缩模式在存储阵列写背景数据；利用DM强制电路控制DM信号拉高，正常模式读芯片校准寄存器，并将其再写入存储阵列；压缩模式下读存储阵列的数据，与存储阵列写入的背景数据比较，DM管脚通路是否功能正常。

作为本发明的进一步改进，所述的DQ以及DQS管脚的测试步骤具体包括：

11)芯片上电，进入压缩模式，在存储阵列中写入背景数据；

12)将压缩模式调整为正常模式，利用DM强制电路将DM信号强制拉低，使得DQ以及DQS管脚的数据正常输入输出；

13)利用DQS管脚延迟电路，将读出时的DQS信号延迟；

14)读校准寄存器的数据；

15)再发写命令，将上步校准寄存器的数据写入存储阵列；

16)重新进入压缩模式，读上步中写入的数据，若读出的数据与校准寄存器的数据一致，则证明DQS管脚与DQ管脚功能正常；否则数据通路有问题。

作为本发明的进一步改进，所述的DM管脚的测试步骤的具体包括：

21)芯片上电，进入压缩模式，在存储阵列中写入背景数据；

22)将压缩模式调整为正常模式，利用DM强制电路将DM信号强制拉高；

23)利用DQS信号延迟电路将读出时的DQS信号延迟时钟周期；

24)读校准寄存器的数据；

25)再发写命令，将上步读出的校准寄存器数据写入存储阵列；

26)重新进入压缩模式，读上步存储阵列中写入的数据，若读出的数据与存储阵列的背景数据一致，则证明DM管脚功能正常；否则数据通路有问题。

优选的，所述的DQS信号按照其时序的时钟周期的倍数进行延迟。

优选的，DQS管脚延迟时间为数据与DQS时钟沿的时间差+1/2数据宽度。

优选的，DM强制电路将DM信号强制拉高或拉低时还包括重新设置读写时序，重新设置读写时序具体为改变芯片的读延时、突发长度及写延时参数。

与现有技术相比，本发明具有以下优点：

本发明的DRAM晶圆级管脚连接性的测试电路，利用一个简单的延时电路和DM强制电路，实现所有管脚的连接性测试，既没有增加芯片面积，也没有增加测试针卡的探针数目，降低了针卡设计的难度和成本的同时，同测数高，且没有增加产品总体成本。

本发明DRAM晶圆级管脚连接性测试方法通过在非压缩模式下，读出芯片内部校准寄存器的值，将读出时的DQS管脚延迟，同时发出写命令，将读出的数据写回到存储阵列；再切回到压缩模式，将存储阵列中的值读出，即可判断整个通路是否功能正常既可以判断DQ以及DQS管脚、DM管脚的连接性，在仅连接尽可能少的管脚情况下充分开发现有资源，测试覆盖到所有管脚连接性功能。与其他类型测试兼容性高，测试方法耗时短，测试成本低。

产品量产测试中，在晶圆级测试就提前检测出管脚连接性问题，对于后续的后端测试来说，提前筛出了此类坏片，减小封装成本，提高后端测试良率；对于KGD类型产品来说，降低了DPM，保证了产品质量。

附图说明

图1为本发明管脚连接性测试电路示意图；

图2为图1中的DM管脚连接的DM强制电路示意图；

图3为本发明中DQ和DQS数据通路测试流程示意图；

图4为本发明中DM管脚测试流程示意图；

图5为本发明的数据读出DQS信号延迟以匹配数据写入的时序图示意；

图6为本发明实施例1流程图；

图7为本发明实施例1时序示意图；

图8为验证DM管脚的具体发送命令实例示意图。

具体实施方式

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

如图1所示，本发明的第一个目的是提供一种DRAM晶圆级管脚连接性的测试电路，包括依次连接的校准寄存器、DQS延时单元、OCD电路(off-chip driver，驱动电路)、接收电路、数据通路、存储阵列以及DM强制电路，DRAM晶圆的DQ管脚和DQS管脚输入信号通过接收电路传入芯片内部，输出信号通过OCD电路被驱动。DM管脚可以通过DM强制电路控制DM管脚信号高和低，DM强制电路包括上拉、下拉电路，实现内部信号控制电平高低的效果，以达到屏蔽DQ以及DQS信号输入的目的。该校准寄存器为芯片内部校准寄存器。

DQ以及DQS管脚的测试：在非压缩模式下，读出芯片内部校准寄存器的值，利用图1中的DQS延时单元，将读出时的DQS信号延迟，同时发出写命令，将读出的数据写回到存储阵列；再切回到压缩模式，将存储阵列中的值读出，即可判断整个通路是否功能正常。

由于DM管脚在测试中不连接，芯片内部也无OCD电路，因此需要为连接性测试设计的上拉和下拉电路，控制DM管脚信号高和低。其电路结构如图2所示，电路连接依次包括：接收电路，虚拟OCD电路(虚拟off-chip Driver)，虚拟OCD电路包括上拉和下拉电路，可以根据测试需求，将DM管脚拉低或者拉高。

在测试时，压缩模式在存储阵列写背景数据；控制DM管脚信号拉高，正常模式读芯片校准寄存器，并将其再写入存储阵列；压缩模式读数据，若读出的还是背景数据，则正常模式写入的数据成功被DM管脚屏蔽。

本发明的第二个目的是提供采用上述的DRAM晶圆级管脚连接性的测试电路的测试方法，包括以下步骤：

首先，压缩模式下写入存储整列中第一数据；

其次，正常模式下读出校准寄存器中的第二数据；

再次，第二数据读出后重新写入存储阵列；将存储阵列写入的数据再次读出作为第三数据；

最后，比较数据是否一致，判断管脚通路是否正常。

本发明的原理是：

压缩模式下：存储整列中写入背景数据(第一数据)；正常模式下：读校准寄存器的数据(第二数据)；校准寄存器中的数据读出后重新写入存储阵列；之后将存储阵列写入的数据再次被读出(第三数据)，比较再次读出的数据(第三数据)与原校准寄存器的数据(第二数据)或背景数据(第一数据)是否一致，以便判断管脚通路是否正常。

这里的管脚可以适用于DQ/DQS管脚和DM管脚。它们分别进行判断操作。

对于DQ/DQS管脚：

如果第三数据与第二数据一致，则管脚通路正常；

否则如果第三数据与第二数据不一致，管脚通路不正常。

对于DM管脚：

如果第三数据与第二数据一致，则管脚通路不正常；

否则如果第三数据与第二数据不一致，管脚通路正常。

或者

如果第三数据与第一数据一致，则管脚通路正常；

否则如果第三数据与第一数据不一致，管脚通路不正常。

下面分别以不同的管脚为例进行说明。

需要说明的是，以下实施例中的写入背景数据指的是第一数据，读校准寄存器的数据为第二数据，将存储阵列写入的数据再次被读出指的是第三数据。

实施例1

具体地，如图3所示，DQ管脚以及DQS管脚的测试流程如下：

步骤S11芯片上电：

具体为：进入压缩模式，在存储阵列中写入背景数据；

在压缩模式写入，能够节省在晶圆测试中需要连接的管脚数目，从而极大的缩减了针卡设计制造成本，增加同测数，减少整体测试时间。

步骤S12将压缩模式调整为正常模式：

具体为：

利用DM强制电路将DM管脚强制拉低，数据正常输入输出；这里的目的是DRAM的DM功能不起作用，数据通过DQ/DQS管脚正常读写。

利用测试模式，在晶圆测试时可以不需连接DM管脚，缩减针卡设计制造成本，并且增加同测数，减少整体测试时间。

步骤S13 DQS信号延时：

在读取数据时，芯片内部会自行驱动DQS信号，只需要利用测试模式中DQS管脚延迟电路，将读出时的DQS信号延迟一定时间，以便将读出的DQS信号用于写入，晶圆测试时同样不需要连接DQS管脚，因而缩减针卡设计制造成本，并且增加同测数，减少整体测试时间。

步骤S14读校准寄存器的数据；

具体为：对校准寄存器发出读指令(JEDEC标准定义的只读型寄存器，无法外部改写)，校准寄存器的拓扑与存储阵列中的背景数据不同；读校准寄存器指令使芯片自行在所有DQ/DQS管脚输出信号；故可以减少操作步骤，不需要对特定地址再次进行读写操作，读出的数据在所有DQ管脚均有输出。

步骤S15再发写命令：

具体为：将上步读出的校准寄存器数据再写入存储阵列；由于读出的数据在所有DQ管脚均有输出，那么写入命令也通过所有DQ进行了写入，由此就可以验证读写通路上的所有DQ管脚与DQS管脚；

这里需要说明的是上一步读出的校准寄存器的数据是指在步骤S14“读出的数据在所有DQ管脚均有输出”这里的输出是指：校准寄存器的数据保持在DQ管脚上；经过恰当的时序配置，再发写命令之后，保持在DQ管脚上的数据再次通过写命令被写入存储阵列。步骤S16读上步写入存储阵列的数据：

具体为：若读出的数据与校准寄存器的数据一致，则证明DQS管脚与DQ管脚功能正常；否则次数据通路有问题。

实施例2

以DM管脚为例进行说明：具体地，如图4所示，DM管脚的测试流程如下：

步骤S21芯片上电：

具体为：进入压缩模式，在存储阵列中写入背景数据；压缩模式写入，节省了在晶圆测试中需要连接的管脚数目，从而极大的缩减了针卡设计制造成本，增加同测数，减少整体测试时间；

步骤S22将压缩模式调整为正常模式：

具体为：利用DM强制电路将DM管脚强制拉高，数据将会被屏蔽。这里的目的是DRAM的DM功能起作用，通过DQ/DQS管脚的数据将会被屏蔽。

这样测试时不需要连接DM管脚，缩减针卡设计制造成本，并且增加同测数，减少整体测试时间。

步骤S23 DQS信号延时：

因为在读取数据时，芯片内部会自行驱动DQS信号，只需要利用测试模式中DQS延迟电路，将读出时的DQS信号延迟一定时间，以便将读出的DQS信号用于写入，晶圆测试时同样不需要连接DQS管脚，缩减针卡设计制造成本，并且增加同测数，减少整体测试时间。

步骤S24读校准寄存器上的数据：

具体为：对指定的校准寄存器发出读指令，所有DQ管脚以及DQS管脚均有输出；

步骤S25再发写命令：

具体为：将上一步读出的校准寄存器再写入存储阵列由于在步骤S2中，DM管脚被拉高，所以此次写命令，所有DQ的数据应该被屏蔽掉，存储阵列中的数据没有因此次写而改变。

这里需要说明的是上一步读出的校准寄存器的数据是指在步骤S24“所有DQ管脚以及DQS管脚均有输出”这里的输出是指：校准寄存器的数据保持在DQ管脚以及DQS管脚上；再发写命令之后，保持在DQ管脚以及DQS管脚上的数据再次通过写命令被写入存储阵列。但由于DM管脚有效，此次写命令无效。

步骤S26读上步写入存储阵列的数据：

具体为：若读出的数据与步骤S21中的背景数据一致，则证明DM管脚能也正常；否则DM管脚通路有问题。

这里需要强调的是：

若读出的数据是与步骤S24中原校准寄存器的数据是否一致进行比较时，判断规则如下：

如果数据一致，则DM管脚通路不正常；

否则如果数据不一致，DM管脚通路正常。

在DQ/DQS管脚与DM管脚的测试流程中，为了减少测试所需连接的管脚个数，需要对DQS管脚信号进行延时操作。

图5为DQS管脚信号延时的时序示意图。在读命令时，DQS管脚由内部电路驱动，输出信号与DQ管脚信号匹配；

为了将DQ管脚信号写入，将DQS管脚的信号延时，延长时长为tDQSQ+1/2data eye(tDQSQ：数据与DQS时钟沿的时间差，JEDEC定义的产品参数；data eye：数据宽度)。这样在后续发送写命令时，数据能够刚好被采入。

以DQ/DQS管脚和以DM管脚进行本发明的操作区别在于：

DRAM的DM功能是否起作用。

判断DQ/DQS管脚通路是否有问题时：利用DM强制电路将DM管脚强制拉低，DM功能不起作用。

判断DM管脚通路是否有问题时：利用DM强制电路将DM管脚强制拉高，数据将会被屏蔽，DM功能起作用。

以下是上述方法的优选实施例：

实施例3

下述实施例中分别对DQ/DQS管脚和DM管脚进行了判断。

参照图6，详细描述了在某款产品的晶圆级量产测试中对所有数据通路管脚连接性能进行测试的实例。

步骤S31：存储阵列写背景数据

芯片上电，进入压缩模式，在存储阵列中写入背景数据；此背景数据需要与指定的校准寄存器的数据不同，以鉴别数据改写是否成功；

此步骤可以复用正常晶圆测试中的写步骤，简化了测试复杂度；不需要额外增加DQ管脚、DQS管脚及DM管脚的连接数目；

步骤S32：重新设置读写时序

改变芯片的RL(read latency，读延时，JEDEC定义的产品可配置应用参数)、BL(burst length，突发长度，JEDEC定义的产品可配置应用参数)与WL(write latency，写延时，JEDEC定义的产品可配置应用参数)；在本实例中，分别以RL＝5、BL＝4、WL＝2为例；关掉压缩模式；DM管脚信号下拉，此时DM管脚无效，对存储阵列的读写操作均有效；

此步骤利用JEDEC定义的可配置标准，将读写时序进行修改，便于后续读出数据的写进，简化了电路设计；并且由于DM管脚信号由内部驱动，并且可外部配置，测试中不需要额外连接此管脚；

步骤S33：DQS信号延时

利用测试模式中DQS信号延迟电路，将读出时的DQS管脚延迟特定时间，以便将读出的DQS信号用于写入；

此步骤是后续数据写入的关键；为了减少针卡连接的管脚数目，减少测试成本，必须对DQS信号进行延时操作，将读命令的内部DQS驱动转换为写命令时的输入信号；

步骤S34：读校准寄存器的数据

读校准寄存器，此寄存器的拓扑与存储阵列中的背景数据不同，所有DQ均有输出；

在此步骤中，虽然并不是所有DQ管脚都被连接，但保证了所有DQ管脚都有信号，从而验证所有DQ管脚的通路，增加了测试的覆盖率，降低了产品的DPM。

步骤S35：写命令

间隔两个时钟周期，再发写命令。从图7时序图可以看出，经过设置的RL和WL，可以恰好将步骤S34读出的数据再写回到存储阵列中；

经次步骤，所有的数据通路，读写命令均已被验证；

步骤S36：读存储阵列

进入压缩模式，读上步中写入的校准寄存器，若读出的数据与预期一致，则证明从DQ到存储阵列的通路连接正常，DQS管脚功能也正常；

上述步骤验证了DQ和DQS管脚功能。

步骤S37：DM信号拉高

退出压缩模式，将DM管脚改为上拉，此时对于存储阵列的读写操作会被屏蔽；

步骤S38：DM管脚的验证

重复上述读校准寄存器→写入存储阵列(步骤S32-步骤S36)的过程，因为写入的数据会被屏蔽，所以存储阵列中还是背景数据，若读出的数据与背景数据一致，则DM管脚功能正常；

上述步骤验证了DM管脚功能。

步骤S39：筛片

经过以上步骤的验证，可以验证DQ/DQS和DM管脚及数据通路的功能，将未能通过测试的芯片筛出，标记为坏片。

图7为上述步骤中所发送的具体命令时序图：在对校准寄存器进行操作时，需提前将DM信号拉至低电平，并设置好RL、WL、BL，在本实例中设置如图所示，分别为：RL＝5，WL＝2，BL＝4。在发出MRR(寄存器发出读命令，下文同)之后五个时钟周期，数据从所有的DQ管脚输出。在MRR命令之后两个时钟周期，发出对存储阵列的写命令WR(对存储阵列的写命令，下文同)，对此命令的响应刚好在两个时钟周期之后，读命令的输出响应与写命令的输入相应在同一时刻，从DQ输出的校准寄存器，又被写回到存储阵列。至此，所有的DQ管脚与DQS管脚，都参与了此次操作。将存储阵列中的数据读出，即可判定上述管脚是否正常工作。

图8为验证DM管脚的具体发送命令实例；RL、WL、BL设置与图7中一致，只是将DM管脚信号置高，这样DQ信号就会被屏蔽，写到存储阵列中的数据无效。完成图中命令序列之后，验证存储阵列中的值即可判定，DM管脚有无效果。

在上述步骤中，利用了芯片固有的特性，加上测试模式的电路设计，在没有增加额外管脚连接的情况下，完整的验证了所有DQ管脚的数据通路和DQS以及DM管脚的功能性，解决了晶圆测试中测试效率与覆盖率的矛盾。提高了测试全面性的同时，没有增加测试针卡的设计难度和成本；对于后续的后端测试来说，提前筛出了此类坏片，减小封装成本，提高后端测试良率；对于KGD类型产品来说，降低了DPM，保证了产品质量。

尽管以上结合附图对本发明的具体实施方案进行了描述，但本发明并不局限于上述的具体实施方案，上述的具体实施方案仅仅是示意性的、指导性的、而不是限制性的。本领域的普通技术人员在本说明书的启示下，在不脱离本发明的权利要求所保护的范围的情况下，还可以做出很多种的形式，这些均属于本发明保护之列。

Claims (13)

1.一种DRAM晶圆级管脚连接性的测试电路，其特征在于：

包括依次连接的校准寄存器、DQS延时单元、驱动电路、接收电路、数据通路和存储阵列；

DRAM晶圆级的DQ管脚以及DQS管脚输入信号通过接收电路传入芯片内部，其输出信号通过驱动电路驱动；

DRAM晶圆级的DM管脚输入信号通过接收电路传入芯片内部，其输出信号通过DM强制电路控制电平高低；

在非压缩模式下，读出芯片内部校准寄存器的值，将读出时的DQS管脚延迟，同时发出写命令，将读出的数据写回到存储阵列；再切回到压缩模式，将存储阵列中的值读出，即可以判断DQ以及DQS管脚、DM管脚的连接性。

2.根据权利要求1所述的一种DRAM晶圆级管脚连接性的测试电路，其特征在于，

所述的DM强制电路包括上拉电路和下拉电路，上拉电路和下拉电路用于将DM管脚信号拉高或者拉低。

3.采用权利要求1所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于，包括以下步骤：

首先，压缩模式下写入存储整列中第一数据；

其次，正常模式下读出校准寄存器中的第二数据；

再次，第二数据读出后重新写入存储阵列；将存储阵列写入的数据再次读出作为第三数据；

最后，比较数据是否一致，判断管脚通路是否正常。

4.根据权利要求3所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于，

对于DQ/DQS管脚：所述比较数据是否一致为：

如果第三数据与第二数据一致，则管脚通路正常；

否则如果第三数据与第二数据不一致，管脚通路不正常。

5.根据权利要求3所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于，

对于DM管脚，所述比较数据是否一致为：

如果第三数据与第二数据一致，则管脚通路不正常；

否则如果第三数据与第二数据不一致，管脚通路正常。

6.根据权利要求3所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于，

对于DM管脚，所述比较数据是否一致为：

如果第三数据与第一数据一致，则管脚通路正常；

否则如果第三数据与第一数据不一致，管脚通路不正常。

7.根据权利要求4所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于，

DQ以及DQS管脚的测试：在非压缩模式下，读出芯片内部校准寄存器的数据，利用DQS延时单元将读出时的DQS信号延迟，同时发出写命令，将读出的数据写回到存储阵列；再切回到压缩模式，将存储阵列中的值读出，与校准寄存器的数据进行比较，判断DQS管脚与DQ管脚通路是否功能正常。

8.根据权利要求5或6任一所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于：

DM管脚的测试：在测试时，压缩模式在存储阵列写背景数据；利用DM强制电路控制DM信号拉高，正常模式读芯片校准寄存器，并将其再写入存储阵列；压缩模式下读存储阵列的数据，与存储阵列写入的背景数据比较，DM管脚通路是否功能正常。

9.根据权利要求7所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于，所述的DQ以及DQS管脚的测试步骤具体包括：

11)芯片上电，进入压缩模式，在存储阵列中写入背景数据；

12)将压缩模式调整为正常模式，利用DM强制电路将DM信号强制拉低，使得DQ以及DQS管脚的数据正常输入输出；

13)利用DQS管脚延迟电路，将读出时的DQS信号延迟；

14)读校准寄存器的数据；

15)再发写命令，将上步校准寄存器的数据写入存储阵列；

16)重新进入压缩模式，读上步中写入的数据，若读出的数据与校准寄存器的数据一致，则证明DQS管脚与DQ管脚功能正常；否则数据通路有问题。

10.根据权利要求8所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于，所述的DM管脚的测试步骤的具体包括：

21)芯片上电，进入压缩模式，在存储阵列中写入背景数据；

22)将压缩模式调整为正常模式，利用DM强制电路将DM信号强制拉高；

23)利用DQS信号延迟电路将读出时的DQS信号延迟时钟周期；

24)读校准寄存器的数据；

25)再发写命令，将上步读出的校准寄存器数据写入存储阵列；

26)重新进入压缩模式，读上步存储阵列中写入的数据，若读出的数据与存储阵列的背景数据一致，则证明DM管脚功能正常；否则数据通路有问题。

11.根据权利要求9或10任一所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于：

所述的DQS信号按照其时序的时钟周期的倍数进行延迟。

12.根据权利要求11所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于：

DQS管脚延迟时间为数据与DQS时钟沿的时间差加数据宽度的一半。

13.根据权利要求9或10任一所述的DRAM晶圆级管脚连接性的测试电路的测试方法，其特征在于：

DM强制电路将DM信号强制拉高或拉低时还包括重新设置读写时序，重新设置读写时序具体为改变芯片的读延时、突发长度及写延时参数。

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