CN102592683B - 一种芯片测试模式的进入方法及相关装置 - Google Patents

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Abstract

本发明提供一种进入芯片测试模式的方法与相关装置。芯片的成品测试和中测测试都需要在ROM中写入测试程式，为了不影响用户码的ROM区域，因此在芯片内部增加了专用测试ROM区域，测试专用ROM区域中存放测试芯片的相关测试程式。为了防止客户错误进入测试ROM区域，本发明在芯片内建芯片进入测试模式的相关电路，芯片测试时特定的时序经由芯片内建的进入测试模式的电路，芯片才能成功进入测试模式，在芯片复位完成后使能测试ROM，以便芯片执行测试ROM中的值。

Description

一种芯片测试模式的进入方法及相关装置
技术领域
本发明提供一种集成电路芯片测试模式的进入方法与相关装置，特别指一种能在集成电路芯片的成品测试和中测中进入芯片内部测试ROM的方法与相关装置。
背景技术
随着半导体信息产业的发展，多种不同功能的电子电路都已能集成于同一芯片中，使得单一集成电路芯片就可具有繁复的功能。
为了确保集成电路芯片的正常工作，对制造出的芯片进行成品测试和中测测试是必要的。
特别是对于OTP型的MCU而言，封装完成以后的MCU的ROM是OTP(One TimeProgramming)的，而OTP只能烧录一次。芯片的成品测试和中测测试都需要在ROM中写入测试程式，为了不影响用户码的ROM区域，因此在芯片内部增加了专用测试ROM区域，测试专用ROM区域中存放测试芯片的相关测试程式。那么防止客户错误进入测试ROM区域就成了必需要解决的技术问题。
发明内容
因此，本发明的目的就是提出一种防止客户错误进入测试ROM区域的芯片测试模式进入方法，让芯片厂商能方便地进入测试模式，并能够有效防止客户的错误进入。
为达到本发明的目的，本发明为在集成电路芯片中内建芯片进入测试模式的相关电路，芯片测试时特定的时序经由芯片内建的进入测试模式的电路，芯片才能成功进入测试模式，在芯片复位完成后使能测试ROM，以便芯片执行测试ROM中的值。进入测试模式的时序主要由VDD，MODEL_SEL，SCK，SDA四个输入构成。
一般芯片上电后，要经过复位时间后芯片才能进入正常工作，正常模式芯片复位结束后，芯片将会执行普通ROM中的程序，即用户CODE。进入测试模式的特定时序必须在复位时间的前输入，这样复位时间结束后，芯片才能正确的执行测试ROM中的程序，完成测试。
在本发明的较佳实施例中，一般MODEL_SEL和芯片的RESET管脚共用，SDA和芯片外部的晶振的OSC1脚共用，SCK和芯片外部的晶振的OSC2脚共用，这样就不需要再额外地增加芯片的管脚，进入测试模式的输入管脚可以跟芯片的外部管脚共用。例如将本发明的技术应用于OTP型的MCU中即可实现不需要再额外地增加芯片的管脚。
附图说明
图1为本发明实施于一芯片中的功能示意图。
图2为芯片进入测试模式的时序图。SDA0和SDA1为SDA输入的两种情况。
图3为芯片中内建芯片进入测试模式的电路原理图。
主要元件符号说明
10正向输出的施密特触发器    11反向输出的施密特触发器
12正向输出的施密特触发器    20两输入与非门
21两输入与非门              22两输入与门
23四输入与非门              24四输入与非门
25两输入与门                30两输入或非门
31两输入或非门              32两输入或非门
40非门
50带RESET上升沿触发的D触发器
51带RESET上升沿触发的D触发器
52带RESET上升沿触发的D触发器
53带RESET上升沿触发的D触发器
54带RESET上升沿触发的D触发器
55带RESET上升沿触发的D触发器
SCK          芯片管脚，I2C通信协议中的时钟信号
SDA          芯片管脚，I2C通信协议中的数据信号
VDD          芯片管脚，电源
POR_         芯片管脚，复位信号
MODEL_SEL    芯片管脚，测试模式选择信号
具体实施方式
请参考图1，图1即为本发明实施于一芯片中的功能示意图，表示了集成芯片运行在普通ROM和输入特定的时序进入测试专用ROM两种工作状态。
请继续参考图2，图2即为芯片进入测试模式输入的特定的时序图，进入测试模式的时序主要由VDD，MODEL_SEL，SCK，SDA四个输入构成，芯片上电VDD后，芯片管脚RESET端信号为低，从芯片的三个管脚MODEL_SEL，SCK，SDA灌入如图2所示的特定时序：一直拉低管脚MODEL_SEL为“低”，管脚SCK输入8个clock时钟信号，同时在管脚SDA端串行输入相应的DATA值(10011011或10111001)。在时钟信号SCK的上升沿采样SDA输入的DATA值，管脚SDA上的DATA输入值必须为10011011或10111001，芯片才能进入测试模式，否则芯片进入正常用户码模式。
请接着参考图3，图3即为集成电路芯片中内建的为芯片进入测试模式的相关电路原理图，电路由主电路、输入电路、输出电路三部分组成。
主电路由触发器50、触发器51、触发器52、触发器53组成，
触发器50的Q端与触发器51的D端相接，触发器51的Q端与触发器52的D端相接，触发器52的Q端与触发器53的D端相接，触发器50的D端由输入电路的一端口SDA提供；
触发器50、触发器51、触发器52、触发器53的CLK端与输入电路中的两输入与门22的输出端相接；
触发器50、触发器51、触发器52、触发器53的使能端与所述输入电路中的两输入或非门30的输出端相接；
触发器50的Q端、触发器51的Q_端、触发器52的Q_端、触发器53的Q端和触发器50的Q端、触发器51的Q端、触发器52的Q_端、触发器53的Q端各自分别接入输出电路。
输入电路的三个输入端为输入端SCK、输入端SDA、输入端MODEL_SEL；
输入端SCK经由正向输出的施密特触发器10接入两输入与门22的输入端，两输入与门22的另一输入端和非门40的输出端相接；非门40的输入端与两输入与非门20的其中一输入端及两输入与非门21的输出端相接，输入端SCK经由正向输出的施密特触发器10与两输入与非门20的另一输入端相接；
输入端SDA经由正向输出的施密特触发器12与所述主电路的触发器50的D端相接；
输入端MODEL_SEL经由反向输出的施密特触发器11与芯片管脚POR_接入两输入或非门30的输入端，两输入或非门30输出信号与所述主电路触发器50、触发器51、触发器52、触发器53的芯片使能端相接。输入端MODEL_SEL经由反向输出的施密特触发器11和两输入与非门21的一输入端相接，两输入与非门21的另一输入端与两输入与非门20的输出端相接。
输出电路中的与非门23的四个输入端各自分别与主电路中的触发器5Q的Q端、触发器51的Q_端、触发器52的Q_端、触发器53的Q端相接，所述输出电路中的与非门24的四个输入端各自分别与所述主电路中的触发器50的Q端、触发器51的Q端、触发器52的Q_端、触发器53的Q端相接；
输出电路中的与非门23和与非门24的输出端各自分别接入输出电路中的两输入或非门31和两输入或非门32的输入端，两输入或非门31和两输入或非门32的另一输入端与主电路中的触发器50、触发器51、触发器52、触发器53的4个CLK端及所述输入电路中的两输入与门22的输出端相接；
输出电路中的两输入或非门31和两输入或非门32的输出端各自分别与输出电路中的触发器54和触发器55的CLK端相接，输出电路中的触发器54和触发器55的使能端连接到芯片管脚POR_，输出电路中的触发器54的Q端和触发器55的Q端各自分别与两输入与门25的输入端相接。输出电路中的触发器54的D端和触发器55的D端与电源VDD相接。输出电路中的两输入与门25的输出端与测试ROM的使能端相接。
根据以上的电路原理图，当在管脚SCK输入8个CLOCK时钟信号，同时当管脚SDA端串行输入相应的DATA值(10011011或10111001)，先以SDA端串行输入10011011为例说明，触发器50、触发器51.、触发器52、触发器53在前四个SCK的上升沿先接受到的DATA端的1001后，Q端变为1001，此时四输入的与非门23(ND4_1)的输入端全为“1”，由于触发器的初始值为“0”，所以四输入与非门23(ND4_1)会输出下降沿，接着该信号在SCK的下降沿到来时经过两输入或非门31(NR2_1)后输出变为上升沿，此时最后一级的触发器54会在两输入或非门31(NR2_1)输出上升沿时将VDD传输到触发器54(DEF_1)的Q端，两输入与门25(AND2)的一个输入端先变为“1”。同样的道理，当4个触发器在后四个SCK的上升沿先接受到的DATA端的1011后，Q端变为1011，此时四输入的与非门24(ND4_2)的四个输入端全是“1”，由于触发器的初始值为“0”，所以四输入与非门24(ND4_2)会输出下降沿，接着该信号在SCK的下降沿到来时经过两输入或非32(NR2_2)后输出变为上升沿，此时最后一级的触发器55(DFF_2)会在两输入或非32(NR2_2)输出上升沿时将VDD传输到Q端，此时两输入与门25(AND2)的另一个输入端也将变为“1”。经过8个clock时钟信号后，两输入与门25(AND2)的两个输入都变为“1”，此时输出信号TEST_MODE为“1”，芯片复位完成后测试ROM将enable，芯片执行测试ROM中的值。如果不满足时钟和输入条件TEST_MODE为“0”，芯片复位后便进入普通ROM并执行其中的程序。
同样原理，当SDA端串行输入10111001时，时序条件都满足时，输出信号TEST_MODE也会变为“1”，使芯片最终执行测试ROM中的值。由于由4个触发器的DATA值输入没有先后顺序，所以才会出现SDA端串行输入data值(10011011或10111001)都会进入测试模式的情况。同样，如果不满足时钟和输入条件TEST_MODE为“0”，芯片复位后便进入普通ROM并执行其中的程序。
作为本发明的较佳实施例，集成芯片用于输入特定的时序的管脚MODEL_SEL和芯片的RESET管脚共用，管脚SDA和芯片外部的晶振的OSC1脚共用，管脚SCK和芯片外部的晶振的OSC2脚共用，这样分配的考虑：MODEL_SEL在进入测试模式的过程中为低，如果接芯片的RESET脚，那么更可以确保芯片进入测试模式是在RESET复位期间，而不会出现芯片上电复位过程已经结束，而芯片还未进入测试模式的情况。而SDA，SCK分别接外部的晶振的OSC1，OSC2脚，是因为芯片工作时，外部的晶振的OSC1，OSC2脚输出固定，这样芯片错误进入测试模式的机会理论上讲应该为零。如果芯片没有RESET或是OSC1，OSC2脚，管脚的分配都需要另行考虑，总之要避免芯片错误进入测试模式。OTP型的MCU可以作为以上较佳实施例中的一种。

Claims (5)

1.一种芯片，其特征在于其内建一芯片进入测试ROM的电路，其测试电路包含有：
-主电路，用于接收和传递信号，
-输入电路，其具有三个输入端口，该输入电路接收输入信号并加以处理后，由主电路接收，
-输出电路，用来提供一输出信号，该输出信号通过处理由主电路传递过来的信号获得；
所述内建的芯片可运作于测试ROM模式与普通ROM模式；所述主电路由触发器(50)、触发器(51)、触发器(52)、触发器(53)组成，所述触发器(50)的Q端与触发器(51)的D端相接，触发器(51)的Q端与触发器(52)的D端相接，触发器(52)的Q端与触发器(53)的D端相接，所述触发器(50)的D端由输入电路的一端口(SDA)提供；所述触发器(50)、触发器(51)、触发器(52)、触发器(53)的CLK端与所述输入电路中的两输入与门(22)的输出端相接；所述触发器(50)、触发器(51)、触发器(52)、触发器(53)的使能端与所述输入电路中的两输入或非门(30)的输出端相接；所述触发器(50)的Q端、触发器(51)的Q_端、触发器(52)的Q_端、触发器(53)的Q端和触发器(50)的Q端、触发器(51)的Q端、触发器(52)的Q_端、触发器(53)的Q端各自分别接入所述输出电路。
2.如权利要求1所述的芯片，其特征在于，所述输入电路的三个输入端为输入端(SCK)、输入端(SDA)、输入端(MODEL_SEL)，输入端(SCK)经由正向输出的施密特触发器(10)接入两输入与门(22)的输入端，两输入与门(22)的另一输入端和非门(40)的输出端相接，非门(40)的输入端和两输入与非门(20)的其中一输入端及两输入与非门(21)的输出端相接，输入端(SCK)经由正向输出的施密特触发器(10)与两输入与非门(20)的另一输入端相接；输入端(SDA)经由正向输出的施密特触发器(12)与所述主电路的触发器(50)的D端相接；输入端(MODEL_SEL)经由反向输出的施密特触发器(11)与芯片管脚(POK_)接入两输入或非门30的输入端，两输入或非门(30)输出信号与所述主电路触发器(50)、触发器(51)、触发器(52)、触发器(53)的芯片使能端相接，输入端(MODEL_SEL)经由反向输出的施密特触发器(11)和与非门(21)的一输入端相接，两输入与非门(21)的另一输入端与两输入与非门(20)的输出端相接。
3.如权利要求2所述的芯片，其特征在于所述输入电路的输入端(MODEL_SEL)和芯片的管脚(RESET)共用，输入端(SDA)和芯片外部的晶振的管脚(OSC1)共用，输入端(SCK)和芯片外部的晶振的管脚(OSC2)共用。
4.如权利要求2、3任一所述的芯片，所述输出电路接收由主电路传输过来的信号，其特征在于，所述输出电路中的与非门(23)的四个输入端各自分别与所述主电路中的触发器(50)的Q端、触发器(51)的Q_端、触发器(52)的Q_端、触发器(53)的Q端相接，所述输出电路中的与非门(24)的四个输入端各自分别与所述主电路中的触发器(50)的Q端、触发器(51)的Q端、触发器(52)的Q_端、触发器(53)的Q端相接；所述输出电路中的与非门(23)和与非门(24)的输出端各自分别接入所述输出电路中的两输入或非门(31)和两输入或非门(32)的输入端，所述两输入或非门(31)和两输入或非门(32)的另一输入端与所述主电路中的触发器(50)、触发器(51)、触发器(52)、触发器(53)的4个CLK端及所述输入电路中的两输入与门(22)的输出端相接；所述输出电路中的两输入或非门(31)和两输入或非门(32)的输出端各自分别与所述输出电路中的触发器(54)和触发器(55)的CLK端相接，所述输出电路中的触发器(54)和触发器(55)的使能端连接到芯片管脚(POR_)，所述输出电路中的触发器(54)的Q端和触发器(55)的Q端各自分别与两输入与门(25)的输入端相接，所述输出电路中的触发器(54)的D端和触发器(55)的D端与电源(VDD)相接，所述输出电路中的两输入与门(25)的输出端与所述测试ROM的使能端相接。
5.一种进入一芯片测试模式的方法，其特征在于，该芯片中内建有一测试电路，包含主电路、输入电路、输出电路；该主电路用于接收和传递信号；该输入电路接收输入信号并加以处理后，由主电路接收；该输出电路用来提供一输出信号，该输出信号通过处理由主电路传递过来的信号获得；该方法特征在于包含有，在进行测试时，该输出电路的输出信号为高电平；它还包含有，在进入测试模式时，使用一时序：在所述芯片中内建的测试电路输入电路的输入端(SCK)输入8个CLOCK时钟信号，同时所述芯片中内建的测试电路输入电路的输入端(SDA)串行输入相应的值，且同时所述芯片中内建的测试电路输入电路的另一输入端(MODEL_SEL)为低电平。
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