CN105323966A - 一种优化电容与差分过孔互连时的阻抗连续性设计方法 - Google Patents
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Abstract
本发明公开了一种优化电容与差分过孔互连时的阻抗连续性设计方法，当PCB板上高速信号线路设计存在串接AC耦合电容和邻近的差分过孔换层布线时，电容正下方相邻参考层挖洞尺寸比电容Pad尺寸略大，并缩小差分过孔Pitch间距。本发明通过理论分析及仿真验证，本发明提出一种优化电容与差分过孔互连时的阻抗连续性设计方法。本发明设计方法可以有效降低电容和差分过孔互连处的阻抗大幅度摆动问题，保证信号传输路径上的阻抗一致性，因而减少高速信号在传输路径上的多次反射，提高信号完整性质量。
Description
技术领域
本发明涉及服务器系统的硬盘背板设计技术领域，具体涉及一种优化电容与差分过孔互连时的阻抗连续性设计方法，以此减少高频信号来回反射，提升系统传输时信号质量。
背景技术
在PCB板高速走线互连时，差分信号线通常会串接ACCap耦合电容来隔离发送和接收端两芯片的直流电压差，防止其短路。同时，在PCB板上高速走线数量较多时，通常差分线会经过串接ACCap后直接打差分VIA过孔，切换到其他信号层进行布线。
然而，信号线路上串接的AC耦合电容和互连差分过孔都是阻抗不连续点，其过多的容性效应，会造成其特征阻抗小于差分走线阻抗，引起信号完整性问题。
差分走线互连设计时，考虑发送和接受端芯片直流电压差和高速信号线数量较多需换层布线情况，在差分走线链路上会存在串接AC耦合电容和在附近打差分过孔换层布线方式，其耦合电容和差分过孔会引起系统链路阻抗不连续，造成高频信号来回反射，影响到系统传输信号完整性问题。
在服务器产品高速走线互连设计时，为避免发送和接收端芯片之间电压差异，引起系统链路瞬间短路烧毁，通常在差分线路中串接AC耦合电容来隔离两端芯片电压差异。同时，当PCB板上高速走线数量较多时，差分信号在经AC耦合电容后，会直接经差分过孔换层布线。
因此，AC耦合电容和差分过孔的存在，会造成信号链路上阻抗突变，引起高频信号在传输路径上来回反射，影响到系统信号完整性问题。
为改善上述的阻抗不一致问题，通常会在耦合电容正下方对其相邻参考层进行挖洞处理，以减少过多容性带来的阻抗降低。
当PCB板上高速信号线路设计存在串接AC耦合电容和邻近的差分过孔换层布线时，会因耦合电容和差分过孔产生的过多容性，造成此段传输路径阻抗偏低，引起信号来回反射，影响信号传输质量，为改善此传输路径阻抗，常规方案是对耦合电容进行挖洞处理，正如附图1所示。
但由于电容正下方相邻参考层挖洞尺寸不规范，按图1中将参考层挖洞尺寸较大于电容尺寸时，其仿真分析发现特征阻抗提升过大，有可能超过信号传输路径阻抗要求值的上限。
通过仿真发现，其单一对电容参考层挖洞处理，在不限定挖洞尺寸时，若挖洞尺寸比电容尺寸较大时，会造成其阻抗值偏高较大，可能超出差分走线的上限，因而没有达到预期的优化效果。
发明内容
本发明要解决的技术问题是：为解决该问题，本发明提供一种优化电容与差分过孔互连时的阻抗连续性设计方法。
本发明所采用的技术方案为：
一种优化电容与差分过孔互连时的阻抗连续性设计方法，当PCB板上高速信号线路设计存在串接AC耦合电容和邻近的差分过孔换层布线时，为改善耦合电容和差分过孔带来的阻抗不连续性问题，电容正下方相邻参考层挖洞尺寸比电容Pad尺寸略大，并缩小差分过孔Pitch间距。
所述电容正下方相邻参考层挖洞尺寸比电容Pad尺寸大1mil~2mil，其仿真阻抗波形能满足设计管控要求。
所述缩小差分过孔Pitch间距为30mil~35mil之间，能够进一步改善阻抗质量，其仿真阻抗曲线波动幅度较小，从而确保耦合电容和差分过孔互连模式时的阻抗值在满足设计指标的前提下，能更好的保证阻抗的一致性。
这样，可以较好控制此处的阻抗曲线波动性，确保了信号在系统整传输路径上阻抗的一致性，提高了信号传输质量。
本发明的有益效果为：
本发明通过理论分析及仿真验证，本发明提出一种优化电容与差分过孔互连时的阻抗连续性设计方法。本发明设计方法可以有效降低电容和差分过孔互连处的阻抗大幅度摆动问题，保证信号传输路径上的阻抗一致性，因而减少高速信号在传输路径上的多次反射，提高信号完整性质量。
附图说明
图1为参考平面挖洞尺寸较大于电容Pad尺寸；
图2为参考平面挖洞尺寸比电容Pad尺寸大1mil-2mil;
图3为差分过孔Pitch间距缩小到30mil-35mil。
具体实施方式
下面根据说明书附图，结合具体实施方式对本发明进一步说明：
实施例1：
一种优化电容与差分过孔互连时的阻抗连续性设计方法，当PCB板上高速信号线路设计存在串接AC耦合电容和邻近的差分过孔换层布线时，为改善耦合电容和差分过孔带来的阻抗不连续性问题，电容正下方相邻参考层挖洞尺寸比电容Pad尺寸略大，并缩小差分过孔Pitch间距。
实施例2：
如图2所示，在实施例1的基础上，本实施例所述电容正下方相邻参考层挖洞尺寸比电容Pad尺寸大1mil~2mil，其仿真阻抗波形能满足设计管控要求。
实施例3：
如图3所示，在实施例1的基础上，本实施例所述缩小差分过孔Pitch间距为30mil~35mil之间，能够进一步改善阻抗质量，其仿真阻抗曲线波动幅度较小，从而确保耦合电容和差分过孔互连模式时的阻抗值在满足设计指标的前提下，能更好的保证阻抗的一致性。
这样，可以较好控制此处的阻抗曲线波动性，确保了信号在系统整传输路径上阻抗的一致性，提高了信号传输质量。
通过仿真阻抗波形对比，从而，可直观确认优化方案的改善效果。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
Claims (3)
1.一种优化电容与差分过孔互连时的阻抗连续性设计方法，其特征在于：当PCB板上高速信号线路设计存在串接AC耦合电容和邻近的差分过孔换层布线时，电容正下方相邻参考层挖洞尺寸比电容Pad尺寸略大，并缩小差分过孔Pitch间距。
2.根据权利要求1所述的一种优化电容与差分过孔互连时的阻抗连续性设计方法，其特征在于：所述电容正下方相邻参考层挖洞尺寸比电容Pad尺寸大1mil~2mil。
3.根据权利要求1或2所述的一种优化电容与差分过孔互连时的阻抗连续性设计方法，其特征在于：所述缩小差分过孔Pitch间距为30mil~35mil之间。
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