JP2013171298A - 方向性結合式マルチドロップバス - Google Patents

Abstract

【課題】 方向性結合式マルチドロップバスに関し、結合時におけるバスとのインピーダンスを整合して高速化する。
【解決手段】 第２の結合器端を設けた第２のモジュールを第１の結合器端を設けた第１のモジュールに装着した際に方向性結合器を構成するようにして、方向性結合器の結合状態における近接効果を反映した結合系インピーダンスをバスのインピーダンスに整合させる。
【選択図】 図１

Description

本発明は、方向性結合式マルチドロップバスに関するものであり、例えば、ＣＭＯＳ集積回路により構成されたプロセッサやメモリ等のモジュール間での信号伝送のための技術に関し、特に、複数のモジュールが同一の伝送線に接続されデータ転送を行うマルチドロップバスの高速化に関するものである。

マルチドロップバスは、複数のモジュールが１本の信号線路（バス）を共有して相互通信する接続技術である。例えば、情報処理装置においてプロセッサとメモリモジュールはマルチドロップバスで接続されることが多い。複数の専用信号線路を用いて１対１通信をする接続技術と比べると、マルチドロップバスは、信号線の本数を少なくできる利点がある。

しかし、一方で、マルチドロップバスは、信号の分岐点で特性インピーダンスが不連続になるため、転送速度を高速にできないという欠点がある。特性インピーダンスが不連続になると、信号の一部は反射して、通過した信号に歪を生じる。また、分岐した先における短い伝送線路（スタブ）に付いたモジュールの入力容量が分岐点のインピーダンスを下げて信号歪を生じ、さらにバスの信号伝搬を遅延させる。

また、モジュールの交換・追加ができるようにコネクタをスタブに挿入すると、コネクタに寄生する容量やインダクタの成分が分岐点に加わってバスを伝搬する信号の反射や歪の原因となる。さらに、信号の反射や歪はシンボル間干渉を起こしビット誤りの原因となる。

このように、マルチドロップバスでは、各分岐点で信号の反射・歪が生じるために、１対１通信に比べて転送速度を高速にできない。しかし、プロセッサとメモリモジュールの間のデータ転送がシステムの性能を律速する場合が多く、マルチドロップバスの高速化の要求は常に高い。

そこで、このような問題を解決するために、方向性結合器を用いることによってインピーダンスを大きく変えずに信号を分岐する提案がなされている。この場合、スタブに付いたモジュールの入力容量やコネクタの寄生成分をバスから分離できるので、バスを伝搬する信号に反射や歪を生じないという利点もある。

例えば、同一の基板上に形成した２本の平行なプリント配線の条線を、接地した２枚の導体板でサンドイッチ状にはさんだ方向性結合器を用いてマルチドロップバスを形成することが提案されている（例えば、特許文献１参照）。この場合の方向性結合器のインピーダンスは、全ての方向性結合器において同一、即ち、単一インピーダンスである。

或いは、方向性結合器を主基板或いは子基板のいずれか一方に形成することも提案されている（例えば、特許文献２参照）。主基板上に結合器が形成されている場合には、子基板が装着されなくても信号は結合器で分岐された後に終端抵抗で捨てられる。一方、子基板上に結合器が形成されている場合には、子基板で構成しているバスは、主基板からコネクタを経由して子基板上で結合器を通って再びコネクタを経由して主基板に戻ることを繰り返し、最後に整合終端される。したがって、バスにコネクタが挿入され、コネクタの寄生効果でバス上の信号は反射や歪を受けるという問題がある。

また、このような方向性結合器を用いたマルチドロップバスをメモリモジュールに適用することも提案されているが（例えば、特許文献３参照）、この場合も方向性結合器は同一基板上に単一インピーダンスで形成される。

また、このような方向性結合器におけるインピーダンス不整合の問題を解決するために、インピーダンスの不整合で生じた反射波を用いて波形整形をすることが提案されている（例えば、特許文献４参照）。この場合、送信側で反射波を作り送信信号に歪を加えることにより、結合部での反射・歪を相殺している。また、この提案においても、方向性結合器は同一基板上に形成されている。

また、方向性結合式バスシステムにおいて、各モジュールへの伝搬信号量がおおよそ等しくなるように信号を分配するために、方向性結合器ごとに異なる結合度を持たせることが提案されている（例えば、特許文献５参照）。なお、この場合も、方向性結合器は同一基板上に単一インピーダンスで形成されている。

また、マザーボード上のバスとメモリモジュール上のスタブをジグザグに配線し、メモリモジュールがマザーボード上に装着されたときに、両配線が投影的に交差して方向性結合器とすることも提案されている（例えば、特許文献６或いは非特許文献１参照）。この場合、２つの配線が交差した箇所で結合するとき、両配線の位置が多少ずれても交差形状は変わらないので、位置がずれても結合特性が変わらない利点を有する。この場合も、方向性結合器は単一インピーダンスで形成されている。

米国特許３，６１９，５０４号明細書 特開平０７−１４１０７９号公報 特開２００１−０２７９８７号公報 国際公開パンフレットＷＯ２００４／００３７１８ 国際公開パンフレットＷＯ２００４／００３７１９ 国際公開パンフレットＷＯ２００２／０６０１３７

ＪＯＨＮ Ｒ．Ｂｅｎｈａｍ，ｅｔ ａｌ．，"Ａｎ Ａｌｉｇｎｍｅｎｔ Ｉｎｓｅｎｓｉｔｉｖｅ Ｓｅｐａｒａｂｌｅ Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｃｏｕｐｌｅｒ ｆｏｒ Ｈｉｇｈ−ＳｐｅｅｄＤｉｇｉｔａｌ Ｍｕｌｔｉｄｒｏｐ Ｂｕｓ Ａｐｐｌｉｃａｔｉｏｎｓ"， ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＭＩＣＲＯＷＡＶＥ ＴＨＥＯＲＹ AＮＤ ＴＥＣＨＮＩＱＵＥＳ，ＶＯＬ．５１，ＮＯ．１２，ＤＥＣＥＭＢＥＲ ２００３

方向性結合器の結合線路を同一回路基板に構成するのではなく、バス側結合器端を主基板（マザーボード）に形成し、スタブ側結合器端を子基板（メモリモジュール）に形成し構成して、両基板が近接配置されたときに結合器が構成され、非接触にデータ転送ができるようにすれば、コネクタの寄生素子による影響を受けずにメモリモジュールを着脱できる。

しかし、一対の伝送線路からなる結合器の各伝送線路をそれぞれ別々の基板に形成して、両基板の位置を揃えて近接配置することで結合器を構成する場合は、位置合わせの誤差や近接配置のための機械構造に必要な「まち」や「あそび」によって、結合器の寸法の精度が悪くなり、その結果、高速にデータ転送することが困難であるという問題がある。

一方、上記の特許文献６や非特許文献１の提案では、結合器で十分大きな電力の信号を伝搬するためには、結合度をある程度以上に設定することが要請される。そうでないと、送信電力を大きくしたり或いは受信信号を増幅するなど、通信に必要な電力が増大する。一方、結合度を強くするほどより大きな信号電力が伝搬するので、結合部の特性インピーダンスが下がり、伝送線路の結合部境界においてインピーダンスの不整合が大きくなる。

したがって、通信を高速にするためには特性インピーダンスの不整合を小さくしたいので、結合度をあまり強くできなくなり、通信の高速化あるいは低電力化の一方が制約されるという課題があった。また、交差して結合させると、平行に結合する通常の結合器に比べて結合面積が小さくなり、結合度が弱くなり、信号帯域も狭くなるという問題もある。

さらに、差動信号線をジグザグに配線すると、両線路の間隔が近くなったり遠くなったりし、間隔が近くなった場合には近接効果で特性インピーダンスが低下する。そのため、両線路の間隔が近くになったときは特性インピーダンスが下がり、両線路の間隔が遠くになったときは特性インピーダンスが上がり、ジグザグに合わせてインピーダンスの不整合が起こるという問題がある。

なお、近接効果が現れない程度に両配線を遠くに離してジグザグにすればインピーダンスの変化は起こらないが、両線路間の結合が弱くなるので、リターン電流がプレーンを流れて差動インピーダンスに影響を与えやすくなるため差動インピーダンスの制御が難しくなり、また実装密度も低下するなどペナルティが残る。

また、同じ結合器を並べているので、複数のメモリモジュールが装着されたときに、信号の伝搬方向に対して手前から順次信号電力が分配され、より遠方にあるモジュールに伝搬する信号電力が漸次小さくなる。例えば、４つのメモリモジュールをいずれも結合度Ｃ＝１／５で結合する場合、メモリコントローラから送信された信号は、
最も近くの第１モジュールに
１／５＝０．２０、
次の第２モジュールに
（１−１／５）×（１／５）＝４／２５＝０．１６、
第３モジュールに
（４／５−４／２５）×（１／５）＝１６／１２５≒０．１３、
そして、最も遠くの第４モジュールに
（１６／２５−１６／１２５）×（１／５）＝６４／６２５≒０．１０
の割合で信号電力が伝搬することになり、第４モジュールは第１モジュールの約半分の信号電力しか届かなくなる。

したがって、必要な信号電力が最も遠い第４モジュールにも届くように送信電力を定めると、最も近い第１モジュールには必要な信号電力のおよそ２倍の電力が届くことになり、電力の無駄を生じる。

これに対して、各モジュールに１／５の信号電力が配分され、最後にバスの終端抵抗で１／５の電力が捨てられるのが理想的である。そのためには、
第１モジュールの結合度をＣ_１＝１／５に、
第２モジュールの結合度をＣ_２＝（１／５）／（４／５）＝１／４に、
第３モジュールの結合度をＣ_３＝（１／５）／（３／５）＝１／３に、
第４モジュールの結合度をＣ_４＝（１／５）／（２／５）＝１／２
に設定すれば良い。

しかし、上述の特許文献６或いは非特許文献１における提案では、上述のように、結合度とインピーダンス整合の両立が背反して制約される、即ち、結合度を広い範囲に変えるとインピーダンスの不整合も大きくなるので、このように結合度を広い範囲に変えることが困難であった。

したがって、本発明は、主基板上に子基板を配置した状態で主基板と子基板にそれぞれ形成された伝送線路が結合して方向性結合器を構成し、主基板上のバスから子基板上のスタブに信号を分岐するマルチドロップバスにおいて、結合時におけるバスとのインピーダンスを整合して高速化することを目的とする。

（１）上記の課題を解決するために、本発明は、方向性結合式マルチドロップバスにおいて、第１の基板の表面上に設けられた差動特性インピーダンスがＺ_ｊａ（Ｚ_１ａ≦Ｚ_２ａ≦…≦Ｚ_ｎａ）の順で配列されたｎ個の第１の結合器端と、差動入出力インピーダンスがＺ_０ａ（Ｚ_０ａ＜Ｚ_１ａ）の送受信回路を備えた第１の半導体集積回路装置と、差動インピーダンスがＺ_０ａの第１の終端部材と、前記第１の基板の背面に設けられたプレーンとを少なくとも有し、前記第１の半導体集積回路装置と前記ｎ個の結合器端と前記第１の終端部材とを順に差動特性インピーダンスがＺ_０ａの接続線で数珠つなぎに連結した第１のモジュールと、差動特性インピーダンスがＺ_１ｂの第２の結合器端と、差動入出力インピーダンスがＺ_０ｂ（Ｚ_０ｂ＜Ｚ_１ｂ）の送受信回路を備えた第２の半導体集積回路装置と、差動インピーダンスがＺ０ｂの第２終端部材とを少なくとも有し、前記第２半導体集積回路装置と第２の結合器端と前記第２の終端部材とを順に差動特性インピーダンスがＺ_０ｂの接続線で数珠つなぎに連結した第２のモジュールとを有し、前記第１の結合器端と前記第２の結合器端とが互いに対向して近接配置して方向性結合器を形成するように前記第２のモジュールを前記第１のモジュールに装着し、前記方向性結合器の少なくとも一つの結合状態における近接効果を反映した結合系インピーダンスＺ_{ｊａ−ｃｏｕｐｌｅｄ}及びＺ_{１ｂ−ｃｏｕｐｌｅｄ}は、それぞれ、Ｚ_０ａの±５％の範囲内及びＺ_０ｂの±５％の範囲内であることを特徴とする。

このように、結合後の差動特性インピーダンス、即ち、結合系インピーダンスＺ_{ｊａ−ｃｏｕｐｌｅｄ}及びＺ_{１ｂ−ｃｏｕｐｌｅｄ}をそれぞれ接続線の差動特性インピーダンスＺ_０ａ及びＺ_０ｂにほぼ等しくしているので、第２のモジュールを装着した時のインピーダンス整合をとることができ、それによって、信号伝搬の高速化が可能になる。

（２）また、本発明は、上記（１）において、前記各方向性結合器の結合度Ｃｊは、
Ｃ_１≦Ｃ_２≦ … ≦Ｃ_ｎ（但し、Ｃ_１＜Ｃ_ｎ）
であることを特徴とする。第１の半導体集積回路装置より遠くなるほどより多くの分岐によって信号が減衰するので、方向性結合器の結合度Ｃ_ｊは、第１の半導体集積回路装置より遠くなるほど大きくすることが望ましい。

（３）また、本発明は、上記（１）または（２）において、前記第１の結合器端の差動線の間隔が、前記プレーンまでの距離以上の間隔であることを特徴とする。このように差動線の間隔を前記プレーンまでの距離以上に離すことにより、差動線間の結合を弱くして差動特性インピーダンスＺ_ｊａを調整しやすくすることができる。

（４）また、本発明は、上記（１）乃至（３）において、前記第１の結合器端の差動特性インピーダンスＺ_ｊａを、前記第１の結合器端の差動線の線幅で調整することを特徴とする。このように、第１の結合器端の差動特性インピーダンスＺ_ｊａは、差動線の線幅で調整することができ、望ましくは、線幅W_ｊを、W_１≧W_２≧ ・・・ ≧W_ｎに調整する。

（５）また、本発明は、上記（１）乃至（４）において、結合前の前記第１の結合器端の差動特性インピーダンスＺ_ｊａは、方向性結合器の結合度Ｃが大きいほど、前記接続線の差動特性インピーダンスＺ_０ａよりも高いことを特徴とする。このように、設定することで、全ての方向性結合器における結合状態におけるインピーダンス整合を実現することができる。

（６）また、本発明は、上記（５）において、前記各方向性結合器の結合度を、前記第１の半導体集積回路装置から遠方になるほど高く設定するとともに、前記第１の結合器端の差動線の線幅を前記第１の半導体集積回路装置から遠方になるほど細くしたことを特徴とする。このように、差動線の線幅を細くするほど差動特性インピーダンスを高くすることができる。

（７）また、本発明は、上記（２）乃至（６）において、前記各方向性結合器の結合度Ｃ_ｊを前記第１の結合器端と第２の結合器端との距離ｄを変えることによって、信号電力を等分配するように設定されていることを特徴とする。このように、信号電力を等分配するように結合度を設定することによって、低消費電力で第１の半導体集積回路装置から離れた位置に装着される第２のモジュールにおける受信信号波形を判別可能な状態にすることができる。

（８）また、本発明は、上記（２）または（７）において、前第１の結合器端と第２の結合器端との距離ｄを第１の結合器端と第２の結合器端との間に設ける絶縁膜の膜厚で調整することを特徴とする。このように、結合度は第１の結合器端と第２の結合器端との間に設ける絶縁膜の膜厚で調整することができる。

（９）また、本発明は、上記（２）または（７）において、前記第１の結合器端と第２の結合器端との距離ｄを、前記第１の基板に設けた多層配線の層準で調整することを特徴とする。このように、結合度は第１の基板に設けた多層配線構造によっても調整することができる。

（１０）また、本発明は、上記（２）または（７）において、第１の結合器端の差動線の間隔を前記第１の半導体集積回路装置から遠方になるほど狭くしたことを特徴とする。このように、結合度は差動線の間隔で調整することができる。

（１１）また、本発明は、上記（１）乃至（１０）において、第１の結合器端の差動線の線幅が、前記第２のモジュールの前記第１のモジュールに対する位置合わせ誤差よりも広いことを特徴とする。このような設定をすることによって、位置合わせ誤差による結合度の急激な低下を回避することができる。

（１２）また、本発明は、上記（１１）において、方向性結合器の形状が、長方形であることを特徴とする。このように、方向性結合器の形状を長方形とすることにより、第２のモジュールを第１のモジュールに装着する際の位置合わせずれによる対角線方向の結合を小さくできる。

（１３）また、本発明は、上記（１）乃至（１２）において、第２のモジュールが装着されていない前記第１の結合器端に前記第２の結合器端の両端に終端抵抗を接続した終端モジュールを装着することを特徴とする。このように、終端モジュールを用いることによって、必要とする第２のモジュールの数が少ない場合のインピーダンス不整合を回避することができる。

（１４）また、本発明は、上記（１）乃至（１２）において、第１の基板の背面に設けたプレーンが前記第１の結合器端と対向する位置において欠落部となっており、前記第２のモジュールが装着されていない前記第１の結合器端に、前記第２の結合器端の代わりにプレーンを設けたプレーンモジュールを装着することを特徴とする。このように、第１の基板にプレーンの欠落部を設けた場合には、プレーンモジュールを用いることによって、必要とする第２のモジュールの数が少ない場合のインピーダンス不整合を回避することができる。

（１５）また、本発明は、上記（１）乃至（１４）において、第１のモジュールに装着される複数の第２のモジュールが、全て同じ特性及び構造を有することを特徴とする。このように、インピーダンス整合或いは結合度調整手段を第１のモジュール側に設けることによって、第２のモジュールを汎用化することができ、方向性結合式マルチドロップを用いたメモリシステムを低コストで実現することができる。

開示の方向性結合式マルチドロップバスによれば、結合時においてバスのインピーダンスを整合することができ、それによって、信号転送の高速化が可能になる。さらには、子基板に分配される信号電力を等しくする構成或いは主基板と子基板の相対位置がある程度ずれても結合器の性能をほぼ一定に保持できる構成を併せて採用することによって、高速のみならず、低電力化或いは高信頼性化を同時に実現することができる。

本発明の実施の形態の方向性結合式マルチドロップバスの概念的ブロック図である。 本発明の実施例１の方向性結合式マルチドロップバスの概念的斜視図である。 本発明の実施例１の方向性結合式マルチドロップバスにおける子基板及び結合部分の概念的斜視図である。 本発明の実施例１の方向性結合式マルチドロップバスの断面図である。 本発明の実施例１による方向性結合式マルチドロップバスを用いたメモリの書き込み・読み出し時の信号伝搬と信号電力の説明図である。 方向性結合器の結合度と伝搬信号電力の関係の説明図である。 本発明の実施例１による方向性結合器の平面図である。 本発明の実施例１における結合系インピーダンス整合の説明図である。 本発明の実施例１による方向性結合器の位置ずれの説明図である。 方向性結合器の寸法と特性の相関の説明図である。 信号電流とリターン電流の経路の説明図である。 方向性結合部の結合度と距離の相関の説明図である。 方向性結合器の結合度と位置合わせ誤差の相関の説明図である。 本発明の実施例１の方向性結合式マルチドロップバスに用いる送受信回路の一例の回路構成図である。 子基板で測定した受信信号波形の波形図である。 結合度をメモリモジュール毎に調整して信号電力を等分配したときのビット誤り率と受信タイミングの実測結果の説明図である。 本発明の実施例２の方向性結合式マルチドロップバスの平面図である。 本発明の実施例２における結合系インピーダンス整合の説明図である。 本発明の実施例３の方向性結合式マルチドロップバスの断面図である。 本発明の実施例４の方向性結合式マルチドロップバスの断面図である。 本発明の実施例５の方向性結合式マルチドロップバスの断面図である。 本発明の実施例６の方向性結合式マルチドロップバスの平面図である。

ここで、図１を参照して、本発明の実施の形態の方向性結合式マルチドロップバスを説明する。図１は、本発明の実施の形態の方向性結合式マルチドロップバスの概念的ブロック図であり、主基板に形成された第１モジュール１は複数の第１結合器５_１〜５_ｎを備えており、この各第１結合器端５_ｊに対して子基板１２_ｊとなる第２モジュール１１_ｊに形成された第２結合器端１５_ｊが方向性結合される。なお、図における符号６、７、１３_ｊ、１４_ｊ、１６_ｊ、１７_ｊ、１８_ｊ、１９_ｊはそれぞれ、接続線、終端抵抗、第２半導体集積回路装置、送受信回路、スタブ、終端抵抗、ビア配線及びＤＲＡMである。

この時、結合度に応じて各方向性結合器の差動インピーダンスＺ_ｃをバスの特性インピーダンスＺより予め高め（Ｚ_ｃ＞Ｚ）に設定しておき、結合したときに差動インピーダンスが整合する（Ｚ_{ｃ‐ｃｏｕｐｌｅｄ}＝Ｚ）ようにする。したがって、結合器の結合度Ｃが大きいほど結合する前の結合器の差動インピーダンスＺ_ｃをバスの特性インピーダンスＺよりも高く設定する必要がある。なお、結合系インピーダンスの整合は、後述する電界シミュレーションの結果から見て±５％の誤差範囲は許容される。

このように、差動インピーダンスＺ_ｃを調整する手段としては、バスとスタブ１６_ｊの線路間の距離を十分に大きくして結合させない状態にして、
ａ．結合器の差動線の間隔Ｓ_ｃを広げて差動線路間の結合を弱くして、インピーダンスを線幅Ｗｃで決める、或いは、
ｂ．結合器の差動線の間隔Ｓ_ｃをプレーンまでの距離ｈ（≒基板の厚さ）以上に離して、差動線間の結合を弱くし、差動インピーダンスを線幅Ｗ_ｃで決める、
手段がある。

また、結合度Ｃ_ｊを送受信回路４から離れるほど順に大きく設定することが望ましい。即ち、
Ｃ_１≦Ｃ_２≦・・・≦Ｃ_ｎ、但し、Ｃ_１＜Ｃ_ｎ
となるように設定する。この場合、第２のモジュールを装着した状態で少なくとも一つの方向性結合器においてインピーダンス整合させるためには、
Ｚ＜Ｚ_ｃ１≦Ｚ_ｃ２・・・≦Ｚ_ｃｎ
になるように差動インピーダンスを調整する。この場合、全ての結合度が異なるように設定しても良いし、隣接する複数の結合器の結合度が同じになるように設定しても良い。特に、各結合器の結合度Ｃ_ｊを調整することにより、信号電力を等分配することができる。

結合度Ｃ_ｊは第１結合器端５_ｊと第２結合器端１５_ｊの距離ｄを変えて調整し、送受信回路４を備えた第１半導体集積回路装置３から遠方ほど第１結合器端５_ｊと第２結合器端１５_ｊの間の絶縁被膜を薄くすることで距離ｄを短くして結合度を強くする。

或いは、主基板に設けるバスを多層配線構造とし、第１結合器端５_ｊを設ける位置の多層配線の層準により距離を調整するようにしても良い。なお、主基板の結合器間隔を広げて結合度を弱くしても良いが、合わせ精度の影響を受ける欠点がある。

主基板に対する子基板の位置合わせ誤差δよりも広い線幅Ｗ_ｃ（＞δ）の結合器を用いる。例えば、結合器を長方形にして、線幅Ｗｃを装着位置誤差の想定値δよりも大きくする。即ち、結合器を長方形にすることによって、第２モジュール１１_ｊを第１モジュール１に装着する際の位置合わせずれによる対角線方向の結合を小さくできる。

また、第２モジュール１１_ｊを装着して結合したときにインピーダンスが整合するようにしておくと、第２モジュール１１_ｊを装着しなかったときはインピーダンスが整合しない問題が残る。そこで、第２モジュール１１_ｊが装着されなかった箇所には、メモリや送受信回路は備えず結合器と終端だけを備えた終端用子基板を装着してインピーダンスを整合させることが望ましい。或いは、結合部だけ主基板のプレーンを削除し、プレーンを備えた子基板を装着してバス結合器のプレーンとしても良い。そのままにしても良いが、インピーダンスの不整合により高速化が若干妨げられる。

本発明に実施の形態によれば、バスの少なくとも一つの分岐点でインピーダンスが整合するので、通信の高速化を実現することができる。また、本発明を用いれば、子基板に分配される信号電力を等しくできるので、通信の低電力化ができる。また、主基板と子基板の間で非接触にデータ転送ができ相対位置が多少ずれても転送性能を保持できるので、通信の信頼性が高まる。

なお、具体的素材については、主基板或いは子基板を構成する回路基板としては、例えば、厚さが０．５ｍｍで比誘電率が４.２のＦＲ−４基材を用いて、厚さが０．０３６ｍｍの銅箔を基板両面に印刷加工し、その上に厚さが０．０５ｍｍで比誘電率が４．２のソルダレジスト等の有機絶縁膜で被膜することが典型例である。但し、厚さや比誘電率や配線層数が異なっても、或いは、他の種類の基板の場合でも、本発明は同様に適用できる。

また、結合器や接続線は、直下にプレーンを持つマイクロストリップ線路を用いることが典型的であるが、ストリップ線路を用いて結合箇所だけ線路間のプレーンを除いても実現できる。伝送線路の特性インピーダンスは典型的な５０Ωで、差動線路にしたときの差動インピーダンスが１００Ωであることが一般的であるが、他の値にしても構わない。装着するモジュールの数はいくつでも構わない。

また、インピーダンス整合手段或いは結合度調整手段を第１モジュール側に設けることによって、第２モジュール１１_ｊを汎用化することができ、方向性結合式マルチドロップを用いたメモリシステムを低コストで実現することができる。なお、第２モジュール側の結合器の線幅を主基板側と揃えても良いが、第２モジュール１１_ｊは汎用でなくなり、低コスト化が困難になる。

以上を前提として、次に、図２乃至図１５を参照して、本発明の実施例１の方向性結合方式マルチドロップバスを説明する。ここでは、絶縁膜の膜厚で結合度調整を調整するとともに、結合器線間隔Ｓｃ＞プレーンまでの距離ｈ、結合器線幅一定Ｗｃ＞位置合わせ誤差δとしている。

図２は、本発明の実施例１の方向性結合式マルチドロップバスの概念的斜視図であり、図３（ａ）は、子基板の概略的斜視図であり、図３（ｂ）は結合部分の概念的斜視図である。図２に示すように、主基板２上には、送受信回路４を備えたマイクロプロセッサなどの送受信チップである第１半導体集積回路装置３から差動インピーダンス（Ｚ：典型的には１００Ω）の差動線路が複数対（図においては１対のみ示す）平行に配線されてバス線路（接続線６）を形成している。なお、図２では差動線路が一直線にレイアウトされているが、曲げて配線しても良い。

バス線路は送受信チップとの接続点および終点において整合終端されており、差動線路の途中でスタブに信号分岐するための第１結合器端５_ｊが挿入され、子基板で形成されたメモリモジュール等の第２モジュール１１_ｊがこの第１結合器端５ｊの上に装着される。図２では＃１から＃５まで５か所に挿入されているが、いくつ挿入しても良い。メモリモジュールの底面には子基板側の第２結合器端１５_ｊが伝送線路で形成されていて、主基板２の第１結合器端５_ｊに近接対面することで方向性結合器を構成する。

図３（ａ）に示すように、メモリモジュール側の第２結合器端１５_ｊの両端はビア配線１８_ｊを介してメモリモジュールの上方に配線される。メモリモジュール側の第２結合器端１５_ｊのうち、主基板での信号の流れに対して順方向は整合終端され、逆方向は送受信チップである第２半導体集積回路装置１３_ｊに差動線路で接続される。なお、主基板側の第１結合器端５_ｊと子基板側の第２結合器端１５_ｊは至近距離に対面して容量・誘導結合するが、それ以外の線路間では距離が離れているために結合しない。

この場合のメモリモジュールの装着には従来のコネクタのような機械式構造を用いることができ、コネクタにおいて配線が接触することにより、従来のように電源がメモリモジュールに供給される。データは、方向性結合器を介して非接触に転送される。

図３（ｂ）に示すように、主基板側の第１結合器端５_ｊと子基板側の第２結合器端１５_ｊの距離ｄを近くするほど方向性結合器の結合度Ｃを強くすることができる。ここでは、主基板の送受信チップに近い結合器ほど距離ｄを遠くして結合度Ｃを弱くし、遠い結合器ほど距離ｄを近くして結合度Ｃを強くする。最も近い結合器＃１の距離をｄ_１で結合度をＣ_１と表記し、次に近い結合器＃２の距離をｄ_２で結合度をＣ_２と表記する。以下順次結合器の結合度と距離を同様に表記したとき、
Ｃ_１≦Ｃ_２≦Ｃ_３≦Ｃ_４≦Ｃ_５、但し、Ｃ_１＜Ｃ_５、
ｄ_１≧ｄ_２≧ｄ_３≧ｄ_４≧ｄ_５、但し、ｄ_１＞ｄ_５
の関係が成り立つ。

図４は、本発明の実施例１の方向性結合式マルチドロップバスの断面図である。厚さが０．５ｍｍで比誘電率が４．２のＦＲ−４基材を用いた基板２１の裏面にグラウンドなどに接続されたプレーン２２を設け、表面に厚さが０．０３６ｍｍの銅箔をパターニングしてマイクロストリップ線路で差動線路２３と結合器端２４を形成する。その上に厚さが０．０５ｍｍで比誘電率が４．２のソルダレジストからなる有機絶縁膜２５を被覆して、更に結合器端２４の上に厚さがｔｊの有機絶縁膜２６を設ける。なお、プレーン２２の表面にも厚さが０．０５ｍｍで比誘電率が４．２のソルダレジストからなる有機絶縁膜２７を設けている。また、差動線路２３の一端には送受信回路を備えたマイクロプロセッサなどの送受信チップ２８が接続され、他端には差動インピーダンスが１００Ωになるように終端抵抗２９が接続されている。

一方、メモリモジュール３０は、逆Ｔ字状の子基板３１の背面に結合器端３２を設け、この結合器端３２の両端部の一方はビア配線３３を介して終端抵抗３４に接続され、他方はビア配線３５を介してスタブ３６に接続される。このスタブ３６は送受信チップ３７が接続され、この送受信チップ３７には複数のＤＲＡＭ３８が接続されている。また、結合器端３２の表面には厚さが０．０５ｍｍで比誘電率が４．２のソルダレジストからなる有機絶縁膜３９が設けられる。

各有機絶縁膜２６上にメモリモジュール３０を装着すると、メモリモジュール３０と主基板２０の結合器端２４との間の距離ｄ_ｊは、有機絶縁膜２６の厚さｔ_ｊとソルダレジスト２枚分（有機絶縁膜２５＋有機絶縁膜３９）の厚さの合計になり、ｄ_ｊ＝ｔ_ｊ＋０．１００ｍｍになる。

各メモリモジュール３０の位置に設置された有機絶縁膜２６の厚さｔｊを変えることにより、各結合器の距離ｄｊを調整する。例えば、ｔ１＝０．１００ｍｍ，ｔ２＝０．０７５ｍｍ，ｔ３＝０．０５０ｍｍ，ｔ４＝０．０２５ｍｍ，ｔ５＝０ｍｍとすると、ｄ１＝０．２００ｍｍ，ｄ２＝１７５ｍｍ，ｄ３＝０．１５０ｍｍ，ｄ４＝０．１２５ｍｍ，ｄ５＝０．１００ｍｍとなる。この場合、有機絶縁膜２６として、１枚の厚さが０．０２５ｍｍの絶縁膜を用い、重ねる枚数を変えることで、有機絶縁膜２６の厚さを調整するようにしても良い。

このように、主基板２０上の結合器端２２によって異なる厚さの有機絶縁膜２６を形成することにより、同一のメモリモジュール３０を装着しても各メモリモジュール３０との結合度を変えることができ、メモリモジュール３０の汎用化が可能になる。なお、メモリモジュール３０の装着に際しては、コネクタを用いても良いし、他の嵌合機構等を用いても良い。

図５は、本発明の実施例１による方向性結合式マルチドロップバスを用いたメモリの書き込み・読み出し時の信号伝搬と信号電力の説明図である。図５（ａ）に示すように、主基板の送受信チップから送信された差動信号は、差動線路を図の左から右へ伝搬して、第１の方向性結合器で結合度に応じた信号の一部が第２のメモリモジュール＃１に逆方向に伝搬して、メモリモジュール＃１の結合器端を図の右から左へ伝搬し、ビアと差動線路を介して子基板を上がり送受信チップに受信される。第１の方向性結合器で結合せずに主基板の結合端を図の左から右に通り抜けた信号は、更に差動線路を伝搬して第２の方向性結合器に到着し、以下同様のことを繰り返して、最後に終端（図の右端）に設置された終端抵抗で整合終端され、信号は反射しない。

これにより、データを送受信チップからメモリモジュール＃１〜＃３に書き込むことができる。図では、＃１と＃２と＃３の結合度ＣｊをそれぞれＣ１＝１／６，Ｃ２＝１／５，Ｃ３＝１/４にしているので、各メモリモジュール＃１〜＃３に送信電力の１／６の信号電力が等しく分配される様子を示す。

読み出しのときはこの逆の信号の流れになる。例えば、図５（ｂ）に示すように、第２のメモリモジュール＃２の送受信チップから送信された信号は、方向性結合器で結合度に応じた一部の信号が主基板に逆方向に伝搬して、結合しなかった残りの信号は第２のメモリモジュール＃２の結合器端を図の左から右へ伝搬し整合終端される。主基板に伝搬した信号は第２の方向性結合器＃２の結合器端を図の右から左へ伝搬し、第１の方向性結合器＃１に到着する。第１の方向性結合器＃１の結合度に応じた一部の信号が第１のメモリモジュール＃１に逆方向に伝搬して第１のメモリモジュール＃１の結合器端を図の左から右へ伝搬して終端整合される。結合しなかった残りの信号は主基板の第１の方向性結合器＃１の結合器端を図の右から左に通り過ぎて、主基板側の送受信チップに送信信号の電力の１／６の信号電力が受信される。

また、図５（ｃ）に、第３のメモリモジュール＃３の送受信チップから送信された信号が、主基板側の送受信チップに受信される様子を示す。送受信チップが受信する信号電力は、図５（ｂ）の場合と同様に、送信電力の１／６である。このように、どのメモリモジュールから送信された信号もその１／６の信号電力が主基板の送受信チップに受信されることになる。

なお、実際は、結合した後に伝搬の方向が順方向に進む信号もわずかに存在するが、順方向に結合した信号はその先で整合終端されて反射しない。例えば、図５（ａ）でメモリモジュール＃１に順方向に伝搬した信号は、その先にある終端抵抗で整合終端される。或いは、図５（ｂ）でメモリモジュール＃２から主基板に順方向に伝搬した信号は、結合器＃３でメモリモジュール＃３に逆方向に伝搬した後、その送受信チップの受信入力で整合終端される。

図６は、方向性結合器の結合度と伝搬信号電力の関係の説明図である。図６（ａ）に示すように、最大の結合度をＣ＝１／２（−６ｄＢ）とした場合には、各結合器の結合度を、
Ｃ_１＝１／６，Ｃ_２＝１／５，Ｃ_３＝１／４，Ｃ_４＝１／３，Ｃ_５＝１／２
に設定すると、各メモリモジュールへの伝搬信号電力を送信電力の１／６に等分配することができる。

また、結合器の結合度をＣ＝１／２まで大きくできない場合、例えば、結合度をＣ＝１／６（−１６ｄＢ）以下にしかできない場合は、図６（ｂ）に示すように、各結合器の結合度を、
Ｃ_１＝１／１０，Ｃ_２＝１／９，Ｃ_３＝１／８，Ｃ_４＝１／７，Ｃ_５＝１／６
に設定すると、各メモリモジュールへの伝搬信号電力を送信電力の１／１０に等分配することができる。

図７は、本発明の実施例１による方向性結合器の平面図である。主基板上のバスの差動線路２３の線路２３_１，２３_２は、線路間隔Ｓが線路とプレーンの距離ｈよりも短いこと、即ち、
Ｓ≦ｈ
が望ましい。この条件が成り立つ場合、差動線路の一方が他方のリターン電流を流す。即ち、線路２３_１，２３_２は近接して強く密に結合している。

この場合、リターン電流がプレーンを流れずに線路２３_１，２３_２を流れるので、差動インピーダンスＺが例えばプレーンとの距離などに影響されずに線路２３_１，２３_２の線路間隔Ｓと距離ｈで主に決定されるので、インピーダンスを制御して整合を取る上で望ましい。線路２３_１，２３_２の差動インピーダンスＺは典型的には１００Ωに設計されている。５０Ωの抵抗をそれぞれの線路と終端電源との間に挿入して整合終端する。

また、方向性結合器においては、差動線路で構成される結合器端２４の線路２４_１，２４_２は、線路間隔Ｓｃが線路とプレーンの距離ｈよりも長いこと、即ち、
Ｓｃ≧ｈ
であることが望ましい。このように、結合器端を構成する線路２４_１，２４_２の結合が弱い疎結合である場合、線路同士の結合による効果が入らないので、結合器のインピーダンスの設計が後述するように見通し良くできるからである。

さらに、Ｓｃ≧ｈにすることにより、線路２４_１，２４_２と線路３２_１，３２_２の間で子基板を主基板に装着する際の位置合わせずれδによる対角線方向の結合を小さくできるので、その影響を小さくできる。即ち、線路２４_１と線路２４_２の結合が弱いと、線路２４_１と線路２４_２のリターン電流はプレーンを分かれて流れる。

差動線路間の結合が弱くなると差動インピーダンスは高くなり、それぞれの線路の特性インピーダンスの２倍に漸近する。したがって、主基板と子基板が結合していない状態においては、線路２４_１と線路２４_２の差動インピーダンスＺｃは差動線路を構成する線路２３_１と線路２３_２の差動インピーダンスＺよりも高く、即ち、
Ｚｃ＞Ｚ
となる。

主基板の上に子基板が装着され、線路２４_１と線路２３_１が近接して結合し、線路２３_２と線路３２_２が近接して結合すると、線路２４_１と線路２４_２の差動インピーダンスＺ_ｃは低下して、線路２３_１と線路２３_２の差動インピーダンスＺと等しく、即ち、
Ｚ_{ｃ−ｃｏｕｐｌｅｄ}＝Ｚ
になる。

ここでは、典型的な寸法として、
バスの線幅Ｗ＝０．４ｍｍ、バスの差動線路の間隔Ｓ＝０．２６ｍｍ、結合器の線幅Ｗ_ｃ＝０．４ｍｍ、結合器の線間隔Ｓ_ｃ＝１．０６ｍｍ、結合器の長さＬ_ｃ＝５ｍｍ、線路とプレーンの距離ｈ＝０．５ｍｍ
を採用する。

図８は、本発明の実施例１における結合系インピーダンス整合の説明図であり、図８（ａ）は従来の差動線による結合系インピーダンスの電界シミュレーション結果であり、図８（ｂ）は本発明の実施例１の結合系インピーダンスの電界シミュレーション結果である。図８（ａ）に示すように、従来の差動線の場合には、結合度に応じて結合系インピーダンスが低下して２０％以上の不整合が生じる。一方、図８（ｂ）に示すように、本発明の実施例１においては、方向性結合器の線路の幅を広げてインピーダンスを高くしているので、結合系インピーダンス不整合が少なくなり、少なくとも一つの方向性結合器の結合系インピーダンスを整合させることができ。また、３番目の方向性結合器の結合系インピーダンス不整合も４％程度であり、全体としても大凡±１０％の範囲内に収めることができる。

また、結合器端の線路の幅Ｗ_ｃは、子基板を主基板に装着する際の位置合わせずれδよりも広くする、即ち、
Ｗ_ｃ＞δ
とすることで、位置合わせずれの影響を受けなくなる。図９は、方向性結合器の位置ずれの説明図であり、結合器端２４の線路と結合器端３２の線路の投影的重なりにおける位置ずれをδと定義する。

方向性結合器の結合度Ｃが最大となる周波数ｆ_０は、信号の波長をλとした場合、
ｆ_０＝λ／４
で表わされる。比誘電率が４の誘電体の中で１／４波長が５ｍｍになるのは周波数が約７ＧＨｚのときである。従って、伝送線路結合器の長さＬｃを５ｍｍにするとｆ_０はおよそ７ＧＨｚになり、Ｌｃを７ｍｍにするとｆ_０はおよそ５ＧＨｚになる。

また、結合強度Ｃが最大から３ｄＢ下がった周波数をｆ_Ｌとｆ_Ｈで表すと、ｆ_Ｈからｆ_Ｌの間の周波数領域は結合強度Ｃが周波数ｆにほとんど依存せず、信号波形を変形させることなく伝送できるので、この領域を信号帯域と考える。ｆ_Ｌはおよそ０．５×ｆ_０であり、ｆ_Ｈはおよそ１．５×ｆ_０なので、信号帯域のｆ_Ｈ―ｆ_Ｌはおよそｆ_０になる。

通信速度は信号帯域に比例するので、伝送線路長Ｌを小さくするほど広帯域になり、高速通信が可能になる。このように信号帯域の要求から、伝送線路結合器の長さＬｃを決める。

２つの伝送線路が結合しているとき、両伝送線路を流れる信号は、同じ向きの信号（例えば両方ともローからハイに変化する）と逆向きの信号（一方がローからハイに変化するとき他方はハイからローに変化する）の合成で表現できる。

つまり奇モードで伝播する信号成分をＶ_ｏｄｄ、偶モードで伝播する信号成分をＶ_ｅｖｅｎとすると、線路２４_１と線路２４_２の信号Ｖ_１とＶ_２は、
Ｖ_ｏｄｄ＝Ｖ_１−Ｖ_２、Ｖ_ｅｖｅｎ＝０．５（Ｖ_１＋Ｖ_２）
であるから、
Ｖ_１＝Ｖ_ｅｖｅｎ＋０．５Ｖ_ｏｄｄ、Ｖ_２＝Ｖ_ｅｖｅｎ−０．５Ｖ_ｏｄｄ
と表すことができる。

同相信号に対する伝送線路対の特性インピーダンスを偶モードインピーダンスＺ_０ｅと呼び、逆相信号に対する伝送線路の特性インピーダンスを奇モードインピーダンスＺ_０ｏと呼ぶ。偶モードでは信号が同相で変化するので、信号が逆相で変化する奇モードに比べて、線路間のキャパシタンスが実効的に減少する。インピーダンスはキャパシタンスに逆比例するので、偶モードインピーダンスＺ_０ｅは奇モードインピーダンスＺ_０ｏよりも大きくなる。この差が大きいほど結合度Ｃの値は大きくなり結合強度が強くなる。なお、伝送線路の特性インピーダンスＺは、Ｚ_０ｅとＺ_０ｏで
Ｚ＝（Ｚ_０ｅ×Ｚ_０ｏ）^１／２
で表わされる。

結合度Ｃのデシベル表示値は、Ｚ_０ｅを伝送線路対の偶モードでの特性インピーダンス、Ｚ_０ｏを伝送線路対の奇モードでの特性インピーダンスとすると、
Ｃ＝２０ｌｏｇ｜（Ｚ_０ｅ−Ｚ_０ｏ）／（Ｚ_０ｅ＋Ｚ_０ｏ）｜
で表わされる。当然、距離ｄが長くなると結合度は小さくなる。したがって、結合度Ｃは結合器の距離ｄを変えて設計し、インピーダンスＺｃはそれぞれの結合器の線幅Ｗ_ｃを変えて設計することができる。

図１０は、方向性結合器のサイズと特性の相関の説明図であり、ここでは、上記の関係を電磁界解析シミュレータで調べた結果として示している。距離ｄが与えられたとき、配線幅Ｗを変えると結合度ＣとインピーダンスＺは変化する。Ｗが大きいほど、図１０（ａ）に示すように、インピーダンスは低くなり、また、図１０（ｂ）に示すように結合が強くなる。

また、伝送線路の位置がずれるほど結合は弱くなるが、伝送線路の幅の１／５程度ずれても、例えば、Ｗ＝０．３ｍｍでδ＝０．０６ｍｍの場合でも、結合強度は６ｄＢ低くなる程度、つまり、半分になる程度である。

図１１は、信号電流とリターン電流の経路の説明図であり、主基板上のバス線路を作る差動の線路２３_１，２３_２は近接して結合しているので、一方が他方のリターン電流を流して差動信号を伝搬する。結合器に入ると、線路２４_１と線路２４_２の間隔Ｓｃは離れて結合が弱いので、それぞれのリターン電流はプレーンを分かれて流れる。

同時に、子基板の結合端が主基板の結合端と近接して結合すると、線路２４_１を流れる電流の一部のリターン電流が線路３２_１を流れ、線路２４_２を流れる電流の一部のリターン電流が線路３２_２を流れる。線路３２_１と線路３２_２を流れる電流は、子基板のスタブ線路を作る線路３６_１と線路３６_２近接して結合するので、一方が他方のリターン電流を流して差動信号を伝搬する。

図１２は、方向性結合部の結合度と距離の相関の説明図であり、ここでは、各部の寸法を
Ｗ＝０．４ｍｍ、Ｓ＝０．２６ｍｍ、Ｗ_ｃ＝０．４ｍｍ、Ｓ_ｃ＝１．０６ｍｍ、Ｌ_ｃ＝５ｍｍ、ｈ＝０．５ｍｍ
として実際に作成した方向性結合器の実測結果を示している。

図１２の実測結果に基づいて方向性結合部の結合度と距離の相関をテーブル化すると下記の通りである。但し、直線近似して数値化しているので、誤差を含んでいる。

上記のテーブルに従って、各メモリモジュールの距離ｄを、例えば、
ｄ_１＝０．２０ｍｍ，ｄ_２＝０．１７５ｍｍ，ｄ_３＝０．１５０ｍｍ，ｄ_４＝０．１２５ｍｍ，ｄ_５＝０．１００ｍｍ
にすると、各メモリモジュールに分配される信号電力（信号電圧に等しい）は以下のようになり、送信電力のおよそ１／６の電力を各メモリモジュールに分配できる。この結果は、図６（ａ）に例示した結合度の設定に近い。
メモリモジュール＃１ １×０．１５８ ＝０．１５８
メモリモジュール＃２ （１−０．１５８）×０．１９３ ＝０．１６３
メモリモジュール＃３ （０．８４２−０．１６３）×０．２３２＝０．１５８
メモリモジュール＃４ （０．６７９−０．１５８）×０．２７５＝０．１４３
メモリモジュール＃５ （０．５２１−０．１４３）×０．３３１＝０．１２５
終端 ０．３７８×（１−０．３３１）＝０．２５２

或いは、
ｄ_１＝０．３０ｍｍ，ｄ_２＝０．２７５ｍｍ，ｄ_３＝０．２５０ｍｍ，ｄ_４＝０．２２５ｍｍ，ｄ_５＝０．２００ｍｍ
にすると、各メモリモジュールに分配される信号電力（信号電圧に等しい）は以下のようになり、送信電力のおよそ１／１０の電力を各メモリモジュールに分配できる。この結果は、図６（ｂ）に例示した結合度の設定に近い。
メモリモジュール＃１ １×０．０７６ ＝０．０７６
メモリモジュール＃２ （１−０．０７６）×０．０９１ ＝０．０８４
メモリモジュール＃３ （０．９２４−０．０８４）×０．１１０＝０．０９２
メモリモジュール＃４ （０．８４０−０．０９２）×０．１３２＝０．０９９
メモリモジュール＃５ （０．７４８−０．０９９）×０．１５８＝０．１０３
終端 ０．６４９×（１−０．１５８）＝０．５４６

図１３は、方向性結合器の結合度と位置合わせ誤差の相関の説明図であり、ここでは、上述にように線幅Ｗ_ｃ＝０．４ｍｍ、距離ｄ＝０として実際に作成した方向性結合器についても実測結果として示している。図に示すように、幅Ｗ_ｃの範囲以内（≦０．４ｍｍ）で線路がずれて配置されても、結合度は最大４ｄＢ程度、即ち、０．６倍程度しか低下しない。一方、線幅以上（＞０．４ｍｍ）に線路がずれて配置されると、結合度は急激に低下する。したがって、子基板の位置合わせ誤差ｄよりも広い幅、即ち、Ｗ_ｃ＞δの結合器を用いれば良いことが分かる。

図１４は、本発明の実施例１の方向性結合式マルチドロップバスに用いる送受信回路の一例の回路構成図である。送信回路は、送信データに応じて電流の差動信号を送出する回路である。送信された信号は、方向性結合器を通過するときに１階微分され、結合度に応じて減衰する。受信回路は、ヒステリシスを有した比較器を用いて、その信号を元のデータに復元する。インピーダンス整合回路は送受信器が接続された入出力端子の差動インピーダンスをデジタル補正する。

図１５は、子基板で測定した受信信号波形の波形図であり、図１５（ａ）は、結合度Ｃを一定にした場合の受信信号波形であり。図１５（ｂ）は、結合度Ｃを変えて信号等分配にした場合の受信信号波形である。ここでは、実際に、
Ｗ＝０．４ｍｍ，Ｓ＝０．２６ｍｍ，Ｗ_ｃ＝０．４ｍｍ，Ｓ_ｃ＝１．０６ｍｍ，Ｌ_ｃ＝５ｍｍ、ｈ＝０．５ｍｍ
で送受信チップと主基板および５個の子基板を製作して実装したマルチドロップバスについても測定結果を示している。

図１５（ａ）に示すように、各メモリモジュールの結合度Ｃを一定にした場合には、遠方のメモリモジュールが受信する信号は小さくなり判定できなくなっている。一方、図１５（ｂ）に示すように、結合度をメモリモジュール毎に変えて信号等分配にした場合には、どのメモリモジュールでも受信信号は電力がほぼ等しく判定可能である。このことは、図８（ｂ）に示したように、結合系インピーダンスの整合が取られていることも寄与している。

図１６は、結合度をメモリモジュール毎に調整して信号電力を等分配したときのビット誤り率と受信タイミングの実測結果の説明図であり、ここでは、送受信チップに一番近いメモリモジュール＃１と一番遠いメモリモジュール＃５の測定結果を示している。

図に示すように、７Ｇｂｐｓの２^７−１疑似ランダムデータを用いて測定した結果、データ通信時のビット誤り率は１０^−１２以下であり、受信タイミングの余裕が周期〔Ｕ．Ｉ．〕の５０％以上ある。なお、現時点（２０１２年１月）で、マルチドロップバスのデータ転送速度で７Ｇｂｐｓは世界最高速度である。

このように、本発明の実施例１においては、一つの方向性結合器においてメモリモジュールを装着する前の主基板側の結合器端の差動インピーダンスＺｃを装着後の差動インピーダンスＺ_{ｃ−ｃｏｕｐｌｅｄ}が差動線路のインピーダンスＺに等しくなるように、予め大きく設定しているので、実動時にインピーダンス整合を取ることができ、それによって、信号伝搬を高速で行うことが可能になる。なお、インピーダンス整合させる方向性結合器は、もっとも結合度の大きな方向性結合器とすることが一般的である。但し、メモリモジュールの装着個数が少ない場合には、真ん中寄りの方向性結合器でインピーダンス整合を取るようにしても良い。

また、主基板と子基板との間に介在する有機絶縁膜の厚さを変ええて結合度Ｃを各メモリモジュール毎に等配分するようにしているので、各メモリモジュールにおいて判別可能な信号波形を受信することができ、低消費電力化が可能なるとともに信号伝送の信頼性を大いに向上することができる。

さらに、結合器部の線路間隔Ｓｃを線路とプレートとの距離ｈより大きくしているので、インピーダンスを制御しやすくなるとともに、メモリモジュールの装着時の位置ずれ誤差の影響を受けることが少なくなり、この点からも信号伝送の信頼性が向上する。

次に、図１７を参照して本発明の実施例２の方向性結合式マルチドロップバスを説明するが、この実施例２においては、結合器部の線幅を変えてインピーダンスを調整する。図１７は、本発明の実施例２の方向性結合式マルチドロップバスの平面図であり、結合度が大きいほど、即ち、送受信チップからはなれるほど主基板側の結合器端の線幅Ｗｃを小さくしており、それ以外は上記の実施例１と同じである。なお、子基板は実施例１と同様に各結合器部において共通である。即ち、どのメモリモジュールを主基板上のどの位置に装着しても良い。

この場合の主基板側の結合器の線幅Ｗ_ｃは、
Ｗ_ｃ１≧Ｗ_ｃ２≧Ｗ_ｃ３≧Ｗ_ｃ４≧Ｗ_ｃ５、但し、Ｗ_ｃ１＞Ｗ_ｃ５
に設定する。結合器の線幅Ｗｃが小さくなると図１０（ｂ）に示すようにインピーダンスは大きくなるので、結合前の各結合器におけるインピーダンスは、
Ｚ_ｃ１≦Ｚ_ｃ２≦Ｚ_ｃ３≦Ｚ_ｃ４≦Ｚ_ｃ５、但し、Ｚ_ｃ１＜Ｚ_ｃ５
となる。

結合度Ｃは、上述のように送受信チップから離れるほど大きくなるように、
Ｃ_１≦Ｃ_２≦Ｃ_３≦Ｃ_４≦Ｃ_５、但し、Ｃ_１＜Ｃ_５
に設定する。結合度Ｃが大きいほど、結合したときにインピーダンスはより大きく下がるので、その結果、結合した時のインピーダンスＺ_{ｃ−ｃｏｕｐｌｅｄ}が全ての結合器において差動線路の差動インピーダンスＺに整合する。即ち、
Ｚ_{ｃ１−ｃｏｕｐｌｅｄ}＝Ｚ_{ｃ２−ｃｏｕｐｌｅｄ}＝Ｚ_{ｃ３−ｃｏｕｐｌｅｄ}＝Ｚｃ_{４−ｃｏｕｐｌｅｄ}
＝Ｚｃ_{５−ｃｏｕｐｌｅｄ}＝Ｚ
となる。

図１８は、本発明の実施例２における結合系インピーダンス整合の説明図であり、図に示すように各方向性結合器の線幅Ｗ_ｃを設定することで、電界シミュレーションの結果、全ての結合系インピーダンスを±３％の範囲内に収めることができることが分かった。なお、実際には、位置合わせ誤差や寸法のばらつきがあるので、±５％の範囲内に収まる。

ここで、距離ｄを０．１ｍｍにして結合度Ｃを−９．６ｄＢにした時と、ｄ＝０．２ｍｍにしてＣ＝−１６．０ｄＢにした時で、Ｗｃを０．４０ｍｍにした場合と０．２５ｍｍにした場合の帯域中心周波数（７ＧＨｚ）における主基板側の反射係数Ｓ_１１を電磁界解析シミュレーションで求めると以下のようになる。

即ち、距離が短くて（ｄ＝０．１ｍｍ）結合が強い（Ｃ＝−９．６ｄＢ）時は、主基板側の結合器端の幅が狭い方（Ｗ_ｃ＝０．２５ｍｍ）の線路２４_３，２４_４が反射係数はより小さくて（Ｓ_１１＝−２２ｄＢ＜−１８ｄＢ）、インピーダンスがより良く整合していることを表している。一方、距離が長くて（ｄ＝０．２５ｍｍ）結合が弱いとき（Ｃ＝−１９．２ｄＢ）は、主基板側の結合器端の幅が広い方（Ｗ_ｃ＝０４０ｍｍ）の線路２４_１，２４_２反射係数はより小さくて（Ｓ_１１＝−３１ｄＢ＜ −２７ｄＢ）、よりインピーダンスが整合していることを表している。

なお、子基板の結合器端も主基板と等しくして変えても良く、それにより、インピーダンスや結合度の制御をより正確に行えるようになるのが利点である。但し、装着位置毎にメモリモジュールが専用になるので、共通に用いることができなくなる欠点がある。

次に、図１９を参照して、本発明の実施例３の方向性結合式マルチドロップバスを説明するが、この実施例３においては、モジュール未装着部にメモリや送受信回路は備えず結合器と終端抵抗だけを備えた終端用子基板を装着するものである。図１９は、本発明の実施例３の方向性結合式マルチドロップバスの断面図であり、メモリモジュールが装着されなかったところに終端用子基板、即ち、終端モジュール４０を装着する。その他の構成は実施例１と同じである。なお、ここでは、メモリモジュールを両側に装着しているが、以下の図２０に示すように方向性結合器の結合度の大きい順に端から装着しても良い。

この終端モジュール４０は、メモリモジュール３０と同じ子基板４１と、結合器端４２と、結合器端４２の両端を終端する終端抵抗４５，４６を備え、送受信チップやＤＲＡＭを搭載せず、終端電位を主基板２０から与えられている。なお、符号４３，４４はビア配線である。

メモリモジュール３０が装着されたときに、結合部のインピーダンスが低くなってバスのインピーダンスと整合するように設計されているので、メモリモジュール３０が装着されない時はインピーダンスが高くなって整合しない。メモリモジュール３０が装着されない箇所に終端モジュール４０を装着することで、バスのインピーダンスを整合することができ、より高速なデータ転送ができる。終端モジュール４０の順方向側の終端抵抗４５は省くこともできるが、信号が順方向に多少は結合することを考慮すると備えた方が望ましい。

このように、本発明の実施例３においては、メモリモジュールが装着されない結合器部に終端モジュールを装着しているので、必要とするメモリモジュール数が少ない場合にも、主基板側の結合器端の数を調整することなくバスのインピーダンス整合を取ることができる。

次に、図２０を参照して、本発明の実施例４の方向性結合式マルチドロップバスを説明するが、この実施例４においては、結合部だけ主基板のプレーンを削除し、モジュール未装着部にはプレーンを備えた子基板を装着してバス結合器のプレーンとする。

図２０は、本発明の実施例４の方向性結合式マルチドロップバスの断面図であり、主基板２０の結合部の裏面はプレーン２２の欠落部としている。また、メモリモジュール３０は結合度の強いところから、即ち、送受信チップから離れた位置から順次装着され、メモリモジュール３０が装着されなかった箇所にはプレーンモジュール５０を装着する。それ以外の点は上記の実施例１と同じである。なお、主基板２０の送受信チップ２８から離れるほど高周波の信号が減衰しやすいので、図１９のように装着しても良い。

プレーンモジュール５０は、子基板５１の背面にプレーン５２、ソルダレジスト等の有機絶縁膜５３と、厚さ調整の有機絶縁膜５４とを備え、プレーン電位（典型的にはグラウンド）を主基板２０から与えられている。

メモリモジュール３０が装着されたときに、結合部のインピーダンスが低くなってバスのインピーダンスと整合するように設計されているので、メモリモジュール３０が装着されないときはインピーダンスが高くなって整合しない。メモリモジュール３０が装着されない箇所にプレーンモジュール５０を装着することで、バスのインピーダンスを整合できるように、プレーンモジュールの有機絶縁膜５４の厚さが決められる。

主基板２０の送受信チップ２８から遠方になるほど結合器のインピーダンスは高く設定されているので、遠くに設置されたプレーンモジュール５０ほど主基板２０の結合器端２４とプレーンモジュール５０のプレーン５２の距離が短くなるようにプレーンモジュール５０の有機絶縁膜５４の厚さが決められる。

次に、図２１を参照して、本発明の実施例５の方向性結合式マルチドロップバスを説明するが、この実施例５は、主基板を多層配線構造とし、差動配線或いは結合器端に用いる配線の層準を変えて結合器の距離ｄを変えるものである。

図２１は、本発明の実施例５の方向性結合式マルチドロップバスの断面図であり、主基板２０に４層以上の多層配線基板を用い、どの層の配線を用いて結合器端を形成するかによって、結合器の距離ｄを変えており、その他の構成は上記の実施例１と同じである。

但し、実施例１の有機絶縁膜を主基板表面に積層形成する方法にくらべると、有機絶縁膜を積層形成するコストが不要になるが、結合器の距離ｄを細かく調整することは難しい。したがって、同じ層準の配線に２個或いはそれ以上の結合器端を形成するようにしても良く、このように構成しても全ての結合度Ｃと同じにした場合に比べると優れた特性が得られる。

次に、図２２を参照して、本発明の実施例６の方向性結合式マルチドロップバスを説明するが、この実施例６は、主基板の結合器間隔を変化させて結合度Ｃを変えるものであり、その他の構成は上記の実施例１と同様である。

図２２は、本発明の実施例６の方向性結合式マルチドロップバスの平面図であり、主基板側の送受信チップ２８に近い結合器ほど、結合器端２４の間隔Ｓ_ｃｋ（ｋ＝１,２…、ｎ−１）を子基板側の結合器端３２の間隔Ｓ_ｃよりも大きくすることによって結合度Ｃを調整している。

上述の図１３に示したように、両結合器端の位置がずれるほど結合度は低くなるので、主基板側の結合器端２４の間隔Ｓ_ｃｋを、
Ｓ_ｃ１≧Ｓ_ｃ２≧Ｓ_ｃ３≧Ｓ_ｃ４≧Ｓ_ｃ５（＝_Ｓｃ）、但し、Ｓ_ｃ１＞Ｓ_ｃ５
に設定する。但し、実施例１の方法に比べると、合わせ精度の影響が複雑になる。

１ 第１モジュール
２ 主基板
３ 第１半導体集積回路装置
４ 送受信回路
５_ｊ 第１結合器端
６ 接続線
７ 終端抵抗
１１_ｊ 第２モジュール
１２_ｊ 子基板
１３_ｊ 第２半導体集積回路装置
１４_ｊ 送受信回路
１５_ｊ 第２結合器端
１６_ｊ スタブ
１７_ｊ 終端抵抗
１８_ｊ ビア配線
１９_ｊ ＤＲＡＭ
２０ 主基板
２１ 基板
２２ プレーン
２３ 差動線路
２３_１，２３_２ 線路
２４ 結合器端
２４_１，２４_２，２４_３，２４_４ 線路
２５ 有機絶縁膜
２６ 有機絶縁膜
２７ 有機絶縁膜
２８ 送受信チップ
２９ 終端抵抗
３０ メモリモジュール
３１ 子基板
３２ 結合器端
３２_１，３２_２ 線路
３３ ビア配線
３４ 終端抵抗
３５ ビア配線
３６ スタブ
３６_１，３６_２ 線路
３７ 送受信チップ
３８ ＤＲＡＭ
３９ 有機絶縁膜
４０ 終端モジュール
４１ 子基板
４２ 結合器端
４３，４４ ビア配線
４５，４６ 終端抵抗
５０ プレーンモジュール
５１ 子基板
５２ プレーン
５３ 有機絶縁膜
５４ 有機絶縁膜

Claims (15)

1. 第１の基板の表面上に設けられた差動特性インピーダンスがＺ_ｊａ（Ｚ_１ａ≦Ｚ_２ａ≦…≦Ｚ_ｎａ）の順で配列されたｎ個の第１の結合器端と、
   差動入出力インピーダンスがＺ_０ａ（Ｚ_０ａ＜Ｚ_１ａ）の送受信回路を備えた第１の半導体集積回路装置と、
   差動インピーダンスがＺ_０ａの第１の終端部材と、
   前記第１の基板の背面に設けられたプレーンとを少なくとも有し、
   前記第１の半導体集積回路装置と前記ｎ個の結合器端と前記第１の終端部材とを順に差動特性インピーダンスがＺ_０ａの接続線で数珠つなぎに連結した第１のモジュールと、
   差動特性インピーダンスがＺ_１ｂの第２の結合器端と、
   差動入出力インピーダンスがＺ_０ｂ（Ｚ_０ｂ＜Ｚ_１ｂ）の送受信回路を備えた第２の半導体集積回路装置と、
   差動インピーダンスがＺ_０ｂの第２終端部材とを少なくとも有し、
   前記第２の半導体集積回路装置と第２の結合器端と前記第２の終端部材とを順に差動特性インピーダンスがＺ_０ｂの接続線で数珠つなぎに連結した第２のモジュールと
   を有し、
   前記第１の結合器端と前記第２の結合器端とが互いに対向して近接配置して方向性結合器を形成するように前記第２のモジュールを前記第１のモジュールに装着し、
   前記方向性結合器の少なくとも一つの結合状態における近接効果を反映した結合系インピーダンスＺ_{ｊａ−ｃｏｕｐｌｅｄ}及びＺ_{１ｂ−ｃｏｕｐｌｅｄ}は、それぞれ、Ｚ_０ａの±５％の範囲内及びＺ_０ｂの±５％の範囲内であることを特徴とする方向性結合式マルチドロップバス。
2. 前記各方向性結合器の結合度Ｃ_ｊは、
   Ｃ_１≦Ｃ_２≦ … ≦Ｃ_ｎ（但し、Ｃ_１＜Ｃ_ｎ）
   であることを特徴とする請求項１に記載の方向性結合式マルチドロップバス。
3. 前記第１の結合器端の差動線の間隔が、前記プレーンまでの距離以上の間隔であることを特徴とする請求項１または請求項２に記載の方向性結合式マルチドロップバス。
4. 前記第１の結合器端の差動特性インピーダンスＺ_ｊａを、前記第１の結合器端の差動線の線幅で調整することを特徴とする請求項１乃至請求項３のいずれか１項に記載の方向性結合式マルチドロップバス。
5. 結合前の前記第１の結合器端の差動特性インピーダンスＺ_ｊａは、前記方向性結合器の結合度Ｃが大きいほど、前記接続線の差動特性インピーダンスＺ_０ａよりも高いことを特徴とする請求項１乃至請求項４のいずれか１項に記載の方向性結合式マルチドロップバス。
6. 前記各方向性結合器の結合度を、前記第１の半導体集積回路装置から遠方になるほど高く設定するとともに、前記第１の結合器端の差動線の線幅を前記第１の半導体集積回路装置から遠方になるほど細くしたことを特徴とする請求項５に記載の方向性結合式マルチドロップバス。
7. 前記各方向性結合器の結合度を、前記第１の結合器端と第２の結合器端との距離ｄを変えることによって、信号電力を等分配するように設定していることを特徴とする請求項２乃至請求項６のいずれか１項に記載の方向性結合式マルチドロップバス。
8. 前記第１の結合器端と第２の結合器端との距離ｄを第１の結合器端と第２の結合器端との間に設ける絶縁膜の膜厚で調整することを特徴とする請求項２または請求項７に記載の方向性結合式マルチドロップバス。
9. 前記第１の結合器端と第２の結合器端との距離ｄを、前記第１の基板に設けた多層配線の層準で調整することを特徴とする請求項２または請求項７に記載の方向性結合式マルチドロップバス。
10. 前記第１の結合器端の差動線の間隔を前記第１の半導体集積回路装置から遠方になるほど狭くしたことを特徴とする請求項２または請求項７に記載の方向性結合式マルチドロップバス。
11. 前記第１の結合器端の差動線の線幅が、前記第２のモジュールの前記第１のモジュールに対する位置合わせ誤差よりも広いことを特徴とする請求項１乃至請求項１０のいずれか１項に記載の方向性結合式マルチドロップバス。
12. 前記方向性結合器の形状が、長方形であることを特徴とする請求項１１に記載の方向性結合式マルチドロップバス。
13. 前記第２のモジュールが装着されていない前記第１の結合器端に前記第２の結合器端の両端に終端抵抗を接続した終端モジュールを装着することを特徴とする請求項１乃至請求項１２のいずれか１項に記載の方向性結合式マルチドロップバス。
14. 前記第１の基板の背面に設けたプレーンが前記第１の結合器端と対向する位置において欠落部となっており、
    前記第２のモジュールが装着されていない前記第１の結合器端に、前記第２の結合器端の代わりにプレーンを設けたプレーンモジュールを装着することを特徴とする請求項１乃至請求項１２のいずれか１項に記載の方向性結合式マルチドロップバス。
15. 前記第１のモジュールに装着される複数の第２のモジュールが、全て同じ特性及び構造を有することを特徴とする請求項１乃至請求項１４のいずれか１項に記載の方向性結合式マルチドロップバス。