CN102034797A - 阻抗优化的芯片系统 - Google Patents

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CN102034797A
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CN
China
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chip
encapsulation
bonding
given
characteristic impedance
Prior art date
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Pending
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CN2010102811084A
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English (en)
Inventor
詹姆斯·雷蒙德·斯佩哈
克里斯蒂安·帕克特
韦恩·A·努恩
多米尼克斯·M·罗泽博姆
约瑟夫·E·舒尔茨
法特哈·卡尔萨
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Abstract

高带宽电路分割为多个部分，每一个部分在相应的半导体芯片上实现，生成针对每一个相应芯片的一个或更多管芯键合焊盘的布置，并且生成每一个相应芯片的芯片位置，生成给定封装和给定封装I/O布置，所述管芯键合布置和所述芯片位置的生成与给定芯片封装参数相关，并且被生成用于建立满足给定特征阻抗参数的键合线长度。提供用于生成所述分割的边界参数，该边界参数包括所述部分的数目的限度，并且可选地包括所述相应半导体芯片的面积参数的限度。

Description

阻抗优化的芯片系统
技术领域
实施例涉及在半导体芯片上的电路的分割和拓扑结构以及芯片的封装。
背景技术
电子通信系统通过下述方式在节点中的系统连接点之间进行信息的分发和交换：对电磁信号进行调制，以具有给定编码状态空间中的特定状态，或通过状态的特定改变，该状态或状态改变表示特定符号，每一个符号对信息的一个或更多比特进行编码，以及通过无线链路和/或通过非无线传输路径(比如印刷电路板(PCB)走线、转发器/放大器、多路复用器和其他开关)来传播调制后的信号，以到达各个目的地。
电子通信系统内的开关可以包括Q:R开关，意味着Q个输入和R个输出，其中Q和R可以彼此相等或者可以不彼此相等。例如，1:2开关可以具有一条输入线或一条多线路输入总线，以及具有两条输出线或两条多线路输出总线。
传统技术制造的典型Q:R开关电路是单一集成电路(IC)芯片，该IC芯片具有经由IC内部导线(conductor trace)与特定电路端点(例如R个缓冲输出、Q个缓冲输入、VCC、GND、以及控制线)相连的传导输入/输出(I/O)端子。IC芯片一般安装在封装中，该封装具有用于与例如印刷电路板(PCB)相连的外部导电端子，并且该封装具有经由例如封装中的导线与封装的外部导电端子相连的内部导电端子。每一个封装内部导电端子进而经由几种已知的导电装置与一个或更多相应芯片I/O端子相连。
一种用于将封装内部端子与IC芯片I/O端子相连的装置由多条细传导线构成，每一条键合线的一端在一个IC芯片I/O端子处键合，另一端在一个封装内部端子处键合。该装置称作“键合线”。在典型的键合线布置中，IC芯片I/O端子和封装内部I/O端子都具有特别适合与线键合的配置和材料。在本描述中将这些端子统称为“键合焊盘”。
随着集成电路(IC)处理的进步，特征尺寸已经变得更小，进而这允许在单一管芯上实际实现全部功能，例如Q:R开关。此外，IC技术进步所提供的较小的特征尺寸不仅允许在单一管芯上形成整个电路，而且还减小了管芯的尺寸和面积。因此，常规设计实践已经采用了这些IC技术中的进步，依照其常规方案提供增大的密度和增大的带宽，以在单一IC管芯上实现具有多条高带宽输入/输出线的功能，例如Q:R开关和其他类似和等效电路。
然而，本发明的发明人已经认识到：对于密度和成本目标的单一管芯解决方案，特别是与标准化封装相结合的单一管芯解决方案具有固有的缺点，包括例如不容易控制的I/O端口阻抗以及相关的缺点，包括例如偏移(skew)和阻抗失配。
发明内容
除了各种益处、优点以及特征之外，示例性实施例提供了具有多个特征阻抗控制良好的I/O端口、不需要增加阻抗匹配结构的新颖的封装IC电路。
除了各种益处、优点以及特征之外，示例性实施例提供用于在封装IC电路中实现具有多个I/O端口的电路、而不需要增加阻抗匹配结构的新颖方法，该电路给I/O端口提供了控制良好的特征阻抗。
各个示例性实施例提供具有多个I/O端口的封装IC电路，每一个提供实质连续的特征阻抗Z0，同时Z0是可选择的。
除了其他特征和益处之外，各个实施例还提供各个封装外部I/O端子之间的信号传输路径，每一条路径包括一条或更多条键合线，同时每一条路径所具有的带宽实质上比现有技术中的芯片和封装技术可达到的带宽更高。
除了其他特征和益处之外，各个实施例还提供线偏移(wire sweep)中的实质减少，同时提供具有优化的特征阻抗以及因此具有更高带宽的键合线路径。
除了其他特征和益处之外，各个实施例还提供成本和线偏移方面的实质减少，同时提供具有优化的特征阻抗以及因此具有更高带宽的键合线路径。
根据各个示例性实施例的一个示例实现包括：封装，具有芯片支撑表面，并具有支撑多个封装第一导电焊盘和多个封装第二导电焊盘的结构，每一个封装第一导电焊盘位于封装上的相应位置，并且每一个封装第二导电焊盘位于封装上的相应位置；第一半导体芯片和第二半导体芯片，每一个都被支撑在芯片支撑表面上的相应位置和方位处，该第一半导体芯片包括给定电路的第一电路段并且具有布置在第一半导体芯片的外表面上布置的多个第一芯片导电焊盘，第一芯片导电焊盘中的每一个位于第一半导体芯片上的相应位置处，并且每一个与第一电路段相连，并且第二半导体芯片包括给定电路的第二电路段，并且至少一个第二芯片导电焊盘与第二电路段相连并且位于第二半导体芯片上的相应位置处。此外，对于根据各个示例性实施例的一个或更多示例实现，多条第一键合线将相应的多个第一芯片导电焊盘与相应的多个封装第一导电焊盘相连，并且至少一条第二键合线将至少一个第二芯片导电焊盘与封装第二导电焊盘中的相应一个相连。
此外，根据各个示例性实施例的示例实现，每一条第一键合线的长度与以下距离相对应：第一键合线一端处的封装第一导电焊盘与连接在第一键合线的另一端处的第一芯片导电焊盘之间的距离，以及每一条第二键合线的长度与以下距离相对应：第二键合线的一端处的封装第二导电焊盘与连接在第二键合线的另一端处的第二芯片导电焊盘之间的距离。
此外，根据各个示例性实施例的示例实现，第一半导体芯片的位置和方位、第二半导体芯片的位置和方位、以及封装第一导电焊盘、封装第二导电焊盘、第一芯片导电焊盘和第二芯片导电焊盘中的每一个的相应位置之间的关系，导致第一键合线和至少一条第二键合线中的每一条的相应长度提供第一键合线和至少一条第二键合线中的每一条的特征阻抗，该特征阻抗在给定特征阻抗Z0的给定容限内。
一个示例性实施例可以包括一种用于在给定封装中提供多芯片信号通信电路的方法，该给定封装具有芯片支撑衬底，该封装支撑用于以给定特征阻抗Z0传送高带宽信号的第一端子，并且该封装支撑用于传送低带宽信号的给定多个第二端子，该方法包括：提供给定信号通信电路；分配初始分割，将信号通信电路分割为初始多个芯片，所述初始多个芯片中的至少一个具有多个高带宽键合线焊盘的初始分配；以及为初始多个芯片中所述具有多个高带宽键合线焊盘的初始分配的至少一个分配位置；计算从所述芯片的多个高带宽键合线焊盘中的每一个到相应的第一端子的键合线连接的特征阻抗；将所计算的特征阻抗与给定的特征阻抗Z0进行比较；对至少一个芯片进行侧向移位；以及重复所述计算、比较和侧向移位步骤，直到检测到下列条件中的任一个：(i)特征阻抗在给定Z0的给定容限内，或者(ii)使用所述初始分割不能满足给定容限。
根据另一个方面，如果检测到条件(ii)，则执行分割的更新，以生成更新的多个芯片，更新的多个芯片中的至少一个具有多个高带宽键合线焊盘的初始分配，并且执行对于计算特征阻抗以及侧向移位至少一个芯片的重复，直到检测到下列条件中的任一个：(i)特征阻抗在给定Z0的给定容限内，或(ii)使用所述更新的分割不能满足给定容限。如果检测到条件(ii)，则再一次执行分割的更新，并且重复计算、比较以及侧向移位步骤，直到检测到下列条件中的任一个：(i)特征阻抗在给定Z0的给定容限内，或(ii)使用所述更新的分割不能满足给定容限。
作为示意性示例，各个实施例的预期应用包括：在诸如(但不局限于此)PCIe、USB、SATA、HDMI、DisplayPort、Ethernet、MIPI、以及V-by-one的高速标准中使用的开关；在诸如(但不局限于此)PCIe、USB、SATA、HDMI、DisplayPort、Ethernet、MIPI、以及V-by-one的高速标准中使用的发送器；在诸如(但不局限于此)PCIe、USB、SATA、HDMI、DisplayPort、Ethernet、MIPI、以及V-by-one的高速标准中使用的输入设备；在诸如(但不局限于此)PCIe、USB、SATA、HDMI、DisplayPort、Ethernet、MIPI、以及V-by-one的高速标准中使用的线路驱动器；在诸如(但不局限于此)PCIe、USB、SATA、HDMI、DisplayPort、Ethernet、MIPI、以及V-by-one的高速标准中使用的接收器；从通过实现多分割的管芯来减少管芯面积和键合线长度的成本减少中获益的器件；以及从通过使用多分割的管芯的制造产量提高中获益的器件。
上述总结的实施例和示意的示意性示例，以及上述每一个的示意性优点、特征和益处并不旨在穷举或限制。各个示例性实施例的其他优点将根据以示意性细节进一步描述的各个实施例和方面而变得显而易见，并且本领域普通技术人员在阅读本公开内容时将容易地认识到所附权利要求以及附加应用的范围内的其他变型。
附图说明
图1示出了示例高带宽差分I/O Q:R开关的示例常规实现的一个示意性高级电路图；
图2示出了高带宽差分I/O Q:R开关的其他示例常规实现的一个示意性高级电路图，具有低速控制线的示意性示例和典型的高带宽信号线的示意性示例；
图3示出了一个示例常规实现的、封装的、高带宽Q:R开关的一个正视图；
图4示出了表示与典型的键合线相关联的寄生的一个等效电路模型的一个示例，用于实践根据各个示例性实施例的一个或更多I/O阻抗优化电路分割和管芯布置系统和方法；
图5示出了图4中的表示采用键合线传输线的封装管芯的示例I/O线路的寄生的等效电路模型的一个示例，用于实践根据各个示例性实施例的一个或更多I/O阻抗优化电路分割和管芯布置系统和方法；
图6示出了键合线的一个示例传输线模型，用于实践根据各个示例性实施例的阻抗优化电路分割和管芯布置系统和方法；
图7A示出了根据一个或多个示例性实施例的一个示意性实现，用于针对给定分割生成提供优化阻抗的多芯片布置；
图7B示出了根据一个或更多示例性实施例的一个示意性实现，用于针对给定分割生成提供优化阻抗的多芯片布置；
图8示出了根据一个或更多实施例的一个示意性示例多芯片分割和分配，实现示例高带宽Q:R开关；
图9示出了一个两芯片优化阻抗Q:R开关的一个正视图，示例布置由图8所示的两个管芯分割示例的示例优化芯片定位产生；
图10示出了部分地基于图4-6中的一个或更多个或等效模型的一个示例两管芯高带宽Q:R开关分割和分配的一个示例上管芯，用于实践根据一个或更多实施例的一个或更多阻抗驱动的管芯分配和布置方法，用于多芯片、优化的阻抗管芯封装；
图11示出了图10示例两管芯分割和分配的一个示例下管芯；
图12示出了一个两芯片优化阻抗、高带宽Q:R开关的一个正视图，该开关从图10-11的两个管芯分割的示例优化芯片定位中得到；
图13示出了一个先兆插入损耗改进，反映了如图10-12所示的两芯片优化阻抗带宽Q:R开关的计算机仿真的示例；
图14示出了根据一个或更多实施例的具有和/或构建的一个示例高速开关的一个示例系统应用；以及
图15示出了根据一个根据加长的芯片实施例的一个示意性示例，提供具有改进的但是非优化阻抗的键合线。
具体实施方式
参照特定示意性示例来描述各个示例性实施例。选择示意性示例以帮助本领域普通技术人员形成对各个实施例的清楚理解，并实践各个实施例。然而，可以根据各个实施例中的一个或更多实现或实践的系统、结构、设备和方法的范围不局限于所呈现的特定示意性示例。相反地，如相关领域普通技术人员基于本描述将容易认识到的，可以实现根据各个实施例的很多其他配置、布置和方法。
关于附图，为了清楚的说明，一个或更多附图中的特定部分或区域可以不按比例来绘制。例如，为了清楚地说明整体，特定描绘可以具有形状的扭曲和/或相对比例的放大。
为了避免使得新颖的特征和方面含混不清，省略了对于本领域普通技术人员来说众所周知的半导体电路设计和封装的各个细节，除非该细节对于根据实施例的实践是特定的，或者该细节的示例有助于描述特定的特征和方面。
可以分别描述示例实施例和方面，或者对特定的差异进行描述，但是该分别描述或差异的描述不一定意味着相应的实施例或方面是互斥的。例如，可以在其他实施例中包括或采用通过一个实施例描述的特定特征、功能、或特性。
图1-3示出了根据适用于推进半导体技术、设计和制造的常规设计实践的相关的现有技术的高带宽电路的不同视图，每一个高带宽电路形成在单一IC芯片上。
参见图1，示出了四输入差分线路“A”总线，2条四输出差分线路总线，其中一个标记为“B”总线，另一条标记为“C”总线，并且示出了将“A”输入总线在“B”和“C”输出总线之间切换的“SEL”控制线。根据常规的现有技术设计以及这种开关的制造，在单一管芯(在图1中未显式地示出)上实现开关10的所有电路。
图2是相关技术的单一管芯、高带宽差分I/O Q:R开关20的另一个示例的高级电路图，具有标记为“PWM”、“HPD”以及“AUX”的低速控制和信号线的示意性示例，以及具有典型的高带宽信号线(每一个，用“D”后缀来标记)的示意性示例。
图3示出了示例相关技术单一管芯的、封装的、高带宽Q:R开关的正视图，可以是例如图1或图2中的开关的封装实现。
参见图3，本发明的发明人已经认识到：对密度和成本目标的相关技术的单一管芯解决方案，特别是与标准化封装(比如示例管芯32的封装34)相结合时，具有特定的各种缺点。在这些缺点之中，没有对具有大量数目的这种I/O端口的电路的输入/输出(I/O端口)上的阻抗进行实际控制，以及伴随的阻抗失配。这是由芯片32的小尺寸所引起的，芯片32要求一些键合线将IC 32的键合焊盘36与封装引脚38相连，比如示例中的40A和40B，该键合线实质上比较短的键合线(比如40C和40D)的长度要长，甚至是它们的数倍。
仍然参照图3，本发明的发明人所认识到的常规现有技术实现中的另一个缺点是在该技术中经常要求的长的键合线(比如示例键合线40A和40B)具有增大相邻键合线之间短路的发生率的固有倾向，这是常规技术中已知为“线偏移(sweep)”的条件。反过来说，这经常导致封装产量的显著减少，同时典型地增加封装成本超过50％。
如将理解的，本发明的各个示例性实施例以及每一个实施例的方面提供了具有多个I/O端口的IC电路的备选的高密度和低成本实现，例如，X:Y开关，这比例如图3所示的常规解决方案更出众。
各个示例性实施例包括将具有高带宽I/O线路电路分割为两个或多个段的创新分割，与管芯的创新布置和定位相结合，用于在相应的两个或多个IC管芯上制造。通过本公开内容将理解，除了其他特征和益处之外，各个实施例提供对特征阻抗的控制、对寄生的补偿、偏移的最小化、以及偏移的差异，而不需要增加阻抗匹配结构。
各个示例性实施例还提供各种特征和益处，包括例如对以大于例如1Gbps的数据速率(即对于其传输路径的电感、电阻以及电容敏感的速率)通过产品传输和分发的信号的高信号完整性。另一个示例益处是减少了在制造时以及在现场操作时相邻键合线之间的短路，即线偏移。此外，各个示例性实施例提供了第二和第三益处，例如，诸如材料成本之类的开销的减少，否则将要求材料成本以克服线偏移和其他制造问题以及克服信号完整性问题。
应当理解，单端或差分信号的高速信号完整性受到几个参数的影响，包括：(i)封装寄生，比如本身和相互电感、串联电阻、以及电容，以及(ii)器件电特性，比如接收器输入、线路驱动器、以及开关阻抗。作为示意性示例，在实现为封装IC管芯的开关器件中，使用从封装到管芯的键合线连接，如果将封装与管芯的键合焊盘相连的键合线过长，则该开关器件典型地通过在信号路径上添加损耗来削弱信号的高频分量。作为另一示意性示例，阻抗不连续性(比如在键合线、通孔以及封装引脚之间的接口处出现的那些典型的失配)经常引起使得电信号恶化的反射，并且从而减小其频率响应(或AC带宽)。
总的来说，通过采用将给定电路分割为多个段，在其自己的芯片上对每一个段进行布局，并且在封装衬底的仿真上选择性地定位多个仿真芯片中的每一个，以及通过采用生成相对于芯片位置的每一个键合线连接的特征阻抗的仿真模型，各个示例性实施例提供对键合线长度的控制。通过控制键合线的长度，可以优化电感L以匹配PCB传输线。
如将在随后章节中更详细描述的，各个示例性实施例的一个优化目标是在PCB传输线和芯片封装的外部端子之间的接口处实现其各自特征阻抗的接近匹配，并且沿从芯片封装端子到封装内的IC芯片的I/O端口的传输路径没有阻抗失配。如将理解的，除了其他特征和益处之外，各个示例性实施例提供例如在封装端子与PCB传输线之间、以及在封装键合焊盘与连接到IC芯片的键合线之间的接合处的显著减少的信号反射。除了其他益处和特征之外，这进而提供了显著减少的高速信号损耗，以及改进的频率响应。
根据各个示例性实施例的另一个优化目标是实质上消除长度比给定长度更长的键合线。
如通过稍后章节更详细描述而将理解的，各个示例性实施例提供了用于优化这些参数的有效且灵活的手段，包括在制造时提供对参数值的控制和/或提供对这些阻抗相关参数中的特定参数的补偿，包括将值和/或相关信号路径阻抗设置为给定的均匀范围，而实质上不添加成本或设计复杂度。
根据一个或更多个示例性实施例而容易实现的一个示意性示例电路是高带宽Q:R开关，具有Q个多比特输入端口和R个多比特输出端口，典型地具有用于选择性地将输入端口与输出端口中的一个(假定为例如1:2开关)或另一个相连的一条或更多控制线。每个端口的比特数目可以是任意值N，比如N＝8(作为示意性示例)，或者每一端口8个比特。根据惯用技术，具有一个8比特输入端口和两个8比特输出端口的1:2开关容易实现为单芯片IC器件，采用例如各种常规通道晶体管电路中的一个或多个以及对于信号切换和IC技术领域中普通技术人员来说众所周知的等价物。之前描述的图1示出了这样一个示例。如上所述，例如Q:R开关的这种常规单芯片实现具有缺点。
现在将描述根据各个示例性实施例中的一个或多个的实现的一个示意性示例，用于说明特定特征和方面。如将理解的，该特定特征和方面包括现有技术不提供的可选择的键合线长度和设定阻抗，但不局限于此。
为了更好地集中于创新方面，将本示意性示例描述为图1所示的2:1开关的功能等价物。将对示例进行概述，以便能够向本领域普通技术人员提供对不同示例性实施例的足以使得这类技术人员能够相应地予以实践的描述。对于这类技术人员显而易见的是，该发明概念不局限于Q:R开关。
参照之前描述的图1，应当看到典型的现有的1:2开关(例如所示的示例)可以具有不等长度的键合线，一些长度是其他长度的整数倍，这引起诸如阻抗失配之类的问题。根据一个示例性实施例的一个方面，将诸如由常规技术的图1示例所实现的1:2之类的电路分割至少两段。分割的最终目的是在独立的芯片上制造每一个段，使得根据一个方面每一个芯片具有电路信号I/O点的子集，每一个子集进而与芯片上的键合线焊盘相连。然后，计算芯片封装的衬底支撑表面上的芯片的布置，该布置基于该芯片上的键合线焊盘以及封装上的键合线焊盘的布置，使得每一个键合线的长度提供满足给定特征阻抗的传输线。根据一个方面，这些都可以是相同的值。根据另一个方面，这些可以是不同的值，例如相关的PCB传输线具有分别不同的阻抗。
由于根据各个示例性实施例的电路分割将电路中的段放置在相应的单独IC芯片上，该芯片可以彼此独立地定位在封装的衬底上。另外，根据一个方面为每一个独立的芯片提供选择电路I/O点的布置和定位的自由范围(latitude)，以及布置与这些电路I/O点相连的键合线焊盘的自由范围。本领域普通技术人员在考虑本公开时容易理解，该自由范围的程度典型地是应用特定的，但是可以容易地由这类人员用来识别电路的最优分割、每一个芯片的布局、每一个芯片的键合线焊盘放置以及封装的键合线焊盘放置，以获得提供每一个封装器件的信号I/O端口的指定特征阻抗的键合线长度。
应当理解，术语“段”是从相对于本发明实施例意思实质上相同的各个其他术语(例如，作为示意性示例的“部分”、“区”、“子区”)中随机选择的，并且具有包含所有这些术语的字面意思的预期含义。
由于开关对传送高带宽信号的要求，该开关必须最小化引入高速信号路径的寄生。
图4示出了由这种Q:R开关所添加的典型寄生的一个简化图的一个示例。图4的图只是电路寄生的一个图形表示的一个示意性示例，并且仅为了示例的目的而关于Q:R开关进行描述。信号传输和芯片封装技术领域的普通技术人员可以容易地遵循或将图4的图或等价物修改为根据本实施例容易实现的其他器件。应当理解，开关器件在单一端或差分信号路径中添加更多的寄生(电容、电感以及电阻)。这些寄生由封装和半导体电路二者引入，并且引起高速信号路径上的阻抗不连续。本领域普通技术人员将理解，本实施例提供用于将输入连接与寄生匹配的手段，从而实质上减小不连续。
图4-6示出了表示寄生的示例等效电路以及一种用于键合线的示例传输线模型，可以用于根据各个实施例中的一个或多个的计算机实现的方法，以识别将给定电路分割为多个段的分割(用于实现为相应多个数目的IC芯片，其中每个段一个芯片)，以及识别芯片上的键合焊盘以及在封装上的键合焊盘的定位以实现每一个高带宽线连接的线长度(该线长度给每一个高带宽线连接提供期望的特征阻抗Z0)。
参照图4，图中示出了表示寄生的一个等效电路400的一个示例，用于执行根据一个或多个实施例的多芯片、优化阻抗管芯封装的一个或更多阻抗驱动的管芯分配和布置方法。
图5示出了包括多个等效电路400在内的电路的一个示例，用于执行根据一个或多个实施例的多芯片、优化阻抗管芯封装的一个或更多阻抗驱动的管芯分配和布置方法，该等级电路400表示封装500的管芯的示例输出、输入或输入/输出(I/O)线的寄生。在该示例中，封装的管芯包括：管芯的“Q”部分，可以包括电容器C6和电阻器R6；以及管芯的多个“R”部分，在本说明中表现为两个分支。第一分支可以包括开关T2、电阻器R2以及电容器C2。第二分支可以包括开关T4、电阻器R4以及电容器C4。基于例如示例性实施例的阻抗匹配，等效电路400可以具有不同的组件值。
图6示出了可以用于执行根据一个或多个实施例的多芯片、优化的阻抗管芯封装的一个或更多阻抗驱动的管芯分配和布置方法的键合线的一个示例传输线模型600。参照图6，示例传输线模型600假定传输线是无损的，即电阻R 601和电导G 605都很小而可忽略，因此可以认为它们等于零，同时考虑每单位长度的电感L 603和电容C 607。IC设计和封装技术领域中的普通技术人员在阅读本公开时，将很容易理解确定图6中的模型是充分的还是应用特定的。此外，本领域普通技术人员可以容易地应用传输线理论以及对于这类人员而言众所周知的建模技术中的技巧，将图6中的模型修改为适合不可忽略电阻和其他非理想特性，以实践各个示例性实施例或根据各个示例性实施例进行实践。
无损传输线(图6)的特征阻抗(Z0)可以由下面的等式(1)来确定，其中L 603是单位长度的电感，例如亨/米，C 607是以法拉/米为单位的电容。对于本发明相关领域中的普通技术人员而言，已知实际传输线不是“无损的”，这是因为实际导线具有实际的电阻。参照图6，可以用例如集总的电阻单元R 601来表示该实际的电阻，集总的电阻单元R 601可以用例如欧姆/米来表示该电阻。然而，为了集中于本描述并且更好地协助本领域普通技术人员充分理解所公开的创新特征和概念以实现本发明，可以假定R 601充分可忽略。仍然可以使用特征阻抗等式来优化电感603和电容607的值。因此，在该假设下：
Z 0 = L C (等式(1))
根据实施例的一个或更多方法和器件的一个示例性目的是维持将封装与一个芯片相连的差分传输线(例如两个键合线)的相应线路上的信号的差分偏移。为此，可以根据图6的模型来构建由两个键合线形成的差分对传输线的模型，这两个键合线与例如在图11中的示例4:2开关上出现的差分对(例如A0_N、A0_P、...或A3_N、A3_P中)的任一个相连。在一个示例中，可以将键合线充分地彼此间隔(以及其他键合线)，使得交叉耦合效应可忽略。对于与“可忽略”相对应的耦合的实际值来说，而且键合线间隔必须满足该实际值，本领域普通技术人员应当理解，前者是应用特定的，而第二个是部分的信号频率特定的，但是这二者都可以由本领域普通技术人员通过对本公开应用常规的技术诀窍来容易地识别和计算。
在上面描述的可忽略交叉耦合的假设下，使用例如下面定义的等式2-5来容易地得到该键合线对之间的差分偏移Diff Skew。在根据实施例的实现中，上述计算可以由一个或更多商业供货商可提供的Field Solver或等效仿真程序来执行。IC芯片封装领域中的普通技术人员可以容易地从各个供货商可提供的各种商业可用的Field Solver软件系统中识别并且选择。这种商业可用的Field Solver软件系统的两个示意性示例(其决不是对本领域普通技术人员可以选择的系统的限制性描述，并且并不旨在作为本发明的发明人关于这些示例较任何其他Field Solver更为优选的任何声明)是Ansoft，Inc.可提供的Maxwell 2DTM以及North Syracuse，NY的Sonnet
Figure BSA00000269653500131
Software，Inc.可提供的SuitesTM。
继续对两个键合线所形成的差分传输线的每一条线上的相应差分信号之间的差分偏移Diff Skew进行计算的示意性示例，两个键合线差分对中的一个键合线(比如“正”信号线)的传输线模型可以是上述图6中的模型，使用值“L1”和“C1”作为相应的电感和电容。可以将该线的阻抗标记为“奇数模式”阻抗，由下列等式(2)来定义。
Figure BSA00000269653500132
→奇数模数阻抗      (等式(2))
类似地，该对中的另一键合线的传输线模型可以与上述图6中的模型相同，使用值“L2”和“C2”作为其相应的电感和电容，并且可以将该线的阻抗标记为“偶数模式”阻抗，由下列等式(3)来定义。
Figure BSA00000269653500133
→偶数模数阻抗      (等式(3))
由此，每个信号的延迟是：
Figure BSA00000269653500134
→“正”键合线上的延迟；以及(等式(4))
Figure BSA00000269653500135
→“负”键合线上的延迟。(等式(5))
因此，差分偏移Diff Skew是
Diff Skew＝(ZDodd-ZDeven)  (等式(6))
使用对这种值的上述计算或对差分偏移的备选或等效计算或估计，普通技术人员可以通过迭代地计算和修改每一个键合线阻抗以最小化差分对偏移，来改进键合线的性能。在示例性实施例中，在性能方面是实现较低的差分信号对偏移时，可以改进例如等效的管芯封装500。这是使每一个管芯及其相关联的管芯焊盘与封装中的引脚接近的结果。上述内容是两面的：短的实现的键合线长度和最小化的差分对偏移。
图7A示出了根据一个或更多示例性实施例的一个方法的一个示例实现700。基于本公开，本领域普通技术人员可以容易地将各个供货商可提供的一个或更多商业可用的仿真系统配置用于执行所述实现以及根据各个示例性实施例的其他实现。
参照图7A，在702，用户输入定义与键合线的特征阻抗相关的封装的所有物理属性的参数值，例如，芯片支撑周围的内周长的尺寸和几何形状。用于输入封装参数的格式是根据设计来选择的，本领域普通技术人员可以容易地选择、定义和实现，因此省略了进一步的详细描述。本领域普通技术人员基于本描述显而易见的是，通过对本描述应用常规的基于对象的编程方法，一个或更多特定封装的定义可以定义并存储为对象(不分别描述)。接下来在704，用户输入描述给定输入/输出端子的参数。步骤704处的参数可以包括将一些参数指定为高带宽。用户在706处输入描述给定的信号通信电路的构成组件的参数。例如，该电路可以利用SPICE中来建模。
继续参照图7A和7B，接下来在708，用户分配信号通信电路的初始分割，将信号通信电路分割为初始的多个芯片。接下来在710，基于初始分割，用户选择初始多个芯片中具有多个高带宽键合线焊盘的初始分配的至少一个芯片。这可以由用户来输入。备选地，这可以由仿真系统来生成。接下来在712，为初始多个芯片中具有多个高带宽键合线焊盘的初始分配的至少一个初始分配位置。步骤714计算从至少一个芯片的多个高带宽键合线焊盘中的每一个到相应第一端子的键合线连接的特征阻抗。在716，在所计算的特征阻抗与给定的特征阻抗Z0之间进行比较。如果不等于Z0，则在步骤717，沿着依赖于特征阻抗的差异的方向，侧向移位该至少一个芯片。
参照图7A，如果步骤716处的比较显示所有的特征阻抗都在Z0的给定容限内，则该过程进行至步骤718并且结束。如果步骤716处的比较步骤指示了不满足特征阻抗，则该过程返回步骤712。需要特别说明的是，图7A所示的过程700重复至少一个芯片的侧向移位，之后计算特征阻抗，直到检测到下列条件中的任一项：(i)特征阻抗在给定Z0的给定容限内，或(ii)使用初始分割不能满足给定容限。
参照图7B，方法730与图7A中的方法700类似。步骤732-738可以与方法700中的步骤702-708相对应。在步骤740中，基于初始分割，用户选择初始多个芯片中具有多个高带宽键合线焊盘的初始分配的至少两个。这些也可以由用户输入。备选地，这可以由仿真系统来生成。在步骤742，为初始多个芯片中具有多个高带宽键合线焊盘的初始分配的至少两个初始分配位置。在步骤742，计算从至少两个芯片的多个高带宽键合线焊盘中的每一个到相应端子的特征阻抗。在步骤746，比较至少两个芯片的至少特征阻抗和给定特征阻抗，例如Zi、Zj。如果芯片阻抗不等于Zi、Zj，则在步骤747，根据特征阻抗的差异，侧向移位至少两个芯片中的至少一个。
图7B所示的过程730可以重复对至少一个芯片的侧向移位，之后计算特征阻抗，直到检测到下列条件中的任一项：(i)特征阻抗在给定Zi和Zj的给定容限中，其中方法730在步骤748结束，或(ii)使用初始分割不能满足给定容限。
图8示出了应用作为示意性示例的给定信号通信电路的一个示例多芯片分割800，用于实现对于图2的示例现有单管芯高带宽Q:R开关的替换物。图8中的分割800可以基于(至少部分地基于)图4-6的模型或等效模型中的一个或更多。分割800可以通过例如方法700或方法730来实现。各种方法使得能够基于与给定阻抗Z0、Zi、Zj的匹配以及最小化键合线之间的差分对偏移来实现对于芯片802、804的初始定位和纵向及侧向移动。根据给定Z0，执行分割以优化键合线长度。参照图8，所描述的第一段802和第二段804的两管芯分割仅用于说明之用。如对于阅读本公开的本领域普通技术人员显而易见的，可以根据一个或更多实施例来执行三或更多管芯分割。
图9是管芯封装900的一个正视图。管芯封装900可以是例如图3中的示例现有单管芯高带宽Q:R开关34的两芯片优化阻抗替代。所描述的示例布置由两管芯分割示例802、804的示例优化芯片定位得到，并且至少部分地基于图4-6模型中的一个或多个，从而产生提供给定特征阻抗高带宽开关传输线的键合线长度。管芯封装900可以包括彼此分离、并且具有比图3的管芯封装34中的芯片32更接近封装引脚907的位置的两个芯片902、910。由于可以由初始分割来定义，这两个芯片902、910可以具有相同或不同的大小，并且可以具有相等或不等的键合线焊盘数量和/或键合线数量。两个芯片902、910可以通过导管(conduit)905来连接。导管905可以是例如跳线或高速线，以使得第一芯片902和第二芯片910之间能够连接，而与管芯封装34相比没有可感知的性能损失。本领域普通技术人员应该知道能够在第一芯片902与第二芯片910之间连接的等效导管或连接件(例如芯片之间的一个或更多走线)。
图10示出了应用作为示意性示例的一个示例两管芯分割和分配1000的一个示例上管芯1010，用于实现图1的示例现有技术单管芯高带宽Q:R开关的替换物，分割和分配部分地基于图4-6的一个或更多模型、或等效模型，用于实践根据一个或更多实施例的多芯片、优化阻抗芯片封装的一个或更多阻抗驱动的管芯分配和布置方法。类似地，图11示出了示例两管芯分割和分配1100的一个示例下管芯1110。应当理解，术语“上”和“下”仅为随机标注，而并不是任何结构或功能限制。参照图8-11，可以看出根据示例性实施例的分割可以导致或可以不导致每一个芯片在结构上彼此不同。
图12是例如图1的示例现有单管芯高带宽Q:R开关的一个两芯片优化阻抗替换物的一个正视图。该示例布置1200由图9-10的两管芯分割的示例优化芯片定位至少部分地基于图4-6模型中的一个或更多个而得到，产生提供给定特征阻抗高带宽开关传输线的键合线长度。芯片1201、1203可以具有或者可以不具有相等大小，并且可以基于例如所使用的管芯焊盘的数目。
图13示出了一个先兆插入损耗改进1300，反映了两芯片优化阻抗带宽Q:R开关的计算机仿真的示例，例如，如图10-12所示的开关1000、1100和1200。例如，该损耗增强1300可以利用如线1301所示的寄生或者如线1303所示的最小化寄生来说明例如用于最小化损耗的目标频率范围。
这各种示例性实施例具有大范围的预期应用，例如，作为示意性示例，用于在信号格式和物理规范标准中使用或者与信号格式和物理规范标准相关联的器件的信号切换和分发电路，信号格式和物理规范标准例如SATA、DisplayPort、PCIe、USB、MIPI、HDMI、V-by-One以及Ethernet，但不局限于此。图14示出了具有一个或更多实施例和/或根据一个或更多实施例构建的一个示例高速开关的一个示例系统应用1400。图14可以是使用对于被称作“PCI express Gen 2(5Gbps)”的标准而优化的高速开关的系统的图。开关1403可以是这里所公开的一个开关的实施例，例如开关900或1200。开关1403可以用于控制源(比如多模式显示源1401)与多个器件(比如图形卡1405a和显示端口1405b)之间的连接。本领域普通技术人员将认识到开关1403的等效应用。
图15示出了一个示例性备选实施例，在本文中称作“加长芯片实施例”1500，采用与上述实施例类似的分割，但是不是将每一个段加工为分离的IC芯片，而是在单一芯片的不同相应区域处加工不同的段，芯片1501上的键合焊盘连接到与管芯封装1500的每一个区域中的每一个端子接近的每一个电路的I/O端口。定位加长芯片1501，以使得其增强封装衬底上的键合焊盘的位置，用于提供键合线，但是该技术一般地不优化阻抗。典型地，不能使用加长芯片实施例1500来优化阻抗，这是由于芯片尺寸的实际限制可能阻止实现对高带宽端子的定位，从而使得所有键合线长度及其电感提供与目标阻抗Z0足够接近而满足给定的最大可允许阻抗失配的特征阻抗。另一个限制可能是附加衬底(比如硅)的成本超过了键合线改进所带来的益处。
尽管已经具体参照各个示例性实施例的特定示例性方面来对各个示例性实施例进行了详细描述，应当理解，本发明可以具有其他实施例，并且其细节可以在各个显而易见的方面进行修改。对于本领域技术人员而言显而易见的是，可以在保持于本发明的精神和范围内的同时实现变体和修改。因此，前述公开、描述和附图仅用于示意性目的，并且不以任何方式限制本发明，本发明仅由权利要求限定。

Claims (14)

1.一种电子器件，包括：
芯片封装，具有芯片支撑衬底以及布置在所述芯片支撑衬底附近的多个封装键合线焊盘；
多个半导体芯片，所述多个半导体芯片中的每一个被支撑在所述芯片支撑衬底上的相应位置处，所述多个半导体芯片中的每一个具有多个芯片键合线焊盘；以及
多条设定阻抗传输线，所述多条设定阻抗传输线中的每一条的特征阻抗与给定特征阻抗Z0实质相等，所述多条设定阻抗传输线中的每一条将所述多个半导体芯片中的至少一个的多个芯片键合线焊盘中的相应一个与所述多个封装键合线焊盘中的相应一个相连，
其中，所述多条设定阻抗传输线中的每一条包括键合线，该键合线具有设定所述特征阻抗Z0的长度。
2.根据权利要求1所述的电子器件，其中，所述芯片封装支撑多个外部端子导体，所述电子器件还包括：
多条封装输入/输出I/O传输线，所述多条封装I/O传输线中的每一条将所述多个外部端子导体中的至少一个与所述多个封装键合线焊盘中的至少一个相连，所述多个封装键合线焊盘中的所述至少一个通过所述多条设定阻抗传输线之一与至少一个芯片键合线焊盘相连。
3.根据权利要求2所述的电子器件，
其中，所述多个封装键合线焊盘包括多个封装高带宽键合线焊盘，所述多个封装高带宽键合线焊盘中的每一个通过所述封装I/O传输线中的相应一条与所述多个外部端子导体中的相应一个相连，
其中，第一半导体芯片的多个芯片键合线焊盘中的每一个通过所述多条设定阻抗传输线中的相应一条与所述多个封装高带宽键合线焊盘中的相应一个相连，以形成相应的多个第一芯片信号传输路径，所述多个第一芯片信号传输路径中的每一个从所述多个外部端子导体中的相应一个延伸到所述第一半导体芯片的所述多个芯片键合线焊盘中的相应一个，
其中，第二半导体芯片的多个芯片键合线焊盘中的每一个通过所述多条设定阻抗传输线中的相应一条与所述多个封装高带宽键合线焊盘中的相应一个相连，以形成相应的多个第二芯片信号传输路径，所述多个第二芯片信号传输路径中的每一个从所述多个外部端子导体中的相应一个延伸到所述第二半导体芯片的所述多个芯片键合线焊盘中的相应一个。
4.根据权利要求3所述的电子器件，其中，所述多个第一芯片信号传输路径中的至少一个从其相应的外部端子导体到其相应的芯片键合线焊盘具有实质连续的特征阻抗，并且所述多个第二芯片信号传输路径中的至少一个从其相应的外部端子导体到其相应的芯片键合线焊盘具有实质连续的特征阻抗。
5.一种具有多个N多线端口的多端口电子器件，包括：
芯片封装，具有芯片支撑衬底，并且支撑布置在所述芯片支撑衬底附近的多个封装键合焊盘；
第一半导体芯片，包含针对所述多个N多线端口中的每一个的N条线中的第一子组，并且支撑第一芯片键合焊盘，所述第一芯片键合焊盘与所述第一半导体芯片所包含的针对所述多个N多线端口中的每一个的N条线中的第一子组中的每一条相对应；
第二半导体芯片，包含针对所述多个N多线端口中的每一个的线中的第二子组，并且支撑第二芯片键合焊盘，所述第二芯片键合焊盘与所述第二半导体芯片所包含的针对所述多个N多线端口中的每一个的N条线中的第二子组中的每一条相对应；
多条第一键合线，每一条将所述第一键合焊盘之一与所述多个封装键合焊盘中的相应一个相连，所述多条第一键合线中的每一条具有提供与每一个键合的给定Z0实质相等的特征阻抗的相应长度；以及
多条第二键合线，每一条将所述第二键合焊盘之一与所述多个封装键合焊盘中的相应一个相连，所述多条第二键合线中的每一条具有提供与所述Z0实质相等的特征阻抗的相应长度，
其中，所述第一半导体芯片被支撑在所述封装的第一位置处，以及所述半导体被支撑在所述封装的第二位置处。
6.根据权利要求5所述的电子器件，
其中，所述第一半导体芯片包含给定P:Q开关电路的第一段，所述P:Q开关电路具有P个第一端口和Q个第二端口，以及所述第二半导体芯片包含所述P:Q开关的第二段，Q和P是大于1的整数，所述P个第一端口中的每一个能够选择性地与所述Q个第二端口中的至少一个相连，所述P个第一端口中的每一个具有多个第一比特端口，以及所述Q个第二端口中的每一个具有多个第二比特端口，
其中，所述第一半导体芯片包含所述P:Q开关中的第一子组的第一比特端口和第一子组的第二比特端口，并且支撑与第一子组的第一比特端口中的每一个相对应的第一芯片键合焊盘以及与第一子组的第二比特端口中的每一个相对应的芯片键合焊盘，
其中，所述第二半导体芯片包含所述P:Q开关中的第二子组的第一比特端口和第二子组的第二比特端口，并且支撑与第二子组的第一比特端口中的每一个相对应的第二芯片键合焊盘以及与第二子组的第二比特端口中的每一个相对应的第二芯片键合焊盘，
其中，对于所述第一芯片键合焊盘中的每一个，所述传输线中的相应一条将所述第一芯片键合焊盘与所述封装键合焊盘中的相应一个相连，以及
其中，对于所述第二芯片键合焊盘中的每一个，所述传输线中的相应一条将所述第二芯片键合焊盘与所述封装键合焊盘中的相应一个相连。
7.根据权利要求5所述的电子器件，
其中，所述封装键合焊盘包括多个封装高带宽键合焊盘，所述多个封装高带宽键合焊盘中的每一个通过所述封装I/O传输线中的相应一条与所述外部端子导体中的相应一个相连，
其中，所述第一半导体芯片的多个芯片键合焊盘中的每一个通过所述设定阻抗传输线中的相应一条与所述封装高带宽键合焊盘中的相应一个相连，以形成相应的多个第一芯片信号传输路径，所述多个第一芯片信号传输路径中的每一个从所述外部端子导体中的相应一个延伸到所述第一半导体芯片的所述多个芯片键合焊盘中的相应一个，
其中，所述第二半导体芯片的多个芯片键合焊盘中的每一个通过所述设定阻抗传输线中的相应一条与所述封装高带宽键合焊盘中的相应一个相连，以形成相应的多个第二芯片信号传输路径，所述多个第二芯片信号传输路径中的每一个从所述外部端子导体中的相应一个延伸到所述第二半导体芯片的所述多个芯片键合焊盘中的相应一个。
8.根据权利要求5所述的电子器件，其中，所述第一芯片信号传输路径中的至少一个从其相应的外部端子导体到其相应的芯片键合焊盘具有实质连续的特征阻抗，并且所述第二芯片信号传输路径中的至少一个从其相应的外部端子导体到其相应的芯片键合焊盘具有实质连续的特征阻抗。
9.一种信号通信器件，包括：
封装，具有支撑给定的多个第一端子和至少一个第二端子的给定的外部结构，第一端子用于传送高带宽信号，所述封装具有芯片支撑衬底；
第一半导体结构，被支撑在所述芯片支撑衬底上的第一位置处，所述第一半导体结构具有第一高带宽电路段以及与所述第一电路段相连的多个高带宽芯片第一导电焊盘；
第二半导体结构，被支撑在所述芯片支撑衬底上的第二位置处，所述第一位置与所述第二位置不同，所述第二半导体结构具有第二电路段以及与所述第二电路段相连的至少一个第二芯片导电焊盘；
多条第一高带宽键合线，将所述高带宽第一芯片导电焊盘中的相应的多个与所述第一端子中的相应的多个相连；以及
至少一条第二键合线，将至少一个第二芯片导电焊盘与相应的第二端子相连，
其中，设置所述第一位置、所述多个高带宽芯片第一导电焊盘的位置、以及第一端子的位置的关系，使得所述多条第一高带宽键合线中的每一条具有如下长度：该长度提供了第一高带宽键合线中的每一条的给定特征阻抗Z0的给定容限内的特征阻抗。
10.一种用于在给定封装中提供多芯片信号通信电路的方法，包括：
提供给定信号通信电路；
分配所述信号通信电路的初始分割，将所述信号通信电路分割为初始的多个电路段；
基于所述多个电路段以及给定特征阻抗来生成IC仿真模型，所述IC仿真模型包括所述多个电路段中的每一个的IC芯片模型，并且所述IC芯片模型中每一个的建模的芯片位置和方位与建模的给定芯片封装相关，每一个IC芯片模型包括多个建模芯片键合线焊盘，所述IC仿真模型包括多个建模封装键合线焊盘以及把所述建模封装键合线焊盘中的至少一个连接到所述建模芯片键合线焊盘中的至少一个的建模键合线，每一条建模键合线具有相应的建模长度和建模特征阻抗，其中所述建模的芯片位置和方位给每一条键合线模型提供相应的建模长度，所述建模长度提供所述建模特征阻抗；以及
基于所述IC仿真模型来生成制造数据。
11.根据权利要求10所述的方法，还包括：
生成所述多个电路段中的每一个的集成电路IC制造布局，所述IC制造布局中的每一个包括与相应的多个芯片键合线焊盘相连的多个电路输入/输出I/O点，多个键合线焊盘中的每一个具有相应的布置；
生成所述IC制造布局中的每一个的IC仿真模型；
基于所述IC仿真模型，为具有多个高带宽键合线焊盘的初始分配的所述初始多个芯片中的每一个分配位置；
计算从所述芯片的多个高带宽键合线焊盘中的每一个到相应的第一端子的键合线连接的特征阻抗；
将所计算的特征阻抗与给定的特征阻抗Z0进行比较；
将所述至少一个芯片侧向移位；以及
重复所述计算、比较以及侧向移位步骤，直到检测到下列条件中的任一项：
(i)所述特征阻抗在给定Z0的给定容限之内；或者
(ii)使用所述初始分割不能满足所述给定容限。
12.根据权利要求11所述的方法，其中，如果检测到条件(ii)，则所述方法还包括：
更新所述分割以生成更新的多个芯片，所述更新的多个芯片中的至少一个具有多个高带宽键合线焊盘的初始分配；以及
重复所述计算、比较以及侧向移位步骤，直到检测到下列条件中的任一项：
(i)所述特征阻抗在给定Z0的给定容限之内；或者
(ii)使用所述更新的分割不能满足所述给定容限，以及
当检测到条件(ii)时，再一次更新所述分割；以及
重复所述计算、比较以及侧向移位步骤，直到检测到下列条件中的任一项：
(i)所述特征阻抗在给定Z0的给定容限之内；
(ii)使用所述更新的分割不能满足所述给定容限。
13.一种用于在具有芯片支撑衬底的给定封装中提供多芯片信号通信电路的方法，所述封装支撑用于以给定特征阻抗Z0传送高带宽信号的第一输入/输出端子，并支撑用于传送低带宽信号的给定多个第二端子，所述方法包括：
分配定义初始第一芯片和初始第二芯片的初始分割，所述初始第一芯片中的至少一个具有至少一个高带宽键合线焊盘的初始分配；
定义键合线焊盘的初始布置，所述初始布置包括将至少一个高带宽键合线焊盘分配给所述第一芯片；
在所述衬底上为所述第一芯片分配初始第一位置，以及在所述衬底上为所述第二芯片分配初始第二位置；
计算从多个高带宽键合线焊盘中的每一个到相应第一端子的键合线连接的特征阻抗；
将所计算的特征阻抗与至少给定的特征阻抗Z0进行比较；以及
将所述第一芯片和第二芯片中的至少一个侧向移位；以及
重复所述计算、比较以及侧向移位步骤，直到检测到下列条件中的任一项：
(i)所述特征阻抗在给定Z0的给定容限内；
(ii)使用所述初始分割不能满足所述给定容限。
14.根据权利要求13所述的方法，其中，如果检测到条件(ii)，则所述方法还包括：
更新所述分割以生成更新的多个芯片，所述更新的多个芯片中的至少一个具有多个高带宽键合线焊盘的初始分配；以及
重复所述计算、比较以及侧向移位步骤，直到检测到下列条件中的任一项：
(i)所述特征阻抗在给定Z0的给定容限内；或者
(ii)使用所述更新的分割不能满足所述给定容限，以及
当检测到条件(ii)时，再一次更新所述分割；以及
重复所述计算、比较以及侧向移位步骤，直到检测到下列条件中的任一项：
(i)所述特征阻抗在给定Z0的给定容限内；
(ii)使用所述更新的分割不能满足所述给定容限。
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