CN113221500A - 一种基于人工智能算法的芯片打线布局自动化设计方法 - Google Patents
一种基于人工智能算法的芯片打线布局自动化设计方法 Download PDFInfo
- Publication number
- CN113221500A CN113221500A CN202110678286.9A CN202110678286A CN113221500A CN 113221500 A CN113221500 A CN 113221500A CN 202110678286 A CN202110678286 A CN 202110678286A CN 113221500 A CN113221500 A CN 113221500A
- Authority
- CN
- China
- Prior art keywords
- chip
- design
- parameters
- routing layout
- artificial intelligence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013461 design Methods 0.000 title claims abstract description 44
- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000004422 calculation algorithm Methods 0.000 title claims abstract description 36
- 238000013473 artificial intelligence Methods 0.000 title claims abstract description 19
- 238000005457 optimization Methods 0.000 claims abstract description 27
- 238000004088 simulation Methods 0.000 claims abstract description 11
- 238000011156 evaluation Methods 0.000 claims abstract description 10
- 238000005070 sampling Methods 0.000 claims description 10
- 238000004806 packaging method and process Methods 0.000 abstract description 13
- 238000012614 Monte-Carlo sampling Methods 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 238000004220 aggregation Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 238000000342 Monte Carlo simulation Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002068 genetic effect Effects 0.000 description 1
- 238000010801 machine learning Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002922 simulated annealing Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Architecture (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明涉及芯片封装领域，特别涉及一种基于人工智能算法的芯片打线布局自动化设计方法；包括以下步骤：A1、定义设计目标；A2、确定封装类型以及芯片的尺寸规格；A3、定义三个芯片打线布局参数并设定范围；A4、定义N个电路焊盘与封装引脚的连接关系变量；A5、将定义好的仿真目标变量和限制条件作为优化目标；A6、利用人工智能算法生成三个芯片打线布局参数的初始解；A7、计算初始解对应的优化目标的值，性能评估之后判断是否满足既定误差；A8、选择一组设计参数；A9、根据选择的设计参数生成最终的芯片打线布局设计。本发明具有更加便捷高效以及大大减少设计时间的优势，进而可以使得整个芯片封装环节实现完全自动化。
Description
技术领域
本发明涉及芯片封装领域，特别涉及一种基于人工智能算法的芯片打线布局自动化设计方法。
背景技术
芯片打线布局设计问题可大致描述如下，给定封装类型和芯片的尺寸规格以及其他封装规范，设计人员需要手动调整芯片在封装种的位置、角度等等，找出符合设计要求如打线不交叉，芯片尽量靠近中央，打线长度较短等等的一种布局，对于这样一个高维的参数寻优问题，可以利用数学知识将其转换成有约束的非线性规划问题并借助优化算法进行求解。
目前常用算法有启发式算法和梯度类优化算法，其中启发式算法包括遗传算法、模拟退火算法、粒子群算法等。
梯度类优化算法包括随机梯度算法、自适应梯度算法等，这类算法利用梯度下降方式不断找寻全局最优点。两种算法的本质都是为了减少运算次数，加速参数寻优过程。
目前行业内没有相关商业软件或者自动化算法可以做到给定封装类型以及芯片尺寸，程序自动计算出芯片的打线布局设计，之前主要依据封装工程师的经验，根据重要性逐次、有序的手动地调整芯片的位置角度等等，这是一种有序的设计方式。通常情况下，耗费时间较长，如果遇到芯片焊盘较多的情况下，效率非常低。
为此，提出一种基于人工智能算法的芯片打线布局自动化设计方法。
发明内容
针对现有技术的不足，本发明提供了一种基于人工智能算法的芯片打线布局自动化设计方法，解决了目前行业内没有相关商业软件或者自动化算法可以做到给定封装类型以及芯片尺寸，程序自动计算出芯片的打线布局设计，在现有的芯片打线布局过程中，封装工程师需要先观察封装和芯片的类型、结构、尺寸，然后人工给定一个位置和角度，进行打线的尝试，如果发生打线交叉等等问题，则需要重新调整芯片的位置参数，整个过程完全依赖于人工参与，这大大增加了工作的时间。而且芯片焊盘数量越多，效率越低。
为了实现上述目的，本发明的技术方案如下：
一种基于人工智能算法的芯片打线布局自动化设计方法，其特征在于，包括以下步骤：
A1、定义设计目标；
A2、确定封装类型以及芯片的尺寸规格；
A3、定义三个芯片打线布局参数并设定范围；
A4、定义N个电路焊盘与封装引脚的连接关系变量、M个优化目标以及X个仿真结果的限制条件；
A5、将定义好的仿真目标变量和限制条件作为优化目标；
A6、利用人工智能算法生成三个芯片打线布局参数的初始解；
A7、计算初始解对应的优化目标的值，性能评估之后判断是否满足既定误差；
A8、选择一组设计参数；
A9、根据选择的设计参数生成最终的芯片打线布局设计。
具体的，所述步骤A6中利用人工智能算法生成三个芯片打线布局参数的初始解的步骤包括方法一和方法二，所述方法一的步骤为：在指定范围内采用蒙特卡洛抽样生成初始解。
进一步的，本发明涉及的方法一：在指定范围内采用蒙特卡洛抽样生成初始解，即在输入分布的范围内，样本可以落在任何位置，在累积分布中，每个蒙特卡罗样本使用一个0和1之间的新的随机数。在足够的迭代之后，蒙特卡罗抽样通过抽样“重建”输入分布，蒙特卡洛抽样的优点是操作简单，缺点是当执行的抽样次数过少或者样本数量过少的时候，会产生聚集的问题。
具体的，所述方法二的的步骤为：在指定范围内采用拉丁抽样生成初始解。
进一步的，本发明涉及的方法二：在指定范围内采用拉丁抽样生成初始解。和蒙特卡罗方法相比，它被设计成通过较少迭代次数的抽样，准确地重建输入分布，拉丁抽样的关键是对输入概率分布进行分层，分层在累积概率尺度0和1之间把累积曲线分成相等的区间，然后，从输入分布的每个区间或“分层”中随机抽取样本，拉丁抽样的优点是样本更加准确地反映输入概率分布中值的分布，不会出现聚集现象，缺点是操作较为复杂。
具体的，所述步骤A7中判断是否满足既定误差分为情况一和情况二两种情况，所述情况一为：满足既定误差后直接输出优化结果。
具体的，所述情况二为：不满足既定误差时，进行参数变量优化，用优化后的参数覆盖上一代变量值，再次进行电路并行仿真和性能评估，直至满足终止条件，输出优化结果。
进一步的，本发明涉及的情况二：不满足既定误差时，将全部数据中性能指标最好的几个保留下来，将性能指标较差的淘汰掉，利用这些较好的参数作为“父辈”，产生新的具有“父辈”特征的且更优秀的“子代”参数，用“子代”参数覆盖上一代变量值，再次进行性能评估，直至满足终止条件，输出优化结果。
本发明的有益效果在于：
(1)本发明利用计算机并发计算得到芯片的设计参数值，不需要借助封装工程师的先验知识，数十倍的提高的设计效率，降低了设计门槛；
(2)本发明在生成初始解的部分，给出了两种种解决方案，可满足不同用户的使用习惯和操作环境；
(3)本发明利用计算机编程语言编写，利用人工智能算法实现芯片打线布局自动化设计过程，实现了目前芯片封装过程的唯一一个需要人工参与环节的自动化算法替代，将整个芯片封装过程变为彻底的自动化流程，减轻了封装工程师以及封装厂的负担，大大提高了芯片封装的效率。
附图说明
图1为本发明方案详细流程图；
图2为本发明方案概括流程图；
图3为芯片打线布局自动化设计优化方法流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参考附图1-3，一种基于人工智能算法的芯片打线布局自动化设计方法，其特征在于，包括以下步骤：
A1、定义设计目标；
A2、确定封装类型以及芯片的尺寸规格；
A3、定义三个芯片打线布局参数并设定范围；
A4、定义N个电路焊盘与封装引脚的连接关系变量、M个优化目标以及X个仿真结果的限制条件；
A5、将定义好的仿真目标变量和限制条件作为优化目标；
A6、利用人工智能算法生成三个芯片打线布局参数的初始解；
A7、计算初始解对应的优化目标的值，性能评估之后判断是否满足既定误差；
A8、选择一组设计参数；
A9、根据选择的设计参数生成最终的芯片打线布局设计。
具体的，所述步骤A6中利用人工智能算法生成三个芯片打线布局参数的初始解的步骤包括方法一和方法二，所述方法一的步骤为：在指定范围内采用蒙特卡洛抽样生成初始解；所述方法二的的步骤为：在指定范围内采用拉丁抽样生成初始解。
具体的，所述步骤A7中判断是否满足既定误差分为情况一和情况二两种情况，所述情况一为：满足既定误差后直接输出优化结果；所述情况二为：不满足既定误差时，进行参数变量优化，用优化后的参数覆盖上一代变量值，再次进行电路并行仿真和性能评估，直至满足终止条件，输出优化结果。
其中，一种基于人工智能算法的芯片打线布局自动化设计方法的使用方法，包括以下步骤：
B1、设置优化的需求信息，此步骤中有两种方法：①利用用户图形界面，②利用命令行输入；
B2、对设计参数设置初始值，此步骤中有两种方法：①直接采用完全随机采样样的方法生成一组初始解，②采用拉丁采样的方法生成一组初始解；
B3、计算各个性能指标以及约束指标的值；
B4、与优化目标进行比较，以决定是否要进行下一轮迭代，判断是否要进行下一次迭代，可以是迭代次数，也可以是结果的比较；
B5、利用算法产生下一轮迭代的设计参数，此步骤将全部参数中性能指标最好的几个保留下来，将性能指标较差的淘汰掉，利用这些较好的参数作为“父辈”，产生新的具有“父辈”特征的且更优秀的“子代”参数，用“子代”参数覆盖上一代变量值，再次进行性能评估；
B6、重复运行，直到满足退出条件，此步骤可以利用多核并行，也可以利用串行；
B7、选择最终优化好的设计参数，可以是列表，也可以是画图供选择，以及如何产生Pareto Front点，画出最终的芯片布局打线图；
B8、更新设计。
进一步的，本发明涉及的上述B1-B8步骤中都是可以用软件来实现的，开发语言包括但不限于python、c、c++、java和perl。
综上所述：本发明与现有的芯片打线布局设计方法的区别：
S1、在给定封装类型以及芯片尺寸之后，用户指定N个电路焊盘与封装引脚的连接关系变量，M个优化目标，以及T个仿真结果的限制条件，我们通过机器学习的方法，不断地将性能指标较好的保留下来，将性能指标较差的淘汰掉，产生新的更优秀的“子代”参数，用“子代”参数覆盖上一代变量值，再次进行性能评估，最终找到符合用户设定的最优的N个参数的组合；
S2、通过并行计算的方法，一下子产生X个参数的组合，计算各个性能指标以及约束指标的值，并评估各个性能指标和目标之间的差异，再进一步优化选出下一次并行计算的X个参数的组合，再观察性能指标和目标之间的差异，直至差异小到用户设定的范围内，如此就得到了满足用户要求的X个参数的组合(每一个参数的值)；
S3、目前与芯片打线布局设计方法的区别在于，当前的芯片打线布局设计方法完全依赖人工，需要封装工程师首先去观察，假设一个位置去尝试，然后再人工调整。而我们是计算机自动的，并且连续向目标方向迭代，有机器学习的功能。第二，因为我们是一下子产生多个参数组合，非常方便的可用多核并行来计算，这样就让优化时间在可控的范围内。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (5)
1.一种基于人工智能算法的芯片打线布局自动化设计方法，其特征在于，包括以下步骤：
A1、定义设计目标；
A2、确定封装类型以及芯片的尺寸规格；
A3、定义三个芯片打线布局参数并设定范围；
A4、定义N个电路焊盘与封装引脚的连接关系变量、M个优化目标以及X个仿真结果的限制条件；
A5、将定义好的仿真目标变量和限制条件作为优化目标；
A6、利用人工智能算法生成三个芯片打线布局参数的初始解；
A7、计算初始解对应的优化目标的值，性能评估之后判断是否满足既定误差；
A8、选择一组设计参数；
A9、根据选择的设计参数生成最终的芯片打线布局设计。
2.根据权利要求1所述的一种基于人工智能算法的芯片打线布局自动化设计方法，其特征在于，所述步骤A6中利用人工智能算法生成三个芯片打线布局参数的初始解的步骤包括方法一和方法二，所述方法一的步骤为：在指定范围内采用蒙特卡洛抽样生成初始解。
3.根据权利要求2所述的一种基于人工智能算法的芯片打线布局自动化设计方法，其特征在于，所述方法二的的步骤为：在指定范围内采用拉丁抽样生成初始解。
4.根据权利要求1所述的一种基于人工智能算法的芯片打线布局自动化设计方法，其特征在于，所述步骤A7中判断是否满足既定误差分为情况一和情况二两种情况，所述情况一为：满足既定误差后直接输出优化结果。
5.根据权利要求4所述的一种基于人工智能算法的芯片打线布局自动化设计方法，其特征在于，所述情况二为：不满足既定误差时，进行参数变量优化，用优化后的参数覆盖上一代变量值，再次进行电路并行仿真和性能评估，直至满足终止条件，输出优化结果。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110678286.9A CN113221500A (zh) | 2021-06-18 | 2021-06-18 | 一种基于人工智能算法的芯片打线布局自动化设计方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110678286.9A CN113221500A (zh) | 2021-06-18 | 2021-06-18 | 一种基于人工智能算法的芯片打线布局自动化设计方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113221500A true CN113221500A (zh) | 2021-08-06 |
Family
ID=77080518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110678286.9A Pending CN113221500A (zh) | 2021-06-18 | 2021-06-18 | 一种基于人工智能算法的芯片打线布局自动化设计方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113221500A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114117995A (zh) * | 2022-01-24 | 2022-03-01 | 成都明夷电子科技有限公司 | 一种基于人工智能算法的封装芯片加工方法 |
| CN114299223A (zh) * | 2021-11-18 | 2022-04-08 | 芯瑞微(上海)电子科技有限公司 | 一种多层打线封装的三维模型识别及构建方法 |
| CN114548020A (zh) * | 2022-04-25 | 2022-05-27 | 成都复锦功率半导体技术发展有限公司 | 一种多型号芯片的版图设计方法及其制备的芯片、终端 |
| CN114548015A (zh) * | 2022-04-21 | 2022-05-27 | 成都复锦功率半导体技术发展有限公司 | 半导体激光切割mpw版图设计方法及其制备的芯片、终端 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102034797A (zh) * | 2009-09-10 | 2011-04-27 | Nxp股份有限公司 | 阻抗优化的芯片系统 |
| US20140173537A1 (en) * | 2012-07-11 | 2014-06-19 | University Of North Texas | Methodology for nanoscale technology based mixed-signal system design |
| US20160240054A1 (en) * | 2015-02-17 | 2016-08-18 | Mengjiao Wang | Device layout optimization for surveillance devices |
| CN106599428A (zh) * | 2016-12-06 | 2017-04-26 | 东北大学 | 一种芯片热布局方法 |
| CN108133113A (zh) * | 2018-01-10 | 2018-06-08 | 华南理工大学 | 基于电热联合建模仿真的功率放大芯片设计优化方法 |
| CN109585442A (zh) * | 2018-11-28 | 2019-04-05 | 武汉瑞纳捷电子技术有限公司 | 一种大功率芯片版图及其布局和封装打线优化方法 |
| CN109636027A (zh) * | 2018-12-07 | 2019-04-16 | 华电电力科学研究院有限公司 | 一种基于蒙特卡罗法的多能互补系统供能可靠性评估方法 |
| CN111242390A (zh) * | 2020-03-06 | 2020-06-05 | 南方电网科学研究院有限责任公司 | 基于随机模拟的分散式风电场机组布局优化方法与装置 |
| CN111446238A (zh) * | 2020-03-30 | 2020-07-24 | 安徽省东科半导体有限公司 | 用于优化芯片静电泄放能力的管脚环的自动布局方法 |
| CN112417803A (zh) * | 2020-12-02 | 2021-02-26 | 苏州复鹄电子科技有限公司 | 一种基于人工智能算法的模拟集成电路设计参数自动优化方案 |
-
2021
- 2021-06-18 CN CN202110678286.9A patent/CN113221500A/zh active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102034797A (zh) * | 2009-09-10 | 2011-04-27 | Nxp股份有限公司 | 阻抗优化的芯片系统 |
| US20140173537A1 (en) * | 2012-07-11 | 2014-06-19 | University Of North Texas | Methodology for nanoscale technology based mixed-signal system design |
| US20160240054A1 (en) * | 2015-02-17 | 2016-08-18 | Mengjiao Wang | Device layout optimization for surveillance devices |
| CN106599428A (zh) * | 2016-12-06 | 2017-04-26 | 东北大学 | 一种芯片热布局方法 |
| CN108133113A (zh) * | 2018-01-10 | 2018-06-08 | 华南理工大学 | 基于电热联合建模仿真的功率放大芯片设计优化方法 |
| CN109585442A (zh) * | 2018-11-28 | 2019-04-05 | 武汉瑞纳捷电子技术有限公司 | 一种大功率芯片版图及其布局和封装打线优化方法 |
| CN109636027A (zh) * | 2018-12-07 | 2019-04-16 | 华电电力科学研究院有限公司 | 一种基于蒙特卡罗法的多能互补系统供能可靠性评估方法 |
| CN111242390A (zh) * | 2020-03-06 | 2020-06-05 | 南方电网科学研究院有限责任公司 | 基于随机模拟的分散式风电场机组布局优化方法与装置 |
| CN111446238A (zh) * | 2020-03-30 | 2020-07-24 | 安徽省东科半导体有限公司 | 用于优化芯片静电泄放能力的管脚环的自动布局方法 |
| CN112417803A (zh) * | 2020-12-02 | 2021-02-26 | 苏州复鹄电子科技有限公司 | 一种基于人工智能算法的模拟集成电路设计参数自动优化方案 |
Non-Patent Citations (2)
| Title |
|---|
| STEPHAN WEBER 等: "Yield Analysis for Electrical Circuit Designs: Many Problems and Some Recent Developments in Electronic Engineering", 《 IEEE SOLID-STATE CIRCUITS MAGAZINE》, vol. 12, no. 1, 23 January 2020 (2020-01-23), pages 39 - 52, XP011768237, DOI: 10.1109/MSSC.2019.2939341 * |
| 王磊: "智能终端多相交错直流转换芯片的研究与设计", 《中国博士学位论文全文数据库 工程科技Ⅱ辑》, no. 2018, 15 February 2018 (2018-02-15), pages 042 - 17 * |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114299223A (zh) * | 2021-11-18 | 2022-04-08 | 芯瑞微(上海)电子科技有限公司 | 一种多层打线封装的三维模型识别及构建方法 |
| CN114299223B (zh) * | 2021-11-18 | 2024-01-23 | 芯瑞微(上海)电子科技有限公司 | 一种多层打线封装的三维模型识别及构建方法 |
| CN114117995A (zh) * | 2022-01-24 | 2022-03-01 | 成都明夷电子科技有限公司 | 一种基于人工智能算法的封装芯片加工方法 |
| CN114548015A (zh) * | 2022-04-21 | 2022-05-27 | 成都复锦功率半导体技术发展有限公司 | 半导体激光切割mpw版图设计方法及其制备的芯片、终端 |
| CN114548020A (zh) * | 2022-04-25 | 2022-05-27 | 成都复锦功率半导体技术发展有限公司 | 一种多型号芯片的版图设计方法及其制备的芯片、终端 |
| CN114548020B (zh) * | 2022-04-25 | 2022-07-08 | 成都复锦功率半导体技术发展有限公司 | 一种多型号芯片的版图设计方法及其制备的芯片、终端 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113221500A (zh) | 一种基于人工智能算法的芯片打线布局自动化设计方法 | |
| Mirhoseini et al. | Chip placement with deep reinforcement learning | |
| US9697471B2 (en) | Device and method for managing plant model | |
| US7367006B1 (en) | Hierarchical, rules-based, general property visualization and editing method and system | |
| CN112417803A (zh) | 一种基于人工智能算法的模拟集成电路设计参数自动优化方案 | |
| US11003826B1 (en) | Automated analysis and optimization of circuit designs | |
| US8364610B2 (en) | Process modeling and optimization method and system | |
| NL8900084A (nl) | Op kennis gebaseerde werkwijzen en inrichting voor het ontwerpen van geintegreerde schakelingen uitgaande van functionele specificaties. | |
| CA2436352A1 (en) | Process and system for developing a predictive model | |
| US10430536B1 (en) | Method and apparatus for yield calculation using statistical timing data that accounts for path and stage delay correlation | |
| CN108446534A (zh) | 选择神经网络超参数的方法、装置和计算机可读存储介质 | |
| CN103198015A (zh) | 一种基于使用概率的嵌入式软件可靠性测试数据生成方法 | |
| US20230161921A1 (en) | Goal-driven computer aided design workflow | |
| CN115713057A (zh) | 基于深度神经网络的模拟集成电路设计参数自动优化方法 | |
| Yang et al. | Logic synthesis optimization sequence tuning using RL-based LSTM and graph isomorphism network | |
| Ignatyev et al. | Hybrid genetic‐paired‐permutation algorithm for improved VLSI placement | |
| CN115879412A (zh) | 一种基于迁移学习的版图层级电路图尺寸参数优化方法 | |
| CN115293056A (zh) | 一种面向Modelica模型的多目标优化算法 | |
| Kumar et al. | Optimization of binary decision diagram using genetic algorithm | |
| CN109298686A (zh) | 用于针对基于规则的制造工艺设计使用商业智能的系统和方法 | |
| CN113408725A (zh) | 基于复合熵的遗传算法参数优化方法、系统、设备及介质 | |
| CN107105052A (zh) | 基于图规划的启发式Web服务组合方法 | |
| CN112347704A (zh) | 一种高效的基于贝叶斯理论的人工神经网络微波器件建模方法 | |
| Marchesano et al. | Deep Reinforcement Learning Approach for Maintenance Planning in a Flow-Shop Scheduling Problem | |
| JP4153671B2 (ja) | 離散事象制御システムと離散事象制御システムを用いた生産工程シミュレーション方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |