CN107330184B - 电气组件中的键合线的仿真测试方法及存储介质和设备 - Google Patents

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Abstract

本发明实施例提供了一种电气组件中的键合线的仿真测试方法，包括：生成电气组件的物理仿真模型；以第一导线朝第二导线方向的结束端为起始划分线，以第二导线朝第一导线方向的结束端为终止划分线，将仿真模型划分为头部分、中间部分和尾部分，其中，头部分对应于键合线与第一导线的焊盘区域，尾部分对应于键合线与第二导线的焊盘区域；建立头部分的和尾部分的电路模型；建立中间部分的电路模型；将头部分的电路模型、中间部分的电路模型和尾部分的电路模型级联，生成电气组件的仿真电路。本发明实施例还提供了相应的存储介质和电子设备。本发明能够代替全波电磁场仿真软件生成仿真电路，降低成本，减少不必要的资源浪费。

Description

电气组件中的键合线的仿真测试方法及存储介质和设备
技术领域
本发明涉及到半导体封装技术领域，尤其涉及各类高频/高速集成电路封装技术中采用键合线作为连接方式的仿真测试方法。具体地，本发明涉及电气组件中的键合线的仿真测试方法及存储介质和设备。
背景技术
在微电子封装中，键合线作为集成电路芯片和引线框架(或封装基板)之间的主要连接方式之一，具有成本低廉，工艺简单的优势，实现了集成电路芯片和PCB系统之间信号和能量的传输。随着集成电路芯片的工作频率、工作速度大幅提高，信号的上升沿变得更陡，键合线的高频寄生参数将会对信号的完整性、能量的传输造成很大的影响。因此对键合线的详细分析与研究对高频、高速集成电路封装，尤其是射频多芯片组件封装有着重要的现实意义。
键合线作为集成电路封装中最为常用的连接组件，随着芯片工作频率、工作速度的不断提高，键合线的寄生参数越来越显著地影响电路特性。因此需要在封装设计初期建立恰当的键合线模型，以正确评估键合线的电气特性。
目前，一种传统的键合线参数模型可以通过一个由电阻和电感串联的网络来表征，其电阻R、电感L通常可以通过经验公式(1)和(2)来描述。
Figure BDA0001336429470000011
Figure BDA0001336429470000012
公式(1)和公式(2)中，
l、d分别表示键合金线的长度和直径；
μ0为空气介质的导体率(μ0＝4πx10-7H/m)；
μr为键合金丝的相对磁导率，其值等于1；
ρ和ds分别表示键合金线材料的电阻率和趋肤深度。
图1给出了键合线系统的物理模型，其中图1a为集成电路芯片和封装基板的键合线连接的平面截面图模型；图1b为图1a的局部放大图。
其中，基板介质的厚度为0.2mm，金属层厚度为0.036mm，考虑到集成电路芯片在封装时通常被减薄到0.2mm以下，模型中用一介质层来代替芯片，其厚度为0.2mm，芯片介质层的介电常数和基板的介电常数均定义为4.2，键合线两端各接一段芯片连接线和基板连接线，特征阻抗均定义为50Ω标准阻抗；
图1b为键合线结构的局部放大图，键合线采用四点模型，
其中h表示芯片键合点上方的键合高度，模型中定义为0.2mm，
芯片键合点的角度alpha定义为80度，
基板键合点的角度beta定义为15度，
键合线的直径为0.025mm，
整个键合线部分的长度约为2.0347mm。
图2、图3分别给出了基于传统集总电路模型的仿真结果，同时为了准确比较，图2、图3还添加了同结构键合线的全波电磁场分析的仿真结果。从仿真结果比较可知，在0.1GHz-5GHz的频率段内，两种仿真结果的回波损耗S11、插入损耗S21趋势一致，曲线吻合较好，误差较小；但是随着频率继续增加，相对误差值则变得更大，其中|S11|的最大误差为34.70dB，|S21|的最大误差为11.28dB。这主要是因为传统集总电路模型中谐振点的产生而发生趋势性的变化，从而导致基于传统集总电路模型的仿真结果和基于全波电磁场模型的仿真结果产生了较大的误差。
在实现本发明过程中，发明人发现现有技术中至少存在如下问题：利用无源器件组成的集总电路模型可以较好地表征键合线的低频传输特性，但是随着集成电路芯片工作频率的不断提高，其仿真精度会下降，甚至出现背离的现象。尽管全波电磁场的仿真精度在高频下也较为准确，但用于全波电磁场仿真的软件所需的硬件成本非常高，一般企业或工厂难以支持。
发明内容
本发明实施例提供了一种电气组件中的键合线的仿真测试方法及存储介质和设备，以解决传统集总电路等效模型在高频时存在仿真精度低的问题。
第一方面，本发明实施例提供了一种电气组件中的键合线的仿真测试方法，其中，所述电气组件包括：第一电气元件和第一导线、第二电气元件和第二导线、连接所述第一导线和所述第二导线的待测试键合线，所述方法包括：
生成所述电气组件的物理仿真模型；
以所述第一导线朝所述第二导线方向的结束端为起始划分线，以所述第二导线朝所述第一导线方向的结束端为终止划分线，将所述仿真模型划分为头部分、中间部分和尾部分，其中，所述头部分对应于键合线与所述第一导线的焊盘区域，所述尾部分对应于键合线与所述第二导线的焊盘区域；
建立所述头部分的电路模型和所述尾部分的电路模型；
建立所述中间部分的电路模型；
将所述头部分的电路模型、所述中间部分的电路模型和所述尾部分的电路模型级联，生成所述电气组件的仿真电路。
第二方面，本发明实施例还提供了一种非易失性计算机存储介质，存储有计算机可执行指令，所述计算机可执行指令用于执行本发明上述任一项电气组件中的键合线的仿真测试方法。
第三方面，本发明实施例还提供了一种电子设备，包括：至少一个处理器；以及存储器；其中，所述存储器存储有可被所述至少一个处理器执行的程序，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行本发明上述任一项电气组件中的键合线的仿真测试方法。
本发明实施例提供的电气组件中的键合线的仿真测试方法及相关的存储介质和电子设备，通过将电气组件的物理仿真模型分为头部分、中间部分和尾部分，在建立头部分的、中间部分的以及尾部分的电路模型之后，级联所有的电路模型，生成了电气组件的仿真电路。本发明实施例中，由于生成的电气组件的仿真电路是通过级联各部分的电路模型得到，各部分是通过划分物理仿真模型得到，与将键合线系统(本文中为电气组件)作为整体等效为集总模型来生成仿真电路的方式相比，通过本发明实施例得到的电气组件的仿真电路的传输参数更接近实体，将其进行测试得到的数据也更加准确。尤其在高频(第一电气元件的工作频率高)状态下，通过本发明实施例得到的电气组件的仿真电路与全波电磁场仿真软件处理得到的电路的测试数据相差不大。因此本发明实施例能够代替全波电磁场仿真软件生成电气组件的仿真电路，降低成本，减少不必要的资源浪费。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a-1b示出了电气组件的物理仿真模型；
图2-3分别示出了现有技术得到的仿真结果与基于全波电磁场分析得到的仿真结果的回波损耗和插入损耗的比较；
图4示出了本发明一实施例的电气组件中的键合线的仿真测试方法的流程图；
图5示出了本发明一实施例的电气组件中的键合线的仿真测试方法中子流程实施例的流程图；
图6示出了本发明一实施例提供的实施电气组件中的键合线的仿真测试方法的电子设备的结构示意图；
图7示出了根据本发明提供的电气组件中的键合线的仿真测试方法得到仿真电路的总体示意图；
图8示出了根据本发明提供的电气组件中的键合线的仿真测试方法得到中间部分的电路模型的总体示意图；
图9示出了根据本发明提供的电气组件中的键合线的仿真测试方法得到的仿真电路的仿真示意图；
图10-11分别示出了根据本发明提供的电气组件中的键合线的仿真测试方法得到的仿真结果与基于全波电磁场分析得到的仿真结果的回波损耗和插入损耗的比较。
具体实施方式
下面结合说明书附图，对本发明进行进一步详细的说明。
图4是本发明一实施例的电气组件中的键合线的仿真测试方法的流程图。如图4所示，其中，电气组件包括：第一电气元件和第一导线、第二电气元件和第二导线、连接所述第一导线和所述第二导线的待测试键合线，该方法包括：
S10：生成所述电气组件的物理仿真模型；
S20：以所述第一导线朝所述第二导线方向的结束端为起始划分线，以所述第二导线朝所述第一导线方向的结束端为终止划分线，将所述仿真模型划分为头部分、中间部分和尾部分，其中，所述头部分对应于键合线与第一导线的焊盘区域，所述尾部分对应于键合线与第二导线的焊盘区域；
S30：建立所述头部分的电路模型和所述尾部分的电路模型；
S40：建立所述中间部分的电路模型；
S50：将所述头部分的电路模型、所述中间部分的电路模型和所述尾部分的电路模型级联，生成所述电气组件的仿真电路。
本发明实施例中，电气组件的物理仿真模型沿待测试键合线的延伸方向生成。物理仿真模型与实体的结构、形状等相同，而大小不相同，二者的大小具有一定的比例关系。电气组件中还可以包括地线(下图中示出)，地线与第一电气和第二电气元件平行，水平方向与地线方向相同。
本发明实施例提供的电气组件中的键合线的仿真测试方法，通过将电气组件的物理仿真模型分为头部分、中间部分和尾部分，在建立头部分的、中间部分的以及尾部分的电路模型之后，级联所有的电路模型，生成了电气组件的仿真电路。本发明实施例中，由于生成的电气组件的仿真电路是通过级联各部分的电路模型得到，各部分是通过划分物理仿真模型得到，与将键合线系统作为整体等效为电路模型来生成仿真电路的方式相比，通过本发明实施例得到的电气组件的仿真电路的传输参数更接近实体，将其进行测试得到的数据也更加准确。尤其在高频(第一电气元件的工作频率高)状态下，通过本发明实施例得到的电气组件的仿真电路与全波电磁场仿真软件处理得到的电路的测试数据相差不大。因此本发明实施例能够代替全波电磁场仿真软件生成电气组件的仿真电路，降低成本，减少不必要的资源浪费。
在一些实施例中，第一电气元件为芯片，第二电气元件为基板，第一导线为芯片上的连接线，第二导线为基板上的连接线。
在一些实施例中，S40建立所述中间部分的电路模型，包括：
S41：将所述中间部分沿水平方向划分为连续的多个分段；
S42：建立各个分段的电路模型。
本实施例通过将中间部分继续进行划分再建立其电路模型，减少了中间部分建立的电路模型在仿真测试时的误差，从而进一步减少了生成的仿真电路的特性误差。
在一些实施例中，各所述多个分段包含的键合线的长度不超过所述第一电气元件的工作波长的1/N，N≥10。
本实施例中，划分中间部分时使各个分段包含的键合线的长度不超过所述第一电气元件的工作波长的1/N(N≥10)，使得通过本发明实施例中的方法得到的仿真电路在测试第一电气元件高频工作下键合线的传输特性时具有更加精确的结果。当然，应当理解的是，N越大，仿真结果越精确，同时计算量也会越大。因此，N为10时是精度和成本较佳的契合点。
图5是本发明一实施例的电气组件中的键合线的仿真测试方法中子流程实施例的流程图，本实施例为上述实施例步骤中S41的子流程。如图5所示，该方法包括：
S411：以所述第一电气元件朝所述第二导线方向的结束端为划分线，将所述中间部分划分为第一区间和第二区间，其中，所述第一区间对应于远离所述第二导线的区域，所述第二区间对应于接近所述第二导线的区域；
S412：当所述第一区间包含的键合线的长度不超过所述第一电气元件的工作波长的1/N时，将所述第一区间作为所述连续的多个分段中的一个分段；
S413：当所述第一区间包含的键合线的长度超过所述第一电气元件的工作波长的1/N时，将所述第一区间划分为至少两个分段，使得所述至少两个分段包含的键合线的长度均不超过所述第一电气元件的工作波长的1/N；
S414：当所述第二区间包含的键合线的长度不超过所述第一电气元件的工作波长的1/N时，将所述第二区间作为所述连续的多个分段中的一个分段；
S415：当所述第二区间包含的键合线的长度超过所述第一电气元件的工作波长的1/N时，将所述第二区间划分为至少两个分段，使得所述至少两个分段包含的键合线的长度均不超过所述第一电气元件的工作波长的1/N。
本实施例中，通过步骤411得到的第一区间和第二区间中具有不同的导体介质结构。具体地说，第一区间对应的介质有空气、第一电气元件(芯片)和第二电气元件(基板)，第二区间对应的介质有空气和第二电气元件(基板)。因此在实际测试中，键合线在这两个区间内的传输特性会产生差异。本实施例能够将这种差异区分出来，增加了生成的用于表征传输特性的仿真电路的准确性。
需要说明的是，本实施例并不受所描述的动作顺序的限制，因为依据本实施例，某些步骤可以采用其他顺序或者同时进行。例如，S412和S413的次序可以互换，S414和S415的次序也可以互换，还可以在S414和S415之后执行S412和S413。
作为上述实施例的进一步说明，本实施例中S30建立所述头部分的电路模型和所述尾部分的电路模型，包括：
利用T型集总参数模型表征所述头部分和所述尾部分中键合线分别与所述第一导线和所述第二导线焊接的焊点的电气特性寄生参数，并建立所述头部分的电路模型和所述尾部分的电路模型。
本实施例中，头部分和尾部分的电气特性寄生参数包括电阻、电感、电容。由于头部分和尾部分对应的区域是键合线和第一电气元件(芯片)或和第二电气元件(基板)连接的焊盘区域，因此通过T型集总参数模型而不是表征中间部分的传输线模型来表征头部分和尾部分中焊点的寄生参数以建立其电路模型，能够使最后生成的仿真电路在测试时具有更高的准确性。
应当注意的是，当头部分和尾部分对应的区域较大时，除了通过T性集总参数模型来表征焊点的寄生参数以外，还可以通过表征中间部分的电路模型即传输线模型来表征除焊点以外的区域，提高仿真测试的精确度。
作为上述实施例的进一步说明，本实施例中S42建立各个分段的电路模型，包括：
利用Q3D建立所述中间部分的各个分段的电路模型。
Q3D使用边界元法，根据实际的三维模型和材料属性，可以精确快速地提取寄生参数模型。通过Q3D来建立中间部分的各个分段的电路模型，能够使得中间部分对应的电路模型更接近实体部分具有的特性，最后生成的仿真电路的测试特性更准确。
作为上述实施例的进一步说明，本实施例中S50将所述头部分的电路模型、所述中间部分的电路模型和所述尾部分的电路模型级联，生成所述电气组件的仿真电路，包括：
利用Designer将所述头部分的电路模型、所述中间部分的各个分段的电路模型和所述尾部分的的电路模型级联，生成所述电气组件的仿真电路。
Designer能够快速完成线性电路和时域瞬态分析等，进而实现包含电路、系统和三维电磁场模型的完整设计分析。通过Designer来级联头部分的、中间部分的各个分段的以及尾部分的电路模型，生成电气组件的仿真电路，能够使得最后生成的仿真电路的测试数据更准确。
本发明实施例还提供了一种非易失性计算机存储介质，所述计算机存储介质存储有计算机可执行指令，该计算机可执行指令可执行上述任意方法实施例中的电气组件中的键合线的仿真测试方法；
作为一种实施方式，本发明的非易失性计算机存储介质存储有计算机可执行指令，所述计算机可执行指令设置为:
生成所述电气组件的物理仿真模型；
以所述第一导线朝所述第二导线方向的结束端为起始划分线，以所述第二导线朝所述第一导线方向的结束端为终止划分线，将所述仿真模型划分为头部分、中间部分和尾部分，其中，所述头部分对应于键合线与第一导线的焊盘区域，所述尾部分对应于键合线与第二导线的焊盘区域；
建立所述头部分的电路模型和所述尾部分的电路模型；
建立所述中间部分的电路模型；
将所述头部分的电路模型、所述中间部分的电路模型和所述尾部分的电路模型级联，生成所述电气组件的仿真电路。
图6是本发明一实施例提供的实施电气组件中的键合线的仿真测试方法的电子设备的结构示意图。如图6所示，该设备包括：
一个或多个处理器610以及存储器620，图6中以一个处理器610为例。
该电子设备还可以包括：输入装置630和输出装置640。
处理器610、存储器620、输入装置630和输出装置640可以通过总线或者其他方式连接，图6中以通过总线连接为例。
存储器620为上述的非易失性计算机可读存储介质。处理器610通过运行存储在存储器620中的非易失性软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现上述方法实施例所示的电气组件中的键合线的仿真测试方法。
输入装置630可接收输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入。输出装置640可包括显示屏等显示设备。
上述产品可执行本发明实施例所提供的方法，具备执行方法相应的功能模块和有益效果。未在本实施例中详尽描述的技术细节，可参见本发明实施例所提供的方法。
作为一种实施方式，上述电子设备包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够：
生成所述电气组件的物理仿真模型；
以所述第一导线朝所述第二导线方向的结束端为起始划分线，以所述第二导线朝所述第一导线方向的结束端为终止划分线，将所述仿真模型划分为头部分、中间部分和尾部分，其中，所述头部分对应于键合线与第一导线的焊盘区域，所述尾部分对应于键合线与第二导线的焊盘区域；
建立所述头部分的电路模型和所述尾部分的电路模型；
建立所述中间部分的电路模型；
将所述头部分的电路模型、所述中间部分的电路模型和所述尾部分的电路模型级联，生成所述电气组件的仿真电路。
本发明实施例的电子设备以多种形式存在，包括但不限于:
(1)移动通信设备:这类设备的特点是具备移动通信功能，并且以提供话音、数据通信为主要目标。这类终端包括:智能手机(例如iPhone)、多媒体手机、功能性手机等。
(2)超移动个人计算机设备:这类设备属于个人计算机的范畴，有计算和处理功能，一般也具备移动上网特性。这类终端包括:PDA、MID和UMPC设备等，例如iPad。
(3)服务器:提供计算服务的设备，服务器的构成包括处理器、硬盘、内存、系统总线等，服务器和通用的计算机架构类似，但是由于需要提供高可靠的服务，因此在处理能力、稳定性、可靠性、安全性、可扩展性、可管理性等方面要求较高。
(4)其他具有数据交互功能和仿真功能的电子装置。
需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(ROM)或随机存储记忆体(RAM)等。
下面以具体实施例为例，对本发明进行更进一步的说明。
与经典传输线结构中信号线和地线高度差维持不变的情况不同，键合线中绝大部分结构与地线的高度差是一个动态变化的过程，因此为使问题简单化，借鉴数学中的微分概念，将键合线系统(即本发明中的电气组件的物理仿真模型)分成若干微元，将各段微元近似为与地线固定距离的传输线(可以理解为键合线与地线之间的部分为一段传输线)，以每段微元的中心点为参考点计算其特征阻抗值。
图7为根据本发明提供的电气组件中的键合线的仿真测试方法得到的仿真电路的总体示意图，从图中可知，键合线被分割为AB、BC、CD、DE、EF、FG和GH七个微元。其中，BC段-FG段的电路模型为传输线模型，每段传输线模型的长度与各段在水平方向上的投影长度相同。
由图7可知，建立键合线的电路模型(这里指BG段的传输线模型)主要集中在求解每段传输线模型的特征阻抗，若键合线采用半径(R)为12.5um的金丝，则在100GHz的情况下，2R/λ0<0.01，满足准静态分析的要求，本发明设计了一种电气组件中的键合线的仿真测试方法，该方法根据键合线中各段的结构特性，分别得到相应的传输线模型，最后完成级联仿真。
图8示出了根据本发明提供的电气组件中的键合线的仿真测试方法得到中间部分的电路模型的总体示意图。如图8所示，整个键合线模型被分割为AB、BC、CD、DE、EF、FG和GH七个微元，其中AB、BC、CD、DE、EF、FG和GH每段键合线的物理长度均小于其工作波长的十分之一。AB段相当于头部分，GH段相当于尾部分，BG段相当于中间部分；而BG段中，BC段相当于第一区间，CG段相当于第二区间。
从图8可以看出，AB和GH为键合线两端的焊盘区域，该结构为一三导体结构，以工作频率为50GHz的信号为例，AB和GH端可用T型集总参数模型来表征50GHz下的AB和GH段的RLC寄生参数，结果如表1所示。
表1键合线焊盘区域50GHz频点处的集总模型参数
Figure BDA0001336429470000111
Figure BDA0001336429470000121
键合线的BG段为键合线和地线的两导体结构，其中BC段键合线下方分别有三种介质：空气、表征芯片厚度的介质层和基板介质层；CG段下方分别有两种介质：空气和基板介质层，以BC、CD、DE、EF和FG中各段中点为基准，利用Q3D的传输线工具提取各段的W组件模型，相应的参数分别见表2～表6，表7～表8分别为芯片的传输线模型和基板的传输线模型，即本实施例中头部分和尾部分除了考虑T型集总参数模型外，还需要考虑其相应的传输线模型。
表2键合线BC部分传输线模型
Figure BDA0001336429470000122
表3键合线CD部分传输线模型
Figure BDA0001336429470000123
表4键合线DE部分传输线模型
Figure BDA0001336429470000131
表5键合线EF部分传输线模型
Figure BDA0001336429470000132
表6键合线FG部分传输线模型
Figure BDA0001336429470000133
表7芯片传输线模型参数
Figure BDA0001336429470000141
表8基板传输线模型参数
Figure BDA0001336429470000142
将表1～8中键合线的各段模型级联，得到最后的仿真电路的仿真示意图，如图9所示。为了验证根据本发明的电气组件中的键合线的仿真测试方法得到的仿真电路的准确性，在Designer中完成频域仿真，同时与HFSS对整体结构进行全波电磁场分析的仿真结果进行比较，得到图10和图11。图10、图11分别给出了回波损耗S11、插入损耗S21的比较结果。从图中可以得出，在50GHz的带宽内，基于本发明的电气组件中的键合线的仿真测试方法提取出的电路模型和全波电磁场模型之间的S参数在整个带宽内表现出良好的一致性，其中|S11|的最大误差为1.08dB，|S21|的最大误差为1.10dB，从而验证了本发明提出的电气组件中的键合线的仿真测试方法的正确性。
本发明解决了工程设计人员在不具备全波电磁场仿真软件的情况下准确得到键合线模型的仿真电路的问题。
因此，本发明提供一中电气组件中的键合线的测试仿真方法，包括：
首先将键合线的物理模型等效为头部分、中间部分和尾部分级联，各部分的介质导体分布结构不同。
例如，图7给出的传输线模型图中，BG段等效为BC段和CG段的级联。BC段和CG段的介质导体分布结构不同，具体为，BC段为两导体三介质结构，BC段键合线下方、地线上方分别有三种介质：空气、表征芯片厚度的介质层和基板介质层；CG段为两导体两介质结构：CG段键合线下方地线上方分别有两种介质：空气和基板介质层。
其次将中间部分等效为多段长度不超过待分析键合线工作波长的1/N的多个分段级联，各分段段的介质导体分布结构相同。
例如，本发明给出的实施例中N取10，在图7给出的传输线模型图，BC段小于待分析键合线工作波长的1/10，因此直接BC作为第二级分段子传输线；CG段等效为CD、DE、EF、FG的级联，各段长度均小于待分析键合线工作波长的1/10。
最后，采用Q3D工具提取各分段中点位置的物理参数建立各分段的电路模型；采用Designer工具将各分段的电路模型级联，得到待测试键合线的仿真电路。
基于本发明提供的构思，当N取10以上的其他数字，最终得到用于表征传输特性的待分析键合线的仿真电路准确性将进一步提高，本领域技术人员在本发明提供的构思基础上，采用N取10以上的其他数字，也应当视为本发明的保护范围以内。
以上表述仅为本发明的优选方式，应当指出，对本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些也应视为本发明的保护范围之内。

Claims (7)

1.一种电气组件中的键合线的仿真测试方法，其中，所述电气组件包括：第一电气元件和第一导线、第二电气元件和第二导线、连接所述第一导线和所述第二导线的待测试键合线，所述方法包括：
生成所述电气组件的物理仿真模型；
以所述第一导线朝所述第二导线方向的结束端为起始划分线，以所述第二导线朝所述第一导线方向的结束端为终止划分线，将所述仿真模型划分为头部分、中间部分和尾部分，其中，所述头部分对应于键合线与所述第一导线的焊盘区域，所述尾部分对应于键合线与所述第二导线的焊盘区域；
建立所述头部分的电路模型和所述尾部分的电路模型；
建立所述中间部分的电路模型，包括：
将所述中间部分沿水平方向划分为连续的多个分段，各个分段包括：
以所述第一电气元件朝所述第二导线方向的结束端为划分线，将所述中间部分划分为第一区间和第二区间，其中，所述第一区间对应于远离所述第二导线的区域，所述第二区间对应于接近所述第二导线的区域；
当所述第一区间包含的键合线的长度不超过所述第一电气元件的工作波长的1/N时，将所述第一区间作为所述连续的多个分段中的一个分段；
当所述第一区间包含的键合线的长度超过所述第一电气元件的工作波长的1/N时，将所述第一区间划分为至少两个分段，使得所述至少两个分段包含的键合线的长度均不超过所述第一电气元件的工作波长的1/N；
当所述第二区间包含的键合线的长度不超过所述第一电气元件的工作波长的1/N时，将所述第二区间作为所述连续的多个分段中的一个分段；
当所述第二区间包含的键合线的长度超过所述第一电气元件的工作波长的1/N时，将所述第二区间划分为至少两个分段，使得所述至少两个分段包含的键合线的长度均不超过所述第一电气元件的工作波长的1/N；
其中，N≥10；
建立各个分段的电路模型；
将所述头部分的电路模型、所述中间部分的电路模型和所述尾部分的电路模型级联，生成所述电气组件的仿真电路。
2.根据权利要求1所述的方法，其中，建立所述头部分的电路模型和所述尾部分的电路模型，包括：
利用T型集总参数模型表征所述头部分和所述尾部分中键合线分别与所述第一导线和所述第二导线焊接的焊点的电气特性寄生参数，并建立所述头部分的电路模型和所述尾部分的电路模型。
3.根据权利要求1所述的方法，其中，所述建立各个分段的电路模型，包括：
利用Q3D建立所述中间部分的各个分段的电路模型。
4.根据权利要求1所述的方法，其中，将所述头部分的电路模型、所述中间部分的电路模型和所述尾部分的电路模型级联，生成所述电气组件的仿真电路，包括：
利用Designer将所述头部分的电路模型、所述中间部分的各个分段的电路模型和所述尾部分的的电路模型级联，生成所述电气组件的仿真电路。
5.根据权利要求1-4中任一项所述的方法，其中，第一电气元件为芯片，第二电气元件为基板，第一导线为芯片上的连接线，第二导线为基板上的连接线。
6.一种非易失性计算机存储介质，所述非易失性计算机存储介质存储有计算机可执行指令，所述计算机可执行指令能够执行：
生成电气组件的物理仿真模型；
以第一导线朝第二导线方向的结束端为起始划分线，以所述第二导线朝所述第一导线方向的结束端为终止划分线，将所述仿真模型划分为头部分、中间部分和尾部分，其中，所述头部分对应于键合线与所述第一导线的焊盘区域，所述尾部分对应于键合线与所述第二导线的焊盘区域；
建立所述头部分的电路模型和所述尾部分的电路模型；
建立所述中间部分的电路模型，包括：
将所述中间部分沿水平方向划分为连续的多个分段，各个分段包括：
以第一电气元件朝所述第二导线方向的结束端为划分线，将所述中间部分划分为第一区间和第二区间，其中，所述第一区间对应于远离所述第二导线的区域，所述第二区间对应于接近所述第二导线的区域；
当所述第一区间包含的键合线的长度不超过所述第一电气元件的工作波长的1/N时，将所述第一区间作为所述连续的多个分段中的一个分段；
当所述第一区间包含的键合线的长度超过所述第一电气元件的工作波长的1/N时，将所述第一区间划分为至少两个分段，使得所述至少两个分段包含的键合线的长度均不超过所述第一电气元件的工作波长的1/N；
当所述第二区间包含的键合线的长度不超过所述第一电气元件的工作波长的1/N时，将所述第二区间作为所述连续的多个分段中的一个分段；
当所述第二区间包含的键合线的长度超过所述第一电气元件的工作波长的1/N时，将所述第二区间划分为至少两个分段，使得所述至少两个分段包含的键合线的长度均不超过所述第一电气元件的工作波长的1/N；
其中，N≥10；
建立各个分段的电路模型；将所述头部分的电路模型、所述中间部分的电路模型和所述尾部分的电路模型级联，生成所述电气组件的仿真电路。
7.一种电子设备，包括：
至少一个处理器；
与所述至少一个处理器通信连接的存储器；
其中，所述存储器存储有能够被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够：
生成电气组件的物理仿真模型；
以第一导线朝第二导线方向的结束端为起始划分线，以所述第二导线朝所述第一导线方向的结束端为终止划分线，将所述仿真模型划分为头部分、中间部分和尾部分，其中，所述头部分对应于键合线与所述第一导线的焊盘区域，所述尾部分对应于键合线与所述第二导线的焊盘区域；
建立所述头部分的电路模型和所述尾部分的电路模型；
建立所述中间部分的电路模型，包括：
将所述中间部分沿水平方向划分为连续的多个分段，各个分段包括：
以第一电气元件朝所述第二导线方向的结束端为划分线，将所述中间部分划分为第一区间和第二区间，其中，所述第一区间对应于远离所述第二导线的区域，所述第二区间对应于接近所述第二导线的区域；
当所述第一区间包含的键合线的长度不超过所述第一电气元件的工作波长的1/N时，将所述第一区间作为所述连续的多个分段中的一个分段；
当所述第一区间包含的键合线的长度超过所述第一电气元件的工作波长的1/N时，将所述第一区间划分为至少两个分段，使得所述至少两个分段包含的键合线的长度均不超过所述第一电气元件的工作波长的1/N；
当所述第二区间包含的键合线的长度不超过所述第一电气元件的工作波长的1/N时，将所述第二区间作为所述连续的多个分段中的一个分段；
当所述第二区间包含的键合线的长度超过所述第一电气元件的工作波长的1/N时，将所述第二区间划分为至少两个分段，使得所述至少两个分段包含的键合线的长度均不超过所述第一电气元件的工作波长的1/N；
其中，N≥10；
建立各个分段的电路模型；
将所述头部分的电路模型、所述中间部分的电路模型和所述尾部分的电路模型级联，生成所述电气组件的仿真电路。
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Denomination of invention: Simulation test methods, storage media, and devices for bonding wires in electrical components

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