CN114364142B - 一种增大表层阻抗的pcb设计方法、装置、pcb板 - Google Patents

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Abstract

本发明属于PCB设计技术领域，具体提供一种增大表层阻抗的PCB设计方法、装置、PCB板，所述方法包括如下步骤：接收输入的网络标号信息；根据输入的网络标号信息查找差分信号引脚对；根据引脚对焊盘尺寸信息及设计规则确定焊盘所在位置第二层镀铜层的待处理区域；将第二层镀铜层的待处理区域位置铜箔挖除形成由铜箔封闭的挖空区域；将挖空区域对应的第二层的板材挖空，并将介电常数小于PCB介质介电常数的第一板材填充到第二层的板材挖空位置。将焊盘位置第二层板材换成介电常数小的材料，阻抗因材料介电常数的降低而增大，进一步达到了中和阻抗的目的。满足不同传输线的阻抗要求，保证了信号的阻抗连续性，同时减小了导体损耗。

Description

一种增大表层阻抗的PCB设计方法、装置、PCB板
技术领域
本发明涉及PCB设计技术领域，具体涉及一种增大表层阻抗的PCB设计方法、装置、PCB板。
背景技术
随着电子产品设计越来越趋于小型化且功能越来越复杂强大，从而导致其整个电路系统设计更加复杂庞大，进而导致PCB板卡面积缩小的情况下，所布器件增多，PCB pin密度极度增大，PCB设计难度增大，系统整体电气性能降低，整体产品设计成本升高。
PCB板布局布线初步完成后，从信号pin脚引出差分对，pin脚焊盘较宽，而差分走线线宽较窄，导致的结果就是，通路阻抗变小，电流增大，对整个信号产生影响，从而对PCB板的电气性能造成影响。
发明内容
针对PCB板布局布线初步完成后，从信号pin脚引出差分对，pin脚焊盘较宽，而差分走线线宽较窄，导致的结果就是，通路阻抗变小，电流增大，对整个信号产生影响，从而对PCB板的电气性能造成影响的问题，本发明提供一种增大表层阻抗的PCB设计方法、装置、PCB板。
本发明的技术方案是：
第一方面,本发明技术方案提供一种增大表层阻抗的PCB设计方法，包括如下步骤：
接收输入的网络标号信息；
根据输入的网络标号信息查找差分信号引脚对；
根据引脚对焊盘尺寸信息及设计规则确定焊盘所在位置第二层镀铜层的待处理区域；
将第二层镀铜层的待处理区域位置铜箔挖除形成由铜箔封闭的挖空区域；
将挖空区域对应的第二层的板材挖空，并将介电常数小于PCB介质介电常数的第一板材填充到第二层的板材挖空位置。
优选地，将挖空区域对应的第二层的板材挖空，并将介电常数小于PCB介质介电常数的板材填充到第一层挖空区域的步骤之前还包括：
检查挖空区域内是否有铜箔覆盖；
若是，执行步骤：将第二层镀铜层的待处理区域位置铜箔挖除形成由铜箔封闭的挖空区域。
优选地，当挖空区域内没有铜箔覆盖时，该方法还包括：
获取待处理区域的位置信息，并根据获取的位置信息计算待处理区域的面积；
获取挖空区域的位置信息，并根据获取的位置信息计算挖空区域的面积；计算待处理区域的面积与挖空区域的面积的差值；
判断差值的绝对值是否小于设定的阈值；
若是，则记录引脚焊盘位置第二层镀铜层挖空满足要求；执行步骤：将挖空区域对应的第二层的板材挖空，并将介电常数小于PCB介质介电常数的第一板材填充到第二层的板材挖空位置。
优选地，当差值的绝对值大于或等于设定的阈值时，该方法还包括：
判断待处理区域的面积是否大于挖空区域的面积；
若是，执行步骤：将第二层镀铜层的待处理区域位置铜箔挖除形成由铜箔封闭的挖空区域；
若否，则记录引脚焊盘位置第二层镀铜层挖空不满足要求并输出提示信息。
优选地，记录引脚焊盘位置第二层镀铜层挖空满足要求的步骤之后还包括：
根据挖空区域的尺寸信息制作相同尺寸的介电常数小于PCB介质介电常数的第一板材。
优选地，PCB介质采用FR4材料时，第一板材采用介电常数范围为2.8~3.2的板材。
优选地，第一板材采用氰酸酯树脂材料的板材。
第二方面，本发明技术方案提供一种增大表层阻抗的PCB设计装置，包括接收模块、查找模块、待处理区域确定模块、挖铜执行模块、增阻执行模块；
接收模块，用于接收输入的网络标号信息；
查找模块，用于根据输入的网络标号信息查找差分信号引脚对；
待处理区域确定模块，用于根据引脚对焊盘尺寸信息及设计规则确定焊盘所在位置第二层镀铜层的待处理区域；
挖铜执行模块，用于将第二层镀铜层的待处理区域位置铜箔挖除形成由铜箔封闭的挖空区域；
增阻执行模块，用于将挖空区域对应的第二层的板材挖空，并将介电常数小于PCB介质介电常数的第一板材填充到第二层的板材挖空位置。
采取挖空引脚焊盘所在位置第二层铜镀层的方式，增加信号线到参考平面距离来中和阻抗的减小，挖空焊盘位置后，该位置没有镀铜，但板子该层其他区域仍覆铜，不受影响。该方式处理后，参考平面变为第三层，参考距离增大，从而中和阻抗减少值，若将焊盘位置第二层板材换成介电常数小的材料，则此时表层阻抗因材料介电常数的降低而增大，进一步达到了中和阻抗的目的。
优选地，该装置还包括检查模块；
检查模块，用于检查挖空区域内是否有铜箔覆盖。
本申请设置有检查模块用于对确定的待处理区域进行检查，检查铜箔是否按照设定的要求挖除。
优选地，该装置还包括计算模块，判断模块和记录模块；
计算模块，用于获取待处理区域的位置信息，并根据获取的位置信息计算待处理区域的面积；获取挖空区域的位置信息，并根据获取的位置信息计算挖空区域的面积；计算待处理区域的面积与挖空区域的面积的差值；
判断模块，用于判断差值的绝对值是否小于设定的阈值；
记录模块，用于判断模块输出差值的绝对值小于设定的阈值时记录引脚焊盘位置第二层镀铜层挖空满足要求。通过计算面积进行区域的检查判断。
优选地，判断模块，还用于判断待处理区域的面积是否大于挖空区域的面积；
记录模块，还用于判断模块输出待处理区域的面积小于挖空区域的面积时记录引脚焊盘位置第二层镀铜层挖空不满足要求并输出提示信息。
优选地，该装置还包括制作模块，用于根据挖空区域的尺寸信息制作相同尺寸的介电常数小于PCB介质介电常数的板材。
第三方面，本发明技术方案提供一种增大表层阻抗的PCB板，所述的PCB板通过第一方面所述的设计方法设计的PCB板，所述的PCB板包括顶层的布线层、第二层即内层铜箔层、第三层信号层；内层铜箔层设置在布线层和信号层之间；第二层的板材由第一板材和第二板材拼接而成；
内层铜箔层上差分信号焊盘对应位置挖除部分铜箔，以形成一个由铜箔封闭或半封闭的铜箔挖空区；
第二层上铜箔挖空区的板材为第一板材，第二层其他位置的板材为第二板材；第一板材材质的介电常数小于第二板材材质的介电常数。
优选地，第一板材采用氰酸酯树脂材料的板材。
从以上技术方案可以看出，本发明具有以下优点：满足了不同传输线的阻抗要求，保证了信号的阻抗连续性，同时减小了导体损耗，优化了信号的完整性。
此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。
由此可见，本发明与现有技术相比，具有突出的实质性特点和显著地进步，其实施的有益效果也是显而易见的。
附图说明
随着电子产品设计越来越趋于小型化且功能越来越复杂强大，从而导致其整个电路系统设计更加复杂庞大，进而导致PCB板卡面积缩小的情况下，所布器件增多，PCB pin密度极度增大，PCB设计难度增大，系统整体电气性能降低，整体产品设计成本升高。PCB板布局布线初步完成后，从信号pin脚引出差分对，pin脚焊盘较宽，而差分走线线宽较窄，导致的结果就是，通路阻抗变小，电流增大，对整个信号产生影响，从而对PCB板的电气性能造成影响。为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例的方法的示意性流程图。
图2是本发明一个实施例的方法的示意性流程图。
图3是本发明一个实施例的装置的示意性框图。
图4是本发明一个实施例的PCB板挖空区域三维示意图。
图5是本发明一个实施例的增大表层阻抗的PCB板三维示意图。
图6是本发明一个实施例的PCB板差分信号引脚位置挖空焊盘前、后及更换板材的剖面示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
如图1所示，本发明实施例提供一种增大表层阻抗的PCB设计方法，包括如下步骤：
步骤1：接收输入的网络标号信息；
由于当前布线软件中可能存在着多条高速线（差分信号线），因此需要在多条高速线中确定待查找的差分信号对，具体可以为用户或程序输入的待检查高速线的网络标号或其他身份信息，以便达到根据该检查需求确定待检查高速线的目的；
步骤2：根据输入的网络标号信息查找差分信号引脚对；
当接收到输入的网络标号后，确定差分信号，差分信号对的数量可以为一个，也可以为多个；
步骤3：根据引脚对焊盘尺寸信息及设计规则确定焊盘所在位置第二层镀铜层的待处理区域；
当确定了差分信号对之后，根据差分信号对的信息查询与其串联的引脚焊盘的位置信息，可选的，该位置信息可以以直角坐标或极坐标的形式进行记录；
这里提到的，根据该位置信息确定焊盘所在位置第二层镀铜层的待处理区域，其具体可以为根据该位置信息确定差分信号对引脚焊盘区域的中心，再根据焊盘具体位置、大小及形状，例如差分信号对两个引脚焊盘的中心坐标分别为(0，30)、(40，30)，则此时中心坐标为(20，30)，再结合焊盘尺寸，矩形焊盘长为60mil，宽为30mil，则可以确定待处理区域的四个顶点的坐标分别为(-15，0)、(-15，60)、(55，60)、(55，0)。
步骤4：将第二层镀铜层的待处理区域位置铜箔挖除形成由铜箔封闭的挖空区域；
步骤5：将挖空区域对应的第二层的板材挖空，并将介电常数小于PCB介质介电常数的第一板材填充到第二层的板材挖空位置。
如图2所示，本发明实施例提供一种增大表层阻抗的PCB设计方法，包括如下步骤：
步骤1：接收输入的网络标号信息；
由于当前布线软件中可能存在着多条高速线（差分信号线），因此需要在多条高速线中确定待查找的差分信号对，具体可以为用户或程序输入的待检查高速线的网络标号或其他身份信息，以便达到根据该检查需求确定待检查高速线的目的；
步骤2：根据输入的网络标号信息查找差分信号引脚对；
当接收到输入的网络标号后，确定差分信号，差分信号对的数量可以为一个，也可以为多个；
步骤3：根据引脚对焊盘尺寸信息及设计规则确定焊盘所在位置第二层镀铜层的待处理区域；
当确定了差分信号对之后，根据差分信号对的信息查询与其串联的引脚焊盘的位置信息，可选的，该位置信息可以以直角坐标或极坐标的形式进行记录；
这里提到的，根据该位置信息确定焊盘所在位置第二层镀铜层的待处理区域，其具体可以为根据该位置信息确定差分信号对引脚焊盘区域的中心，再根据焊盘具体位置、大小及形状，例如差分信号对两个引脚焊盘的中心坐标分别为(0，30)、(40，30)，则此时中心坐标为(20，30)，再结合焊盘尺寸，矩形焊盘长为60mil，宽为30mil，则可以确定待处理区域的四个顶点的坐标分别为(-15，0)、(-15，60)、(55，60)、(55，0)。
步骤4：将第二层镀铜层的待处理区域位置铜箔挖除形成由铜箔封闭的挖空区域；
步骤5：检查挖空区域内是否有铜箔覆盖；若是，执行步骤4，若否，执行步骤6；
步骤6：获取待处理区域的位置信息，并根据获取的位置信息计算待处理区域的面积；
步骤7：获取挖空区域的位置信息，并根据获取的位置信息计算挖空区域的面积；计算待处理区域的面积与挖空区域的面积的差值；
步骤8：判断差值的绝对值是否小于设定的阈值；若是，执行步骤9;若否，执行步骤10；
步骤9：记录引脚焊盘位置第二层镀铜层挖空满足要求；执行步骤11；
步骤10：判断待处理区域的面积是否大于挖空区域的面积；若是，执行步骤4；若否；执行步骤13；
步骤11：根据挖空区域的尺寸信息制作相同尺寸的介电常数小于PCB介质介电常数的第一板材；
步骤12：将挖空区域对应的第二层的板材挖空，并将介电常数小于PCB介质介电常数的第一板材填充到第二层的板材挖空位置；
步骤13：记录引脚焊盘位置第二层镀铜层挖空不满足要求并输出提示信息。
由于当前布线软件无法实现自动化检查，所以需要在布线完成后，需要手动进行严格检查，存在着费时、易漏检等问题。
当挖空区域内没有铜箔覆盖时，获取待处理区域的位置信息，并根据获取的位置信息计算待处理区域的面积；获取挖空区域的位置信息，并根据获取的位置信息计算挖空区域的面积；计算待处理区域的面积与挖空区域的面积的差值；判断差值的绝对值是否小于设定的阈值； 当差值的绝对值是大于或等于设定的阈值时，判断待处理区域的面积是否大于挖空区域的面积；若是，执行步骤：将第二层镀铜层的待处理区域位置铜箔挖除形成由铜箔封闭的挖空区域；若否，则记录引脚焊盘位置第二层镀铜层挖空不满足要求并输出提示信息。增加了挖空区域的检查精度。
PCB介质采用FR4材料时，第一板材采用介电常数范围为2.8~3.2的板材。第一板材采用氰酸酯树脂材料的板材。我们常用的PCB介质是FR4材料的，相对空气的介电常数是4.2-4.7，并随温度变化，最大变化范围为20%。氰酸酯树脂材料介电常数2.8~3.2，低于FR4材料。若将焊盘位置第二层板材换成氰酸酯树脂材料，则此时表层阻抗因材料介电常数的降低而增大，达到了中和阻抗的目的。
如图3所示，本发明实施例提供一种增大表层阻抗的PCB设计装置，包括接收模块、查找模块、待处理区域确定模块、挖铜执行模块、增阻执行模块；
接收模块，用于接收输入的网络标号信息；
查找模块，用于根据输入的网络标号信息查找差分信号引脚对；
待处理区域确定模块，用于根据引脚对焊盘尺寸信息及设计规则确定焊盘所在位置第二层镀铜层的待处理区域；
挖铜执行模块，用于将第二层镀铜层的待处理区域位置铜箔挖除形成由铜箔封闭的挖空区域；
增阻执行模块，用于将挖空区域对应的第二层的板材挖空，并将介电常数小于PCB介质介电常数的第一板材填充到第二层的板材挖空位置。
采取挖空引脚焊盘所在位置第二层铜镀层的方式，增加信号线到参考平面距离来中和阻抗的减小，挖空焊盘位置后，该位置没有镀铜，但板子该层其他区域仍覆铜，不受影响。该方式处理后，参考平面变为第三层，参考距离增大，从而中和阻抗减少值，若将焊盘位置第二层板材换成介电常数小的材料，则此时表层阻抗因材料介电常数的降低而增大，进一步达到了中和阻抗的目的。
本发明实施例提供一种增大表层阻抗的PCB设计装置，包括接收模块、查找模块、待处理区域确定模块、挖铜执行模块、增阻执行模块；
接收模块，用于接收输入的网络标号信息；
查找模块，用于根据输入的网络标号信息查找差分信号引脚对；
待处理区域确定模块，用于根据引脚对焊盘尺寸信息及设计规则确定焊盘所在位置第二层镀铜层的待处理区域；
挖铜执行模块，用于将第二层镀铜层的待处理区域位置铜箔挖除形成由铜箔封闭的挖空区域；
增阻执行模块，用于将挖空区域对应的第二层的板材挖空，并将介电常数小于PCB介质介电常数的第一板材填充到第二层的板材挖空位置。
采取挖空引脚焊盘所在位置第二层铜镀层的方式，增加信号线到参考平面距离来中和阻抗的减小，挖空焊盘位置后，该位置没有镀铜，但板子该层其他区域仍覆铜，不受影响。该方式处理后，参考平面变为第三层，参考距离增大，从而中和阻抗减少值，若将焊盘位置第二层板材换成介电常数小的材料，则此时表层阻抗因材料介电常数的降低而增大，进一步达到了中和阻抗的目的。
该装置还包括检查模块；
检查模块，用于检查挖空区域内是否有铜箔覆盖。
本申请设置有检查模块用于对确定的待处理区域进行检查，检查铜箔是否按照设定的要求挖除。
相应的，该装置还包括计算模块，判断模块和记录模块；
计算模块，用于获取待处理区域的位置信息，并根据获取的位置信息计算待处理区域的面积；获取挖空区域的位置信息，并根据获取的位置信息计算挖空区域的面积；计算待处理区域的面积与挖空区域的面积的差值；
判断模块，用于判断差值的绝对值是否小于设定的阈值；还用于判断待处理区域的面积是否大于挖空区域的面积；
记录模块，用于判断模块输出差值的绝对值小于设定的阈值时记录引脚焊盘位置第二层镀铜层挖空满足要求；还用于判断模块输出待处理区域的面积小于挖空区域的面积时记录引脚焊盘位置第二层镀铜层挖空不满足要求并输出提示信息。通过计算面积进行区域的检查判断。
该装置还包括制作模块，用于根据挖空区域的尺寸信息制作相同尺寸的介电常数小于PCB介质介电常数的板材。
如图4-6所示，本发明实施例提供一种增大表层阻抗的PCB板，所述的PCB板通过增大表层阻抗的PCB设计方法设计的PCB板，增大表层阻抗的PCB设计方法包括如下步骤：步骤1：接收输入的网络标号信息；步骤2：根据输入的网络标号信息查找差分信号引脚对；步骤3：根据引脚对焊盘尺寸信息及设计规则确定焊盘所在位置第二层镀铜层的待处理区域；步骤4：将第二层镀铜层的待处理区域位置铜箔挖除形成由铜箔封闭的挖空区域；步骤5：检查挖空区域内是否有铜箔覆盖；若是，执行步骤4，若否，执行步骤6；步骤6：获取待处理区域的位置信息，并根据获取的位置信息计算待处理区域的面积；步骤7：获取挖空区域的位置信息，并根据获取的位置信息计算挖空区域的面积；计算待处理区域的面积与挖空区域的面积的差值；步骤8：判断差值的绝对值是否小于设定的阈值；若是，执行步骤9;若否，执行步骤10；步骤9：记录引脚焊盘位置第二层镀铜层挖空满足要求；执行步11；步骤10：判断待处理区域的面积是否大于挖空区域的面积；若是，执行步骤4；若否；执行步骤13；步骤11：根据挖空区域的尺寸信息制作相同尺寸的介电常数小于PCB介质介电常数的第一板材；步骤12：将挖空区域对应的第二层的板材挖空，并将介电常数小于PCB介质介电常数的第一板材填充到第二层的板材挖空位置；步骤13：记录引脚焊盘位置第二层镀铜层挖空不满足要求并输出提示信息。所述的PCB板包括顶层的布线层10、第二层20、第三层信号层30；第二层20设置在布线层10和信号层30之间；第二层的板材由第一板材203和第二板材204拼接而成；第二层20包括板材和板材上的铜箔层201即内层铜箔层。
内层铜箔层上布线层的差分信号线焊盘101对应位置挖除部分铜箔，以形成一个由铜箔封闭或半封闭的铜箔挖空区202；
第二层上铜箔挖空区202的板材为第一板材203，第二层其他位置的板材为第二板材204；第一板材203材质的介电常数小于第二板材204材质的介电常数。第一板材203采用氰酸酯树脂材料的板材。
尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内/任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种增大表层阻抗的PCB设计方法，其特征在于，包括如下步骤：
接收输入的网络标号信息；
根据输入的网络标号信息查找差分信号引脚对；
根据引脚对焊盘尺寸信息及设计规则确定焊盘所在位置第二层镀铜层的待处理区域；
将第二层镀铜层的待处理区域位置铜箔挖除形成由铜箔封闭的挖空区域；
将挖空区域对应的第二层的板材挖空，并将介电常数小于PCB介质介电常数的第一板材填充到第二层的板材挖空位置。
2.根据权利要求1所述的增大表层阻抗的PCB设计方法，其特征在于，将挖空区域对应的第二层的板材挖空，并将介电常数小于PCB介质介电常数的第一板材填充到第二层的板材挖空位置的步骤之前还包括：
检查挖空区域内是否有铜箔覆盖；
若是，执行步骤：将第二层镀铜层的待处理区域位置铜箔挖除形成由铜箔封闭的挖空区域。
3.根据权利要求2所述的增大表层阻抗的PCB设计方法，其特征在于，当挖空区域内没有铜箔覆盖时，该方法还包括：
获取待处理区域的位置信息，并根据获取的位置信息计算待处理区域的面积；
获取挖空区域的位置信息，并根据获取的位置信息计算挖空区域的面积；计算待处理区域的面积与挖空区域的面积的差值；
判断差值的绝对值是否小于设定的阈值；
若是，则记录引脚焊盘位置第二层镀铜层挖空满足要求；执行步骤：将挖空区域对应的第二层的板材挖空，并将介电常数小于PCB介质介电常数的第一板材填充到第二层的板材挖空位置。
4.根据权利要求3所述的增大表层阻抗的PCB设计方法，其特征在于，当差值的绝对值大于或等于设定的阈值时，该方法还包括：
判断待处理区域的面积是否大于挖空区域的面积；
若是，执行步骤：将第二层镀铜层的待处理区域位置铜箔挖除形成由铜箔封闭的挖空区域；
若否，则记录引脚焊盘位置第二层镀铜层挖空不满足要求并输出提示信息。
5.根据权利要求4所述的增大表层阻抗的PCB设计方法，其特征在于，记录引脚焊盘位置第二层镀铜层挖空满足要求的步骤之后还包括：
根据挖空区域的尺寸信息制作相同尺寸的介电常数小于PCB介质介电常数的第一板材。
6.根据权利要求4所述的增大表层阻抗的PCB设计方法，其特征在于，PCB介质采用FR4材料时，第一板材采用介电常数范围为2.8~3.2的板材。
7.根据权利要求6所述的增大表层阻抗的PCB设计方法，其特征在于，第一板材采用氰酸酯树脂材料的板材。
8.一种增大表层阻抗的PCB设计装置，其特征在于，包括接收模块、查找模块、待处理区域确定模块、挖铜执行模块、增阻执行模块；
接收模块，用于接收输入的网络标号信息；
查找模块，用于根据输入的网络标号信息查找差分信号引脚对；
待处理区域确定模块，用于根据引脚对焊盘尺寸信息及设计规则确定焊盘所在位置第二层镀铜层的待处理区域；
挖铜执行模块，用于将第二层镀铜层的待处理区域位置铜箔挖除形成由铜箔封闭的挖空区域；
增阻执行模块，用于将挖空区域对应的第二层的板材挖空，并将介电常数小于PCB介质介电常数的第一板材填充到第二层的板材挖空位置。
CN202111550549.4A 2021-12-17 2021-12-17 一种增大表层阻抗的pcb设计方法、装置、pcb板 Active CN114364142B (zh)

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