CN108763703A - 一种基于阶梯阻抗传输线的键合线阻抗匹配方法 - Google Patents

Abstract

本发明涉及一种基于阶梯阻抗传输线的键合线阻抗匹配方法，所述方法包括下列步骤：1)根据芯片的实际情况，通过仿真建立键合线模型，确定键合线模型的相关参数；2)在键合线模型中，预留用于连接阶梯阻抗传输线的阻抗匹配区域，根据芯片封装时规定的系统互连预算、阻抗匹配区域内阶梯阻抗传输线的尺寸约束和键合线模型的相关参数，构建关于键合线阻抗匹配的数值优化问题；3)通过数值优化算法对数值优化问题进行求解，确定阶梯阻抗传输线的尺寸，实现键合线阻抗匹配。与现有技术相比，本发明具有超宽带、鲁棒性高以及损耗低等优点。

Description

一种基于阶梯阻抗传输线的键合线阻抗匹配方法

技术领域

本发明涉及微波与毫米波电路封装技术领域，尤其是涉及一种基于阶梯阻抗传输线的键合线阻抗匹配方法。

背景技术

随着第五代移动通信技术的兴起，电子系统逐步向高密度、高速率、高可靠性和低成本方向发展，促进了多芯片组件、系统级封装等混合电路集成技术的进一步发展。在封装互连技术中，键合线由于其生产制造技术成熟、成本低和连接形式灵活等优点，目前正被广泛的运用到多芯片互连或芯片输入输出互连等方面。

在实际互连系统中，键合线由于其较大的电流回路往往呈现出感性特征，从而造成互连的不连续性，影响信号的传输质量。由于目前的工艺限制，键合长度和键合高度很难进一步降低，这意味着键合线的不连续性难以彻底消除。特别地，在微波毫米波领域，键合线的不连续性影响更加明显，甚至会严重破坏系统的电性能，最终造成系统功能失效。随着现代数字通信系统中超过吉赫兹的信号传输速度的普及和电子系统小型化的趋势，键合线的不连续性补偿显得尤为重要。

为了消除键合线的不连续性，现有的方法包括缩短键合线长度或者利用微焊点代替键合线，例如在封装基板中埋置芯片、采用倒装焊等方法，这些方法均存在工艺不成熟、生产成本高等缺陷。另一方面，针对键合线自身的阻抗匹配，目前提出了串联电感-电容方法，该方法采用串联电容调节键合线寄生电感谐振频率，从而实现键合线阻抗不连续的补偿。还有一种方法是构造电感-电容-电感低通滤波结构，使得该结构的通带频率高于目标频段，从而也能实现阻抗匹配效果。但是，这些方法仅能用于较窄频带的阻抗匹配，而且对于工艺误差较为敏感。现研究一种设计灵活、对于工艺误差不敏感的键合线阻抗匹配方法，能够很好地解决以上问题。

发明内容

本发明的目的是针对上述问题提供一种基于阶梯阻抗传输线的键合线阻抗匹配方法。

本发明的目的可以通过以下技术方案来实现：

一种基于阶梯阻抗传输线的键合线阻抗匹配方法，所述方法包括下列步骤：

1)根据芯片的实际情况，通过仿真建立键合线模型，确定键合线模型的相关参数；

2)在步骤1)建立的键合线模型中，预留用于连接阶梯阻抗传输线的阻抗匹配区域，根据芯片封装时规定的系统互连预算、阻抗匹配区域内阶梯阻抗传输线的尺寸约束和步骤1)得到的键合线模型的相关参数，构建关于键合线阻抗匹配的数值优化问题；

3)通过数值优化算法对步骤2)构建的数值优化问题进行求解，确定阶梯阻抗传输线的尺寸，实现键合线阻抗匹配。

优选地，所述键合线模型包括封装基板、裸芯片和键合线，所述裸芯片贴装于封装基板上，所述键合线分别连接封装基板和裸芯片，所述封装基板上分别设置有基板传输线和基板焊盘，所述裸芯片上分别设置有片上传输线和片上焊盘。

优选地，所述步骤1)包括：

11)根据芯片的实际情况，建立与芯片传输特性相符的键合线仿真模型；

12)对键合线模型进行去嵌操作，得到键合线不连续模型，并将键合线不连续模型的散射参数作为键合线模型的相关参数。

优选地，所述步骤2)包括：

21)根据待匹配频带和芯片布局规划，在步骤1)建立的键合线模型中，预留用于连接阶梯阻抗传输线的阻抗匹配区域，并确定阻抗匹配区域的尺寸约束和阶梯阻抗传输线的尺寸约束；

22)根据步骤1)中得到的键合线模型的相关参数和阻抗匹配区域的尺寸约束，确定关于键合线阻抗匹配的目标函数；

23)根据步骤22)确定的关于键合线阻抗匹配的目标函数，以阶梯阻抗传输线的尺寸约束作为约束条件，构建关于键合线阻抗匹配的数值优化问题。

优选地，所述步骤22)包括：

221)根据阻抗匹配区域的尺寸约束和阶梯阻抗传输线的初始段数，确定每一段阶梯阻抗传输线的初始尺寸，以及每一段阶梯阻抗传输线的转移矩阵；

222)根据每一段阶梯阻抗传输线的转移矩阵，和步骤1)中得到的键合线模型的相关参数，得到加入初始阻抗匹配区域后的键合线模型的散射参数；

223)将芯片封装时规定的系统互连预算与步骤222)得到的加入初始阻抗匹配区域后的键合线模型的散射参数进行对比，得到最小损失函数作为关于键合线阻抗匹配的目标函数。

优选地，所述最小损失函数具体为：

其中，为各段阶梯阻抗传输线的宽度向量，为各段阶梯阻抗传输线的长度向量，M为频率采样点数，和均为第i个频率采样点处的系统互连预算，S_i ⁽¹¹⁾、S_i ⁽¹²⁾、S_i ⁽²¹⁾和S_i ⁽²²⁾均为通过采样得到的第i个频率采样点处的传输特性，i为当前频率采样点的序号。

优选地，所述阻抗匹配区域的尺寸约束具体为：阻抗匹配区域的长度大于导波波长的四分之一，阻抗匹配区域的宽度与封装基板的器件布局匹配。

优选地，所述阶梯阻抗传输线的尺寸约束具体为：

其中，w_i为第i段阶梯阻抗传输线的宽度，l_i为第i段阶梯阻抗传输线的长度，W_min为工艺能实现的阶梯阻抗传输线的最小线宽，W_max为阻抗匹配区域的最大宽度，L_max为阻抗匹配区域的长度，i为当前阶梯阻抗传输线所处的段数。

优选地，所述步骤3)包括：

31)通过数值优化算法对步骤2)构建的数值优化问题进行求解，判断求解结果是否收敛，若是则进入32)，若否则扩大阻抗匹配区域的尺寸并返回步骤2)；

32)在达到优化目标后确定阶梯阻抗传输线的尺寸，实现键合线阻抗匹配。

优选地，所述步骤3)还包括：在确定阶梯阻抗传输线的尺寸后，通过三维电磁仿真对确定结果进行验证。

与现有技术相比，本发明具有以下有益效果：

(1)通过引入阶梯阻抗传输线，结合经验公式和参数转换公式，将键合线的阻抗匹配问题转换为数值优化问题，缩短了阻抗匹配设计周期并且降低了设计难度；

(2)采用数值优化算法进行优化求解，可以根据实际情况选择具体的数值优化算法进行求解，得到符合设计约束的阶梯阻抗传输线尺寸，实现了键合线超宽带阻抗匹配；

(3)提出了通用键合线阻抗匹配的设计方法与设计流程，提高了设计的鲁棒性和有效性。

附图说明

图1为本发明的方法流程图；

图2为键合线阻抗匹配模型的结构示意图；

图3为不包含阻抗匹配区域的键合线模型结构示意图；

图4为键合线阻抗匹配模型的正视图；

图5为未进行阻抗匹配的键合线模型的散射参数；

图6为完成阻抗匹配的键合线模型与阶梯阻抗传输线的分段阻抗情况；

图7为完成阻抗匹配的键合线模型的散射参数与典型渐变线结构和四分之一波长结构的对比；

图8为阶梯阻抗传输线宽度符合正态分布情况下进行1000次随机抽样仿真的结果分布；

其中，1为裸芯片，2为封装基板，3为片上50欧姆传输线，4为基板50欧姆传输线，5为片上焊盘，6为基板焊盘，7为键合线，8为基板地平面，9为阻抗匹配区域。

具体实施方式

下面结合附图和具体实施例对本发明进行详细说明。本实施例以本发明技术方案为前提进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

如图1所示，本实施例提出了一种基于阶梯阻抗传输线的键合线阻抗匹配的设计方法，包括以下步骤：

1)根据芯片的实际情况，通过仿真建立键合线模型，确定键合线模型的相关参数，包括：

11)根据芯片的实际情况，通过仿真建立与芯片传输特性相符的键合线模型；

12)对键合线模型进行去嵌操作，得到键合线不连续模型，并将键合线不连续模型的散射参数作为键合线模型的相关参数；

2)在步骤1)建立的键合线模型中，预留用于连接阶梯阻抗传输线的阻抗匹配区域，根据芯片封装时规定的系统互连预算、阻抗匹配区域内阶梯阻抗传输线的尺寸约束和步骤1)得到的键合线模型的相关参数，构建关于键合线阻抗匹配的数值优化问题，包括：

21)根据待匹配频带和芯片布局规划，在步骤1)建立的键合线模型中，预留用于连接阶梯阻抗传输线的阻抗匹配区域，并确定阻抗匹配区域的尺寸约束和阶梯阻抗传输线的尺寸约束；

22)根据步骤1)中得到的键合线模型的相关参数和阻抗匹配区域的尺寸约束，确定关于键合线阻抗匹配的目标函数，包括：

221)根据阻抗匹配区域的尺寸约束和阶梯阻抗传输线的初始段数，确定每一段阶梯阻抗传输线的初始尺寸，以及每一段阶梯阻抗传输线的转移矩阵；

222)根据每一段阶梯阻抗传输线的转移矩阵，和步骤1)中得到的键合线模型的相关参数，得到加入初始阻抗匹配区域后的键合线模型的散射参数；

223)将芯片封装时规定的系统互连预算与步骤222)得到的加入初始阻抗匹配区域后的键合线模型的散射参数进行对比，得到最小损失函数作为关于键合线阻抗匹配的目标函数；

23)根据步骤22)确定的关于键合线阻抗匹配的目标函数，以阶梯阻抗传输线的尺寸约束作为约束条件，构建关于键合线阻抗匹配的数值优化问题；

3)通过数值优化算法对步骤2)构建的数值优化问题进行求解，确定阶梯阻抗传输线的尺寸，实现键合线阻抗匹配，包括：

31)通过数值优化算法对步骤2)构建的数值优化问题进行求解，判断求解结果是否收敛，若是则进入32)，若否则扩大阻抗匹配区域的尺寸并返回步骤2)；

32)在达到优化目标后确定阶梯阻抗传输线的尺寸，实现键合线阻抗匹配。

具体地，步骤1)的要点如下：

如图2所示，本实施例所提出的键合线模型包含裸芯片1的信号传输路径和返回路径、封装基板2的信号传输路径和返回路径以及连接二者的键合线7。其中，裸芯片1使用导电银胶或焊锡贴装于封装基板2，裸芯片材料包括硅、锗硅、砷化镓、氮化镓、磷化铟等，封装基板材料包括硅、氧化硅、氧化铝、氮化铝、有机材料等。一般情况下，裸芯片的功能电路输入输出阻抗为50欧姆，经过一段片上50欧姆传输线3引出，在传输线末端留有片上焊盘5，封装基板2上也包含了基板焊盘6和基板50欧姆传输线4。

本实施例采用的片上50欧姆传输线3，根据芯片的实际情况，可以采用微带线、带状线、共面波导或者接地共面波导等传输形式。对于片上键合焊盘5，可以根据芯片的实际焊盘而确定尺寸，从而保证仿真采用的键合线不连续模型的传输特性与实际芯片相符。对于片上返回路径，可以根据实际情况，选取关键的返回路径进行分析，从而减小芯片分析的计算量。

本实施例采用的基板50欧姆传输线4，根据实际设计需求，可以采用微带线、带状线、共面波导或者接地共面波导等传输形式。在本实施例中，对于平面电路而言，基板设计包括了地平面部分8，用于构成共面波导等传输线形式。对于基板焊盘6的设计，可以根据键合线尺寸和键合工艺等确定合适尺寸。对于基板返回路径，同样可以选取关键路径进行仿真分析。

本步骤采用如图3所示的键合线模型，采用电磁仿真工具获得包含不包含阻抗匹配区域9的键合线模型的散射参数特性，该模型包含片上50欧姆传输线3、片上焊盘5、键合线7、基板焊盘6和基板50欧姆传输线4。利用去嵌技术，去除与键合线不连续模型无关的片上50欧姆传输线3和基板50欧姆传输线4的影响，得到仅包含键合线7、片上焊盘5和基板焊盘6的模型的电磁特性，最终获得键合线不连续模型的散射参数，并将其转换为转移矩阵，用于后续级联匹配部分操作。

具体地，步骤2)的要点如下：

如图4所示，本实施例提出的键合线阻抗匹配方法的关键点是在基板焊盘6后级采用阶梯阻抗传输线尽量减小反射损耗，从而实现较好的阻抗匹配效果，因此需要在封装基板上预留阻抗匹配区域9。为了能够实现较好的阻抗匹配效果，预留的阻抗匹配区域9长度需要大于导波波长的四分之一，预留区域的宽度受到基板器件布局约束。

根据阻抗匹配区域9尺寸，确定阶梯阻抗传输线的初始段数，并确定每一段传输线的初始尺寸。其中，所有传输线的长度之和应为预留阻抗匹配区域的长度，而传输线的宽度应该大于工艺极限宽度，并且不能超过基板器件布局约束的最大值。根据各段阻抗传输线的尺寸，结合步骤1)的基板材料特性，通过经验公式或准静态仿真工具确定每段传输线的阻抗和复传播常数，根据每段传输线的阻抗和复传播常数，得到各段传输线的转移矩阵。

一般的，假设匹配区域内存在N段传输线，各段传输线的长宽分别记为l_i和w_i。根据传输线的经验公式或者准静态仿真结果，可以得到各段传输线的阻抗Z_i和复传播常数γ_i。因此第i段传输线的转移矩阵如公式(1)所示：

其中，Z_i为第i段传输线的特征阻抗，Y_i为第i段传输线特征阻抗的倒数。

进一步地，在忽略各段传输线间不连续性的前提下，将各段传输线的转移矩阵进行级联，并结合步骤1)获得的键合线不连续模型的转移矩阵，最终可以确定键合线7、片上焊盘5、基板焊盘6和阻抗匹配区域9整体的传输特性。

为了能够完整的表示出整个互连系统的传输特性，可以将整个系统的转移矩阵进行级联，如公式(2)所示：

其中，右式下标为bondwire的矩阵元素代表了步骤1)得到的键合线不连续模型的传输特性，而后面的连乘项表示了阶梯阻抗传输线的传输特性。

通常，对于系统级封装互连的传输特性往往是规定其散射参数的，因此需要进一步将转移矩阵转换为散射参数，如公式(3)所示：

其中，A、B、C、D为转移矩阵元素，Z₀为传输线的特征阻抗。

系统级封装设计时会对于键合线互连特性做出一些规定，例如插入损耗需要小于特定值或者回波损耗不能高于特定值等等，本发明将这些规定称为系统互连预算。在本步骤，将公式(3)计算得到的整体传输特性与系统互连预算进行对比，采用损失函数表示计算传输特性与系统预算的误差，并结合阻抗匹配区域对于阶梯阻抗传输线的尺寸约束，获得待优化的目标函数。

一般地，对于待匹配频带进行频率采样，假设采样点数为M，则可以记系统互连预算为其中i＝1,…,M。根据公式(1)～(3)可以得到包含阻抗匹配区域的键合线模型的传输特性，同样对其进行M点频率采样，采样的结果记为S_i ⁽¹¹⁾,S_i ⁽¹²⁾,S_i ⁽²¹⁾,S_i ⁽²²⁾，其中i＝1,…,M。

为与实际工程表述一致，本发明的系统互连预算和实际传输特性均采用对数单位的散射参数表示，并且其值取绝对值。初始状态的键合线匹配性能往往达不到系统互连预算要求，存在一定的性能误差，本发明采用公式(4)表示该误差，该式综合考虑了二端口网络的所有散射参数的平均误差，如果系统互连预算约束数量小于该值，则可以去掉部分误差项。

其中，max{·}代表取变量的最大值，也就意味着如果某一采样点的匹配性能超过了系统互连预算，此时误差记为0，否则误差记为各散射参数的右上角标代表散射参数类型。

步骤2)将键合线的阻抗匹配问题转换为数值优化问题，如公式(5)所示。该优化问题的自变量为阻抗匹配区域9的各段传输线的长和宽，可以记为和自变量受到阻抗匹配区域9的尺寸约束，其中W_min为工艺能实现的最小线宽，W_max为阻抗匹配区域9的最大宽度，L_max为阻抗匹配区域9的长度。该数值优化问题的目标是最小化损失函数LF，其表达式如公式(4)所示。

具体地，步骤3)的要点如下：

本发明针对步骤2)的优化问题(5)，可以采取多种优化算法进行求解，例如梯度法、牛顿法、准牛顿法、遗传算法、退火算法、蚁群算法等，在实际求解过程中，可以综合利用各种算法求解该优化问题。在优化过程中，当达到优化目标后，则对应的阶梯阻抗传输线尺寸结构即为理论可行解，此时停止优化，进行三维电磁仿真确认结果；当经过一定时间计算仍未达到优化目标，则返回步骤2)，逐渐增大匹配区域尺寸，并且增加阶梯阻抗传输线段数，然后继续执行优化计算，直至收敛。

在确定阶梯阻抗传输线理论尺寸结构后，对于互连结构进行整体电磁仿真确定信号传输性能，包括片上50欧姆传输线3、片上键合焊盘5、键合线7、基板键合焊盘6、基板阶梯阻抗传输线9和基板50欧姆传输线4等，以达到设计目标。

根据上述设计方法，本实施例以一种适用于W波段的键合线阻抗匹配设计作为本发明的一个具体实施例。该实施例要求在80～120GHz频带内回波损耗大于15dB，特别地，在92～96GHz频带内，回波损耗大于20dB。

本实施例的阻抗匹配设计包括裸芯片1及片上50欧姆传输线3和键合焊盘5、封装基板2及基板50欧姆传输线4和键合焊盘6、连接裸芯片和封装基板的键合线7、用于阻抗匹配的阶梯阻抗传输线9，其中裸芯片1采用导电银胶黏附于封装基板2上，整体构成堆叠结构。裸芯片的材料参数和物理尺寸，包括芯片厚度、传输线尺寸和键合焊盘尺寸等，均需要根据实际芯片材料确定，从而确保片上信号路径与实际芯片一致。封装基板可以选取损耗较小、便于高精度加工的材料，确保信号的有效传输。同时，片上键合焊盘需要尽量靠近封装基板的键合焊盘，从而确保键合线尽量短，降低其寄生效应。此外，本实施例的信号路径键合线采用双线键合，可进一步降低寄生电感。

在本实施例的一个优选例中，封装基板1采用单层氧化铝陶瓷构成，其相对介电常数为9.7，损耗角正切为0.009，厚度为127μm。封装基板1包含了上下两层金属，金属层厚度为2μm，其中下层金属构成完整的地平面，上层金属用于粘贴芯片和构成基板传输路径。裸芯片2采用砷化镓工艺制作，其相对介电常数为12.7，损耗角正切为0.009，厚度为50μm。裸芯片2底层为完整的金属地平面，金属厚度为1.26μm。

在本实施例的优选例中，片上50欧姆传输线3采用微带线形式；片上键合焊盘5根据实际芯片测量确定，长宽分别为77μm和97μm；片上地焊盘采用地过孔与芯片地平面连接，地过孔直径为40μm；片上焊盘5与芯片边沿间距为50μm。所述的基板50欧姆传输线4采用接地共面波导形式，其中底部地平面和两侧地平面8采用过孔连接，基板过孔直径为100μm；基板焊盘6长宽分别为70μm和90μm，用于连接地返回路径的键合线直接连接到共面波导的两侧地平面上。键合线直径为25μm，信号路径采用双键合线，键合线间距为40μm，地平面键合线采用单键合线，与信号路径键合线间距为130μm。裸芯片1与基板焊盘6间距为50μm。

进一步地，根据设计方法的步骤1)，结合使用芯片和封装基板的物理属性和尺寸参数，得到本设计对应的键合线不连续模型。经过电磁仿真和传输线去嵌操作后，可以得到键合线不连续模型的传输特性。

在本实施例的优选例中，根据步骤1)，采用如图3所示不包含阻抗匹配的键合线模型，可以得到未进行阻抗匹配的键合线不连续模型的散射参数，结果如图5所示。可以看出未进行阻抗匹配的键合线互连不能满足系统互连预算，需要进行后续的阻抗匹配操作。

进一步地，根据设计方法的步骤2)，结合封装基板的布局约束情况，选取阻抗匹配区域长度为中心频率导波波长的二分之一。本设计在不违背步骤2)约束条件的前提下，采用多段等长传输线，将这些传输线的宽度作为优化变量进行求解。

在本实施例的优选例中，针对系统级封装小型化的要求，封装基板上预留的匹配区域9的长度为半波长，即L_max＝640μm，宽度为140μm。由于封装基板采取共面波导传输形式，因此需要预留共面波导的间隙，这里取工艺加工极限10μm。因此，可以得到阶梯阻抗传输线的宽度的最大值W_max＝120μm，各段传输线的宽度最小值为W_min＝10μm。为了降低计算复杂度，本实施例将阻抗匹配区域9分为64段阶梯阻抗传输线，固定每一段的长度l_i为10μm，从而减小自变量数目，便于后续优化的进行。对于待匹配频带80～120GHz，频率采样点为0.01GHz，则总采样点数M＝4001。完成自变量约束和频率采样后，将系统互连预算和实际传输特性带入公式(5)构成数值优化问题。

进一步地，根据设计方法的步骤3)，在本实施例的优选例中，数值优化求解过程为交替使用梯度法和遗传算法，直至公式(5)损失函数LF达到0，此时迭代停止。此时，可以获得各段传输线的阻抗，进一步利用阻抗经验公式可以获得各段等长传输线的宽度，然后利用电磁仿真工具进行优化，微调后即可达到设计目标。

图6为优化后的阶梯阻抗传输线布局及各段传输线的阻抗值，根据前述分析，总分段数为64，每段的阻抗值如图所示，整体构成阶梯阻抗传输线。图7为键合线与阶梯阻抗传输线整体模型的散射参数情况，图中还包含了典型渐变线阻抗变换和四分之一波长阻抗变换的匹配情况。可以看出，本实施例提出的方法的能够很好地完成系统互连预算要求，其匹配带宽远大于典型的渐变线匹配和四分之一波长变换匹配方法。

进一步地，假设阶梯阻抗传输线的加工误差符合正态分布，其均值为上述优化值，标准差为优化值的10％。对于阶梯阻抗传输线的线宽正态分布情况，取1000次抽样进行仿真，结果如图8所示，图中阴影部分为1000次仿真的散射参数分布，可以看出这些结果均满足系统互连预算，说明了符合工艺误差范围的线宽变动不会引起键合线匹配模型的散射参数发生明显变化，验证了本发明提出的匹配方法具有很强的鲁棒性。

作为本发明的一个具体实施例，经过上述步骤，最终确定了一个设计实例。经过键合线阻抗匹配后，该设计实例的回波损耗在DC～120GHz均大于15dB，并且在该频带内插入损耗小于0.15dB，实现了超宽带阻抗匹配的效果。同时，本发明方法实现的阶梯阻抗匹配结构鲁棒性较好，可在工艺误差范围内保持较为一致的阻抗匹配效果。

上述的对实施例的描述是为便于该技术领域的普通技术人员能理解和使用发明。熟悉本领域技术的人员显然可以容易地对这些实施例做出各种修改，并把在此说明的一般原理应用到其他实施例中而不必经过创造性的劳动。因此，本发明不限于上述实施例，本领域技术人员根据本发明的揭示，不脱离本发明范畴所做出的改进和修改都应该在本发明的保护范围之内。

Claims (10)

1.一种基于阶梯阻抗传输线的键合线阻抗匹配方法，其特征在于，所述方法包括下列步骤：

1)根据芯片的实际情况，通过仿真建立键合线模型，确定键合线模型的相关参数；

2)在步骤1)建立的键合线模型中，预留用于连接阶梯阻抗传输线的阻抗匹配区域，根据芯片封装时规定的系统互连预算、阻抗匹配区域内阶梯阻抗传输线的尺寸约束和步骤1)得到的键合线模型的相关参数，构建关于键合线阻抗匹配的数值优化问题；

3)通过数值优化算法对步骤2)构建的数值优化问题进行求解，确定阶梯阻抗传输线的尺寸，实现键合线阻抗匹配。

2.根据权利要求1所述的基于阶梯阻抗传输线的键合线阻抗匹配方法，其特征在于，所述键合线模型包括封装基板、裸芯片和键合线，所述裸芯片贴装于封装基板上，所述键合线分别连接封装基板和裸芯片，所述封装基板上分别设置有基板传输线和基板焊盘，所述裸芯片上分别设置有片上传输线和片上焊盘。

3.根据权利要求1所述的基于阶梯阻抗传输线的键合线阻抗匹配方法，其特征在于，所述步骤1)包括：

11)根据芯片的实际情况，建立与芯片传输特性相符的键合线仿真模型；

12)对键合线模型进行去嵌操作，得到键合线不连续模型，并将键合线不连续模型的散射参数作为键合线模型的相关参数。

4.根据权利要求1所述的基于阶梯阻抗传输线的键合线阻抗匹配方法，其特征在于，所述步骤2)包括：

21)根据待匹配频带和芯片布局规划，在步骤1)建立的键合线模型中，预留用于连接阶梯阻抗传输线的阻抗匹配区域，并确定阻抗匹配区域的尺寸约束和阶梯阻抗传输线的尺寸约束；

22)根据步骤1)中得到的键合线模型的相关参数和阻抗匹配区域的尺寸约束，确定关于键合线阻抗匹配的目标函数；

23)根据步骤22)确定的关于键合线阻抗匹配的目标函数，以阶梯阻抗传输线的尺寸约束作为约束条件，构建关于键合线阻抗匹配的数值优化问题。

5.根据权利要求4所述的基于阶梯阻抗传输线的键合线阻抗匹配方法，其特征在于，所述步骤22)包括：

221)根据阻抗匹配区域的尺寸约束和阶梯阻抗传输线的初始段数，确定每一段阶梯阻抗传输线的初始尺寸，以及每一段阶梯阻抗传输线的转移矩阵；

222)根据每一段阶梯阻抗传输线的转移矩阵，和步骤1)中得到的键合线模型的相关参数，得到加入初始阻抗匹配区域后的键合线模型的散射参数；

223)将芯片封装时规定的系统互连预算与步骤222)得到的加入初始阻抗匹配区域后的键合线模型的散射参数进行对比，得到最小损失函数作为关于键合线阻抗匹配的目标函数。

6.根据权利要求5述的基于阶梯阻抗传输线的键合线阻抗匹配方法，其特征在于，所述最小损失函数具体为：

其中，为各段阶梯阻抗传输线的宽度向量，为各段阶梯阻抗传输线的长度向量，M为频率采样点数，和均为第i个频率采样点处的系统互连预算，S_i ⁽¹¹⁾、S_i ⁽¹²⁾、S_i ⁽²¹⁾和S_i ⁽²²⁾均为通过采样得到的第i个频率采样点处的传输特性，i为当前频率采样点的序号。

7.根据权利要求4所述的基于阶梯阻抗传输线的键合线阻抗匹配方法，其特征在于，所述阻抗匹配区域的尺寸约束具体为：阻抗匹配区域的长度大于导波波长的四分之一，阻抗匹配区域的宽度与封装基板的器件布局匹配。

8.根据权利要求4所述的基于阶梯阻抗传输线的键合线阻抗匹配方法，其特征在于，所述阶梯阻抗传输线的尺寸约束具体为：

其中，w_i为第i段阶梯阻抗传输线的宽度，l_i为第i段阶梯阻抗传输线的长度，W_min为工艺能实现的阶梯阻抗传输线的最小线宽，W_max为阻抗匹配区域的最大宽度，L_max为阻抗匹配区域的长度，i为当前阶梯阻抗传输线所处的段数。

9.根据权利要求1所述的基于阶梯阻抗传输线的键合线阻抗匹配方法，其特征在于，所述步骤3)包括：

31)通过数值优化算法对步骤2)构建的数值优化问题进行求解，判断求解结果是否收敛，若是则进入32)，若否则扩大阻抗匹配区域的尺寸并返回步骤2)；

32)在达到优化目标后确定阶梯阻抗传输线的尺寸，实现键合线阻抗匹配。

10.根据权利要求1所述的基于阶梯阻抗传输线的键合线阻抗匹配方法，其特征在于，所述步骤3)还包括：在确定阶梯阻抗传输线的尺寸后，通过三维电磁仿真对确定结果进行验证。