CN102693338A - 一种内存设备的布线方法 - Google Patents

Abstract

本发明公开了一种内存设备的布线方法，具体步骤包括：将同一个数据组的各个信号线，在内存控制器与内存设备之间连通，走线从印制电路板的多个走线层同时走线；分别计算各个信号线的所有走线线段的延时；计算同一数据组内各个信号线的总延时T_SUM；通过调节各个信号线的表层线长或内层线长，直至各个信号线的总延时的差值的绝对值控制在限制范围内。本发明内存设备的布线方法的优点在于在印制电路板设计中，不用受限于同一个数据组的信号线必须同层走线的限制。一方面可以提高印制电路板设计效率，另一方面，能够让内存控制器芯片与内存设备之间距离更近或者减少印制电路板的叠层数量，以节省印制电路板的制作成本。

Description

一种内存设备的布线方法

技术领域

本发明涉及计算机领域的内存走线方法，尤其涉及印制电路板（PCB）设计中内存部分走线方法。

背景技术

通常在内存控制器的布局布线指导（Layout Guide）中，印制电路板（PCB）内存部分走线设计中，同一个数据组的信号线必须同层走线，并且保持过孔数量相同。也就是说，同一个数据组的信号线即使需要跳层走线，也必须同时跳线，以保证在经过的走线层，各个信号线的走线线段（Cline）都等长，并且同一个数据组的信号线打孔数量相同。

不管是双倍数据速率1（DDR1），还是双倍数据速率2（DDR2），还是双倍数据速率3（DDR3）中，内存控制器的布局布线指导（Layout Guide）中通常都有这个要求。一个数据组中，包括8个数据信号（DQ）、1个或者1对数据选通信号（DQS）、1个数据掩码信号（DM）。在内存的读操作或者写操作中，8个数据信号（DQ）及1个数据掩码信号（DM）均是以数据选通信号（DQS）为参考。因此，在印制电路板（PCB）设计中，需要让同一个数据组内的各个信号线，在内存控制器与内存设备之间的总延时，相互之间的差值控制在一个很小的范围。理想情况下，同一个数据组内的各个信号线，在内存控制器与内存设备之间的总延时相等。

在多层印制电路板（PCB）中，分布在各个走线层的走线线段（Cline），单位长度的延时不一样。尤其是内层走线（Stripline）及外层走线（Microstrip）的单位长度的延时值相差较大。传统走线方式中，同一数据组的信号线采用同层走线方式，能较好的保证同一个数据组内的各个信号线总延时的差值控制在一个很小的范围。

在有些印制电路板（PCB）设计中，由于主板面积小，或者内存控制器与内存设备之间的距离太近等原因，同一个数据组内的信号线很难实现同层走线。如果强行按照同一个数据组内的所有信号线同层走线，势必会增加走线层数，或者拉大内存控制器与内存设备之间的距离，这样均会增加印制电路板（PCB）的制作成本。

传统的技术，印制电路板（PCB）设计中，当内存控制器的布局布线指导（Layout Guide）中，要求同一个数据组的信号线必须同层走线，设计者通常会严格按照布局布线指导（Layout Guide）去设计，甚至不惜成本。。

发明内容

本发明主要解决的技术问题是提供一种内存设备的布线方法，该方法允许同一个数据组内的信号线通过多个走线层同时走线，且将各个信号线在内存控制器与内存设备之间的总延时的差值控制在一个很小的范围。能够解决主板面积小，或者内存控制器与内存设备之间的距离太近等情况下，强行按照同一个数据组内的所有信号线同层走线，会增加印制电路板（PCB）的制作成本的问题。

为解决上述技术问题，本发明采用的一个技术方案是：提供一种内存设备的布线方法，具体步骤包括：

（100）将同一个数据组的各个信号线，在内存控制器与内存设备之间连通，信号线从印制电路板的多个走线层同时走线；

（200）分别计算各个信号线的所有走线线段的延时：

  T_i=T_D*L_i

其中T_i为第i条走线线段的延时，T_D为走线线段单位长度的延时，L_i为第i条走线线段的长度；

（300）计算同一数据组内各个信号线的总延时T_SUM：

T_SUM=                                               

=T₁+T₂+…….+T_N

假设信号线两个端点之间由N个走线线段组成；

（400）通过调节各个信号线的表层线长或内层线长，直至各个信号线的总延时的差值的绝对值控制在限制范围内。

在本发明一个较佳实施例中，所述走线线段单位长度的延时T_D的计算方法包括：

（110）、判断该走线线段是内层走线还是外层走线；

（120）、如果是内层走线，走线线段单位长度的延时T_D计算方法为：

其中为该走线线段的参考层的介电系数，C为光速；

（130）、如果是外层走线，走线线段单位长度的延时T_D计算方法为：

其中

为修正后的介电系数，C为光速；

其中

为该走线线段的参考层的介电系数， W为表层走线的线宽、t为表层铜厚、H为表层走线参考层厚度，

其中F参数，取决于表层走线的线宽W与表层走线参考层厚度H的大小关系，

当W/H>1时，F=0；

当W/H<1时，

。

在本发明一个较佳实施例中，所述各个信号线的过孔数量差值小于等于2。

在本发明一个较佳实施例中，内存频率越高，各个信号线的总延时的差值的绝对值的限制范围越小。

在本发明一个较佳实施例中，在双倍数据速率1（DDR1）设计中，各个信号线的总延时的差值的绝对值小于20ps；在双倍数据速率2（DDR2）或者双倍数据速率3（DDR3）设计中，各个信号线的总延时的差值的绝对值小于10ps。

本发明的有益效果是：本发明内存设备的布线方法的优点在于在印制电路板（PCB）设计中，不用受限于同一个数据组的信号线必须同层走线的限制。一方面可以提高印制电路板（PCB）设计效率，另一方面，能够让内存控制器芯片与内存设备之间距离更近或者减少印制电路板（PCB）的叠层数量，以节省印制电路板（PCB）的制作成本。

本发明内存设备的布线方法基本上适用于所有内存控制器与内存设备之间的印制电路板（PCB）走线。即使在内存控制器的布局布线指导（Layout Guide）中要求同一个数据组的信号线必须同层走线，也可以按照本发明方法，不同层走线，本发明的关键在于将各个信号线在内存控制器与内存设备之间的总延时的差值的绝对值控制在一个很小的范围。

附图说明

图1是本发明内存设备布线方法的流程框图；

图2是单位长度走线线段的延时计算方法示意图；

图3是信号线总延时计算方法示意图。

具体实施方式

下面结合附图对本发明的较佳实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。

请参阅图1，本发明实施例包括：

本发明一种内存设备的布线方法，具体步骤包括：

（1）将同一个数据组的各个信号线，在内存控制器与内存设备之间连通，走线可以从印制电路板（PCB）的多个走线层同时走线。

（2）根据单位长度走线线段（Cline）的延时T_D计算方法，分别计算各个信号线的所有走线线段（Cline）的延时。走线线段（Cline）的延时（T_i）等于该走线线段（Cline）单位长度的延时（T_D）乘以该走线线段（Cline）的长度（L_i）。

  T_i=T_D*L_i

（3）根据信号线总延时计算方法，计算同一数据组内各个信号线的总延时。假设信号线两个端点之间由N个走线线段（Cline）组成。

      T_SUM=

=T₁+T₂+…….+T_N

（4）通过调节各个信号线的表层线长或内层线长，直至各个信号线的总延时的差值的绝对值控制在一个很小的范围。

信号线的两个端点，一个端点是连接内存控制器芯片，另一个端点是内存设备。内存控制器芯片及内存设备，必然摆放在印制电路板（PCB）的表层。而印制电路板（PCB）通常都是多层板。那么两个端点之间的连线，可以从只从表层走线，也可以从表层跳到内层走线，然后再跳回表层。

本发明方法中提到的内存设备，如果采用的是板载内存芯片的方式，那么信号线的两个端点，一个是内存控制器芯片，一个是内存芯片；如果采用的是内存模组（Module），那么信号线的两个端点，一个是内存控制器芯片，一个是内存插槽。

图2示出了单位长度走线线段（Cline）的延时计算方法。具体方法过程如下，

首先判断该走线线段（Cline）是内层走线还是外层走线。

如果是内层走线，单位长度的延时计算方法相对简单，只与该走线线段（Cline）的参考层的介电系数（

）有关，式中（还包括下面的其它公式中）C是光速，C=3x108m/s。

如果是外层走线，单位长度的延时计算方法，

 

其中为修正后的介电系数，修正后的介电系数，除了与该走线线段（Cline）的参考层的介电系数（

）有关以外，还与表层走线的线宽（W）、表层铜厚（t）、表层走线参考层厚度（H）有关。

 上面这个计算式中的F参数，取决于表层走线的线宽（W）与表层走线参考层厚度（H）的大小关系。

当W/H>1时，F=0；

当W/H<1时，

通常，信号在表层比在内层传输的相对快些，也就是说，通常内层走线单位长度的延时比外层走线单位长度的延时要大。

图3示出了信号线总延时计算方法，信号线的总延时，等于信号线两个端点之间所有走线线段（Cline）的延时的总和。

T_SUM==T₁+T₂+…….+T_N

本发明方法中，同一个数据组内的信号线，需要尽量保持过孔数量相等。即使因为不同层走线导致不能所有信号线的过孔数量相等，也需要保证各个信号线的过孔数量差值小于等于2。

本发明方法中，同一个数据组内的信号线虽然从不同层走线，但是不管走哪个走线层，最好各个信号线均参考地平面（GND Plane）。

本发明方法中，需要控制同一个数据组内各个信号线的总延时，相互之间的差值的绝对值，越小越好。内存频率越高，差值的绝对值要求控制到越小。通常，在双倍数据速率1（DDR1）设计中，要求差值的绝对值小于20ps；在在双倍数据速率2（DDR2）或者双倍数据速率3（DDR3）设计中，要求差值的绝对值小于10ps。

本发明方法，不受内存控制器的布局布线指导（Layout Guide）中同一个数据组同层走线的限制。但是同样能够满足同一个数据组内的所有信号线，在内存控制器与内存设备之间的延时值相等。

信号线由多段内层走线或者多段外层走线组成。本发明方法利用精准科学的单位长度的延时计算方法，先计算信号线的各段走线的延时值，然后进行累加得到信号线的总延时，然后控制数据组内的所有信号线的总延时之间的差值，来达到内存控制器的走线要求。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (5)

1.一种内存设备的布线方法，其特征在于，具体步骤包括：

（100）将同一个数据组的各个信号线，在内存控制器与内存设备之间连通，信号线从印制电路板的多个走线层同时走线；

（200）分别计算各个信号线的所有走线线段的延时：

  T_i=T_D*L_i

其中T_i为第i条走线线段的延时，T_D为走线线段单位长度的延时，Li为第i条走线线段的长度；

（300）计算同一数据组内各个信号线的总延时T_SUM：

T_SUM=                                               

=T₁+T₂+…….+T_N

假设信号线两个端点之间由N个走线线段组成；

（400）通过调节各个信号线的表层线长或内层线长，直至各个信号线的总延时的差值的绝对值控制在限制范围内。

2.根据权利要求1所述的内存设备的布线方法，其特征在于，所述走线线段单位长度的延时T_D的计算方法包括：

（110）、判断该走线线段是内层走线还是外层走线；

（120）、如果是内层走线，走线线段单位长度的延时T_D计算方法为：

其中

为该走线线段的参考层的介电系数，C为光速；

（130）、如果是外层走线，走线线段单位长度的延时TD计算方法为：

其中为修正后的介电系数，C为光速；

其中为该走线线段的参考层的介电系数， W为表层走线的线宽、t为表层铜厚、H为表层走线参考层厚度，

其中F参数，取决于表层走线的线宽W与表层走线参考层厚度H的大小关系，

当W/H>1时，F=0；

当W/H<1时，

。

3.根据权利要求1所述的内存设备的布线方法，其特征在于，所述各个信号线的过孔数量差值小于等于2。

4.根据权利要求1所述的内存设备的布线方法，其特征在于，内存频率与各个信号线的总延时的差值的绝对值的限制范围成反比。

5.根据权利要求1所述的内存设备的布线方法，其特征在于，在DDR1设计中，各个信号线的总延时的差值的绝对值小于20ps；在DDR2或者DDR3设计中，各个信号线的总延时的差值的绝对值小于10ps。

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