CN205450912U - 内存模组及应用该内存模组的电子装置 - Google Patents
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Abstract
一种内存模组及应用该内存模组的电子装置，该内存模组包括电路板及若干存储芯片，其特征在于：所述每一存储芯片包括一线路板、位于线路板上的第一晶元、与第一晶元电连接的第二晶元及收容所述第一及第二晶元并与线路板组接的封装外壳，所述每一存储芯片包括若干信号端及数据端，所述每一存储芯片的第一晶元及第二晶元通过相应的信号端及数据端与所述电路板电连接。该电子装置的内存模组的存储容量大、内存条上存储芯片的数量少，大大缩减了内存模组的成本及体积。
Description
技术领域
本实用新型涉及一种内存模组及应用该内存模组的电子装置。
背景技术
随着电子信息技术的不断发展，双倍资料速率内存条DDR（DoubleDataRate）已成为现在的主流内存规范，普遍受到各大芯片组厂商的主流产品的支持。目前DDR运行频率主要有100MHz、133MHz、166MHz三种，由于DDR内存具有双倍速率传输数据的特性，因此在DDR内存的标识上采用了工作频率×2的方法，也就是DDR2、DDR3和DDR4。
目前，内存条DDR3及DDR4已广泛应用于电脑主板上，每个内存条上设置有若干内存芯片，然而，电脑的内存条上的存储芯片通常是单晶元芯片，即内存条上每颗存储芯片内只封装有一个晶元芯片。通常，单颗存储芯片的存储容量最大只能达到16G，若想实现更大存储容量，就要增加存储芯片的个数。
如图1及图2所示，为现有技术中的电子装置的内存线路板10与存储芯片的连接示意图，其中，内存线路板10包括16个存储芯片U0-U15，为了扩展存储容量，每两个存储芯片做为一组存储单元，每一颗存储芯片包括三个控制端A、B、C及若干数据端D0~D10。以第一组存储单元的存储芯片D0及D8为例，存储芯片D0的三个控制端A、B、C分别对应连接主板上的第一时钟控制端CK0、第一数据控制端CS0及第一开关控制端COT0，存储芯片D8的三个控制端A、B、C分别对应连接主板上的第二时钟控制端CK1、第二数据控制端CS1及第二开关控制端COT1。同时，存储芯片D0及D8的数据端彼此对应相连，并与电脑主板上的一组数据接口DQ0~DQ10对应相连，以使存储芯片与内存线路板10的一组数据接口实现数据传输。后续每组存储单元的存储芯片均与前一组存储单元的存储芯片相连，从而通过存储芯片D0及D8与内存线路板10上的相应控制端相连。
如此，若想扩充内存条的存储容量，就需要相应增加每一存储单元的存储芯片的数量，从而不但会增加内存条的成本，还会增大内存条的尺寸及重量。
实用新型内容
鉴于上述内容，有必要提供一种能提升电脑存储容量、体积小且成本低的内存模组及应用该内存模组的电子装置。
一种电子装置，包括一内存模组，该内存模组包括电路板及若干存储芯片，其特征在于：所述每一存储芯片包括一线路板、位于线路板上的第一晶元、与第一晶元电连接的第二晶元及收容所述第一及第二晶元并与线路板组接的封装外壳，所述每一存储芯片包括若干信号端及数据端，所述每一存储芯片的第一晶元及第二晶元通过相应的信号端及数据端与所述电路板电连接。
优选的，所述每一存储芯片包括第一至第八信号端及若干数据端，所述存储芯片的第一至第四信号端与该存储芯片的第一晶元电连接，所述存储芯片的第五至第八信号端与该存储芯片的第二晶元电连接，所述存储芯片的若干数据端与所述第一及第二晶元均电连接，所述第一信号端与电路板的第一时钟控制端相连，第二信号端与电路板的第二时钟控制端相连，第三信号端与电路板上的第一时钟传输端相连，第四信号端与电路板的第二时钟传输端相连，第五信号端与电路板的第一开关控制端相连，第六信号端与电路板的第二开关控制端相连，第七信号端与电路板的第一数据控制端相连，第八信号端与电路板上的第二数据控制端相连，每一存储芯片的数据端与电脑电路板的相应组的数据接口对应相连。
优选的，所述内存模组包括第一至第八存储芯片，所述每一存储芯片包括第一至第八信号端及若干数据端，所述存储芯片的第一至第四信号端与该存储芯片的第一晶元电连接，所述存储芯片的第五至第八信号端与该存储芯片的第二晶元电连接，所述第一及第五存储芯片的第一信号端与电路板的第一时钟控制端相连，所述第一及第五存储芯片的第二信号端与电路板的第二时钟控制端相连，所述第一及第五存储芯片的第三信号端与电路板上的第一时钟传输端相连，所述第一及第五存储芯片的第四信号端与电路板的第二时钟传输端相连，所述第一及第五存储芯片的第五信号端与电路板的第一开关控制端相连，所述第一及第五存储芯片的第六信号端与电路板的第二开关控制端相连，所述第一及第五存储芯片的第七信号端与电路板的第一数据控制端相连，所述第一及第五存储芯片的第八信号端与电路板上的第二数据控制端相连，所述第二至第四存储芯片依次与第一存储芯片电连接，以通过第一芯片与电路板的相应控制端及传输端电连接，所述第六至第八存储芯片依次与第五存储芯片电连接，以通过第五芯片与电路板的相应控制端及传输端电连接，每一存储芯片的数据端与电脑电路板的相应组的数据接口对应相连。
优选的，所述第一晶元与第二晶元堆叠设置。
优选的，所述电子装置为一电脑。
一种内存模组，包括电路板及若干存储芯片，其中，所述每一存储芯片包括一线路板、位于线路板上的第一晶元、与第一晶元电连接的第二晶元及收容所述第一及第二晶元并与线路板组接的封装外壳，所述每一存储芯片包括若干信号端及数据端，所述每一存储芯片的第一晶元及第二晶元通过相应的信号端及数据端与所述电路板电连接。
优选的，所述每一存储芯片包括第一至第八信号端及若干数据端，所述存储芯片的第一至第四信号端与该存储芯片的第一晶元电连接，所述存储芯片的第五至第八信号端与该存储芯片的第二晶元电连接，所述存储芯片的若干数据端与所述第一及第二晶元均电连接，所述第一信号端与电路板的第一时钟控制端相连，第二信号端与电路板的第二时钟控制端相连，第三信号端与电路板上的第一时钟传输端相连，第四信号端与电路板的第二时钟传输端相连，第五信号端与电路板的第一开关控制端相连，第六信号端与电路板的第二开关控制端相连，第七信号端与电路板的第一数据控制端相连，第八信号端与电路板上的第二数据控制端相连，每一存储芯片的数据端与电脑电路板的相应组的数据接口对应相连。
优选的，所述内存模组包括第一至第八存储芯片，所述每一存储芯片包括第一至第八信号端及若干数据端，所述存储芯片的第一至第四信号端与该存储芯片的第一晶元电连接，所述存储芯片的第五至第八信号端与该存储芯片的第二晶元电连接，所述第一及第五存储芯片的第一信号端与电路板的第一时钟控制端相连，所述第一及第五存储芯片的第二信号端与电路板的第二时钟控制端相连，所述第一及第五存储芯片的第三信号端与电路板上的第一时钟传输端相连，所述第一及第五存储芯片的第四信号端与电路板的第二时钟传输端相连，所述第一及第五存储芯片的第五信号端与电路板的第一开关控制端相连，所述第一及第五存储芯片的第六信号端与电路板的第二开关控制端相连，所述第一及第五存储芯片的第七信号端与电路板的第一数据控制端相连，所述第一及第五存储芯片的第八信号端与电路板上的第二数据控制端相连，所述第二至第四存储芯片依次与第一存储芯片电连接，以通过第一芯片与电路板的相应控制端及传输端电连接，所述第六至第八存储芯片依次与第五存储芯片电连接，以通过第五芯片与电路板的相应控制端及传输端电连接，每一存储芯片的数据端与电脑电路板的相应组的数据接口对应相连。
优选的，所述第一晶元与第二晶元堆叠设置。
优选的，所述第一晶元与第二晶元并排设置于所述线路板上。
相较现有技术，所述电子装置的内存模组的存储芯片内部包括两个晶元，不但可以提升内存模组的存储容量，还能节省内存模组上存储芯片的数量，从而缩减了内存模组的成本及体积，使电子装置的向着轻、小的方向发展。
附图说明
下面参照附图结合具体实施方式对本实用新型作进一步详细描述：
图1为现有技术的电子装置的内存线路板与存储芯片连接的较佳实施方式的示意图。
图2为图1中内存线路板与存储芯片较佳实施方式的布线示意图。
图3为本实用新型电子装置与内存模组的示意图。
图4为本实用新型内存模组的电路板与存储芯片的连接示意图。
图5为本实用新型内存模组的存储芯片的结构示意图。
图6为本实用新型内存模组的电路板与存储芯片的布线示意图。
具体实施方式
请参照图2及图3，本实用新型电子装置300包括至少一内存模组200，该内存模组200包括一电路板20、设置在电路板20上的8个存储芯片U0-U7，在本实施例中，所述存储芯片U0-U7为动态随机存取存储器（DynamicRandomAccessMemory，简称DRAM）。在本实施例中，电子装置300为一电脑。
如图4所示，所述每一存储芯片包括一线路板220、位于线路板220上的第一晶元221、与第一晶元221电连接的第二晶元222及收容所述第一晶元221、第二晶元222并与线路板220组接的封装外壳223。所述第一晶元221与第二晶元222堆叠设置，当然，所述第一晶元221及第二晶元222也可以并排设置于所述线路板220上。
如图5所示，每一存储芯片包括8个信号端A1、A2、B1、B2、C1、C2、D1、D2及数据端D0~D10。所述信号端A1、B1、C1、D1与相应存储芯片的第一晶元221电连接，信号端A2、B2、C2、D2与相应存储芯片的第二晶元222电连接。以存储芯片U0为例，存储芯片U0的信号端A1与电路板20上的第一时钟控制端CKE0相连，存储芯片U0的信号端A2与电路板20上的第二时钟控制端CKE1相连。存储芯片U0的信号端B1与电路板20上的第一时钟传输端CK0相连，存储芯片U0的信号端B2与电路板20上的第二时钟传输端CK1相连。存储芯片U0的信号端C1与电路板20上的第一开关控制端ODT0相连，存储芯片U0的信号端C2与电路板20上的第二开关控制端ODT1相连。存储芯片U0的信号端D1与电路板20上的第一数据控制端CS0相连，存储芯片U0的信号端D2与电路板20上的第二数据控制端CS1相连。存储芯片U0的数据端D0~D10与电脑电路板20上的一组数据接口DQ0~DQ10对应相连，以使存储芯片U0与电路板20的一组数据接口DQ0~DQ10实现数据传输。存储芯片U4在电路板20的连接与存储芯片U0在电路板20的布线相同。存储芯片U1-U3依次与存储芯片U0相连，以通过存储芯片U0与电路板20的控制端CKE0、CKE1、ODT0、ODT1、CS0、CS1及传输端CK0、CK1相连。存储芯片U5-U7依次与存储芯片U4相连，以通过存储芯片U4与电路板20的控制端CKE0、CKE1、ODT0、ODT1、CS0、CS1及传输端CK0、CK1相连。所述存储芯片U1-U3及存储芯片U5-U7的数据端D0~D10与电脑电路板20上的相应的数据接口DQ0~DQ10对应相连。
每一存储芯片的第一晶元221及第二晶元222通过电路板20上的第一开关控制端ODT0及第二开关控制端ODT1接收开关控制信号，以控制启动内存条读写工作。每一存储芯片的第一晶元221及第二晶元222通过电路板20上的第一时钟控制端CKE0及第二时钟控制端CKE1分别接收时钟控制信号，以触发时钟控制引脚，等待接收时钟控制信号。每一存储芯片的第一晶元221及第二晶元222通过电路板20上的第一时钟传输端CK0及第二时钟传输端CK1分别接收时钟信号，以读写资料。每一存储芯片的第一晶元221及第二晶元222通过电路板20上的第一数据控制端CS0及第二数据控制端CS1分别接收数据控制信号，以控制相应存储芯片的数据端D0~D10工作。每一存储芯片U0的数据端D0~D10用于与电路板20的相应组数据接口DQ0~DQ10对应相连，以实现与电路板20的数据传输。在本实施例中，内存模组200的存储容量为32G。
综上，由于存储芯片内部包括两个晶元，不但可以提升存储容量；而且节省了存储芯片的数量，从而缩减了内存模组200的成本及体积，使电子装置的向着轻、小的方向发展。
Claims (10)
1.一种电子装置，包括一内存模组，该内存模组包括电路板及若干存储芯片，其特征在于：所述每一存储芯片包括一线路板、位于线路板上的第一晶元、与第一晶元电连接的第二晶元及收容所述第一及第二晶元并与线路板组接的封装外壳，所述每一存储芯片包括若干信号端及数据端，所述每一存储芯片的第一晶元及第二晶元通过相应的信号端及数据端与所述电路板电连接。
2.如权利要求1所述的电子装置，其特征在于：所述每一存储芯片包括第一至第八信号端及若干数据端，所述存储芯片的第一至第四信号端与该存储芯片的第一晶元电连接，所述存储芯片的第五至第八信号端与该存储芯片的第二晶元电连接，所述存储芯片的若干数据端与所述第一及第二晶元均电连接，所述第一信号端与电路板的第一时钟控制端相连，第二信号端与电路板的第二时钟控制端相连，第三信号端与电路板上的第一时钟传输端相连，第四信号端与电路板的第二时钟传输端相连，第五信号端与电路板的第一开关控制端相连，第六信号端与电路板的第二开关控制端相连，第七信号端与电路板的第一数据控制端相连，第八信号端与电路板上的第二数据控制端相连，每一存储芯片的数据端与电脑电路板的相应组的数据接口对应相连。
3.如权利要求1所述的电子装置，其特征在于：所述内存模组包括第一至第八存储芯片，所述每一存储芯片包括第一至第八信号端及若干数据端，所述存储芯片的第一至第四信号端与该存储芯片的第一晶元电连接，所述存储芯片的第五至第八信号端与该存储芯片的第二晶元电连接，所述第一及第五存储芯片的第一信号端与电路板的第一时钟控制端相连，所述第一及第五存储芯片的第二信号端与电路板的第二时钟控制端相连，所述第一及第五存储芯片的第三信号端与电路板上的第一时钟传输端相连，所述第一及第五存储芯片的第四信号端与电路板的第二时钟传输端相连，所述第一及第五存储芯片的第五信号端与电路板的第一开关控制端相连，所述第一及第五存储芯片的第六信号端与电路板的第二开关控制端相连，所述第一及第五存储芯片的第七信号端与电路板的第一数据控制端相连，所述第一及第五存储芯片的第八信号端与电路板上的第二数据控制端相连，所述第二至第四存储芯片依次与第一存储芯片电连接，以通过第一芯片与电路板的相应控制端及传输端电连接，所述第六至第八存储芯片依次与第五存储芯片电连接，以通过第五芯片与电路板的相应控制端及传输端电连接，每一存储芯片的数据端与电脑电路板的相应组的数据接口对应相连。
4.如权利要求1所述的电子装置，其特征在于：所述第一晶元与第二晶元堆叠设置。
5.如权利要求1所述的电子装置，其特征在于：所述电子装置为一电脑。
6.一种内存模组，包括电路板及若干存储芯片，其特征在于：所述每一存储芯片包括一线路板、位于线路板上的第一晶元、与第一晶元电连接的第二晶元及收容所述第一及第二晶元并与线路板组接的封装外壳，所述每一存储芯片包括若干信号端及数据端，所述每一存储芯片的第一晶元及第二晶元通过相应的信号端及数据端与所述电路板电连接。
7.如权利要求6所述的内存模组，其特征在于：所述每一存储芯片包括第一至第八信号端及若干数据端，所述存储芯片的第一至第四信号端与该存储芯片的第一晶元电连接，所述存储芯片的第五至第八信号端与该存储芯片的第二晶元电连接，所述存储芯片的若干数据端与所述第一及第二晶元均电连接，所述第一信号端与电路板的第一时钟控制端相连，第二信号端与电路板的第二时钟控制端相连，第三信号端与电路板上的第一时钟传输端相连，第四信号端与电路板的第二时钟传输端相连，第五信号端与电路板的第一开关控制端相连，第六信号端与电路板的第二开关控制端相连，第七信号端与电路板的第一数据控制端相连，第八信号端与电路板上的第二数据控制端相连，每一存储芯片的数据端与电脑电路板的相应组的数据接口对应相连。
8.如权利要求6所述的内存模组，其特征在于：所述内存模组包括第一至第八存储芯片，所述每一存储芯片包括第一至第八信号端及若干数据端，所述存储芯片的第一至第四信号端与该存储芯片的第一晶元电连接，所述存储芯片的第五至第八信号端与该存储芯片的第二晶元电连接，所述第一及第五存储芯片的第一信号端与电路板的第一时钟控制端相连，所述第一及第五存储芯片的第二信号端与电路板的第二时钟控制端相连，所述第一及第五存储芯片的第三信号端与电路板上的第一时钟传输端相连，所述第一及第五存储芯片的第四信号端与电路板的第二时钟传输端相连，所述第一及第五存储芯片的第五信号端与电路板的第一开关控制端相连，所述第一及第五存储芯片的第六信号端与电路板的第二开关控制端相连，所述第一及第五存储芯片的第七信号端与电路板的第一数据控制端相连，所述第一及第五存储芯片的第八信号端与电路板上的第二数据控制端相连，所述第二至第四存储芯片依次与第一存储芯片电连接，以通过第一芯片与电路板的相应控制端及传输端电连接，所述第六至第八存储芯片依次与第五存储芯片电连接，以通过第五芯片与电路板的相应控制端及传输端电连接，每一存储芯片的数据端与电脑电路板的相应组的数据接口对应相连。
9.如权利要求6所述的内存模组，其特征在于：所述第一晶元与第二晶元堆叠设置。
10.如权利要求6所述的内存模组，其特征在于：所述第一晶元与第二晶元并排设置于所述线路板上。
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| CN106557130B (zh) * | 2015-12-31 | 2023-11-24 | 深圳市嘉合劲威电子科技有限公司 | 内存模组及应用该内存模组的电子装置 |
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