CN106294239B - 一种外围总线apb总线桥 - Google Patents
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- 230000002093 peripheral effect Effects 0.000 title claims abstract description 9
- 239000011159 matrix material Substances 0.000 claims abstract description 38
- 230000001360 synchronised effect Effects 0.000 claims abstract description 13
- 239000000872 buffer Substances 0.000 claims description 70
- 230000004044 response Effects 0.000 claims description 54
- 230000005540 biological transmission Effects 0.000 claims description 47
- 238000002360 preparation method Methods 0.000 claims description 27
- 230000003139 buffering effect Effects 0.000 claims description 9
- 238000005070 sampling Methods 0.000 claims description 6
- 238000013461 design Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 22
- 238000012546 transfer Methods 0.000 description 18
- 238000006243 chemical reaction Methods 0.000 description 17
- 238000000034 method Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 238000012545 processing Methods 0.000 description 8
- 230000001934 delay Effects 0.000 description 6
- 238000012805 post-processing Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000007781 pre-processing Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000009191 jumping Effects 0.000 description 4
- 101100301524 Drosophila melanogaster Reg-5 gene Proteins 0.000 description 3
- 102100023882 Endoribonuclease ZC3H12A Human genes 0.000 description 3
- 101710112715 Endoribonuclease ZC3H12A Proteins 0.000 description 3
- 101100120298 Rattus norvegicus Flot1 gene Proteins 0.000 description 3
- 101100412401 Rattus norvegicus Reg3a gene Proteins 0.000 description 3
- 101100412403 Rattus norvegicus Reg3b gene Proteins 0.000 description 3
- 101150103187 Reg4 gene Proteins 0.000 description 3
- 238000010009 beating Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
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- Physics & Mathematics (AREA)
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Abstract
本发明实施例公开了一种外围总线APB总线桥，设置在互联矩阵与从设备之间，第一时钟与第二时钟为同步时钟，且频率比为正整数N，当主设备通过互联矩阵上工作在第一时钟的APB接口经由APB总线桥对工作在第二时钟上的从设备进行读/写操作时，由于设置了置起间隔为N个第一时钟周期，有效时间为1个第一时钟周期的时钟使能信号，APB总线桥中的APB请求缓存模块与APB请求输出模块之间的寄存器到寄存器的时序路径长度保持为一个第二时钟周期，即N个第一时钟周期，这样，该时序路径就为多周期路径，降低了后端的实现难度，且使得APB总线桥能够在时钟频率比为任意整数的两个同步时钟之间进行转换，提高了前端的设计效率。
Description
技术领域
本发明涉及芯片设计领域，尤其涉及一种外围总线APB总线桥。
背景技术
片上集成系统(SoC)一般包括多个功能模块，如CPU(处理器)、DMA(Direct MemoryAccess，存储器直接访问)、GPU(Graphic Processing Unit，图形处理器)、高速接口模块、多媒体模块等。各个功能模块都可以经由CPU访问修改其内部的控制寄存器来控制模块乃至整个芯片系统的运行。
图1为现有技术中的SoC系统的典型系统架构示意图，参见图1所示，SoC系统涉及总线互联的部分，包括主设备，如CPU、DMA、或者其他端口总线为AXI(Advanced eXtensibleInterface)或者AHB(Advanced High performance Bus)等协议类型的主设备，主设备的个数取决于不同芯片的应用需求；从设备，如端口总线为AXI总线、AHB或者外围总线(APB，Advanced Peripheral Bus)等协议类型的从设备，从设备的个数也取决于不同芯片的应用需求；互联矩阵，实现对主设备的读/写请求的路由仲裁、总线协议转换、总线位宽转换、跨时钟处理等功能。一般来说，CPU访问配置从设备的控制寄存器时，不需要太大的数据吞吐量，只需通过APB总线访问即可，即此时的从设备对应图1中的APB从设备。
图2为现有技术中的基于互联矩阵的总线架构示意图，参见图2所示，互联矩阵包括预处理模块(pre_process)、路由模块(router)以及后处理模块(post_process)，其中，预处理模块对外与主设备相连，完成总线协议转换、位宽转换等功能，通过私有协议(PP，Private Protocol)与路由模块相连；后处理模块对外与从设备相连，完成总线协议转换、位宽转换等功能，同样，通过私有协议(PP，Private Protocol)与路由模块相连。由于很多应用的高带宽要求，AXI、AHB协议工作的时钟频率越来越高，同样地要求Router的工作频率也越来越高，以满足越来越大的数据吞吐量需求。但需要特别指出的是，许多从设备的吞吐量却不大。比如，CPU通过从设备的APB总线接口访问其控制寄存器时，所产生的吞吐量非常小，需要的带宽并不大，而且对于控制寄存器的访问延时也一般没有特别的需求。因此，APB总线的时钟频率相对来说都是比较小的。图3为现有技术中的总线互联矩阵架构及时钟示意图，参见图3所示，图3是在图2的基础上添加了时钟以及一个APB从设备，其中，各个router_clk可以相同，也可以不同，pclk为APB总线时钟，一般情况下，router_clk的频率比pclk的频率大很多，因此，后处理模块需要完成时钟转换和协议转换，但以往比较注重异步时钟之间的跨时钟域处理，并不存在一种APB总线在同步时钟之间转换的处理方案。
发明内容
有鉴于此，本发明实施例期望提供一种外围总线APB总线桥，以实现在时钟频率比为任意整数的两个同步时钟之间进行转换，提高了前端的设计效率。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供一种外围总线APB总线桥，所述APB总线桥设置在互联矩阵与从设备之间，主设备能够通过所述互联矩阵上的工作在第一时钟的APB接口经由所述APB总线桥对工作在第二时钟上的所述从设备进行读/写操作，所述第一时钟与所述第二时钟为同步时钟，且频率比为N，N为正整数；所述APB总线桥包括：APB请求缓存模块、APB请求输出模块、APB响应缓存模块及APB响应输出模块；其中，所述APB请求缓存模块，用于基于时钟使能信号，分别对输入的第一时钟侧的APB读/写请求信号、第一时钟侧的片选信号及第一时钟侧的使能信号在第一时钟上进行缓存，输出缓存后的第一时钟侧的APB读/写请求信号、缓存后的第一时钟侧的片选信号及缓存后的第一时钟侧的使能信号，其中，所述第一时钟侧的APB读/写请求信号、所述第一时钟侧的片选信号及所述第一时钟侧的使能信号是由所述互联矩阵传递过来的，所述时钟使能信号的置起间隔为N个第一时钟周期，且有效时间为一个第一时钟周期，用于控制所述APB请求缓存模块与所述APB请求输出模块之间的寄存器到寄存器的时序路径长度保持为一个第二时钟周期；所述APB请求输出模块，用于分别对输入的所述缓存后的第一时钟侧的APB读/写请求信号、所述缓存后的第一时钟侧的片选信号及所述缓存后的第一时钟侧的使能信号在第二时钟上进行缓存，输出第二时钟侧的APB读/写请求信号、第二时钟侧的片选信号及第二时钟侧的使能信号，其中，所述第二时钟侧的APB读/写请求信号用于指示所述从设备进行读/写操作；所述APB响应缓存模块，用于对输入的第二时钟侧的准备指示信号在所述第二时钟上进行缓存，输出缓存后的第二时钟侧的准备指示信号；所述APB响应输出模块，用于对输入的所述缓存后的第二时钟侧的准备指示信号在所述第一时钟上进行缓存，输出第一时钟侧的准备指示信号，其中，所述第一时钟侧的准备指示信号用于指示所述主设备完成对所述从设备的读/写操作。
在上述方案中，所述APB请求缓存模块具有空闲态，建立态和传输态；所述APB请求缓存模块，具体用于在自身处于所述空闲态，且所述时钟使能信号及所述第一时钟侧的片选信号均置1时，由所述空闲态进入所述建立态，对所述第一时钟侧的片选信号及所述第一时钟侧的读/写请求信号进行缓存，输出所述缓存后的第一时钟侧的片选信号及所述缓存后的第一时钟侧的APB读/写请求信号；在一个第一时钟周期后，进入所述传输态，对所述第一时钟侧的使能信号进行缓存，输出所述缓存后的第一时钟侧的使能信号，直至所述APB响应输出模块输出的所述第一时钟侧准备指示信号置起，将所述缓存后的第一时钟侧的片选信号及所述缓存后的第一时钟侧的使能信号置0，由所述传输态进入所述空闲态。
在上述方案中，所述APB请求输出模块具有空闲态、建立态、传输态及结束态；所述APB请求输出模块，具体用于在自身处于所述空闲态时，对所述缓存后的第一时钟侧的APB读/写请求信号及所述缓存后的第一时钟侧的片选信号在所述第二时钟上进行采样缓存，获得所述第二时钟侧的片选信号及所述第二时钟侧的APB读/写请求信号，并将所述第二时钟侧的片选信号及APB读/写请求信号输出给所述从设备；当所述第二时钟侧的片选信号置1时，进入所述建立态，对所述缓存后的第一时钟侧的使能信号在所述第二时钟上采样缓存，获得所述第二时钟侧的使能信号，并进入所述传输态；当第二时钟侧的APB传输结束标识置起时，将所述第二时钟侧的片选信号及所述第二时钟侧的使能信号置0，进入所述结束态。
在上述方案中，所述APB请求输出模块，还用于在所述第二时钟侧的APB传输结束标识撤销时，进入所述空闲态，对所述缓存后的第一时钟侧的APB读/写请求信号、所述缓存后的第一时钟侧的片选信号在所述第二时钟上进行采样缓存。
在上述方案中，所述APB总线桥还包括：第二时钟侧的APB传输结束标识生成模块，用于生成所述第二时钟侧的APB传输结束标识，以控制所述APB请求输出模块的逻辑状态的跳转。
在上述方案中，所述APB响应缓存模块，具体用于将所述从设备输入的将所述第二时钟侧的准备指示信号与所述第二时钟侧的使能信号进行逻辑运算后在所述第二时钟上缓存两拍，获得并输出所述缓存后的第二时钟侧准备指示信号。
在上述方案中，所述APB响应缓存模块，还用于对所述缓存后的第二时钟侧准备指示信号在所述第一时钟上进行采样，并将采样后的信号取反与所述缓存后的第二时钟侧准备指示信号做逻辑与运算，得到第一时钟上的APB传输响应标识，其中，所述第一时钟上的APB传输响应标识持续有效时间为一个第一时钟周期。
在上述方案中，所述APB响应输出模块，具体用于当第一时钟上的APB传输响应标识置起时，对输入的所述缓存后的第二时钟侧准备指示信号在所述第一时钟上进行采样，获得并输出所述第一时钟侧的准备指示信号。
在上述方案中，所述APB响应输出模块，还用于在所述第一时钟侧的准备指示信号置起后的下一个第一时钟周期时，将所述第一时钟侧的准备指示信号置0。
在上述方案中，所述APB响应缓存模块，还用于对输入的第二时钟侧的错误指示信号在所述第二时钟上缓存两拍，获得并输出缓存后的第二时钟侧的错误指示信号；所述APB响应输出模块，还用于当第一时钟上的APB传输响应标识置起时，对所述缓存后的第二时钟侧的错误指示信号在所述第一时钟上采样，获得并输出第一时钟侧的错误指示信号。
本发明实施例提供了一种外围总线APB总线桥，设置在互联矩阵与从设备之间，第一时钟与第二时钟为同步时钟，且频率比为正整数N，当主设备通过互联矩阵上工作在第一时钟的APB接口经由APB总线桥对工作在第二时钟上的从设备进行读/写操作时，由于设置了置起间隔为N个第一时钟周期，有效时间为1个第一时钟周期的时钟使能信号，APB总线桥中的APB请求缓存模块与APB请求输出模块之间的寄存器到寄存器的时序路径长度保持为一个第二时钟周期，即N个第一时钟周期，这样，该时序路径就为多周期路径，降低了后端的实现难度，且使得APB总线桥能够在时钟频率比为任意整数的两个同步时钟之间进行转换，提高了前端的设计效率。
附图说明
图1为现有技术中的SoC芯片系统架构示意图；
图2为现有技术中的总线互联矩阵架构示意图；
图3为现有技术中的总线互联矩阵架构及时钟示意图；
图4为本发明实施例中的具有APB总线桥的互联矩阵架构及时钟示意图；
图5为本发明实施例中的APB总线桥的接口示意图；
图6为本发明实施例中的pclk_m与pclk_s频率比为4:1时的时序图；
图7为本发明实施例中的pclk_m与pclk_s频率比为1:1时的时序图；
图8为本发明实施例中的APB总线桥内部结构示意图；
图9为本发明实施例中的APB总线的写时序图；
图10为本发明实施例中的APB总线的读时序图；
图11为本发明实施例中的APB总线桥的结构示意图；
图12为本发明实施例中的pclk_m与pclk_s频率比为4:1时的APB总线桥的读时序图；
图13为本发明实施例中的pclk_m与pclk_s频率比为4:1时的APB总线桥的写时序图；
图14为本发明实施例中的pclk_m与pclk_s频率比为1:1时的APB总线桥的读时序图；
图15为本发明实施例中的pclk_m与pclk_s频率比为1:1时的APB总线桥的写时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
本发明实施例提供一种互联矩阵。图4为本发明实施例中的具有APB总线桥的互联矩阵架构及时钟示意图，参见图4所示，该互联矩阵中包括：预处理模块41、路由模块42、后处理模块43以及APB总线桥44，预处理模块41通过AXI、AHB等总线与主设备连接，路由模块42通过PP协议分别与预处理模块42以及后处理模块43连接，后处理模块43与APB总线桥44通过APB总线连接，APB总线桥44通过APB总线与从设备连接。
其中，工作在任意时钟上的主设备能够通过互联矩阵上工作在第一时钟上的APB接口经由APB总线桥对工作在第二时钟上的从设备进行读/写操作，第一时钟与第二时钟为同步时钟，且频率比为N:1，也就是说，N个第一时钟周期等于一个第二时钟周期，第一时钟为快时钟，第二时钟为慢时钟。
下面具体介绍上述互联矩阵中的APB总线桥。
图5为本发明实施例中的APB总线桥的接口示意图，参见图5所示，该APB总线桥的接口包括第一时钟信号pclk_m，第二时钟信号pclk_s。
该APB总线桥在第一时钟上存在以下控制信号：时钟使能信号(pclk_en)、第一时钟侧的片选信号(psel_m)、第一时钟侧的使能信号(penable_m)、第一时钟侧的读/写请求信号(pwrite_m)、第一时钟侧的准备指示信号(pready_m)；以及存在以下数据信号：第一时钟侧的地址信号(paddr_m)、第一时钟侧的写数据信号(pwdata_m)、第一时钟侧的读数据信号(prdata_m)。
在第二时钟上存在以下控制信号：第二时钟侧的片选信号(psel_s)、第二时钟侧的使能信号(penable_s)、第二时钟侧的读/写请求信号(pwrite_s)、第二时钟侧的准备指示信号(pready_s)；以及存在以下数据信号：第二时钟侧的地址信号(paddr_s)、第二时钟侧的写数据信号(pwdata_s)、第二时钟侧的读数据信号(prdata_s)。
需要说明的是，为了使APB总线能够在时钟频率比为任意整数的两个同步时转换，pclk_en可将置起时间间隔设置为N个第一时钟周期，且有效时间为1个第一时钟周期。比如，当pclk_m与pclk_s的频率比为4:1时，pclk_en、pclk_m、pclk_s三者之间的时序关系如图6所示；当pclk_m与pclk_s的频率比为1:1时，pclk_en、pclk_m、pclk_s三者之间的时序关系如图7所示。当然，pclk_en、pclk_m、pclk_s三者之间还可以存在其他时序关系，只要pclk_m与pclk_s的频率比为N，pclk_en的置起间隔为一个pclk_s周期，有效时间为一个pclk_m周期，且pclk_en置起时间较时钟pclk_s用于采样的时钟沿早一个pclk_m周期即可，本发明不做具体限定。
图8为本发明实施例中的APB总线桥内部结构示意图，参见图8所示，该APB总线桥包括：APB请求缓存模块81、APB请求输出模块82、APB响应缓存模块83及APB响应输出模块84；
其中，APB请求缓存模块81，用于基于pclk_en，分别对输入的pwrite_m、psel_m以及penable_m在第一时钟上进行缓存，输出缓存后的第一时钟侧的APB读/写请求信号(pwrite_m_dly)、缓存后的第一时钟侧的片选信号(psel_m_dly)以及缓存后的第一时钟侧的使能信号(penable_m_dly)；
APB请求输出模块82，用于分别对输入的pwrite_m_dly、psel_m_dly以及penable_m_dly在第二时钟上进行采样缓存，输出pwrite_s、psel_s以及penable_s，其中，pwrite_s用于指示从设备进行读/写操作；
APB响应缓存模块83，用于对输入pready_s在第二时钟上进行缓存，输出缓存后的第二时钟侧的准备指示信号(pready_s_dly)；
APB响应输出模块84，用于对输入的pready_s_dly在第一时钟上进行采样缓存，输出pready_m，其中，pready_m用于指示主设备完成对从设备的读/写操作。
下面对于上述各个模块进行分别介绍。
首先，介绍APB请求缓存模块。
APB请求缓存模块具有空闲态，建立态和传输态。APB请求缓存模块初始处于空闲态，当pclk_en以及psel_m均置1时，APB请求缓存模块由空闲态进入建立态，对pwrite_m和psel_m进行缓存，输出pwrite_m_dly和psel_m_dly；在1个pclk_m周期后，APB请求缓存模块进入传输态，对penable_m进行缓存，输出penable_m_dly，直至APB响应输出模块输出的pready_m置起，结束对psel_m和penable_m的缓存，将psel_m_dly以及penable_m_dly置0，此时，APB请求缓存模块由传输态进入空闲态。
其次，介绍APB请求输出模块。
APB请求输出模块具有空闲态、建立态、传输态以及结束态。当APB请求输出模块处于空闲态时，APB请求输出模块对pwrite_m_dly以及psel_m_dly在第二时钟上进行采样缓存，也就是对上述两个信号缓存一个第二时钟周期，获得pwrite_s和psel_s，并输出给从设备，当psel_s为1时，表示从设备开始接收读/写请求，此时，APB请求输出模块进入建立态，并对penable_m_dly在第二时钟上采样，同样是对penable_m_dly缓存一个第二时钟周期，获得并输出penable_s，此时，APB请求输出模块进入传输态。在APB请求输出模块处于传输态的过程中，若输入的第二时钟侧的APB传输结束标识(s_transfer_end)置起时，结束对psel_m_dly及penable_m_dly的采样，将psel_s以及penable_s置0，同时APB请求输出模块进入结束态。
进一步地，APB请求输出模块，还用于在s_transfer_end撤销时，进入空闲态，对psel_m_dly、pwrite_m_dly在第二时钟上进行采样。
为了保证APB总线桥处理的正确性，s_transfer_end需满足以下条件：1、pready_m的撤销时间不晚于s_trans_end的撤销时间，即APB请求缓存模块跳转到空闲态的时间不得晚于APB请求输出模块跳转到空闲态的时间，这样就可以保证APB请求缓存模块完成一次APB传输请求传递(完成从空闲态、建立态、传输态再到空闲态的跳转)时，APB请求输出模块也只能完成一次APB传输请求的输出(完成从空闲态、建立态、传输态再到结束态的跳转)；2、pready_m的置起时间不早于s_trans_end的置起时间，这样就可以保证APB请求缓存模块跳转到空闲态之前，APB请求输出模块已跳转到结束态，即APB请求缓存模块开始下一次APB传输请求的传递时，APB请求输出模块已完成当次APB传输请求的输出。
在另一实施例中，上述APB总线桥还可以包括：第二时钟侧的APB传输结束标识生成模块，用于生成s_transfer_end，以控制APB请求输出模块的逻辑状态的跳转。
需要说明的是，在实际应用中，如图9所示，当pwrite_m置1时，表明主设备对从设备进行写请求，那么，互联矩阵在传递上述控制信号的同时还会向APB请求缓存模块传递需要写入从设备的数据信号，即第一时钟侧的地址信号(paddr_m)和第一时钟侧的写数据信号(pwdata_m)。与上述控制信号一样，APB请求缓存模块对paddr_m和pwdata_m在第一时钟上进行缓存，获得paddr_m_dly和pwdata_m_dly，并输出给APB请求输出模块；进一步地，与上述控制信号一样，APB请求输出模块对paddr_m_dly和pwdata_m_dly在第二时钟上进行采样缓存，获得paddr_s和pwdata_s，并向从设备输出，从设备接收到这些数据信号后，根据paddr_s将pwdata_s写入相应的存储单元；如图10所示，当pwrite_m置0时，表明主设备对从设备进行读请求，那么，互联矩阵在传递上述控制信号的同时，仅传递paddr_m，以告知从设备将要读取数据的存储位置。
再次，介绍APB响应缓存模块。
APB响应缓存模块与从设备连接，能够由从设备输入pready_s，同时还与APB请求输出模块连接，能够由APB请求输出模块输入penable_s。将pready_s与penable_s进行逻辑与运算后，在第二时钟上缓存两拍，这里所说的缓存两拍，就是在第二时钟上打两拍(Re-timing)，也就是在第二时钟上延时两个第二时钟周期，获得pready_s_dly，并输出。
进一步地，APB响应缓存模块还可以对pready_s_dly在第一时钟上进行采样缓存，也就是延时一个第一时钟周期，并将采样后的信号取反与pready_s_dly做逻辑与运算，得到transfer_rsp，这里所说的transfer_rsp持续有效时间为一个第一时钟周期。
在实际应用中，APB响应缓存模块还可以与第二时钟侧的APB传输结束标识生成模块连接，当pready_s与penable_s进行逻辑与运算之后，且在打拍之前，将与运算的结果输出给第二时钟侧的APB传输结束标识生成模块，由该模块生成上述s_transfer_end。
最后，介绍APB响应输出模块。
若transfer_rsp置起，APB响应输出模块则对输入的pready_s_dly在第一时钟上进行采样，即延时一个第一时钟周期，获得pready_m，然后，将pready_m输出给互联矩阵，以告知互联矩阵读/写操作已完成，同时，还将pready_m输出APB请求缓存模块，以控制APB请求缓存模块进入空闲态。
进一步地，在pready_m置起后的下一个第一时钟周期时，将pready_m置0。
需要说明的是，在实际应用中，如图9所示，当pwrite_m置1时，表明主设备对从设备进行写请求，那么，从设备在将互联矩阵传递来的需要写入的数据写入以后，仅向APB响应缓存模块输入pready_s，表明写操作已完成；而如图10所示，当pwrite_m置0时，表明主设备对从设备进行读请求，从设备除了向APB响应缓存模块输入pready_s以外，还会输入第二时钟侧的读数据信号(prdata_s)，APB响应缓存模块对prdata_s在第二时钟上缓存两拍，获得prdata_s_dly，并输出给APB响应输出模块，当transfer_rsp置起时，APB响应输出模块在第一时钟上对prdata_s_dly进行采样，获得prdata_m，输出给互联矩阵，完成读操作。
在另一实施例中，为了确保整个读/写过程的可靠性，在从设备侧还设置有用于报错的信号，即还存在第二时钟侧的错误指示信号(pslverr_s)，那么，当从设备在读/写过程中出错后，从设备向APB响应缓存模块输入pslverr_s，APB响应缓存模块在第二时钟上对该信号缓存两拍，获得pslverr_s_dly，并输出APB响应输出模块，APB响应输出模块在transfer_rsp置起时，对该信号在第一时钟上进行采样，获得第一时钟侧的错误指示信号(pslverr_m)，并输出给互联矩阵，以向主设备报错。
从上述各个实施例可以看出，以往APB总线桥的设计注重在减少APB总线系统的访问延时、降低APB总线系统的动态功耗、或异步时钟之间的跨时钟域处理等方面，而上述APB总线桥，则注重自身内部时序路径的构造以方便在APB总线信号在同步时钟之间的转换处理的物理实现。
进一步地，由于采用了输入/输出皆打拍的方式，APB总线桥内的时序路径很短，当第一时钟和第二时钟的时钟树延迟较大时，通过调节寄存器的时钟通道和数据通道延时能够很好地实现输入输出信号的同步转换，同样降低了物理实现的难度。
下面通过具体实例来对上述APB总线桥的工作过程进行说明。
例如，上述一个或者多个实施例中所述的APB总线桥具体可以如图11所示，那么，APB请求缓存模块中包括一个逻辑与门、数据选择器MUX1、MUX2、MUX3、MUX4、MUX5以及MUX6，还包括工作在第一时钟上的寄存器Reg1、Reg2以及Reg3；APB请求输出模块中包括数据选择器MUX7、MUX8、MUX9、MUX10以及MUX11，还包括工作在第二时钟上的寄存器Reg4、Reg5以及Reg6；APB响应缓存模块包括两个逻辑与门、一个逻辑非门、工作在第二时钟上的寄存器Reg7、Reg8以及Reg9，还包括工作在第一是时钟上的寄存器Reg10；APB响应输出模块中包括数据选择器MUX12、MUX13、MUX14以及MUX15，还包括工作在第一时钟上的寄存器Reg11、Reg12以及Reg13。
其中，Reg7～9各为级联在一起的2个寄存器，实现将信号延时两个时钟周期。
那么，当第一时钟与第二时钟的频率比为4：1时，结合图12，该APB总线桥执行读操作的过程如下：
首先，互联矩阵传递APB总线信号psel_m、penable_m、pwrite_m和paddr_m给APB请求缓存模块，其他模块(如时钟管理模块)传递pclk_en信号给APB请求缓存模块。APB请求缓存模块初始处于空闲态，当pclk_en以及psel_m置1时，APB请求缓存模块由空闲态进入建立态，对pwrite_m和psel_m进行缓存。pclk_en和psel_m通过逻辑与门进行逻辑与运算，运算后的信号作为MUX1和MUX2的选择信号，此时，pwrite_m经MUX1输出，再经过Reg1，缓存一个第一时钟周期，获得pwrite_m_dly，并输出给MUX7；同时，psel_m依次通过MUX2、MUX3、MUX4，再经过Reg2，缓存一个第一时钟周期，获得psel_m_dly，输出给MUX8，APB请求缓存模块在进入建立态一个pclk_m周期后进入传输态。penable_m依次通过MUX5、MUX6，再经过Reg3，缓存一个第一时钟周期，获得penable_m_dly，并输出给MUX10。
然后，当APB请求输出模块自身处于空闲态时，pwrite_m_dly由MUX7输出，经过Reg4，缓存一个第二时钟周期，获得pwrite_s输出给从设备；同时，psel_m_dly由MUX8输出，再经由MUX9和Reg5，psel_m_dly延时一个第二时钟周期，获得psel_s，输出给从设备，其中，当psel_s置1时，APB请求输出模块进入建立态；此时，penable_m_dly由MUX10输出，并依次经过MUX11和Reg6，penable_m_dly缓存一个第二时钟周期，获得penable_s，并输出给从设备。
第三步，当从设备完成读操作后，从设备置起pready_s，并经由prdata_s返回读数据，APB响应缓存模块接收pready_s和prdata_s；pready_s与上述penable_s通过一个逻辑与门进行逻辑与运算，运算后的信号分成两路，一路与运算后的信号输入第二时钟传输标识生成模块，由其生成s_transfer_end，控制MUX9、MUX11输出0，进而将psel_s、penable_s置0，如此，APB请求输出模块进入结束态，结束对从设备的读请求；而另一路与运算后的信号输入Reg7，在第二时钟上缓存两拍，即延时两个第二时钟周期，获得pready_s_dly，pready_s_dly也分成三路信号，第一路信号输入Reg10，延时一个第一时钟周期后，经过逻辑非门后，再输入另一个逻辑与门，第二路信号直接输入逻辑与门，这两路信号进行逻辑与运算后，获得transfer_rsp，第三路信号直接输入至MUX12。在上述过程中，prdata_s经过Reg9，在第二时钟上缓存两拍，即延时两个第二时钟周期后，获得prdata_s_dly，并输出至MUX15。
第四步，transfer_resp置起时，pready_s_dly由MUX12输出，依次经过MUX13、Reg11，缓存一个第一时钟周期后，分成两路，一路信号输出至MUX4、MUX6，控制MUX4、MUX6输出0，将psel_m_dly、penable_m_dly置0，此时，APB请求缓存模块进入空闲态；另一路信号输出给互联矩阵，以告知主设备从设备已完成读操作，准备接收相应的读数据。此时，prdata_s_dly由MUX15输出，经过Reg13，缓存一个第一时钟周期后，获得pdata_m，并输出给主设备。
另外，输入信号paddr_m到输出信号paddr_s的实现流程同pwrite_m到pwrites_s的实现流程完全一致，在此处以及下文不在赘述。prdata_s到prdata_m的各个比特转换过程完全一致，且相互独立，因此，上文没有按照读数据的位宽一一描述。
可选的，当从设备在进行读操作的过程中出错时，从设备输出pslverr_s至Reg8，在第二时钟上缓存两拍，延时两个第二时钟周期后，获得pslverr_s_dly，并输出给MUX14，在transfer_rsp置起时，pslverr_s_dly依次经过MUX14和Reg12，缓存一个第一时钟周期，获得pslverr_m，并输出给互联矩阵，以向主设备报错。
至此，当第一时钟与第二时钟的频率比为4：1时，APB总线桥执行读操作的过程结束。
当第一时钟与第二时钟的频率比为4：1时，结合图13，该APB总线桥执行写操作的过程如下：
首先，互联矩阵传递APB总线信号psel_m、penable_m、pwrite_m、paddr_m和pwdata_m给APB请求缓存模块，其他模块(如时钟管理模块)传递pclk_en信号给APB请求缓存模块。APB请求缓存模块初始处于空闲态，当pclk_en以及psel_m置1时，APB请求缓存模块由空闲态进入建立态，对pwrite_m和psel_m进行缓存。pclk_en和psel_m通过逻辑与门进行逻辑与运算，运算后的信号作为MUX1和MUX2的选择信号，此时，pwrite_m经MUX1输出，再经过Reg1缓存一个第一时钟周期，获得pwrite_m_dly，并输出给MUX7；psel_m经MUX2、MUX3、MUX4输出，再经过Reg2，缓存一个第一时钟周期，获得psel_m_dly，输出给MUX8。APB请求缓存模块在进入建立态一个pclk_m周期后进入传输态，penable_m依次经过MUX5、MUX6，再经过Reg3缓存一个第一时钟周期，获得penable_m_dly，并输出给MUX10。
然后，当APB请求输出模块自身处于空闲态时，pwrite_m_dly由MUX7输出，再经过Reg4缓存一个第二时钟周期，获得pwrite_s，输出给从设备；同时，psel_m_dly经由MUX8、MUX9输出，再经由Reg5缓存一个第二时钟周期，获得psel_s，输出给从设备，其中，当psel_s置1时，APB请求输出模块进入建立态；此时，penable_m_dly经由MUX10、MUX11输出，再经过Reg6缓存一个第二时钟周期，获得penable_s，并输出给从设备，如此，从设备就能够进行写操作了。
第三步，当从设备完成写操作后，从设备置起pready_s，APB响应缓存模块接收pready_s；pready_s与上述penable_s通过一个逻辑与门进行逻辑与运算，运算后的信号分成两路，一路与运算后的信号输入第二时钟传输标识生成模块，由其生成s_transfer_end，控制MUX9、MUX11输出0，进而将psel_s、penable_s置0，如此，APB请求输出模块进入结束态；而另一路与运算后的信号经由寄存器组Reg7，在第二时钟上缓存两拍，获得pready_s_dly，pready_s_dly也分成三路信号，第一路信号输入Reg10，延时一个第一时钟周期后，经过逻辑非门后，再输入另一个逻辑与门，第二路信号直接输入逻辑与门，这两路信号进行逻辑与运算后，获得transfer_rsp，第三路信号直接输入至MUX12。
第四步，transfer_rsp置起后，pready_s_dly由MUX12输出，依次经过MUX13、Reg11，缓存一个第一时钟周期后，分成两路，一路信号输出至MUX4、MUX6，控制MUX4、MUX6输出0，即将psel_m_dly、penable_m_dly置0，此时，APB请求缓存模块进入空闲态；另一路信号输出给互联矩阵，以告知主设备从设备已完成写操作。
可选的，当从设备在进行写操作的过程中出错时，从设备输出pslverr_s至Reg8，在第二时钟上缓存两拍，延时两个第二时钟周期后，获得pslverr_s_dly，并输出MUX14，在transfer_rsp置起时，pslverr_s_dly依次经过MUX14和Reg12，缓存一个第一时钟周期，获得pslverr_m，并输出给互联矩阵，以向主设备报错。
另外，从pwdata_m到pwdata_s的转换过程同从pwrite_m到pwrite_s的转换过程完全一致，此处不再赘述。
至此，当第一时钟与第二时钟的频率比为4：1时，APB总线桥执行写操作的过程结束。
在实际应用中，第一时钟与第二时钟还可以是同频时钟，即频率比为1：1，此时，APB总线桥的读/写时序参见图14及图15所示，在此就不再一一赘述了。
由上述可知，由于本发明实施例所提供的APB总线桥中创新性地引入了pclk_en信号，使得从APB请求缓存模块到APB请求输出模块的reg2reg(寄存器到寄存器)路径，可以设为多周期路径，周期数为快慢时钟频率之间的倍数关系。
特别地，在芯片物理实现时，若互联矩阵与从设备摆放位置比较近时，APB请求缓存模块到APB请求输出模块的reg2reg路径的数据端延迟较小，此时便没有必要设置多周期路径，此时可将APB总线桥的输入信号pclk_en接常值1，进而，APB请求缓存模块到APB请求输出模块之间的reg2reg路径的路径长度为一个第一时钟周期。当pclk_m，pclk_s的时钟树时延(Clock Tree Latency)差异相对比较大时，调节APB请求缓存模块到APB请求输出模块之间存在时序路径的2个寄存器的时钟端和数据端的延迟，即可方便实现信号同步转换。
另外，由于从APB从设备输入的信号，在APB响应缓存模块内均打了2拍，当pclk_m，pclk_s的时钟树时延差异较大时，由于这2拍寄存器之间的数据端延迟较小，将第2拍寄存器的时钟端与第一时钟侧的寄存器的时钟端做好blance(平衡)，调节这2拍寄存器之间的数据通道延迟也可方便实现响应信号的同步处理。
进一步地，本发明实施例中的APB总线桥不改变APB总线桥的功能，不影响其协议的有效性和一致性，总线接口时序完全符合APB总线协议标准，通过输入/输出皆打拍将多周期路径约束在APB总线桥内，这样，方便后端设计实现。
进一步地，本发明实施例中的APB总线桥即支持APB总线在满足整数倍频关系的快慢时钟之间的信号转换，也支持同频时钟之间或者相同时钟上的信号转换。
进一步地，在芯片设计过程中，芯片总线使用的快慢时钟频率比变化时，芯片互联矩阵(包括本发明实施例中所述的APB总线桥)的设计不需要改变，可自然适应这种变化。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种外围总线APB总线桥，其特征在于，所述APB总线桥设置在互联矩阵与从设备之间，主设备能够通过所述互联矩阵上的工作在第一时钟的APB接口经由所述APB总线桥对工作在第二时钟上的所述从设备进行读/写操作，所述第一时钟与所述第二时钟为同步时钟，且频率比为N，N为正整数；
所述APB总线桥包括：APB请求缓存模块、APB请求输出模块、APB响应缓存模块及APB响应输出模块；其中，
所述APB请求缓存模块，用于基于时钟使能信号，分别对输入的第一时钟侧的APB读/写请求信号、第一时钟侧的片选信号及第一时钟侧的使能信号在第一时钟上进行缓存，输出缓存后的第一时钟侧的APB读/写请求信号、缓存后的第一时钟侧的片选信号及缓存后的第一时钟侧的使能信号，其中，所述第一时钟侧的APB读/写请求信号、所述第一时钟侧的片选信号及所述第一时钟侧的使能信号是由所述互联矩阵传递过来的，所述时钟使能信号的置起间隔为N个第一时钟周期，且有效时间为一个第一时钟周期，用于控制所述APB请求缓存模块与所述APB请求输出模块之间的寄存器到寄存器的时序路径长度保持为一个第二时钟周期；
所述APB请求输出模块，用于分别对输入的所述缓存后的第一时钟侧的APB读/写请求信号、所述缓存后的第一时钟侧的片选信号及所述缓存后的第一时钟侧的使能信号在第二时钟上进行缓存，输出第二时钟侧的APB读/写请求信号、第二时钟侧的片选信号及第二时钟侧的使能信号，其中，所述第二时钟侧的APB读/写请求信号用于指示所述从设备进行读/写操作；
所述APB响应缓存模块，用于对输入的第二时钟侧的准备指示信号在所述第二时钟上进行缓存，输出缓存后的第二时钟侧的准备指示信号；
所述APB响应输出模块，用于对输入的所述缓存后的第二时钟侧的准备指示信号在所述第一时钟上进行缓存，输出第一时钟侧的准备指示信号，其中，所述第一时钟侧的准备指示信号用于指示所述主设备完成对所述从设备的读/写操作。
2.根据权利要求1所述的APB总线桥，其特征在于，所述APB请求缓存模块具有空闲态，建立态和传输态；
所述APB请求缓存模块，具体用于在自身处于所述空闲态，且所述时钟使能信号及所述第一时钟侧的片选信号均置1时，由所述空闲态进入所述建立态，对所述第一时钟侧的片选信号及所述第一时钟侧的读/写请求信号进行缓存，输出所述缓存后的第一时钟侧的片选信号及所述缓存后的第一时钟侧的APB读/写请求信号；在一个第一时钟周期后，进入所述传输态，对所述第一时钟侧的使能信号进行缓存，输出所述缓存后的第一时钟侧的使能信号，直至所述APB响应输出模块输出的所述第一时钟侧的准备指示信号置起，将所述缓存后的第一时钟侧的片选信号及所述缓存后的第一时钟侧的使能信号置0，由所述传输态进入所述空闲态。
3.根据权利要求1所述的APB总线桥，其特征在于，所述APB请求输出模块具有空闲态、建立态、传输态及结束态；
所述APB请求输出模块，具体用于在自身处于所述空闲态时，对所述缓存后的第一时钟侧的APB读/写请求信号及所述缓存后的第一时钟侧的片选信号在所述第二时钟上进行采样缓存，获得所述第二时钟侧的片选信号及所述第二时钟侧的APB读/写请求信号，并将所述第二时钟侧的片选信号及第二时钟侧的APB读/写请求信号输出给所述从设备；当所述第二时钟侧的片选信号置1时，进入所述建立态，对所述缓存后的第一时钟侧的使能信号在所述第二时钟上采样缓存，获得所述第二时钟侧的使能信号，并进入所述传输态；当第二时钟侧的APB传输结束标识置起时，将所述第二时钟侧的片选信号及所述第二时钟侧的使能信号置0，进入所述结束态。
4.根据权利要求3所述的APB总线桥，其特征在于，所述APB请求输出模块，还用于在所述第二时钟侧的APB传输结束标识撤销时，进入所述空闲态，对所述缓存后的第一时钟侧的APB读/写请求信号、所述缓存后的第一时钟侧的片选信号在所述第二时钟上进行采样缓存。
5.根据权利要求3或4所述的APB总线桥，其特征在于，所述APB总线桥还包括：第二时钟侧的APB传输结束标识生成模块，用于生成所述第二时钟侧的APB传输结束标识，以控制所述APB请求输出模块的逻辑状态的跳转。
6.根据权利要求1所述的APB总线桥，其特征在于，所述APB响应缓存模块，具体用于将所述从设备输入的将所述第二时钟侧的准备指示信号与所述第二时钟侧的使能信号进行逻辑运算后在所述第二时钟上缓存两拍，获得并输出所述缓存后的第二时钟侧的准备指示信号。
7.根据权利要求6所述的APB总线桥，其特征在于，所述APB响应缓存模块，还用于对所述缓存后的第二时钟侧的准备指示信号在所述第一时钟上进行采样，并将采样后的信号取反与所述缓存后的第二时钟侧的准备指示信号做逻辑与运算，得到第一时钟上的APB传输响应标识，其中，所述第一时钟上的APB传输响应标识持续有效时间为一个第一时钟周期。
8.根据权利要求1所述的APB总线桥，其特征在于，所述APB响应输出模块，具体用于当第一时钟上的APB传输响应标识置起时，对输入的所述缓存后的第二时钟侧的准备指示信号在所述第一时钟上进行采样，获得并输出所述第一时钟侧的准备指示信号。
9.根据权利要求8所述的APB总线桥，其特征在于，所述APB响应输出模块，还用于在所述第一时钟侧的准备指示信号置起后的下一个第一时钟周期时，将所述第一时钟侧的准备指示信号置0。
10.根据权利要求1所述的APB总线桥，其特征在于，所述APB响应缓存模块，还用于对输入的第二时钟侧的错误指示信号在所述第二时钟上缓存两拍，获得并输出缓存后的第二时钟侧的错误指示信号；
所述APB响应输出模块，还用于当第一时钟上的APB传输响应标识置起时，对所述缓存后的第二时钟侧的错误指示信号在所述第一时钟上采样，获得并输出第一时钟侧的错误指示信号。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510304786.0A CN106294239B (zh) | 2015-06-04 | 2015-06-04 | 一种外围总线apb总线桥 |
| PCT/CN2015/088294 WO2016192217A1 (zh) | 2015-06-04 | 2015-08-27 | 一种apb总线桥 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510304786.0A CN106294239B (zh) | 2015-06-04 | 2015-06-04 | 一种外围总线apb总线桥 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106294239A CN106294239A (zh) | 2017-01-04 |
| CN106294239B true CN106294239B (zh) | 2019-05-31 |
Family
ID=57439986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510304786.0A Active CN106294239B (zh) | 2015-06-04 | 2015-06-04 | 一种外围总线apb总线桥 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN106294239B (zh) |
| WO (1) | WO2016192217A1 (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108667628B (zh) * | 2017-03-31 | 2020-11-17 | 深圳市中兴微电子技术有限公司 | 一种接口转换装置和接口转换方法 |
| CN109634900B (zh) * | 2018-11-13 | 2020-12-08 | 北京时代民芯科技有限公司 | 一种基于axi协议的多层次低延迟互连结构 |
| US10742216B1 (en) * | 2019-05-23 | 2020-08-11 | Microsoft Technology Licensing, Llc | Clock domain crossing for an interface between logic circuits |
| CN110569211B (zh) * | 2019-09-02 | 2022-09-13 | 飞腾信息技术有限公司 | 片上系统内部通讯方法 |
| CN111143264B (zh) * | 2019-12-30 | 2021-08-03 | 山东方寸微电子科技有限公司 | 实现同步模式的apb桥、实现异步模式的apb桥及其控制方法 |
| CN111241026B (zh) * | 2020-01-02 | 2024-01-02 | 航天信息股份有限公司 | 一种多个时钟的自适应系统 |
| CN112527717B (zh) * | 2020-12-18 | 2024-06-11 | 中科芯集成电路有限公司 | 一种区分主机写入操作的AHB-to-APB转换桥 |
| CN114265872B (zh) * | 2022-02-24 | 2022-05-24 | 苏州浪潮智能科技有限公司 | 一种用于总线的互联装置 |
| CN116974963B (zh) * | 2023-09-25 | 2023-12-15 | 上海云豹创芯智能科技有限公司 | 一种访问存储器的装置及其方法、芯片、存储介质 |
| CN117435534B (zh) * | 2023-11-01 | 2024-06-18 | 上海合芯数字科技有限公司 | 基于外围总线的数据传输电路、方法及处理器 |
| CN118363904A (zh) * | 2024-06-18 | 2024-07-19 | 无锡芯光互连技术研究院有限公司 | TileLink总线到APB总线的转换方法和芯片 |
| CN118468795B (zh) * | 2024-07-09 | 2024-10-18 | 井芯微电子技术(天津)有限公司 | 一种环形片内总线系统及集成芯片 |
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| CN103198043A (zh) * | 2013-01-24 | 2013-07-10 | 杭州中科微电子有限公司 | 一种改进的AHB to APB总线桥及其控制方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267890A (ja) * | 2000-03-22 | 2001-09-28 | Hitachi Ltd | クロック発生装置、バスインタフェース制御装置及び情報処理装置 |
| KR20040004875A (ko) * | 2002-07-05 | 2004-01-16 | 주식회사 하이닉스반도체 | Ａｍｂａ ａｐｂ 브리지에 있어서 레지스터 접근 방법 |
| CN101504559B (zh) * | 2009-03-23 | 2012-07-04 | 无锡中星微电子有限公司 | 一种apb总线及其实现方法 |
| CN101901202B (zh) * | 2010-07-29 | 2012-08-15 | 东莞市泰斗微电子科技有限公司 | 一种ahb总线设备跨时钟域访问apb总线设备的电路 |
-
2015
- 2015-06-04 CN CN201510304786.0A patent/CN106294239B/zh active Active
- 2015-08-27 WO PCT/CN2015/088294 patent/WO2016192217A1/zh active Application Filing
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101377691A (zh) * | 2008-09-05 | 2009-03-04 | 北京中星微电子有限公司 | 一种apb总线跨时钟域访问的电路及方法 |
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| CN103198043A (zh) * | 2013-01-24 | 2013-07-10 | 杭州中科微电子有限公司 | 一种改进的AHB to APB总线桥及其控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106294239A (zh) | 2017-01-04 |
| WO2016192217A1 (zh) | 2016-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |