CN114489476B - 一种基于fpga的闪存数据采集装置和采集方法 - Google Patents
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Abstract
本发明实施例提供了一种基于FPGA的闪存数据采集装置，通过设置组合逻辑采样模块的不同闪存工作模式进行数据的处理，改变了闪存数据采集装置的传统结构，减少了组合逻辑采样模块和异步FIFO存储器的使用，将有复杂关系的闪存与主控制器间的数据信号集中在一个模块上进行处理，简化了数据处理流程，减少了FPGA内部资源占用，并提升了数据采集效率。
Description
技术领域
本发明实施例涉及闪存数据采集领域，尤其涉及一种基于FPGA的闪存数据采集装置和采集方法。
背景技术
现今，几乎所有的电子产品中都有存储器件的身影，其中闪存Flash因其容量大，成本低，寿命长的特性而广受青睐。
对于闪存数据的测试，目前许多厂商一般使用传统的采集结构，其将多个FIFO存储器和组合逻辑模块联合对不同时钟域和不同条件下的数据进行采集，再经过一定的处理才能输出，但这种方法非常占用FPGA（Field Programmable Gate Array）芯片的内部寄存器资源，大大降低了闪存数据采集的效率。
发明内容
针对上述问题，本发明实施例提供一种基于FPGA的闪存数据采集器，以达到提高闪存数据采集效率的技术效果。
第一方面，本发明实施例提供了一种基于FPGA的闪存数据采集装置，包括：
组合逻辑采样模块，组合逻辑采样模块连接输入端口；
输入端口包括工作时钟信号输入端口、使能信号输入端口和数据总线信号输入端口；
闪存，闪存连接主控制器，闪存与主控制器间通过第一连线传输使能信号，通过第二连线传输数据总线信号，使能信号输入端口和数据总线信号输入端口分别连接第一连线和第二连线；
FPGA传输工作时钟信号至工作时钟信号输入端口；
组合逻辑采样模块根据工作时钟信号、使能信号和数据总线信号判断闪存工作模式；
异步FIFO存储器连接组合逻辑采样模块，根据闪存工作模式进行数据的处理，并将处理好的数据传输至输出管脚。
进一步地，组合逻辑采样模块包括flash数据采集器。
具体地，组合逻辑采样模块通过输入端口对工作时钟信号、使能信号和数据总线信号进行采样，以进行工作时钟信号和使能信号的筛选。
进一步地，使能信号包括ale使能信号和cle使能信号；
当ale使能信号有效，则组合逻辑采样模块的闪存工作模式为采样地址信号；
当cle使能信号有效，则组合逻辑采样模块的闪存工作模式为采样命令信号。
进一步地，时钟信号包括单端时钟信号和差分时钟信号；
当输入的时钟信号为单端时钟信号，则组合逻辑采样模块的闪存工作模式为单沿采样模式；
当输入的时钟信号为差分时钟信号，则组合逻辑采样模块的闪存工作模式为双沿采样模式。
第二方面，本发明实施例还提供了一种基于FPGA的闪存数据采集方法，包括：
闪存与主控制器间通过第一连线传输使能信号，通过第二连线传输数据总线信号；
FPGA传输工作时钟信号；
组合逻辑采样模块根据工作时钟信号、使能信号和数据总线信号判断闪存工作模式；
异步FIFO存储器连接组合逻辑采样模块，根据闪存工作模式进行数据的处理，并将处理好的数据传输至输出管脚。
进一步地，组合逻辑采样模块连接输入端口；
输入端口包括工作时钟信号输入端口、使能信号输入端口和数据总线信号输入端口；
闪存与主控制器间通过第一连线传输使能信号，通过第二连线传输数据总线信号，使能信号输入端口和数据总线信号输入端口分别连接第一连线和第二连线；
FPGA传输工作时钟信号至工作时钟信号输入端口。
具体地，组合逻辑采样模块通过输入端口对工作时钟信号、使能信号和数据总线信号进行采样，以进行工作时钟信号和使能信号的筛选。
进一步地，使能信号包括ale使能信号和cle使能信号；
当ale使能信号有效，则组合逻辑采样模块的闪存工作模式为采样地址信号；
当cle使能信号有效，则组合逻辑采样模块的闪存工作模式为采样命令信号。
进一步地，时钟信号包括单端时钟信号和差分时钟信号；
当输入的时钟信号为单端时钟信号，则组合逻辑采样模块的闪存工作模式为单沿采样模式；
当输入的时钟信号为差分时钟信号，则组合逻辑采样模块的闪存工作模式为双沿采样模式。
本发明实施例通过上述方案，设置组合逻辑采样模块的不同闪存工作模式进行数据的处理，改变了闪存数据采集装置的传统结构，减少了组合逻辑采样模块和异步FIFO存储器的使用，将有复杂关系的闪存与主控制器间的数据信号集中在一个模块上进行处理，简化了数据处理流程，减少了FPGA内部资源占用，并提升了数据采集效率。
附图说明
图1是本发明一个实施例提供的基于FPGA的闪存数据采集装置的结构示意图；
图2是本发明一个实施例提供的基于FPGA的闪存数据采集方法的流程示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
在更加详细地讨论示例性实施例之前应当提到的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各步骤描述成顺序的处理，但是其中的许多步骤可以被并行地、并发地或者同时实施。此外，各步骤的顺序可以被重新安排。当其操作完成时处理可以被终止，但是还可以具有未包括在附图中的附加步骤。处理可以对应于方法、函数、规程、子例程、子程序等等。
此外，术语“第一”、“第二”等可在本文中用于描述各种方向、动作、步骤或元件等，但这些方向、动作、步骤或元件不受这些术语限制。这些术语仅用于将第一个方向、动作、步骤或元件与另一个方向、动作、步骤或元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一连线为第二连线，且类似地，可将第二连线称为第一连线。第一连线和第二连线两者都是连线，但其不是同一连线。术语“第一”、“第二”等而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
图1是本发明一个实施例提供的一种基于FPGA的闪存数据采集装置的结构示意图，如图1所示，本发明一个实施例所提供的固态硬盘老化测试装置包括：组合逻辑采样模块10、输入端口20、闪存30、主控制器40和异步FIFO存储器50。
在本发明实施例中，所述组合逻辑采样模块10、输入端口20、闪存30、主控制器40和异步FIFO存储器50均在FPGA（Field Programmable Gate Array）内部或依靠FPGA工作。
其中，所述组合逻辑采样模块10连接输入端口20；所述输入端口20包括工作时钟信号输入端口21、使能信号输入端口22和数据总线信号输入端口23；所述闪存30连接主控制器40，所述闪存30与所述主控制器40间通过第一连线31传输使能信号，通过第二连线32传输数据总线信号，所述使能信号输入端口22和所述数据总线信号输入端口23分别连接所述第一连线31和第二连线32；FPGA传输工作时钟信号至所述工作时钟信号输入端口21；所述组合逻辑采样模块10根据所述工作时钟信号、使能信号和数据总线信号判断闪存工作模式；异步FIFO存储器50连接所述组合逻辑采样模块10，根据所述闪存工作模式进行数据的处理，并将处理好的数据传输至输出管脚。
目前，对于闪存数据的测试，一般使用传统的采集结构，将多个FIFO存储器和组合逻辑模块联合对不同时钟域和不同条件下的数据进行采集，再经过一定的处理才能输出，但这种方法非常占用FPGA内部寄存器资源，降低了数据采集的效率。本发明实施例的装置仅使用一个组合逻辑采样模块和一个异步FIFO存储器，通过根据所述工作时钟信号、使能信号和数据总线信号判断不同的闪存工作模式，即可在FPGA上实现闪存在多个时钟域和条件下的数据采样。
其中，本发明实施例中的组合逻辑采样模块10包括flash数据采集器。所述组合逻辑采样模块10通过所述输入端口20对所述工作时钟信号、使能信号和数据总线信号进行采样，以进行所述工作时钟信号和使能信号的筛选。
作为一种优选的实施方式，所述使能信号包括ale（address）使能信号和cle（command）使能信号；当所述ale（address）使能信号有效，则所述组合逻辑采样模块10的闪存工作模式为采样地址信号；当所述cle（command）使能信号有效，则所述组合逻辑采样模块10的闪存工作模式为采样命令信号。进一步地，所述时钟信号包括单端时钟(dqs_c)信号和差分时钟(dqs_c&dqs_t)信号；当输入的时钟信号为所述单端时钟(dqs_c)信号，则所述组合逻辑采样模块10的闪存工作模式为单沿采样(SDR)模式；当输入的时钟信号为所述差分时钟(dqs_c&dqs_t)信号，则所述组合逻辑采样模块10的闪存工作模式为双沿采样(DDR)模式。从而，实现了根据输入的使能信号和工作时钟信号判断闪存工作模式，并进行相应的功能变化，所有的使能信号和工作时钟信号均通过所述组合逻辑采样模块10筛选，再输入异步FIFO存储器50。所述异步FIFO存储器50则根据写时钟信号对数据进行采样收集，再根据读时钟信号对数据进行读取，从而实现跨时钟域的数据传输，最终将处理好的数据送至输出管脚，进行后续操作。其中，写时钟信号是闪存30和控制器40间的工作时钟，是独立于FPGA工作时钟的。异步FIFO存储器50依靠所述写时钟信号将闪存和控制器间通信的数据信号采样收集。读时钟信号就是FPGA的工作时钟，由FPGA发出，在FPGA需要读取异步FIFO存储器50的数据时，会向异步FIFO存储器50发出读取的命令，此时前面写入的数据就被异步FIFO存储器50输出出来。因此，实现了闪存30与所述主控制器40间的信号在所述组合逻辑采样模块10与所述异步FIFO存储器50上的集中处理。
在本发明实施例中，采用异步FIFO存储器的好处是：闪存30与所述主控制器40的时钟频率与组合逻辑采样模块10的工作频率不同，若通过普通的FIFO存储器进行传输会导致数据亚稳态（非0也非1）或者丢失；异步FIFO存储器可将收集到的闪存30与所述主控制器40间的信号存储起来，进而使FPGA从所述异步FIFO存储器中读取数据以观察闪存30与所述主控制器40的工作状态。
本发明实施例通过上述方案，设置组合逻辑采样模块的不同闪存工作模式进行数据的处理，改变了闪存数据采集装置的传统结构，减少了组合逻辑采样模块和异步FIFO存储器的使用，将有复杂关系的闪存与主控制器间的数据信号集中在一个模块上进行处理，简化了数据处理流程，减少了FPGA内部资源占用，并提升了数据采集效率。
进一步地，图2是本发明一个实施例提供的基于FPGA的闪存数据采集方法的流程示意图，如图2所示，本发明实施例提供的基于FPGA的闪存数据采集方法，包括：
S10、闪存与主控制器间通过第一连线传输使能信号，通过第二连线传输数据总线信号；
S20、FPGA传输工作时钟信号；
S30、组合逻辑采样模块根据所述工作时钟信号、使能信号和数据总线信号判断闪存工作模式；
S40、异步FIFO存储器连接所述组合逻辑采样模块，根据所述闪存工作模式进行数据的处理，并将处理好的数据传输至输出管脚。
其中，所述组合逻辑采样模块连接输入端口；所述输入端口包括工作时钟信号输入端口、使能信号输入端口和数据总线信号输入端口；所述闪存与所述主控制器间通过第一连线传输使能信号，通过第二连线传输数据总线信号，所述使能信号输入端口和所述数据总线信号输入端口分别连接所述第一连线和第二连线；FPGA传输工作时钟信号至所述工作时钟信号输入端口。
进一步地，所述组合逻辑采样模块根据所述工作时钟信号、使能信号和数据总线信号判断闪存工作模式的步骤S30，包括：所述组合逻辑采样模块通过所述输入端口对所述工作时钟信号、使能信号和数据总线信号进行采样，以进行所述工作时钟信号和使能信号的筛选。
进一步地，所述组合逻辑采样模块根据所述工作时钟信号、使能信号和数据总线信号判断闪存工作模式的步骤S30，还包括：
所述使能信号包括ale（address）使能信号和cle（command）使能信号；当所述ale（address）使能信号有效，则所述组合逻辑采样模块的闪存工作模式为采样地址信号；当所述cle（command）使能信号有效，则所述组合逻辑采样模块的闪存工作模式为采样命令信号。
进一步地，所述组合逻辑采样模块根据所述工作时钟信号、使能信号和数据总线信号判断闪存工作模式的步骤S30，还包括：
所述时钟信号包括单端时钟(dqs_c)信号和差分时钟(dqs_c&dqs_t)信号；当输入的时钟信号为所述单端时钟(dqs_c)信号，则所述组合逻辑采样模块的闪存工作模式为单沿采样(SDR)模式；当输入的时钟信号为所述差分时钟(dqs_c&dqs_t)信号，则所述组合逻辑采样模块的闪存工作模式为双沿采样(DDR)模式。从而，实现了根据输入的使能信号和工作时钟信号判断闪存工作模式，并进行相应的功能变化，所有的使能信号和工作时钟信号均通过所述组合逻辑采样模块筛选，再输入异步FIFO存储器，所述FIFO存储器则根据写时钟信号对数据进行采样收集，再根据读时钟信号对存储器的内容进行读取，实现跨时钟域的传输，最终将处理好的数据送至输出管脚，进行后续操作。
本发明实施例通过上述方案，设置组合逻辑采样模块的不同闪存工作模式进行数据的处理，改变了闪存数据采集装置的传统结构，减少了组合逻辑采样模块和异步FIFO存储器的使用，将有复杂关系的闪存与主控制器间的数据信号集中在一个模块上进行处理，简化了数据处理流程，减少了FPGA内部资源占用，并提升了数据采集效率。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (7)
1.一种基于FPGA的闪存数据采集装置，其特征在于，包括：
组合逻辑采样模块，所述组合逻辑采样模块连接输入端口；
所述输入端口包括工作时钟信号输入端口、使能信号输入端口和数据总线信号输入端口；
闪存，所述闪存连接主控制器，所述闪存与所述主控制器间通过第一连线传输使能信号，通过第二连线传输数据总线信号，所述使能信号输入端口和所述数据总线信号输入端口分别连接所述第一连线和第二连线；
FPGA传输工作时钟信号至所述工作时钟信号输入端口；
所述组合逻辑采样模块根据所述工作时钟信号、使能信号和数据总线信号判断闪存工作模式，所述组合逻辑采样模块数量为一个；
异步FIFO存储器连接所述组合逻辑采样模块，根据所述闪存工作模式进行数据的处理，并将处理好的数据传输至输出管脚，所述异步FIFO存储器数量为一个；
所述异步FIFO存储器根据写时钟信号对数据进行采样收集，再根据读时钟信号对数据进行读取，写时钟信号是闪存和控制器间的工作时钟，是独立于FPGA工作时钟的，读时钟信号则是FPGA的工作时钟；
所述组合逻辑采样模块通过所述输入端口对所述工作时钟信号、使能信号和数据总线信号进行采样，以进行所述工作时钟信号和使能信号的筛选。
2.如权利要求1所述的基于FPGA的闪存数据采集装置，其特征在于，所述组合逻辑采样模块包括flash数据采集器。
3.如权利要求1所述的基于FPGA的闪存数据采集装置，其特征在于，所述使能信号包括ale使能信号和cle使能信号；
当所述ale使能信号有效，则所述组合逻辑采样模块的闪存工作模式为采样地址信号；
当所述cle使能信号有效，则所述组合逻辑采样模块的闪存工作模式为采样命令信号。
4.如权利要求1所述的基于FPGA的闪存数据采集装置，其特征在于，所述时钟信号包括单端时钟信号和差分时钟信号；
当输入的时钟信号为所述单端时钟信号，则所述组合逻辑采样模块的闪存工作模式为单沿采样模式；
当输入的时钟信号为所述差分时钟信号，则所述组合逻辑采样模块的闪存工作模式为双沿采样模式。
5.一种基于FPGA的闪存数据采集方法，其特征在于，包括：
闪存与主控制器间通过第一连线传输使能信号，通过第二连线传输数据总线信号；
FPGA传输工作时钟信号；
组合逻辑采样模块根据所述工作时钟信号、使能信号和数据总线信号判断闪存工作模式，所述组合逻辑采样模块数量为一个；
异步FIFO存储器连接所述组合逻辑采样模块，根据所述闪存工作模式进行数据的处理，并将处理好的数据传输至输出管脚，所述异步FIFO存储器数量为一个；
所述异步FIFO存储器根据写时钟信号对数据进行采样收集，再根据读时钟信号对数据进行读取，写时钟信号是闪存和控制器间的工作时钟，是独立于FPGA工作时钟的，读时钟信号则是FPGA的工作时钟；
所述组合逻辑采样模块连接输入端口；
所述输入端口包括工作时钟信号输入端口、使能信号输入端口和数据总线信号输入端口；
所述闪存与所述主控制器间通过第一连线传输使能信号，通过第二连线传输数据总线信号，所述使能信号输入端口和所述数据总线信号输入端口分别连接所述第一连线和第二连线；
FPGA传输工作时钟信号至所述工作时钟信号输入端口；
所述组合逻辑采样模块根据所述工作时钟信号、使能信号和数据总线信号判断闪存工作模式，包括：
所述组合逻辑采样模块通过所述输入端口对所述工作时钟信号、使能信号和数据总线信号进行采样，以进行所述工作时钟信号和使能信号的筛选。
6.如权利要求5所述的基于FPGA的闪存数据采集方法，其特征在于，所述组合逻辑采样模块根据所述工作时钟信号、使能信号和数据总线信号判断闪存工作模式，还包括：
所述使能信号包括ale使能信号和cle使能信号；
当所述ale使能信号有效，则所述组合逻辑采样模块的闪存工作模式为采样地址信号；
当所述cle使能信号有效，则所述组合逻辑采样模块的闪存工作模式为采样命令信号。
7.如权利要求5所述的基于FPGA的闪存数据采集方法，其特征在于，
所述组合逻辑采样模块根据所述工作时钟信号、使能信号和数据总线信号判断闪存工作模式，还包括：
所述时钟信号包括单端时钟信号和差分时钟信号；
当输入的时钟信号为所述单端时钟信号，则所述组合逻辑采样模块的闪存工作模式为单沿采样模式；
当输入的时钟信号为所述差分时钟信号，则所述组合逻辑采样模块的闪存工作模式为双沿采样模式。
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