CN207677750U - 一种同步码检测系统 - Google Patents

Abstract

本实用新型实施例公开了一种同步码检测系统，所述系统包括：解复用器、比较器和检测电路；其中，解复用器，用于将时钟数据恢复电路输出的第一组串行数据和第二组串行数据分别转换为第一并行数据和第二并行数据；比较器，与所述解复用器连接，用于判断第一并行数据携带的同步码与第一组校准同步码是否相同且第二并行数据中携带的同步码与第二组校准同步码是否相同；检测电路，与比较器连接，用于根据比较器的判断结果检测第一组串行数据和所述第二组串行数据的传输类型。本实用新型实施例解决了无法识别时钟数据恢复电路输出的第一组串行数据和第二组串行数据传输类型的问题，实现对两组串行数据传输类型的正确识别从而正确恢复原始数据的效果。

Description

一种同步码检测系统

技术领域

本实用新型实施例涉及通信技术领域，尤其涉及一种同步码检测系统。

背景技术

目前的高速串行通信系统中经常采用8b/10b编码方式，目的是为了平衡数据位流中0和1的个数，达到平衡直流的作用。在8b/10b通讯系统中，定义了一些K控制字作为同步识别的标志，8bit数据经过8b/10b编码后拓展为10bit数据，发射端物理层将该10bit数据由低位至高位逐位输出组成高速串行数据流。接收端物理层再通过时钟数据恢复电路CDR将该高速串行数据流恢复成半传输速率时钟CLK及Bit0和Bit1串行数据，CLK及Bit0和Bit1串行数据还原成10bit宽并行信号，最后10bit的宽并行信号经过8b/10b解码后，还原回8bit数据和K控制字，K控制位表示输入数据的类型是数据或者控制字。

虽然现有技术中对高速串行数据进行数据恢复，也通过K控制字作为标识进行数据的切分，但是在CDR恢复时钟和数据时，Bit0和Bit1串行数据可能存在两种随机的传输情况：一种情况是Bit0和Bit1组串行数据同时输出，另一种情况是Bit1串行数据领先Bit0串行数据一个时钟输出。由于Bit0和Bit1串行数据是随机输出，因此无法确定Bit0和Bit1这两组串行数据的传输情况，也就无法在高速串行接收端将一连串的信号进行正确的分割，从而无法还原出原始数据。

实用新型内容

本实用新型实施例提供了一种同步码检测系统，以实现在高速串行接收端将一连串的信号进行正确分割，从而正确的恢复原始数据。

本实用新型实施例提供了一种同步码检测系统，所述系统包括：解复用器、比较器和检测电路；其中，

所述解复用器，用于将时钟数据恢复电路输出的第一组串行数据和第二组串行数据分别转换为第一并行数据和第二并行数据；

所述比较器，与所述解复用器连接，用于判断所述第一并行数据携带的同步码与第一组校准同步码是否相同且所述第二并行数据中携带的同步码与第二组校准同步码是否相同；

所述检测电路，与所述比较器连接，用于根据所述比较器的判断结果检测所述第一组串行数据和所述第二组串行数据的传输类型；其中，所述第一组串行数据和所述第二组串行数据的传输类型包括：所述第一组串行和所述第二组串行数据同时输出或者所述第一组串行数据和所述第二组串行数据非同时输出。

进一步的，所述系统还包括：

时钟分频电路，用于对时钟数据恢复电路输出的时钟进行五分频处理，生成对应的五分频时钟。

进一步的，所述解复用器还包括：

第三D触发器，用于对所述第一备用并行数据进行五分频时钟采样生成第三并行数据，其中，所述第三并行数据为六位宽的并行数据；

第四D触发器，用于对所述第二备用并行数据进行五分频时钟采样生成第四并行数据，其中，所述第四并行数据为六位宽的并行数据。

进一步的，所述系统还包括：

同步复位电路，用于所述检测电路检测到所述第一组串行数据和所述第二组串行数据的传输类型为所述第一组串行和所述第二组串行数据同时输出或者所述第一组串行数据和所述第二组串行数据非同时输出时，发出同步复位信号定位所述第一组串行数据和所述第二组串行数据中同步码位置。

进一步的，所述系统还包括：

复用器，用于根据所述同步码位置以及所述第一组串行数据和所述第二组串行数据的传输类型对所述第三并行数据和所述第四并行数据进行隔位拼接。

本实用新型实施例提供了一种同步码检测系统，通过比较器对解复用器转换的第一并行数据和第二并行数据中携带的同步码进行比较验证，在同步码验证正确的情况下，再通过检测电路检测第一组串行数据和第二组串行数据的传输类型。本实用新型实施例解决了无法识别时钟数据恢复电路输出的第一组串行数据和第二组串行数据传输类型的问题，实现对两组串行数据传输类型的正确识别，进一步实现在高速串行接收端将一连串的信号进行正确分割，从而正确的恢复原始数据的效果。

附图说明

图1为本实用新型实施例一提供的同步码检测系统的系统框图；

图2A为本实用新型实施例一提供的高速串行通信系统的系统框图；

图2B为本实用新型实施例一提供的高速串行数据流结构示意图；

图2C为本实用新型实施例一提供的高速串行通信系统接收端的工作原理框图；

图3A为本实用新型实施例一提供的第一组串行数据Bit1和第二组串行数据Bit0同时输出示意图；

图3B为本实用新型实施例一提供的第一组串行数据Bit1和第二组串行数据Bit0非同时输出示意图；

图4为本实用新型实施例二提供的同步码检测系统的电路框图；

图5为本实用新型实施例二提供的同步码检测系统中第一比较器的结构示意图；

图6是本实用新型实施例三提供的同步码检测系统中检测电路的电路图；

图7是本实用新型实施例四提供的同步码检测的数据恢复系统框图；

图8A为本实用新型实施例四提供的正同步码检测的仿真示意图；

图8B为本实用新型实施例四提供的负同步码检测的仿真示意图。

具体实施方式

下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部结构。

实施例一

图1为本实用新型实施例一提供的同步码检测系统的系统框图，本实用新型实施例可应用于高速串行总线接收端中，本实施例提供的一种同步码检测系统的系统框图，如图1所示，该同步码检测系统包括：解复用器110、比较器120和检测电路130。

在本实施例中，同步码检测系统可以由解复用器110的输出端连接比较器120的输入端，比较器120的输出端连接检测电路130的输入端组成。

解复用器110，用于将时钟数据恢复电路输出的第一组串行数据和第二组串行数据分别转换为第一并行数据和第二并行数据。

一般的，参见图2A，图2A为本实用新型实施例一提供的高速串行通信系统的系统框图，在高速串行通信系统的发射端物理层可以将8b/10编码输出的10位宽并行数据由低位到高位逐位输出组成高速串行数据流。参见图2B，图2B为本实用新型实施例一提供的高速串行数据流结构示意图。参见图2C，图2C为本实用新型实施例一提供的高速串行通信系统接收端的工作原理框图，从图2C可以时钟数据恢复电路可以从高速串行数据流中恢复出时钟和数据，时钟数据恢复电路在恢复数据后随机输出第一组串行数据Bit1和第二组串行数据Bit0。图3A为本实用新型实施例一提供的第一组串行数据Bit1和第二组串行数据Bit0同时输出示意图，图3B为本实用新型实施例一提供的第一组串行数据Bit1和第二组串行数据Bit0非同时输出示意图，其中，图3B中Bit1领先Bit0一个时钟输出。

在本实施例中，通过解复用器110将时钟数据恢复电路输出的第一组串行数据Bit1和第二组串行数据Bit0分别转换为Bit1对应的第一并行数据和Bit0对应的第二并行数据。

比较器120，与解复用器110连接，用于判断第一并行数据携带的同步码与第一组校准同步码是否相同且第二并行数据中携带的同步码与第二组校准同步码是否相同。

在8b/10高速串行通信系统中，通常会在传输的数据中定义一些K控制字作为同步识别的标志，一般以K28.5字作为标志，即同步码，一旦识别出K28.5字就以此为坐标来分割后续的串行数据。8bit数据中携带的K28.5同步码在经过8b/10b编码之后会两种10位的对应同步码，分别为正同步码RD+或负同步码RD-，并且是互补关系。其中，正同步码RD+为0x305，负同步码RD-为0x0FA。

在本实施例中，经过8b/10b编码输出的10位并行数据可以携带10位正同步码或10位负同步码。相应的，后续的高速串行数据流也同样携带着10位正同步码或10位负同步码，进一步经过时钟数据恢复电路恢复出的第一组串行数据Bit1和第二组串行数据Bit0也同样分别携带着前面加入正同步码的一半或负同步码的一半。需要说明的是，由于高速串行数据流被时钟数据恢复电路恢复成两组并行传输的第一组串行数据Bit1和第二组串行数据Bit0，因此高速串行数据流中携带的10位正同步码或10位负同步码被分散映射在第一组串行数据Bit1和第二组串行数据Bit0中。也就是说，第一组串行数据Bit1中携带5位正同步码且第二组串行数据Bit0中携带剩余的5位正同步码；或者第一组串行数据Bit1中携带5位负同步码且第二组串行数据Bit0中携带剩余的5位负同步码。可见，10位的同步码被隔位拆分成两部分分别映射到了第一组串行数据Bit1和第二组串行数据Bit0中，后续对应的转换得到的第一并行数据和第二并行数据中也携带着第一组串行数据Bit1和第二组串行数据Bit0中对应的各5位同步码。

示例性的，假设该高速串行数据流中包含K28.5正同步码(0x305)控制字，且经过时钟数据恢复电路输出的第一组串行数据Bit1和第二组串行数据Bit0同时输出。在这个过程中，参见图2B，10位的正同步码(0x305)在数据N的采用二进制形式，具体为：1100000101；参见图3A，经过时钟数据恢复电路恢复后分别映射到第一组串行数据Bit1和第二组串行数据Bit0，10位的正同步码在Bit1和Bit0的携带方式分别为：10000和10011。

在本实施例中，比较器120可以将第一并行数据携带的5位同步码与第一组校准同步码进行比较判断，若相同，则表示第一并行数据携带的5位同步码验证正确；同时比较器120可以第二并行数据携带的剩余5位同步码与第二组校准同步码进行比较判断，若相同，则表示第二并行数据携带的剩余5位同步码验证正确。需要说明的是，第一并行数据和第二并行数据中携带的同步码同时为正同步码或者同时为负同步码。正同步码(0x305)转换为二进制表示为：1100000101，负同步码(0x0FA)换为二进制表示为：0011111010。正同步码(0x305)可以被隔位拆分为10000和10011，分别作为第一组校准同步码和第二组校准同步码；和/或负同步码(0x0FA)也可以被隔位拆分为01111和01100，分别作为第一组校准同步码和第二组校准同步码。

检测电路130，与比较器120连接，用于根据比较器120的判断结果检测第一组串行数据和第二组串行数据的传输类型；其中，第一组串行数据和第二组串行数据的传输类型包括：第一组串行和第二组串行数据同时输出或者第一组串行数据和第二组串行数据非同时输出。

在本实施例中，当第一并行数据携带的5位同步码和第二并行数据携带的剩余5位同步码同时验证正确时，则认定第一并行数据和第二并行数据的同步码判断正确，即认为在第一并行数据和第二并行数据中检测到有同步码的存在。其中，第一并行数据可以携带正同步码(0x305)中的5位同步码10000且第二并行数据可以携带正同步码(0x305)中的剩余5位同步码10011；或者第一并行数据可以携带负同步码(0x0FA)中的5位同步码01111且第二并行数据可以携带负同步码(0x0FA)中的剩余5位同步码01100。需要说明的是，在同一个10位数据中只能携带正同步码(0x305)或负同步码(0x0FA)中的一种。

在本实施例中，当比较器判断得到第一并行数据和第二并行数据的正同步码或负同步码正确后，即检测到第一并行数据和第二并行数据存在正同步码或负同步码的存在后，就向检测电路130发出一个检测信号，检测电路130根据该检测信号对第一组串行数据和第二组串行数据的传输类型进行检测。通过检测结果确定第一组串行和第二组串行数据是同时输出，还是非同时输出类型。

本实用新型实施例提供的同步码检测系统，采用解复用器、比较器和检测电路对时钟数据恢复电路输出的第一组串行数据和第二组串行数据的传输类型进行确定，实现了对两组串行数据传输类型的正确识别，进一步实现了在高速串行接收端将一连串的信号进行正确分割，达到了正确恢复原始数据的效果。

实施例二

图4为本实用新型实施例二提供的同步码检测系统的电路框图，本实用新型实施例在上述实施例的基础上进行优化，如图4所示，该同步码检测系统包括：解复用器110、比较器120和检测电路130。其中：

解复用器110可以包括：第一移位寄存器1101和第二移位寄存器1102。第一移位寄存器1101，具体用于将第一组串行数据转换为第一备用并行数据，并将第一备用并行数据中的高五位作为第一并行数据；第二移位寄存器1102，具体用于将第二组串行数据转换为第二备用并行数据，并将第一备用并行数据中的高五位作为第二并行数据。

在本实施例中，第一移位寄存器1101和第二移位寄存器1102在接收时钟数据恢复电路CDR输出的第一组串行数据Bit1和第二组串行数据Bit0时，分别从第一组串行数据Bit1和第二组串行数据Bit0中接收6位的串行数据。例如，第一移位寄存器1101和第二移位寄存器1102均可以采用6位移位寄存器。具体地，参见图3A和图3B,由于CDR输出的第一组串行数据Bit1和第二组串行数据Bit0之间可能同时输出或者Bit1领先Bit0一个时钟输出。当第一组串行数据Bit1和第二组串行数据Bit0同时输出时，第一移位寄存器1101和第二移位寄存器1102仅需要接收5位数据就可以分别获取第一组串行数据Bit1和第二组串行数据Bit0的全部数据。当第一组串行数据Bit1领先第二组串行数据Bit0一个时钟输出时，由于第一组串行数据Bit1和第二组串行数据Bit0是交错输出，若第一移位寄存器1101和第二移位寄存器1102仅接收5位数据，那么第一移位寄存器1101接收的第一组串行数据Bit1中可能缺少1位数据，或者第二移位寄存器1102接收的第二组串行数据Bit0中可能缺少1位数据。基于上述的原因，不论时钟数据恢复电路CDR输出的第一组串行数据和所述第二组串行数据的传输类型是哪种情况，若第一移位寄存器1101和第二移位寄存器1102采用移位寄存器接收6位的串行数据，那么第一移位寄存器1101和第二移位寄存器1102均可以接收到完整的第一组串行数据Bit1和第二组串行数据Bit0。

在本实施例中，第一移位寄存器1101和第二移位寄存器1102分别接收到第一组串行数据Bit1对应的6位的串行数据和第二组串行数据Bit0对应的6位的串行数据之后，第一移位寄存器1101利用移位寄存器串行输入并行输出的功能将接收到的第一组串行数据Bit1对应的6位串行数据转换为相应的并行数据作为第一备用并行数据；第二移位寄存器1102将接收到的第二组串行数据Bit0对应的6位串行数据转换为相应的并行数据作为第二备用并行数据。第一移位寄存器1101和第二移位寄存器1102可以直接输出第一备用并行数据的高5位数据和第二备用并行数据的高5位数据分别作为第一并行数据和第二并行数据。其中，第一移位寄存器1101的输入端口可以包括一个CDR时钟输入端口和一个第一组串行数据Bit1输入端口。第二移位寄存器1102可以接收时钟数据恢复电路CDR输出的第二组串行数据Bit0，并将该第二组串行数据Bit0转换成相应的并行数据作为第二备用并数据。其中，第二移位寄存器1102的输入端口可以包括一个CDR时钟输入端口和一个第二组串行数据Bit0输入端口。

比较器120可以包括：第一比较器1201、第二比较器1202、第三比较器1203和第四比较器1204；其中，

第一比较器1201，用于判断第一并行数据携带的同步码与第一组校准同步码是否相同；第三比较器1203，用于判断第二并行数据携带的同步码与第二组校准同步码是否相同。

在本实施例中，第一比较器1201可以将第一并行数据携带的5位同步码与预先设定的第一组校准同步码一一比对，判断第一并行数据携带的5位同步码与第一组校准同步码是否相同。若第一并行数据携带的5位同步码与第一组校准同步码相同，则认为第一并行数据携带的5位同步码验证正确；若不同，则认为验证不正确。同时，第三比较器1203可以将第二并行数据携带的剩余5位同步码与预先设定的第二组校准同步码一一比对，判断第二并行数据携带的剩余5位同步码与第二组校准同步码是否相同。若第二并行数据携带的剩余5位同步码与第二组校准同步码相同，则认为第二并行数据携带的剩余5位同步码验证正确；若不同，则认为验证不正确。

或者，第二比较器1202，用于判断第一并行数据携带的同步码与第一组校准同步码是否相同；第四比较器1204，用于判断第二并行数据携带的同步码与第二组校准同步码是否相同。

在本实施例中，第二比较器1202可以将第一并行数据携带的5位同步码与预先设定的第一组校准同步码一一比对，判断第一并行数据携带的5位同步码与第一组校准同步码是否相同。若第一并行数据携带的5位同步码与第一组校准同步码相同，则认为第一并行数据携带的5位同步码验证正确；若不同，则认为验证不正确。同时，第四比较器1204可以将第二并行数据携带的剩余5位同步码与预先设定的第二组校准同步码一一比对，判断第二并行数据携带的剩余5位同步码与第二组校准同步码是否相同。若第二并行数据携带的剩余5位同步码与第二组校准同步码相同，则认为第二并行数据携带的剩余5位同步码验证正确；若不同，则认为验证不正确。

需要说明的是，上述比较器120中，第一比较器1201和第三比较器1203可以作为一组，第二比较器1202和第四比较器1204可以作为另外一组。在同一时刻内只会有一组比较器得到判断比较正确的结果，或者得到两组判断比较都不正确的结果，不会出现两组都正确的结果。另外，第一并行数据携带的5位同步码和第二并行数据携带的剩余5位同步码是通过对10位的K28.5同步码进行隔位拆分获取，具体拆分过程同上述实施例中的相同。预先设定的第一组校准同步码和预先设定的第二组校准同步码也可以是通过对10位的K28.5正同步码或负同步码进行隔位拆分获取。

在上述实施例的基础上，第一比较器1201、第二比较器1202、第三比较器1203和第四比较器1204中任一比较器内部均包括一个正同步码比较单元和一个负同步码比较单元。

图5为本实用新型实施例二提供的同步码检测系统中第一比较器的结构示意图。在本实施例中，参见图5，第一比较器1201内部中包括两个同步码比较单元，一个用于比较正同步码，另一个用于比较负同步码。另外，第二比较器1202、第三比较器1203和第四比较器1204也采用与第一比较器1201相同的结构，这里不再具体阐述。

在本实施例中，第一比较器1201中待判断数据的端口可以与第一寄存器1101的第一并行数据输出端口连接，用于接收第一寄存器1101输出的第一并行数据，同时第二比较器1202中待判断数据的端口也可以与第一寄存器1101的第一并行数据输出端口连接，用于接收第一寄存器1101输出的第一并行数据。第三比较器1203中待判断数据的端口可以与第二寄存器1102的第二并行数据输出端口连接，用于接收第二寄存器1102输出的第二并行数据，同时第四比较器1204中待判断数据的端口也可以与第二寄存器1102的第二并行数据输出端口连接，用于接收第二寄存器1102输出的第二并行数据。

在本实施例中，第一比较器1201和第二比较器1202中的校准同步码接口可以连接第一组校准同步码，第三比较器1203和第四比较器1204中的校准同步码接口可以连接第二组校准同步码。在第一比较器1201中，通过正同步码比较单元和负同步码比较单元对第一并行数据和第一组校准同步码进行判断。若正同步码比较单元判断得到第一并行数据携带的5位同步码与第一组5位校准同步码相同，则输出表示正同步相同的信号；若负同步码比较单元判断得到第一并行数据携带的5位同步码与第一组5位校准同步码相同，则输出表示负同步相同的信号。同样的，第二比较器1202、第三比较器1203和第四比较器1204也采用与第一比较器1201比较过程类似，均可以获得相应的正同步码相同或负同步码相同的信号。例如，正同步码相同可以用equal+表示，负同步码相同可以用equal-表示。

示例性的，10位的K28.5校准同步码采用s[n]表示，比如，正同步码(0x305)转换为二进制表示为：1100000101，s[9]为“1100000101”从左往右的第1个数“1”，s[8]为“1100000101”从左往右的第2个数“1”，……，s[1]为“1100000101”从左往右的第9个数“0”，s[0]为“1100000101”从左往右的第10个数“1”。当第一比较器和第三比较器同时输出equal+或equal-，说明第一组串行和第二组串行数据同时输出，此时与第一串行数据连接的比较器的控制字为{s[9]，s[7]，s[5]，s[3]，s[1]}，与第二串行数据连接的比较器控制字为{s[8]，s[6]，s[4]，s[2]，s[0]}。当第二比较器和第四比较器同时输出equal+或equal-，说明第一组串行和第二组串行数据非同时输出，此时与第一串行数据连接的比较器的控制字为{s[8]，s[6]，s[4]，s[2]，s[0]},与第二串行数据连接的比较器控制字为{s[9]，s[7]，s[5]，s[3]，s[1]}。

检测电路130，与比较器120连接，用于根据比较器120的判断结果检测第一组串行数据和第二组串行数据的传输类型；其中，第一组串行数据和第二组串行数据的传输类型包括：第一组串行和第二组串行数据同时输出或者第一组串行数据和第二组串行数据非同时输出。

本实用新型实施例提供的同步码检测系统，具体采用第一移位寄存器和第二移位寄存器分别将时钟数据恢复电路输出的第一组串行数据和第二组串行数据分别转换为第一并行数据和第二并行数据，然后采用第一比较器和第三比较器或者采用第二比较器和第四比较器对第一组串行数据和第二组串行数据的传输类型进行确定，实现了对两组串行数据传输类型的正确识别，进一步实现了在高速串行接收端将一连串的信号进行正确分割，达到了正确恢复原始数据的效果。

实施例三

图6是本实用新型实施例三提供的同步码检测系统中检测电路的电路图。本实施例在上述实施例的基础上，示出了检测电路的具体电路图。

如图6所示，同步码检测系统中检测电路130，与比较器120连接，用于根据比较器120的判断结果检测第一组串行数据和第二组串行数据的传输类型；其中，第一组串行数据和第二组串行数据的传输类型包括：第一组串行和第二组串行数据同时输出或者第一组串行数据和第二组串行数据非同时输出。

在本实施例中，检测电路130，用于根据第一比较器1201和第三比较器1203的判断结果，检测第一组串行数据和第二组串行数据的传输类型；

或者，还用于根据第二比较器1202和第四比较器1204的判断结果，检测第一组串行数据和第二组串行数据的传输类型。

具体地，参见图6，第一比较器和第三比较器可以对第一并行数据携带的5位同步码和第二并行数据携带的剩余5位同步码分别采用第一组校准同步码和第二组校准同步码进行判断。若在第一比较器和第三比较器中第一并行数据携带的5位同步码和第二并行数据携带的剩余5位同步码同时判断相同，则发出第一检测信号至检测电路130。或者，第二比较器和第四比较器也可以对第一并行数据携带的5位同步码和第二并行数据携带的剩余5位同步码分别采用第一组校准同步码和第二组校准同步码进行判断。若在第二比较器和第四比较器中第一并行数据携带的5位同步码和第二并行数据携带的剩余5位同步码同时判断相同，则发出第二检测信号至检测电路130。

参见图3A，若检测电路130检测接收到第一检测信号，则确定第一组串行和第二组串行数据同时输出，并输出表示第一组串行和第二组串行数据同时输出的第一判断信号。或者，参见图3B，若检测电路130检测接收到第二检测信号，则确定第一组串行和第二组串行数据非同时输出，即第二串行数据领先第二串行数据一个时钟输出，并输出表示第一组串行和第二组串行数据非同时输出的第一判断信号。同时还可以输出锁定信号，发出时钟分频电路的同步复位信号对第一并行数据和第二并行数据中的同步码进行定位。

需要说明的是，第一比较器和第三比较器可以设置为第一组，第二比较器和第四比较器可以设置为第二组。在同一时刻内只会有一组比较器得到判断比较相同的结果或者两组都判断不相同结果，不会出现两组都判断相同的结果，即在判断比较过程中只能得到第一组串行和第二组串行数据同时输出或者第一组串行数据和第二组串行数据非同时输出中的一种情况。

在本实施例中，参见图6，检测电路130包括：第一D触发器、第二D触发器、RS触发器；其中，第四比较器与第一D触发器和第二D触发器连接，第一D触发器和第二D触发器通过与门和/或或门与RS触发器连接；第二比较器通过与门和/或或门与RS触发器连接；第一比较器通过与门和/或或门与RS触发器连接；第三比较器通过与门和/或或门与RS触发器连接。

本实用新型实施例提供的同步码检测系统中检测电路，通过检测电路可以对比较器的判断比较结果进行检测，确定第一组串行和第二组串行数据的传输类型，并输出表示第一组串行和第二组串行数据传输类型的判断信号。

实施例四

图7是本实用新型实施例四提供的同步码检测的数据恢复系统框图，本实用新型实施例可应用于高速串行总线接收端中对数据进行恢复，本实用新型实施例采用了上述实施例提供的同步码检测系统。如图7所示，该同步码检测的数据恢复系统包括：解复用器110、比较器120和检测电路130，进一步的该同步码检测的数据恢复系统，还包括：

时钟分频电路140，用于对时钟数据恢复电路输出的时钟进行五分频处理，生成对应的五分频时钟。

在上述实施例的基础上，该同步码检测的数据恢复系统中的解复用器110还包括：

第三D触发器1103，用于对第一备用并行数据进行五分频时钟采样生成第三并行数据，其中，第三并行数据为六位宽的并行数据；

第四D触发器1104，用于对第二备用并行数据进行五分频时钟采样生成第四并行数据，其中，第四并行数据为六位宽的并行数据。

在上述实施例的基础上，该同步码检测的数据恢复系统，还包括：

同步复位电路150，用于检测电路130检测到第一组串行数据和第二组串行数据的传输类型为第一组串行和第二组串行数据同时输出或者第一组串行数据和第二组串行数据非同时输出时，发出同步复位信号定位第一组串行数据和第二组串行数据中同步码位置。

在本实施例中，参见图8A，图8A为本实用新型实施例四提供的正同步码检测的仿真示意图。输入的串行数据中包含K28.5正同步码RD+(0x305)控制字，经过时钟数据恢复电路后数据恢复成图3A的状况。正同步码0x305隔位拆开两个5位控制字分别是0x10和0x13，对应解复用器的的bit1和bit0输入。参见图8B，图8B为本实用新型实施例四提供的负同步码检测的仿真示意图。输入的串行数据中包含K28.5负同步码RD-(0x0FA)控制字，经过时钟数据恢复电路后数据恢复成图3B的状况。负同步码控制字0x0FA隔位拆开两个5位控制字分别是0x0F和0x0C，对应解复用器的bit0和bit1输入。然后通过比较器和检测电路检测到第一组串行数据bit1和第二组串行数据bit0的传输类型后，再通过同步复位电路150发出同步复位信号定位第一组串行数据和第二组串行数据中同步码位置。第一组串行数据和第二组串行数据中同步码位置如图8A和图8B所示。

在上述实施例的基础上，该同步码检测的数据恢复系统，还包括：

复用器160，用于根据所述同步码位置以及所述第一组串行数据和所述第二组串行数据的传输类型对所述第三并行数据和所述第四并行数据进行隔位拼接。

在本实施例中，将解复用器输出数据1和数据0隔位拼接，还原成正确的原始数据数据。示例性的，参见图3A，假设在第一组串行和第二组串行数据同时输出时，Bit1分别为“bit1[5]、bit1[4]、bit1[3]、bit1[2]、bit1[1]”，Bit0分别为“bit0[5]、bit0[4]、bit0[3]、bit0[2]、bit0[1]”，在通过复用器隔位拼接时按照“bit1[5]，bit0[5]，bit1[4]，bit0[4]，bit1[3]，bit0[3]，bit1[2]，bit0[2]，bit1[1]，bit0[1]”的顺序进行拼接。参见图3B，假设在第一组串行领先第二组串行数据一个时钟非同时输出时，Bit1分别为“bit1[4]、bit1[3]、bit1[2]、bit1[1]、bit1[0]”，Bit0分别为“bit0[5]、bit0[4]、bit0[3]、bit0[2]、bit0[1]”，在通过复用器隔位拼接时按照“bit0[5]，bit1[4]，bit0[4]，bit1[3]，bit0[3]，bit1[2]，bit0[2]，bit1[1]，bit0[1]，bit1[0]”的顺序进行拼接。

本实用新型实施例提供了一种同步码检测系统，通过比较器对解复用器转换的第一并行数据和第二并行数据中携带的同步码进行比较验证，在同步码验证正确的情况下，再通过检测电路检测第一组串行数据和第二组串行数据的传输类型。本实用新型实施例解决了无法识别时钟数据恢复电路输出的第一组串行数据和第二组串行数据传输类型的问题，实现对两组串行数据传输类型的正确识别，进一步实现在高速串行接收端将一连串的信号进行正确分割，从而正确的恢复原始数据的效果。

注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。

Claims (10)

1.一种同步码检测系统，其特征在于，所述系统包括：解复用器、比较器和检测电路；其中，

所述解复用器，用于将时钟数据恢复电路输出的第一组串行数据和第二组串行数据分别转换为第一并行数据和第二并行数据；

所述比较器，与所述解复用器连接，用于判断所述第一并行数据携带的同步码与第一组校准同步码是否相同且所述第二并行数据中携带的同步码与第二组校准同步码是否相同；

所述检测电路，与所述比较器连接，用于根据所述比较器的判断结果检测所述第一组串行数据和所述第二组串行数据的传输类型；其中，所述第一组串行数据和所述第二组串行数据的传输类型包括：所述第一组串行和所述第二组串行数据同时输出或者所述第一组串行数据和所述第二组串行数据非同时输出。

2.根据权利要求1所述的系统，其特征在于，所述解复用器包括：

第一移位寄存器，用于将所述第一组串行数据转换为第一备用并行数据，并将所述第一备用并行数据中的高五位作为所述第一并行数据；

第二移位寄存器，用于将所述第二组串行数据转换为第二备用并行数据，并将所述第一备用并行数据中的高五位作为所述第二并行数据。

3.根据权利要求1所述的系统，其特征在于，所述比较器包括：第一比较器、第二比较器、第三比较器和第四比较器；其中，

所述第一比较器，用于判断所述第一并行数据携带的同步码与第一组校准同步码是否相同；

所述第三比较器，用于判断所述第二并行数据携带的同步码与第二组校准同步码是否相同；

或者，所述第二比较器，用于判断所述第一并行数据携带的同步码与第一组校准同步码是否相同；

所述第四比较器，用于判断所述第二并行数据携带的同步码与第二组校准同步码是否相同。

4.根据权利要求3所述的系统，其特征在于，

所述检测电路，用于根据所述第一比较器和所述第三比较器的判断结果，检测所述第一组串行数据和所述第二组串行数据的传输类型；

或者，还用于根据所述第二比较器和所述第四比较器的判断结果，检测所述第一组串行数据和所述第二组串行数据的传输类型。

5.根据权利要求4所述的系统，其特征在于，所述检测电路包括：第一D触发器、第二D触发器、RS触发器；其中，所述第四比较器与所述第一D触发器和所述第二D触发器连接，所述第一D触发器和所述第二D触发器通过与门和/或或门与所述RS触发器连接；所述第二比较器通过与门和/或或门与所述RS触发器连接；所述第一比较器通过与门和/或或门与所述RS触发器连接；所述第三比较器通过与门和/或或门与所述RS触发器连接。

6.根据权利要求3所述的系统，其特征在于，所述第一比较器、第二比较器、第三比较器和第四比较器中任一比较器内部均包括一个正同步码比较单元和一个负同步码比较单元。

7.根据权利要求2-6任一所述的系统，其特征在于，所述系统还包括：

时钟分频电路，用于对时钟数据恢复电路输出的时钟进行五分频处理，生成对应的五分频时钟。

8.根据权利要求2所述的系统，其特征在于，所述解复用器还包括：

第三D触发器，用于对所述第一备用并行数据进行五分频时钟采样生成第三并行数据，其中，所述第三并行数据为六位宽的并行数据；

第四D触发器，用于对所述第二备用并行数据进行五分频时钟采样生成第四并行数据，其中，所述第四并行数据为六位宽的并行数据。

9.根据权利要求8所述的系统，其特征在于，所述系统还包括：

同步复位电路，用于所述检测电路检测到所述第一组串行数据和所述第二组串行数据的传输类型为所述第一组串行和所述第二组串行数据同时输出或者所述第一组串行数据和所述第二组串行数据非同时输出时，发出同步复位信号定位所述第一组串行数据和所述第二组串行数据中同步码位置。

10.根据权利要求9所述的系统，其特征在于，所述系统还包括：

复用器，用于根据所述同步码位置以及所述第一组串行数据和所述第二组串行数据的传输类型对所述第三并行数据和所述第四并行数据进行隔位拼接。