KR102143042B1 - 메모리 판정 피드백 등화기를 위한 전압 기준 계산 - Google Patents

메모리 판정 피드백 등화기를 위한 전압 기준 계산 Download PDF

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Abstract

디바이스(10)는 왜곡된 비트 상의 데이터 스트림으로부터 심볼간 간섭을 오프셋하기 위해 사용되는 하나 이상의 왜곡 정정 팩터를 생성하도록 구성된 조합 회로를 포함한다. 디바이스(10)는 또한 조합 회로에 결합된 선택 회로(368)를 포함한다. 선택 회로(368)는 제어 신호 및 출력을 수신하도록 구성된 피드백 핀(492)을 포함하고, 선택 회로(368)는 제어 신호에 기초하여 하나 이상의 왜곡 정정 팩터의 제1 왜곡 정정 팩터를 선택하고 제1 왜곡 정정 팩터를 출력으로부터 전송하도록 구성된다.

Description

메모리 판정 피드백 등화기를 위한 전압 기준 계산
본 개시의 실시예는 일반적으로 반도체 메모리 디바이스의 분야에 관한 것이다. 보다 구체적으로, 본 개시의 실시예는 전송된 신호의 왜곡을 정정하기 위해 반도체 메모리 디바이스의 판정 피드백 등화기(DFE) 회로를 사용하는 것에 관한 것이다.
메모리 디바이스의 데이터 레이트를 포함하여, 메모리 디바이스의 동작 레이트는 시간이 지남에 따라 증가해 오고 있다. 메모리 디바이스의 속도 증가의 부작용으로서, 왜곡에 기인한 데이터 에러가 증가할 수 있다. 예를 들어, 이전에 수신된 데이터가 현재 수신된 데이터에 영향을 미치게 하는 전송된 데이터 사이의 심볼간 간섭이 발생할 수 있다(예를 들어, 이전에 수신된 데이터는 후속하여 수신된 데이터에 영향을 미치고 이에 간섭한다). 이러한 간섭을 정정하는 한 가지 방법은 판정 피드백 등화기(DFE) 회로를 사용하는 것이며, 이는 전송된 데이터에 대한 채널의 영향을 오프셋(즉, 실행 취소, 완화, 또는 오프셋)하도록 프로그램될 수 있다.
또한, 전송된 신호의 왜곡을 정정하는 것은 계속하여 중요하다. 그러나, 종래의 왜곡 정정 기술은 신호의 왜곡을 적절히 정정하지 못할 수 있다. 종래의 왜곡 정정 기술의 느린 프로세스로부터 비롯되는 에러는 최종 데이터에 추가적인 왜곡을 야기하여, 메모리 디바이스 내에서 전송되는 데이터의 신뢰성을 감소시킨다.
본 개시의 다양한 측면은 다음의 상세한 설명을 읽고 도면을 참조하여 더 잘 이해될 수 있다.
도 1은 본 개시의 실시예에 따라, 메모리 디바이스의 어떤 특징을 도시하는 간략화된 블록도이다.
도 2는 본 개시의 실시예에 따라, 도 1의 I/O 인터페이스의 데이터 송수신기를 도시하는 블록도를 도시한다.
도 3은 본 개시의 실시예에 따라, 도 2의 데이터 송수신기의 실시예의 블록도를 도시한다.
도 4는 본 개시의 실시예에 따라, 도 2의 데이터 송수신기의 제2 실시예의 블록도를 도시한다.
도 5는 본 개시의 실시예에 따라, 왜곡 정정 회로의 블록도를 도시한다.
도 6은 본 개시의 실시예에 따라, 판정 피드백 등화기(DFE)의 일부의 회로도를 도시한다.
도 7은 본 개시의 실시예에 따라, 왜곡 정정 회로의 제2 실시예를 도시한다.
도 8은 본 개시의 실시예에 따라, 도 7의 DFE의 일부의 회로도를 도시한다.
도 9는 본 개시의 실시예에 따라, 왜곡 정정 회로의 제3 실시예를 도시한다.
도 10은 본 개시의 실시예에 따라, 도 9의 등화기의 회로도를 도시한다.
도 11은 본 개시의 실시예에 따라, 통신될 수 있는 비트스트림을 도시한다.
도 12는 본 개시의 실시예에 따라, 왜곡 정정 회로의 제4 실시예를 도시한다.
도 13은 본 개시의 실시예에 따라, 도 12의 등화기의 회로도를 도시한다.
도 14는 본 개시의 실시예에 따라, 왜곡 정정 회로의 제5 실시예를 도시한다.
도 15는 본 개시의 실시예에 따라, 왜곡 정정 회로의 제6 실시예를 도시한다.
도 16은 본 개시의 실시예에 따라, 왜곡 정정 회로의 제7 실시예를 도시한다.
도 17은 본 개시의 실시예에 따라, 도 16의 전압 기준 발생기의 블록도를 도시한다.
도 18은 본 개시의 실시예에 따라, 기준 전압을 결정하는 프로세스를 도시한다.
도 19는 본 개시의 실시예에 따라, 왜곡 정정 회로의 제8 실시예를 도시한다.
도 20은 본 개시의 실시예에 따라, 도 19의 전압 기준 발생기의 블록도를 도시한다.
도 21은 본 개시의 실시예에 따라, 왜곡 정정 회로의 제9 실시예를 도시한다. 과
도 22는 본 개시의 실시예에 따라, 도 21의 전압 기준 발생기의 블록도를 도시한다.
하나 이상의 특정한 실시예가 이하 기술될 것이다. 이들 실시예의 간결한 설명을 제공하려는 노력으로, 실제 구현의 모든 특징이 명세서에서 설명되는 것은 아니다. 임의의 엔지니어링 또는 설계 프로젝트에서와 같이 임의의 이러한 실제 구현의 개발에서는 구현마다다를 수 있는, 시스템 관련 및 비즈니스 관련 제약조건 준수와 같은 개발자의 특정 목표를 달성하기 위해 구현에 특정한 수많은 판정이 내려져야 함이 이해될 것이다. 더욱이, 이러한 개발 노력은 복잡하고 시간 소모적일 수 있지만 그럼에도 불구하고 본 개시의 이점을 갖는 당업자에게 있어서는 설계, 제작 및 제조에 대한 정례적인 작업일 것이라는 것이 이해될 것이다.
왜곡 정정 기술을 수행하기 위해 메모리 디바이스의 피드백 등화기(DFE)를 사용하는 것은 예를 들어 메모리 디바이스의 수신된 데이터의 왜곡을 정확하게 보상하기 위해 가치가 있을 수 있다. 이는 정확한 값이 메모리 디바이스의 메모리에 저장되는 것을 보장한다. DFE는 이전 비트 데이터로부터 비롯되는 왜곡을 보상하기 위해 정정 값을 생성하기 위해서 이전 비트 데이터를 사용할 수 있다. 예를 들어, 몇개의 데이터 점 전에 전송된 비트보다 현재 비트에 더 많은 왜곡을 미칠 수 있어, 2개의 비트 간에 정정 값들을 서로 상이해지게 한다. 정정하기 위한 이들 레벨을 사용해서, DFE는 전송된 비트의 왜곡을 정정하게 동작할 수 있다.
일부 실시예에서, DFE는 왜곡 정정 팩터를 정확하게 계산하기 위해 이전 데이터의 다수의 비트의 사용을 요구할 수 있다. 이들 실시예에서, 왜곡된 비트를 수신하기 전에 계산된 모든 정정 전압을 가지며 정정 프로세스 동안 시간을 절약할 수 있는 시스템이 사용될 수 있다. 이 기술 및 관련 하드웨어는 다수의 비트가 거의 동시에 수신 및 처리될 수 있게 하여, 종래의 DFE 해결책을 통해 달성될 수 있는 것보다 수신된 비트의 왜곡을 보다 신속하게 처리할 수 있는 매우 효율적인 시스템이 되게 한다.
이제 도면을 참조하면, 도 1은 메모리 디바이스(10)의 어떤 특징을 도시하는 간략화된 블록도이다. 구체적으로, 도 1의 블록도는 메모리 디바이스(10)의 어떤 기능을 도시한 기능 블록도이다. 일 실시예에 따라, 메모리 디바이스(10)는 더블 데이터 레이트 타입 5 동기식 동적 랜덤 액세스 메모리(DDR5 SDRAM) 디바이스일 수 있다. DDR5 SDRAM의 다양한 특징은 DDR SDRAM의 이전 세대에 비해 감소된 파워 소비, 더 많은 대역폭과 저장 용량을 가능하게 한다.
메모리 디바이스(10)는 다수의 메모리 뱅크(12)를 포함할 수 있다. 메모리 뱅크(12)는 예를 들어 DDR5 SDRAM 메모리 뱅크일 수 있다. 메모리 뱅크(12)는 듀얼 인라인 메모리 모듈(DIMMS) 상에 배열된 하나 이상의 칩(예를 들어, SDRAM 칩) 상에 제공될 수 있다. 이해되는 바와 같이, 각각의 DIMM은 다수의 SDRAM 메모리 칩(예를 들어, x8 또는 x16 메모리 칩)을 포함할 수 있다. 각각의 SDRAM 메모리 칩은 하나 이상의 메모리 뱅크(12)를 포함할 수 있다. 메모리 디바이스(10)는 다수의 메모리 뱅크(12)를 갖는 단일 메모리 칩(예를 들어, SDRAM 칩)의 일부를 나타낸다. DDR5에 있어서는 뱅크 그룹을 형성하기 위해 메모리 뱅크(12)가 추가로 배열될 수 있다. 예를 들어, 8 기가비트(Gb) DDR5 SDRAM에 있어, 메모리 칩은 8개의 뱅크 그룹으로 배열된 16개의 메모리 뱅크(12)를 포함할 수 있으며, 각 뱅크 그룹은 2개의 메모리 뱅크를 포함한다. 16Gb DDR5 SDRAM에 있어, 메모리 칩은 8개의 뱅크 그룹으로 배열된 32개의 메모리 뱅크(12)를 포함할 수 있으며, 각 뱅크 그룹은 예를 들어 4개의 메모리 뱅크를 포함한다. 메모리 디바이스(10) 상의 메모리 뱅크(12)의 다양한 다른 구성, 편성 및 크기는 전체 시스템의 응용 및 설계에 따라 이용될 수 있다.
메모리 디바이스(10)는 명령 인터페이스(14) 및 외부 디바이스와 신호를 교환(예를 들어, 수신 및 전송)하도록 구성된 입력/출력(I/O) 인터페이스(16)를 포함할 수 있다. 명령 인터페이스(14)는 프로세서 또는 컨트롤러와 같은 외부 디바이스(도시되지 않음)로부터 다수의 신호(예를 들어, 신호(15))를 제공하도록 구성된다. 프로세서 또는 컨트롤러는 메모리 디바이스(10)에 기입 또는 판독될 데이터의 전송 및 수신을 용이하게 하기 위해 다양한 신호(15)를 메모리 디바이스(10)에 제공할 수 있다.
알게 되는 바와 같이, 명령 인터페이스(14)는 예를 들어 신호(15)의 적절한 취급을 보장하기 위해 클록 입력 회로(18) 및 명령 어드레스 입력 회로(20)와 같은 다수의 회로를 포함할 수 있다. 명령 인터페이스(14)는 외부 디바이스로부터 하나 이상의 클록 신호를 수신할 수 있다. 일반적으로, DDR(double data rate) 메모리는 본원에서 실제 클록 신호(Clk_t/) 및 상보 클록 신호(Clk_c)라 지칭되는 차동 쌍의 시스템 클록 신호를 이용한다. DDR을 위한 포지티브 클록 에지는 상승 실제 클록 신호(Clk_t/)가 하강 상보 클록 신호(Clk_c)와 교차하는 지점을 말하고, 네가티브 클록 에지는 하강 실제 클록 신호(Clk_t)의 전이 및 상보 클록 신호(Clk_c)의 상승을 나타낸다. 명령(예를 들어, 판독 명령, 기입 명령 등)은 일반적으로 클록 신호의 포지티브 에지에서 입력되고, 데이터는 포지티브 및 네가티브 클록 에지에서 전송되거나 수신된다.
클록 입력 회로(18)는 실제 클록 신호(Clk_t/) 및 상보 클록 신호(Clk_c)를 수신하고 내부 클록 신호(CLK)를 생성한다. 내부 클록 신호(CLK)는 지연 록(locked) 루프(DLL) 회로와 같은 내부 클록 발생기(30)에 공급된다. 내부 클록 발생기(30)는 수신된 내부 클록 신호(CLK)에 기초하여 위상 제어된 내부 클록 신호(LCLK)를 생성한다. 위상 제어된 내부 클록 신호(LCLK)는 예를 들어 I/O 인터페이스(16)에 공급되고, 판독된 데이터의 출력 타이밍을 결정하기 위한 타이밍 신호로서 사용된다.
내부 클록 신호(CLK)는 또한 메모리 디바이스(10) 내의 다양한 다른 성분에 제공될 수 있고 다양한 추가의 내부 클록 신호를 생성하기 위해 사용될 수 있다. 예를 들어, 내부 클록 신호(CLK)는 명령 디코더(32)에 제공될 수 있다. 명령 디코더(32)는 명령 버스(34)로부터 명령 신호를 수신하고 다양한 내부 명령을 제공하기 위해 명령 신호를 디코딩할 수 있다. 예를 들어, 명령 디코더(32)는 위상 제어된 내부 클록 신호(LCLK)의 생성을 조정하기 위해 버스(36)를 통해 내부 클록 발생기(30)에 명령 신호를 제공할 수 있다. 위상 제어된 내부 클록 신호(LCLK)는 예를 들어 I/O 인터페이스(16)를 통해 데이터를 클록하기 위해 사용될 수 있다.
또한, 명령 디코더(32)는 판독 명령, 기입 명령, 모드 레지스터 설정 명령, 활성화 명령 등과 같은 명령을 디코딩하고, 버스 경로(40)를 통해 명령에 대응하는 특정 메모리 뱅크(12)에의 액세스를 제공할 수 있다. 알게 되는 바와 같이, 메모리 디바이스(10)는 메모리 뱅크(12)에의 액세스를 용이하게 하기 위해 행 디코더 및 열 디코더와 같은 다양한 다른 디코더를 포함할 수 있다. 일 실시예에서, 각각의 메모리 뱅크(12)는 메모리 뱅크(12)에 및 이로부터의 명령의 실행을 용이하게 하기 위해, 타이밍 제어 및 데이터 제어와 같은 다른 특징뿐만 아니라 필요한 디코딩(예를 들어, 행 디코더 및 열 디코더)을 제공하는 뱅크 제어 블록(22)을 포함한다. 총괄적으로, 메모리 뱅크(12) 및 뱅크 제어 블록(22)은 메모리 어레이(23)라 지칭될 수 있다.
메모리 디바이스(10)는 프로세서와 같은 외부 디바이스로부터 수신된 명령/어드레스 신호에 기초하여 판독 명령 및 기입 명령과 같은 동작을 실행한다. 일 실시예에서, 명령/어드레스 버스는 명령/어드레스 신호를 수용하기 위한 14 비트 버스일 수 있다(CA<13:0>). 명령/어드레스 신호는 클록 신호(Clk_t/ 및 Clk_c)를 사용하여 명령 인터페이스(14)에 클록된다. 명령 인터페이스는 예를 들어 명령 디코더(32)를 통해 메모리 뱅크(12)에의 액세스를 제공하기 위한 명령을 수신 및 전송하도록 구성된 명령 어드레스 입력 회로(20)를 포함할 수 있다. 또한, 명령 인터페이스(14)는 칩 선택 신호(CS_n)를 수신할 수 있다. CS_n 신호는 메모리 디바이스(10)가 인입 CA<13:0> 버스 상의 명령을 처리할 수 있게 한다. 메모리 디바이스(10) 내의 특정 뱅크(12)에의 액세스는 명령으로 CA<13:0> 버스 상에서 인코딩된다.
또한, 명령 인터페이스(14)는 다수의 다른 명령 신호를 수신하도록 구성될 수 있다. 예를 들어, 메모리 디바이스(10) 내에서 적절한 임피던스 매칭을 용이하게 하기 위해 명령/어드레스 온 다이 종단(on die termination)(CA_ODT) 신호가 제공될 수 있다. 리셋 명령(RESET_n)은 예를 들어 파워-업 동안, 명령 인터페이스(14), 스테이터스(status) 레지스터, 상태 머신 등을 리셋하기 위해 사용될 수 있다. 명령 인터페이스(14)는 또한 특정 메모리 디바이스(10)에 대한 명령/어드레스 라우팅에 의존하여, 명령/어드레스 버스 상에 명령/어드레스 신호(CA<13:0>)의 상태를 반전시키기 위해 제공될 수 있는 명령/어드레스 반전(CAI) 신호를 수신할 수 있다. 미러 기능을 용이하게 하기 위해 미러(MIR) 신호가 또한 제공될 수 있다. MIR 신호는 특정 응용에서 다수의 메모리 디바이스의 구성에 기초하여, 메모리 디바이스(10)로 신호의 어떤 라우팅을 가능하게 하기 위해 환될 수 있도록 신호를 멀티플렉싱을 하기 위해 사용될 수 있다. 테스트 활성화(TEN) 신호와 같은 메모리 디바이스(10)의 테스트를 용이하게 하기 위한 다양한 신호가 또한 제공될 수 있다. 예를 들어, TEN 신호는 메모리 디바이스(10)를 연결성 테스트를 위한 테스트 모드에 두기 위해 사용될 수 있다.
명령 인터페이스(14)는 또한 검출될 수 있는 어떤 에러에 대해 경고 신호(ALERT_n)를 시스템 프로세서 또는 컨트롤러에 제공하기 위해 사용될 수 있다. 예를 들어, CRC(Cyclic Redundancy Check) 에러가 검출되면, 경고 신호(ALERT_n)가 메모리 디바이스(10)로부터 전송될 수 있다. 다른 경고 신호도 생성될 수 있다. 또한, 메모리 디바이스(10)로부터 경고 신호(ALERT_n)를 전송하기 위한 버스 및 핀은 전술한 바와 같이 TEN 신호를 사용하여 실행된 연결성 테스트 모드와 같은 어떤 동작 동안 입력 핀으로서 사용될 수 있다.
데이터는 I/O 인터페이스(16)를 통해 데이터 신호(44)를 전송 및 수신함으로써, 위에서 논의된 명령 및 클록킹 신호를 이용하여 메모리 디바이스(10)에 및 이로부터 보내질 수 있다. 보다 구체적으로, 데이터는 복수의 양방향 데이터 버스를 포함하는 데이터 버스(46)를 통해 메모리 뱅크(12)에 보내지거나 이로부터 인출될 수 있다. DQ 신호라 지칭되는 데이터 I/O 신호는 일반적으로 하나 이상의 양방향 데이터 버스에서 전송 및 수신된다. DDR5 SDRAM 메모리 디바이스와 같은 어떤 메모리 디바이스에 있어, I/O 신호는 상위 및 하위 바이트로 분할될 수 있다. 예를 들어, x16 메모리 디바이스에 있어, I/O 신호는 예를 들어 데이터 신호의 상위 및 하위 바이트에 대응하는 상위 및 하위 I/O 신호(예를 들어, DQ<15:8> 및 DQ<7:0>)로 분할될 수 있다.
메모리 디바이스(10) 내에서 더 높은 데이터 레이트를 허용하기 위해, DDR 메모리 디바이스와 같은 어떤 메모리 디바이스는 일반적으로 DQS 신호라 지칭되는 데이터 스트로브 신호를 이용할 수 있다. DQS 신호는 데이터를 전송하는 외부 프로세서 또는 컨트롤러(예를 들어, 기입 명령에 대해) 또는 메모리 디바이스(10)(예를 들어, 판독 명령에 대해)에 의해 구동된다. 판독 명령에 대해, DQS 신호는 소정의 패턴을 갖는 실질적으로 부가적인 데이터 출력(DQ) 신호이다. 기입 명령에 대해, DQS 신호는 해당 입력 데이터를 캡처하기 위해 클럭 신호로서 사용된다. 클록 신호(Clk_t/ 및 Clk_c)에서와 같이, 데이터 스트로브(DQS) 신호는 판독 및 기입 동안 차동 쌍 시그널링을 제공하기 위해 데이터 스트로브 신호(DQS_t/ 및 DQS_c)의 차동 쌍으로서 제공될 수 있다. DDR5 SDRAM 메모리 디바이스와 같은 어떤 메모리 디바이스에 있어, DQS 신호의 차동 쌍은 예를 들어 메모리 디바이스(10)와 송수신되는 데이터의 상위 및 하위 바이트에 해당하는 상위 및 하위 데이터 스트로브 신호(예를 들어, UDQS_t/ 및 UDQS_c; LDQS_t/ 및 LDQS_c)로 분할될 수 있다
임피던스(ZQ) 캘리브레이션 신호는 또한 I/O 인터페이스(16)를 통해 메모리 디바이스(10)에 제공될 수 있다. ZQ 캘리브레이션 신호는 기준 핀에 제공될 수 있고, 프로세스, 전압 및 온도(PVT) 값의 변화에 걸친 메모리 디바이스(10)의 풀-업 및 풀-다운 저항기를 조절함으로써 출력 드라이버 및 ODT 값을 튜닝하기 위해 사용될 수 있다. PVT 특징이 ZQ 저항기 값에 영향을 줄 수 있기 때문에, ZQ 캘리브레이션 신호는 입력 임피던스를 알려진 값으로 캘리브레이션하기 위해 저항을 조절하기 위해 사용되게 ZQ 기준 핀에 제공된다. 알게 되는 바와 같이, 정밀 저항기는 일반적으로 메모리 디바이스(10) 상의 ZQ 핀과 메모리 디바이스(10) 외부의 GND/VSS 사이에 연결된다. 이 저항기는 IO 핀의 내부 ODT 및 구동 강도를 조절하기 위한 기준으로서 작용한다.
또한, 루프백 신호(LOOPBACK)는 I/O 인터페이스(16)를 통해 메모리 디바이스(10)에 제공될 수 있다. 루프백 신호는 테스트 또는 디버깅 국면 동안 메모리 디바이스(10)를 신호들이 동일한 핀을 통해 메모리 디바이스(10)를 통해 루프백되는 모드로 설정하기 위해 사용될 수 있다. 예를 들어, 루프백 신호는 메모리 디바이스(10)의 데이터 출력을 테스트하도록 메모리 디바이스(10)를 설정하기 위해 사용될 수 있다. 루프백은 데이터 및 스트로브 또는 가능하게는 데이터 핀 모두를 포함할 수 있다. 이것은 일반적으로 I/O 인터페이스(16)에서 메모리 디바이스(10)에 의해 캡처된 데이터를 모니터링하기 위해 사용된다.
알게 되는 바와 같이, 파워 서플라이 회로(외부 VDD 및 VSS 신호를 수신하기 위한), 모드 레지스터(프로그램가능한 동작 및 구성의 다양한 모드를 정의하기 위한), 판독/기입 증폭기(판독/기입 동작 동안 신호를 증폭시키기 위한), 온도 센서(메모리 디바이스(10)의 온도를 감지하기 위한) 등과 같은 다양한 다른 성분이 메모리 시스템(10)에 또한 통합될 수 있다. 따라서, 도 1의 블록도는 후속하는 상세한 설명을 돕기 위해 메모리 디바이스(10)의 어떤 기능적 특징을 강조하기 위해서만 제공된다는 것을 이해해야 한다.
일부 실시예에서, 메모리 디바이스(10)는 호스트 디바이스에 배치되거나(물리적으로 통합되거나 아니면 연결된다) 아니면 호스트 디바이스에 결합될 수 있다. 호스트 디바이스는 데스크탑 컴퓨터, 랩톱 컴퓨터, 페이저, 셀룰러 폰, 개인 오거나이저, 포터블 오디오 플레이어, 제어 회로, 카메라 등 중 어느 하나를 포함할 수 있다. 호스트 디바이스는 라우터, 서버, 또는 클라이언트(예를 들어, 전술한 유형의 컴퓨터 중 하나)와 같은 네트워크 노드일 수 있다. 호스트 디바이스는 복사기, 스캐너, 프린터, 게임 콘솔, 텔레비전, 셋톱 비디오 분배 또는 기록 시스템, 케이블 박스, 개인 디지털 미디어 플레이어, 공장 자동화 시스템, 자동차 컴퓨터 시스템, 또는 의료 디바이스와 같은 일부 다른 종류의 전자 디바이스일 수 있다. (본 명세서에 사용되는 많은 다른 용어와 같이, 시스템의 이들 다양한 예를 설명하기 위해 사용되는 용어는 일부 지시물을 공유할 수 있으며, 따라서 열거된 다른 항목에 의해 좁게 해석되지 않아야 한다).
따라서, 호스트 디바이스는 프로세서 기반 디바이스일 수 있는데, 이는 호스트에서 시스템 기능 및 요청의 처리를 제어하는 마이크로프로세서와 같은 프로세서를 포함할 수 있다. 또한, 임의의 호스트 프로세서는 시스템 제어를 공유하는 복수의 프로세서를 포함할 수 있다. 호스트 프로세서는 호스트 프로세서는 호스트 내에 또는 호스트 외부에 저장될 수 있는 명령을 실행함으로써 호스트의 동작을 제어하게 호스트의 추가 시스템 요소에 직접 또는 간접적으로 결합될 수 있다.
전술한 바와 같이, 예를 들어, 메모리 디바이스(10)가 더블 데이터 레이트 DRAM(예를 들어, DDR5 SDRAM)와 같은 휘발성 메모리로서 동작하게 하는 호스트에 의해 메모리 디바이스(10)에 및 이로부터 데이터가 기입 및 판독될 수 있다. 일부 실시예에서, 호스트는 또한 SSD(Solid State Drive), MMC(MultimediaMediaCard), SD(SecureDigital) 카드, CF(CompactFlash) 카드, 또는 기타 적절한 디바이스와 같은 다른 유형의 메모리 디바이스(예를 들어, 스토리지) 뿐만 아니라, 판독 전용 메모리(ROM), PC-RAM, 실리콘-산화물-질화물-산화물-실리콘(SONOS) 메모리, 금속-산화물-질화물-산화물-실리콘(MONOS) 메모리, 폴리실리콘 플로팅 게이트 기반 메모리, 및/또는 다양한 아키텍처(예를 들어, NAND 메모리, NOR 메모리 등)의 다른 유형의 플래시 메모리와 같은 별도의 비휘발성 메모리를 포함할 수 있다. 또한, 호스트는 사용자가 호스트에 데이터를 입력할 수 있게 하기 위한 하나 이상의 입력 디바이스, 예를 들어, 버튼, 스위칭 요소, 키보드, 라이트 펜, 스타일러스, 마우스, 및/또는 음성 인식 시스템 뿐만 아니라, USB(Universal Serial Bus), PCI(Peripheral Component Interconnect), PCI 익스프레스(PCI-E), SCSI(Small Computer System Interface), IEEE 1394(Firewire), 또는 기타 적합한 인터페이스와 같은 하나 이상의 외부 인터페이스를 포함할 수 있음을 이해해야 한다. 호스트는 또한 프로세서에 결합된 디스플레이와 같은 출력 디바이스 및 인터넷과 같은 네트워크와 인터페이스하기 위한 네트워크 인터페이스 카드(NIC)와 같은 네트워크 인터페이스 디바이스를 선택적으로 포함할 수 있다. 이해되는 바와 같이, 호스트는 호스트의 응용에 따라 많은 다른 성분를 포함할 수 있다.
호스트는 저장을 위해 데이터를 메모리 디바이스(10)로 전송하도록 동작할 수 있고 호스트에서 다양한 동작을 수행하기 위해 메모리 디바이스(10)로부터 데이터를 판독할 수 있다. 따라서, 이들 데이터 전송을 용이하게 하기 위해, 일부 실시예에서, I/O 인터페이스(16)는 I/O 인터페이스(16)와 DQ 신호를 수신 및 전송하도록 동작하는 데이터 송수신기(48)를 포함할 수 있다.
도 2는 메모리 디바이스(10)의 I/O 인터페이스(16)를 일반적으로 및, 보다 구체적으로, 데이터 송수신기(48)를 도시한다. 도시된 바와 같이, I/O 인터페이스(16)의 데이터 송수신기(48)는 DQ 커넥터(50), DQ 송수신기(52), 및 직렬/병렬 변환기(54)를 포함할 수 있다. 일부 실시예에서, 다수의 데이터 송수신기(48)가 이용될 수 있는데 각각의 단일의 데이터 송수신기(48)는 예를 들어 데이터 신호의 상위 및 하위 바이트에 대응하는 각각의 상위 및 하위 I/O 신호(예를 들어, DQ<15:8> 및 DQ<7:0>)의 각각과 관련하여 이용될 수 있음에 유의한다. 따라서, I/O 인터페이스(16)는 각각이 하나 이상의 I/O 신호에 대응하는 것인 복수의 데이터 송수신기(48)를 포함할 수 있다(예를 들어, 각각의 DQ 커넥터(50), DQ 송수신기(52), 및 직렬/병렬 변환기(54)를 포함한다).
DQ 커넥터(50)는, 예를 들어, 데이터 기입 동작의 일부로서 데이터를 메모리 어레이(23)에 전송하기 위해 DQ 신호를 수신하도록 동작하는 핀, 패드, 이들의 조합, 또는 다른 유형의 인터페이스일 수 있다. 또한, DQ 커넥터(50)는 메모리 디바이스(10)로부터 DQ 신호를 전송하도록, 예를 들어 데이터 판독 동작의 일부로서 메모리 어레이(23)로부터 데이터를 전송하도록 동작할 수 있다. 이들 데이터 판독/기입을 용이하게 하기 위해, DQ 송수신기(52)가 데이터 송수신기(48)에 존재한다. 일부 실시예에서, 예를 들어, DQ 송수신기(52)는 메모리 어레이(23)로부터 데이터 판독 동작의 출력 타이밍을 결정하기 위한 타이밍 신호로서 내부 클록 발생기(30)에 의해 생성된 클록 신호를 수신할 수 있다. 내부 클록 발생기(30)에 의해 전송된 클록 신호는 클록 커넥터(56)(예를 들어, 핀, 패드, 이들의 조합 등)에서 메모리 디바이스(10)에 의해 수신된 하나 이상의 클록킹 신호에 기초할 수 있고 클록 입력 회로(18)를 통해 내부 클록 발생기(30)에 라우팅된다. 따라서, DQ 송수신기(52)는 내부 클록 발생기(30)에 의해 생성된 클록 신호를 메모리 어레이(23)로부터의 데이터 판독 동작의 출력 타이밍을 결정하기 위한 타이밍 신호로서 수신할 수 있다.
도 2의 DQ 송수신기(52)는 예를 들어 데이터 기입 동작의 일부로서 스트로브 데이터 모드에서 동작하기 위해 하나 이상의 DQS 신호를 수신할 수 있다. DQS 신호는 DQS 커넥터(60)(예를 들어, 핀, 패드, 이들의 조합 등)에서 수신될 수 있고, DQ 송수신기(52)에 DQS 신호의 선택적 전송을 통해 데이터 스트로브 모드를 제어하도록 동작하는 DQS 송수신기(60)를 통해 DQ 송수신기(52)에 라우팅될 수 있다. 따라서, DQ 송수신기(52)는 메모리 어레이(23)로부터 데이터 기입 동작을 제어하기 위해 DQS 신호를 수신할 수 있다.
위에서 언급한 바와 같이, 데이터 송수신기(48)는 메모리 디바이스(10)에 및 이로부터(예를 들어, 메모리 어레이(23)에 및 이로부터) 데이터의 전송을 용이하게 하는 모드에서 동작할 수 있다. 예를 들어, 메모리 디바이스(10) 내에서 더 높은 데이터 레이트를 허용하기 위해, DQS 신호가 이용되는 데이터 스트로브 모드가 발생할 수 있다. DQS 신호는 DQS 커넥터(58)(예를 들어, 핀, 패드, 이들의 조합 등)에 의해 수신된 데이터(예를 들어, 기입 명령을 위해)를 전송하는 외부 프로세서 또는 콘트롤러에 의해 구동될 수 있다. 일부 실시예에서, DQS 신호는 대응하는 입력 데이터를 캡처하기 위한 클록 신호로서 사용된다.
또한, 도 2에 도시된 바와 같이, 데이터 송수신기(48)는 또한 메모리 디바이스(10)의 데이터 기입 동작 동안 데이터 버스(46)를 따른 전송을 위해 직렬 데이터 비트(예를 들어, 직렬 비트스트림)를 병렬 데이터 비트(예를 들어, 병렬 비트스트림)로 변환하도록 동작하는 직렬/병렬 변환기(54)를 포함한다. 마찬가지로, 직렬/병렬 변환기(54)는 메모리 디바이스(10)의 판독 동작 동안 병렬 데이터 비트(예를 들어, 병렬 비트스트림)를 직렬 데이터 비트(예를 들어, 직렬 비트스트림)로 변환하도록 동작한다. 이러한 방식으로, 직렬/병렬 변환기(54)는 예를 들어 직렬 포맷을 갖는 호스트 디바이스로부터 수신된 데이터를 메모리 어레이(23)에 저장하기에 적합한 병렬 포맷으로 변환하도록 동작한다. 마찬가지로, 직렬/병렬 변환기(54)는 예를 들어 병렬 포맷을 갖는 메모리 어레이(23)로부터 수신된 데이터를 호스트 디바이스로의 전송에 적합한 직렬 포맷으로 변환하도록 동작한다.
도 3은 데이터 전송 버스(51)에 결합된 DQ 커넥터(50), DQ 수신기(62), DQ 송신기(64)(DQ 수신기(62)와 조합하여 DQ 송수신기(52)를 형성한다), 병렬 변환기(66), 및 직렬 변환기(68)(병렬 변환기(66)와 조합하여 직렬/병렬 변환기(54)를 형성한다)를 포함하는 것으로서 데이터 송수신기(48)를 도시한다. 동작에서, 호스트(예를 들어, 전술한 호스트 프로세서 또는 다른 메모리 디바이스)는 메모리 디바이스(10)에의 데이터 기입 동작의 일부로서 데이터 송수신기(48)에 데이터 전송 버스(51)에 거쳐 직렬 형태로 데이터를 전송하도록 동작할 수 있다. 이 데이터는 DQ 커넥터(50)에서 수신되어 DQ 수신기(62)에 전송된다. 예를 들어, DQ 수신기(62)는 데이터에 대해 하나 이상의 동작(예를 들어, 증폭, 데이터 신호의 구동 등)을 수행할 수 있고 및/또는 병렬 변환기(66)로의 데이터의 전송을 조정(예를 들어, 제어)하도록 동작하는 각각의 DQS 신호를 수신할 때까지 데이터에 대한 래치로서 동작할 수 있다. 데이터 기입 동작의 일부로서, 병렬 변환기(66)는 데이터 전송 버스(51)를 따라 전송되는 포맷(예를 들어, 직렬 형태)에서 저장하기 위해 메모리 어레이(23)로 데이터의 전송을 위해 사용되는 포맷(예를 들어, 병렬 형태)으로 데이터를 전환(예를 들어, 변환)하도록 동작할 수 있다.
마찬가지로, 판독 동작 동안(예를 들어, 메모리 어레이(23)로부터 데이터를 판독하고 판독된 데이터를 데이터 전송 버스(51)를 통해 호스트에 전송), 직렬 변환기(68)는 메모리 어레이에 의해 사용되는 하나의 포맷으로(예를 들어, 병렬 형태) 메모리 어레이로부터 판독된 데이터를 수신하고, 데이터가 데이터 전송 버스(51) 및/또는 호스트 중 하나 이상과 호환될 수 있도록 수신된 데이터를 제2 포맷(예를 들어, 직렬 형태)으로 전환(예를 들어, 변환)할 수 있다. 전환된 데이터는 직렬 변환기(68)로부터 DQ 송신기(64)로 전송될 수 있으며, 이에 의해 데이터에 대한 하나 이상의 동작(예를 들어, 디-앰프리파이(de-amplification), 데이터 신호의 구동 등)이 발생할 수 있다. 부가적으로, DQ 송신기(64)는 호스트의 하나 이상의 성분으로 데이터 전송 버스(51)를 따라 전송을 위해 DQ 커넥터(50)로의 데이터의 전송을 조정(예를 들어, 제어)하도록 동작하는, 예를 들어 내부 클록 발생기(30)로부터 각각의 클록 신호가 수신될 때까지 수신된 데이터에 대한 래치로서 동작할 수 있다.
일부 실시예에서, DQ 커넥터(50)에서 수신된 데이터는 왜곡될 수 있다. 예를 들어, DQ 커넥터(50)에서 수신된 데이터는 이전에 수신된 데이터가 후속 수신되는 데이터에 간섭하는 심볼간 간섭(ISI)에 의해 영향을 받을 수 있다. 예를 들어, 증가된 데이터 볼륨이 데이터 전송 버스(51)를 통해 DQ 커넥터(50)로 전송되는 것에 기인하여, DQ 커넥터(50)에서 수신된 데이터는 호스트에 의해 전송된 데이터에 비해 왜곡될 수 있다. 이 왜곡을 완화(예를 들어, 오프셋 또는 상쇄)하고 ISI의 효과를 효과적으로 역전시키는 한 가지 기술은 데이터에 등화 동작을 적용하는 것이다. 도 4는 이 등화 동작에서 사용될 수 있는 등화기를 포함하는 데이터 송수신기(48)의 실시예를 도시한다.
도 4는 등화기, 특히, 판정 피드백 등화기(DFE)(70)를 포함하는 데이터 송수신기(48)의 일 실시예를 도시한다. 도시된 바와 같이, DFE(70)는 멀티탭(예를 들어, 4 탭) DFE(70)이다. 그러나, 4 탭 미만 또는 그 이상이 DFE(70)와 함께 이용될 수 있다. 마찬가지로, DFE(70)는 병렬 변환기(66) 또는 DQ 수신기(62)와 별도로 또는 내부에 배치될 수 있다. 동작에서, 바이너리 출력(예를 들어, 래치 또는 의사결정 슬라이서로부터) 또는 바이너리 출력의 표시는 하나 이상의 데이터 래치 또는 데이터 레지스터에 캡처된다. 본 실시예에서, 이들 데이터 래치 또는 데이터 레지스터는 병렬 변환기(66)에 배치될 수 있고 이 내에 저장된 값은 경로(72, 74, 76, 78)를 따라 래치되거나 전송될 수 있다.
데이터 비트가 DQ 수신기(62)에서 수신될 때, 이것은 호스트로부터 비트 "n"으로서 전송되는 것으로 식별될 수 있고 시간 t0에서 왜곡된 비트 n으로서 수신될 수 있다(예를 들어, 비트 n은 ISI에 의해 왜곡되어졌다). 왜곡된 비트 n이 DQ 수신기(62)에 수신되기 전에 수신된, 예를 들어, t0의 시간 직전에 t-1의 시간에 수신된 가장 최근의 비트는 n-1로서 식별될 수 있고 경로(72)를 따라 데이터 래치 또는 데이터 레지스터로부터 전송되는 것으로 도시되었다. 왜곡된 비트 n이 DQ 수신기(62)에 수신되기 전에 수신된, 예를 들어, t-1의 시간 직전의 t-2의 시간에 수신된 제2의 가장 최근의 비트는 n-2로서 식별될 수 있고 경로(74)를 따라 데이터 래치 또는 데이터 레지스터로부터 전송되는 것으로 도시되었다. 왜곡된 비트 n이 DQ 수신기(62)에 수신되기 전에 수신된, 예를 들어, t-2의 시간 직전의 t-3의 시간에 수신된 제3의 가장 최근의 비트는 n-3으로서 식별될 수 있고 경로(76)를 따라 데이터 래치 또는 데이터 레지스터로부터 전송되는 것으로 도시되었다. 왜곡된 비트 n이 DQ 수신기(62)에 수신되기 전에 수신된, 예를 들어, t-2의 시간 직전의 t-3의 시간에 수신된 제4의 가장 최근의 비트는 n-4로서 식별될 수 있고 경로(78)를 따라 데이터 래치 또는 데이터 레지스터로부터 전송되는 것으로 도시되었다. 비트 n-1, n-2, n-3 및 n-4는 수신된 왜곡된 비트 n에 간섭하는(예를 들어, 비트 n-1, n-2, n-3 및 n-4는 호스트에서 전송된 비트 n에 ISI를 야기한다) 비트 그룹으로서 간주될 수 있고, DFE(70)는 호스트에서 전송된 비트 n에 비트 n-1, n-2, n-3 및 n-4의 그룹에 의해 야기된 왜곡을 오프셋하도록 동작할 수 있다.
따라서, 경로(72, 74, 76, 78)를 따라 래치되거나 전송된 값은 DQ 수신기(62)로부터 전송되어 메모리 어레이(23)에 저장된 각각 가장 최근의 이전 데이터 값(예를 들어, 선행 비트 n-1, n-2, n-3 및 n-4)에 대응한다. 이들 이전에 전송된 비트는 경로(72, 74, 76, 78)를 따라 DFE(70)로 피드백되는데, 이는 수신된 입력 신호(예를 들어, 왜곡된 비트 n과 같은 DQ 커넥터(50)로부터 수신된 데이터)에 합산기(예를 들어, 합산 증폭기)에 의해 더해질 수 있는 가중된 탭(예컨대, 전압)을 발생하도록 동작한다. 다른 실시예에서, 가중된 탭(예를 들어, 전압)은 수신된 데이터의 왜곡에 대응하거나 이를 완화시키는(예를 들어, 왜곡된 비트 n의 왜곡을 완화시키는) 오프셋을 생성하기 위해 초기 기준 값과 조합될 수 있다. 일부 실시예에서, 가장 최근에 이전에 수신된 데이터(예를 들어, 비트 n-1)가 더 앞선 시간에 수신된 비트(예를 들어, 비트 n-1, n-2 및 n-3)보다 수신된 데이터(예를 들어, 왜곡된 비트 n)의 왜곡에 더 큰 영향을 미칠 수 있음을 반영하기 위해 탭들이 가중된다. DFE(70)는 이전에 수신된 비트에 의해 야기된 왜곡을 집합적으로 상쇄하기 위해 각각의 이전 비트로 인한 탭(예를 들어, 전압)에 대한 크기 및 극성을 생성하도록 동작할 수 있다.
예를 들어, 본 실시예에서, 이전에 수신된 비트 n-1, n-2, n-3 및 n-4 각각은, 메모리 어레이(23)로 전송하기 위해 병렬 변환기(66)로 전송되고 추가로 각각의 경로(72, 74, 76, 78)를 따라 후속 전송을 위해 레지스터에 래치되거나 저장되었던 2개의 값 중 하나(예를 들어, 바이너리 0 또는 1)를 가졌을 수도 있을 것이다. 예시된 실시예에서, 이는 비트 n-1, n-2, n-3 및 n-4의 그룹에 대해 16개의(예를 들어, 24) 가능한 바이너리 조합(예를 들어, 0000, 0001, 0010,..., 1110 또는 1111)이 되게 한다. DFE(70)는 데이터 스트림에서 이전 비트로부터(예를 들어, 비트 n-1, n-2, n-3 및 n-4의 그룹)의 ISI 왜곡을 상쇄시키기 위해 DQ 커넥터(50)로부터 수신된 입력 값(예를 들어, 왜곡된 비트 n)을 조절하거나 DQ 커넥터(50)로부터 수신된 입력 값(예를 들어, 왜곡된 비트 n)에 후속적으로 적용되는 기준값을 수정하기 위해 사용될, 전술한 16가지 조합 중 어느 것이든 존재하는지 결정하기 위한 대응하는 탭 값을 선택 및/또는 생성하도록 동작한다(예를 들어, 경로(72, 74, 76, 78)을 따라 수신된 값에 기초하여).
왜곡 정정(예를 들어, DFE(70))의 사용은 DQ 커넥터(50)로부터 전송된 데이터가 왜곡없이 메모리 어레이(23)에 정확하게 표현되도록 유리할 수 있다. 따라서, 왜곡 정정에서 사용하기 위해 이전 비트 데이터를 저장하는 것이 유용할 수 있다. 도 5의 블록도에 도시된 바와 같이, 왜곡 정정 회로(80)는 DQ 수신기(62)의 일부로서 포함될 수 있지만 이에 물리적으로 위치될 필요는 없다(예를 들어, 왜곡 정정 회로(80)는 대신 DQ 수신기(62)에 결합될 수 있다). 일부 실시예에서, 왜곡 정정 회로(80)는 채널(84)(예를 들어, 연결, 전송 라인, 및/또는 도전성 물질)을 통해 전송된 왜곡된 비트(81)(예를 들어, ISI 및/또는 시스템 왜곡에 의해 왜곡되어진 비트)를 정정하기 위해 이전에 전송된 비트 데이터를 제공하도록 동작될 수 있다.
왜곡된 비트(81)는 채널(84)로부터 증폭 디바이스(82)(예를 들어, 가변 이득 증폭기)로 전송될 수 있다. 왜곡된 비트(81)는 단일 가중 탭(86)을 갖는 것으로 도시된, 증폭 디바이스(82)로부터 DFE(70)로 전송될 수 있다. 왜곡된 비트(81)는 DQ 기준 신호(83)와 동시에 DFE(70)로 전송될 수 있다. DQ 기준 신호(83)는 DQ 연결(50)에 의해 수신된 전송된 비트가 논리 로우(예를 들어, 0)인지 아니면 논리 하이(예를 들어, 1)인지를 결정하기 위한 임계 값(예를 들어, 전압 레벨)을 나타낼 수 있다.
DFE(70)는 왜곡된 비트(81)로부터의 왜곡을 이전 비트 데이터(예를 들어, n-1 비트 데이터)로 가중된 탭을 사용하여 정정하도록 동작될 수 있다. n-1 비트에 대한 데이터(예를 들어, 논리 1 또는 논리 0)는 경로(72)를 통해 전송될 수 있다. 단일 가중 탭(86)의 크기 및 극성은 n-1 비트에 의해 야기된 왜곡을 오프셋하기 위해 왜곡된 비트(81)에 전류를 인가하는 전류 합산기로서 동작하는 합산기 회로(85)를 통해 n-1 비트에 의해 야기된 총 왜곡을 오프셋할 수 있다. 예를 들어, DQ 연결(50)에서 수신된 비트가 DQ 기준 신호(83) 미맡에 있는 것으로 결정되면, 수신된 비트(81)는 논리 로우로서 메모리 어레이(23)에 전송된다. 가중 탭(86)의 크기 및 극성은 왜곡된 비트(81) 및 DQ 기준 신호(83)를 정정할 수 있다.
왜곡된 비트(81)의 수정된 버전 및 DQ 기준 신호(83)의 수정된 버전은 데이터 래치(94)로서 도시된 래칭 요소(예를 들어, 재생 래치, 슬라이서 등)에 전송될 수 있다. 정정된 비트(88)는 데이터 래치(94)를 통해 생성되어 데이터 래치(94)로부터 병렬 변환기(66)로 전송될 수 있는데, 이는 DQS 신호(96)의 상승 에지에서 발생할 수 있다. 다른 실시예에서, 데이터 전송의 추가 또는 대안적 방법이 포함되게 클록킹 스킴의 변형이 이어질 수 있다. 새로운 n-1 비트에 대한 값은, 예를 들어, 정정된 비트(88)가 병렬 변환기(66)에 수신될 때 경로(72)를 따른 전송을 위해 병렬 변환기(66)에 저장될 수 있다. DFE(70) 및 증폭 디바이스(82)와 관련된 왜곡 정정 회로는 아래에서 더 상세히 설명될 수 있다.
도 6은 왜곡된 비트(81)와 연관된 왜곡을 무효화할 수 있는 도 5의 DFE(70)의 일부의 회로도를 도시한다. 데이터 비트는 제1 입력(102) 및 제2 입력(104)에서 합산기 회로(85)로 수신될 수 있다. 제1 입력(102) 및 제2 입력(104)은 활성화 또는 비활성화될 수 있는 디바이스에 통신가능하게 결합될 수 있다(예를 들어, 게이트 신호를 전계 효과 트랜지스터(106, 108)에 공급하도록 결합된다). 왜곡된 비트(81)는 제1 입력(102)에 의해 수신될 수 있고 DQ 기준 신호(83)는 제2 입력(104)에 의해 수신될 수 있다. 이러한 방식으로, 2개의 전계 효과 트랜지스터(106, 108)는 왜곡된 비트(81) 및 DQ 기준 신호(83)에 의해 제어될 수 있다.
가중 탭(86) 및 이의 역값(예를 들어, 역 가중 탭(87))은 왜곡된 비트(81)의 왜곡을 정정하기 위해 출력(110, 112)에 전송될 수 있다. n-1 비트에 대한 논리 하이는 경로(72)를 통해 전송된다. 이 경우에, n-1 비트는 출력(110, 112)에 가중 탭 값(86, 87)이 기여할 수 있게 2개의 전계 효과 트랜지스터(116, 118)에 대한 제어 신호로서 가중 탭(86) 및 역 가중 탭(87)을 생성하도록 구현될 수 있다.
가중 탭 값(86, 87)은 전류가 출력(110, 112)에 인가될 수 있게 하여, 이에 의해, 공급된 전류는 제어가능한 소스(120)(예를 들어, 디지털-아날로그 변환기에 의해 제어되는 전류 소스)를 통해 제어된다. 출력(110, 112)은 DQ 기준 신호(83) 및 왜곡된 비트(81) 중 하나 이상의 수정된 값들일 수 있고 데이터 래치(94)(예를 들어, 바이너리 출력을 생성하는 재생 래치 또는 슬라이서)로 전송될 수 있다. 정정된 비트(88)는 출력(110, 112)에 기초하여 데이터 래치(94)를 통해 생성될 수 있고, DQS 신호(96)의 상승 에지에서 병렬 변환기(66)에 전송될 수 있다. 병렬 변환기(66)에 경로(72)를 따른 전송을 위해 저장된 n-1 비트 정보는 미래의 왜곡 정정을 위해 정정된 비트(88)로 업데이트될 수 있다.
일부 응용에서, 정정된 비트(88)는 가중 탭(86, 87)이 달리 제공할 수 있는 것보다 더 큰 조절 정밀 레벨을 가질 필요가 있을 수 있다. 도 7은 왜곡된 비트(81)에 대해 보다 정밀한 왜곡 정정을 수행하기 위해 4개의 가중 탭(86, 162, 164, 166)을 생성하기 위해 이전 데이터의 4개의 비트(예를 들어, n-1 비트 데이터, n-2 비트 데이터, n-3 비트 데이터, 및 n-4 비트 데이터)를 수신할 수 있는 왜곡 정정 회로(160)의 블록도를 도시한다. 왜곡 정정 회로(80)와 유사한 방식으로, 왜곡된 비트(81)는 채널(84)을 통해 증폭 디바이스(82)로 전송될 수 있다. DQ 기준 신호(83)는 또한 증폭 디바이스(82)로 전송될 수 있다.
증폭 디바이스(82)로부터, 왜곡된 비트(81) 및 DQ 기준 신호(83)는 DFE(70)로 전송될 수 있다. 이전 비트에 대한 비트 데이터는 경로(72, 74, 76, 78)를 통해 전송될 수 있다. DFE(70)은 4개의 이전 비트에 대한 비트 데이터로부터 생성된 4개의 가중 탭(86, 162, 164, 166)을 사용하여 왜곡된 비트(81)로부터의 왜곡을 정정하도록 동작될 수 있다. DFE(70)는 이전에 수신된 비트에 의해 야기된 왜곡된 비트(81)에 대한 총 왜곡을 오프셋하도록 설계될 수 있는 경로(72, 74, 76, 78)를 따라 전송된 각각의 이전 비트 각각에 대한 가중 탭(86, 162, 164, 166) 각각에 대한 크기 및 극성을 생성하도록 동작될 수 있다.
왜곡된 비트(81)의 수정된 버전 및 DQ 기준 신호(83)의 수정된 버전 중 하나 이상이 데이터 래치(94)로 전송될 수 있다. 수정된 비트(88)는 데이터 래치(94)로부터 DQS 신호(96)의 상승 에지에서 병렬 변환기(66)에 전송될 수 있다. 병렬 변환기(66)는 n-1 비트, n-2 비트, n-3 비트 및 n-4 비트에 대한 값으로 업데이트될 수 있고, 값들은 경로(72, 74, 76, 78)를 따른 전송을 위해 저장될 수 있다. DFE(70)와 관련된 왜곡 정정 회로는 아래에서 더 상세히 설명될 수 있다.
도 8은 왜곡을 무효화할 수 있는 도 7의 DFE(70)의 일부의 회로도를 도시한다. 도 8에 추가로 예시된 바와 같이, DFE(70)는 경로(72, 74, 76, 78)로 전송된 데이터를 통해 n-1 비트, n-2 비트, n-3 비트 또는 n-4 비트, 또는 이들의 임의의 조합에 대한 논리 하이 또는 로우를 수신할 수 있다. 이 경우, 경로(72, 74, 76, 78)를 따라 전송된 데이터는 출력(110, 112)에 전송되는 출력을 제어하기 위해 전계 효과 트랜지스터(116, 118, 182, 184, 186, 188, 190, 192)에 대한 제어 신호로서 가중 탭(86, 162, 164, 166) 및 역 가중 탭(87, 163, 165, 167)을 생성하도록 구현될 수 있다. 전계 효과 트랜지스터(116, 118, 182, 184, 186, 188, 190, 192)는 이전에 정정된 비트의 다양한 조합(예를 들어, 0000, 0001, 0010,..., 1111)에 의해 표현된 16개의(예를 들어, 24) 상이한 가능한 바이너리 상태 중 하나를 반영하도록 선택적으로 제어가능하게 활성화될 수 있다.
가중 탭(86, 87, 162, 163, 164, 166, 167) 값은 출력(110, 112)에 인가될 수 있으며, 이에 의해, 공급된 전류는 제어가능 소스(120) 및 추가적인 제어가능 소스(194, 196, 198(예를 들어, 디지털-아날로그 변환기에 의해 제어되는 전류 소스)를 통해 제어된다. 출력(110, 112)은 데이터 래치(94)에 전송될 수 있다. 정정된 비트(88)는 출력(110, 112)에 기초하여 데이터 래치(94)를 통해 생성될 수 있고 DQS 신호(96)의 상승 에지에서 병렬 변환기(66)로 전송될 수 있다. 병렬 변환기(66)에 경로(72, 74, 76, 78)를 따른 전송을 위해 저장된 n-1 비트, n-2 비트, n-3 비트, 및 n-4 비트 정보는 향후 왜곡 정정을 위해 수정된 비트(88)로 업데이트될 수 있다(예를 들어, n-4 비트는 n-3 데이터를 반영하도록 업데이트되고, n-3 비트는 n-2 데이터를 반영하도록 업데이트되며, n-2 데이터는 n-1 데이터를 반영하도록 업데이트되며, n-1 데이터는 새로 수정된 비트로 업데이트될 것이다).
일부 실시예에서, 증폭 디바이스(82)를 피할 수 있는 왜곡 정정 방법이 바람직할 수 있다. 도 9는 증폭 디바이스(82)의 사용을 피할 수 있는 왜곡 정정 회로(200)의 블록도를 도시한다. 왜곡 정정 회로(200)는 등화기(202)(예를 들어, 하나의 디바이스로 결합된 재생 래치 회로 및 DFE 회로) 및 디코더(204)(예를 들어, 4-16 비트 디코더)를 포함한다. 왜곡된 비트(81)는 채널(84)을 통해 수신될 수 있다. 왜곡된 비트(81)는 단자(206)에서 등화기(202)에 의해 수신될 수 있다. DFE(70)의 회로는 등화기(202) 내에 포함될 수 있다. 디코딩된 신호(214)(예를 들어, 제어 신호) 및 전압 정정 신호(212)(예를 들어, DQ 기준 신호(83)의 가중된 아니면 조절된 버전)가 또한 등화기(202)에 의해 수신될 수 있다.
디코딩된 신호(214)는 단자(210)에서 등화기(202)로 전송될 수 있다. 경로(72, 74, 76, 78) 상의 데이터에 의해 표현된 4 비트 시퀀스(예를 들어, 0000, 0001,..., 1111)는 디코딩된 신호(214)(예를 들어, 0000000000000001, 0000000000000010,... 1000000000000000)로서 출력될 수 있는 16개의 가능한 상태 중 하나로 디코더(204)에 의해 전환될 수 있다. 16개의 가능한 상태는 데이터의 4개의 정정 이전 비트(예를 들어, 24)의 모든 가능한 조합에 대응할 수 있다. 추가의 실시예에서, 디코딩된 신호(214)를 생성하기 위해 4개 이하의 정정 이전 비트의 데이터가 사용될 수 있다. 다른 실시예에서, 직접 결합되는 대신에, 경로(72, 74, 76, 78)는 디코더(204)에 입력으로서 가중 탭 값(86, 162, 164, 166)으로 표현될 수 있다. 디코딩된 신호(214)에 의해 표시된 상이한 상태에 대응하는 하나 이상의 전압 정정 신호(212)가 단자(208)에 전송될 수 있다.
왜곡된 비트(81)의 값은 등화기(202)에 의해 정정될 수 있다. 등화기(202)로부터의 출력(216)이 정정된 비트(88)가 되도록 정정이 수행될 수 있다. 정정된 비트(88)는 DQS 신호(96)의 상승 에지에서 병렬 변환기(66)로 전송될 수 있다. 병렬 변환기(66)에서, 저장된 n-1 비트, n-2 비트, n-3 비트, 및 n-4 비트는 추후 왜곡 정정에서 사용을 위해 새로운 데이터에 따라 업데이트될 수 있다(예를 들어, n-4 비트는 n-3 데이터를 반영하도록 업데이트되고, n-3 비트는 n-2 데이터를 반영하도록 업데이트되며, n-2 데이터는 n-1 데이터를 반영하도록 업데이트되며, n-1 데이터는 새로이 정정된 비트로 업데이트될 것이다).
왜곡 정정 회로(200)에 의해 예증된 방법은 왜곡 정정 속도를 증가시킬 수 있다. 결과적인 왜곡 정정 팩터 또는 왜곡 정정 값이 결정될 필요가 있을 때마다(예를 들어, 왜곡 정정 회로(80)를 통해), 합산 기능을 수행하기보다는, 왜곡 정정 회로(200)는 왜곡 정정 값을 저장했을 수 있다. 왜곡 정정 값은 특정 상태에 대한 특정 왜곡 정정 값이 필요할 때, 값이 왜곡 정정에서 이미 사용될 준비가 될 수 있도록 저장되어져 있을 수 있다. 저장된 값의 구현 수단은 도 10에서 상세히 설명될 수 있다.
도 10은 도 9의 등화기(202)의 일부의 회로도를 도시한다. 왜곡된 비트(81)는 단자(206)에서 수신되어 출력(110)에 전송될 수 있다. 디코딩된 신호(214)는 단자(210)에 전송될 수 있다. 디코더(204)와 단자(210) 사이의 연결은 디코딩된 신호(214)가 단자(210)에 전송되고, 맞는 전계 효과 트랜지스터가 활성화될 수 있게 행해질 수 있다. 맞는 전계 효과 트랜지스터는 이것이 디코딩된 신호(214)에 의해 특정된 특정 상태에 대응하면 활성화될 수 있다. 디코딩된 신호(214)에 의해 표시된 각각의 가능한 상태에 특정한 전계 효과 트랜지스터(241-256)(예를 들어, 16개의 전계 효과 트랜지스터는 16개의 가능한 상태에 대응한다)는 단자(210) 내에 포함될 수 있다. 예를 들어, 디코딩된 신호(214, 0000000000000001)는 디코딩된 신호(214)의 제1 상태에, 그리고 디코딩된 신호(214)의 수신시 활성화되는 맞는 전계 효과 트랜지스터일 수 있는 관련된 제1 전계 효과 트랜지스터(241)에 대응할 수 있다. 또한, 예를 들어, 0000000000000010은 디코딩된 신호(214)의 제2 상태에 대응할 수 있고 제1 전계 효과 트랜지스터를 활성화하는 것이 아니라 제2 전계 효과 트랜지스터(242)만을 활성화할 수 있다. 활성화되었을 때, 전계 효과 트랜지스터들(257-272)을 통해 결합된 관련된 정정 전압은 특정 상태에 대해 맞는 전계 효과 트랜지스터(241-256)에 의해 출력(112)에 영향을 주기 위해 전송될 수 있다. 예를 들어, 0000000000000010은 디코딩된 신호(214)의 제2 상태에 대응할 수 있고, 제2 전계 효과 트랜지스터(242)를 활성화하여 전계 효과 트랜지스터(248)에 결합된 관련된 정정 전압이 출력(112)에 영향을 주게 할 수 있다.
출력(110, 112)은 데이터 래치(94)에 전송될 수 있다. 정정된 비트(88)는 출력(110, 112)에 기초하여 데이터 래치(94)를 통해 생성될 수 있고, DQS 신호(96)의 상승 에지에서 병렬 변환기(66)에 전송될 수 있다. 병렬 변환기(66)에서, 저장된 n-1 비트, n-2 비트, n-3 비트, 및 n-4 비트는 추후의 왜곡 정정에서 사용을 위해 새로운 데이터에 따라 업데이트될 수 있다. 일부 실시예에서, 부하 요건의 시뮬레이션을 통해(예를 들어, "더미" 부하, e-부하, 전자 부하, 전류 싱크를 통한) 회로 수행을 테스트하는 것이 바람직할 수 있다. 부하 요건의 시뮬레이션은 전계 효과 트랜지스터(201, 203)에 제공된 연결을 사용하여 수행될 수 있다. 일부 실시예에서, 데이터가 전송되는 레이트를 증가시키는 것이 바람직할 수 있다. 도 11은 DQ 수신기(62)에 의한 정확한 처리를 여전히 허용하면서도 높은 레이트로 전송된 데이터를 취급하는 하나의 기술을 도시한다.
도 11은 3개의 상이한 시간에서 DQ 수신기(62)에 전송되는 데이터 스트림(273)을 도시하고, 수신된 왜곡된 비트(81), n-1 비트(274), n-2 비트(275), 이어서 n-3 비트(276) 및 n-4(277) 비트를 포함한다. 제1 비트스트림(278)은 t=0에서 전송된 데이터 스트림(273)일 수 있다. n-1 비트(274)의 왜곡 기여를 계산할 수 있게 n-1 비트(274)의 전송과 왜곡된 비트(81)의 수신 사이에 충분한 시간이 지나지 않았을 수 있다. 이것이 발생하면, 하나의 해결책은 왜곡 계산에 사용될 수 있도록 병렬 변환기(66)으로의 전송을 완료하기 위한 n-1 비트(274) 정보를 기다리는 것일 수 있다.
제2 비트스트림(279)은 t=1에서 전송된 데이터 스트림(273)일 수 있다. 제2 비트스트림(279)은 수신된 왜곡된 비트(81) 및 수신된 제2 왜곡된 비트(280)를 예시할 수 있다. n-1 비트(274)가 병렬 변환기(66)에 알려질 수 있는 충분한 시간이 지났지만, 왜곡된 비트(81)의 값의 정정 결정을 돕기 위해 아직 적용되지 않았을 수 있다. 제3 비트스트림(281)은 t=2에서 전송된 데이터 스트림(273)일 수 있다. 제3 비트스트림(281)은 DQ 수신기(62)에서 수신될 제2 왜곡된 비트(280) 및 DQ 수신기(62)에서 수신될 제3 왜곡된 비트(282)를 보여줄 수 있다. 그러나 왜곡된 비트(81)가 정정된 비트(88)가 되고 제2 왜곡된 비트(280)의 왜곡을 정정하기 위해 새로운 n-1 비트(274) 정보로서 병렬 변환기(66)에 수신되기에 충분한 시간이 경과되지 않았다. 따라서, t=1에서 제2 비트스트림(279)에서와 같이, 왜곡 계산은 n-1 비트(274)가 병렬 변환기(66)에 수신되어 왜곡 정정을 위해 전송될 수 있을 때까지 대기해야 한다. 대기 시간 동안 임의의 추가 프로세스를 수행하지 않고 n-1 비트(274)가 전송되기를 대기하는 것보다 더 시간 효율적인 해결책이 존재할 수 있다.
하나의 해결책은 n-1 비트의 값의 두 가능성(예를 들어, 논리 하이 및 논리 로우)을 사용하여 n-2 비트, n-3 비트 및 n-4 비트의 왜곡 기여를 계산하고 n-1 비트를 알게 되었을 때 부정확한 왜곡을 폐기하는 것일 수 있다. 도 12는 이 해결책을 구현할 수 있는 왜곡 정정 회로(290)를 도시한다.
도 12는 처리될 수 있는 것보다 빠르게 전송되는 데이터를 취급하기 위한 효율적인 해결책을 구현할 수 있는 왜곡 정정 회로(290)의 블록도를 도시한다. 왜곡 정정 회로(290)는 등화기(292) 및 선택 디바이스(294)(예를 들어, 멀티플렉서 또는 스위치) 외에 왜곡 정정 회로(200)의 성분을 포함한다. 왜곡된 비트(81)는 등화기(292)의 단자(206) 뿐만 아니라 등화기(202)의 단자(206)로 전송될 수 있다. 디코더(204)는 3 내지 8 디코더일 수 있고 디코딩된 신호(214)를 출력할 수 있다.
이 실시예에서, 디코딩된 신호(214)는 수신된 경로(74, 76, 78)로부터의 3개의 비트의 조합(예를 들어, 3개의 비트의 예에 있어, 000은 00000001에 해당하고 및/또는 111은 10000000에 해당할 수 있다) 또는 이들의 각각의 관련된 가중된 값에 기초하여 8(예를 들여, 23) 비트 상태 표현일 수 있다. 경로(72)는 경로(72)를 따른 전송을 위해 n-1 비트의 실제 값이 병렬 변환기(66)에 아직 전송되지 않았기 때문에 디코더(204)에서 사용되지 않을 수 있다. 경로(72)를 따라 전송된 n-1 비트의 값은 등화기(202)에서 사용하기 위해 하이이고 등화기(292)에서 사용하기 위해 로우인 것으로 가정될 수 있다. 디코딩된 신호(214)는 등화기(202, 292)의 단자(210)에 전송될 수 있다. 디코더(204)에 의해 생성된 상이한 상태에 대응하는 하나 이상의 전압 정정 신호(212, 213)는 단자(208)에 전송될 수 있다.
등화기(202)에 전송된 전압 정정 신호(212)는 등화기(292)에 전송된 전압 정정 신호(213)와 상이할 수 있다. 등화기(202)는 등화기(202)가 n-1 비트가 논리 하이임을 나타내기 때문에 바이너리 코드(1000 내지 1111)에 대응하는 전압 정정 신호를 수신할 수 있다. 등화기(292)는 등화기(292)가 n-1 비트가 논리 로우임을 나타내기 때문에 바이너리 코드(0000 내지 0111)에 대응하는 전압 정정 신호를 수신할 수 있다.
등화기(202, 292)는 단자(206, 208, 210)에서의 3개의 입력을 사용하여 왜곡된 비트(81)와 관련된 왜곡을 정정할 수 있다. 이는 등화기(202)로부터의 출력(216)이 n-1 비트가 논리 하이라면 정정된 비트(88)를 나타내고 등화기(292)로부터의 출력(296)이 n-1 비트가 논리적 로우라면 정정된 비트(88)를 나타내는 방식으로 행해질 수 있다.
일단 출력(296, 216)이 선택 디바이스(294)로 전송되면, n-1 비트가 병렬 변환기(66) 및 선택 디바이스(294)로 전송되기에 충분한 시간이 경과하였을 수 있다. 경로(72)를 따라 전송된 n-1 비트는 출력(216, 296)으로부터 정정된 비트(88)를 선택하기 위해 사용될 수 있다. n-1 비트가 논리 하이이면, 출력(216)은 정정된 비트(88)인 것으로서 선택될 수 있다. 그러나, n-1 비트가 논리 로우라면, 출력(296)은 정정된 비트(88)인 것으로서 선택될 수 있다. 선택 디바이스(294)로부터의 출력은 정정된 비트(88)로서 병렬 변환기(66)에 보내질 수 있다. 병렬 변환기(66)에서, n-1 비트, n-2 비트, n-3 비트 및 n-4 비트는 정정된 비트(88)에 따라 업데이트될 수 있다(예를 들어, n-4 비트는 n-3 데이터를 반영하기 위해 업데이트되고, n-3 비트는 n-2 데이터를 반영하기 위해 업데이트되고, n-2 데이터는 n-1 데이터를 반영하도록 업데이트되고, n-1 데이터는 새로 수정된 비트로 업데이트될 것이다). 정정된 비트(88)는 제2 왜곡된 비트(278)의 수신 전에 모든 값의 전송 및 업데이트를 완료하지 못할 수 있으며, 따라서 설명된 바와 같이 대기 방법이 반복될 수 있음에 유의해야 한다.
도 13은 도 12의 등화기(202, 292)의 일부에 대한 회로도를 도시한다. 왜곡된 비트(81)는 단자(206)에서 수신되어 출력(110) 및 출력(318)에 보내질 수 있다.
디코딩된 신호(214)는 단자(210)에 전송될 수 있다. 디코더(204)와 단자(210) 사이의 연결은 디코딩된 신호(214)가 단자(210)에 전송될 때, 정확한 전계 효과 트랜지스터가 활성화될 수 있도록 한다. 정확한 전계 효과 트랜지스터는 디코딩된 신호(214)에 의해 표시된 특정 상태에 대응할 때 활성화될 수 있다(예를 들어, 00000010은 제2 상태를 나타낼 수 있고 등화기(202, 292) 둘 다의 제2 전계 효과 트랜지스터(242)가 활성화되게 한다). 디코더(204)의 각각의 가능한 상태에 특정한 전계 효과 트랜지스터(241-248)(예를 들어, 8개의 전계 효과 트랜지스터는 8개의 가능한 상태에 대응한다)는 등화기(202, 292)의 제1 행에 포함될 수 있다. 활성화되었을 때, 전계 효과 트랜지스터들(257-272)을 통해 결합된 연관된 정정 전압은 특정 상태에 대한 정확한 전계 효과 트랜지스터(241-256)에 의해 출력(110, 112)에 영향을 미치기 위해 전송될 수 있다.
디코딩된 신호(214)는 단자(210)에 전송될 수 있다. 디코딩된 신호(214)는 8개의 상태의 2개의 세트를 나타낼 수 있다(예를 들어, 10000000은 제16 상태 트랜지스터 뿐만 아니라 제8 상태 트랜지스터를 활성화할 수 있다). 동일한 디코딩된 신호(214)는 8개의 상태의 2개의 세트를 생성하기 위해 상이한 정정 전압 및 전계 효과 트랜지스터와 함께 등화기(202, 292) 둘 다에서 사용될 수 있다. n-1 비트가 논리 하이 및 논리 로우인 것에 대해 병렬 왜곡 정정을 수행하는 성질에 기인하여, 디코딩된 신호(214)는 등화기(202)의 전계 효과 트랜지스터(241-248)를 통해 n-1 비트가 논리 하이일 때 그리고 등화기(292)의 전계 효과 트랜지스터(241-248)를 통해 n-1 비트가 논리 로우일 때 상태를 나타내기 위해 사용될 수 있다.
이전 비트의 바이너리 표현의 최상위 비트가 논리 하이 또는 논리 로우 값으로 강제될 때, 한 범위의 상태가 고정될 수 있다. 예를 들어, n-1 비트가 로우일 때(예를 들어, 0XXX로 강제됨), 발생할 수 있는 최대 바이너리 표현은 0111이고 최대 8개의(예를 들어, 23) 가능한 표현 상태가 존재한다(예를 들어, 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111). 논리 로우를 논리 하이로 변경함으로써, 총 16개의(예를 들어, 24)의 가능한 상태를 설명하기 위해 별도의 제2 세트의 상태가 생성될 수 있다(예를 들어, 1000, 1001, 1010, 1011, 1100, 1101, 1110, 1111). 제1 8개의 상태를 제2 8개의 상태에서 분리하는 하나의 바이너리 디지트가 있을 수 있다. n-1 비트가 논리 하이일 때와 n-1 비트가 논리 로우일 때 사이의 상태의 분리는 하나의 등화기가 이전 비트의 최상위 비트가 논리 하이인 것에 의해 야기된 왜곡을 정정하도록 지정될 수 있고 다른 것은 논리 로우에 대해 지정될 수 있기 때문에 등화기(202, 292) 간에 이루어질 수 있다. 두 신호 사이의 최종 판정은 선택 디바이스(294)에 의해 이루어질 수 있고 선택시 n-1 비트의 값이 무엇인지에 의존할 수 있다.
예를 들어, 제8 전계 효과 트랜지스터(248)는 등화기(202, 292) 모두에서 활성화될 수 있다. 디코딩된 신호(214)에 대한 제8 상태 옵션은(예를 들어, 10000000) n-1 비트가 논리 로우이었고 다른 비트가 논리 하이(예를 들어, 0111)이었다면 제8 상태를 나타내어 등화기(202)에 전송되었을 수 있고, n-1 비트가 논리 하이이었고 다른 비트가 논리 하이이었다면(예를 들어, 1111) 제16 상태를 나타내어 등화기(292)에 전송되었을 수 있다. 이것은 하나의 디코딩된 신호(214)가 2개의 상이한 등화기(202, 292)에서 전계 효과 트랜지스터(248)를 활성화함으로써 2개의 출력(216, 296)에 영향을 미치는 것을 초래한다.
잠재적으로 다른 전압 정정 값이 전압 정정 신호(212, 213)에 의해 등화기(202, 292) 상의 단자(208)에 전송될 수 있다. 디코딩된 신호(214)에 의해 활성화될 때, 표시된 상태에 대한 올바른 전계 효과 트랜지스터는 전압 정정 신호(212, 213)로부터의 관련 정정 전압이 출력(112) 및 출력(320)에 영향을 미치게 하는 것이 허용될 수 있다. 출력(110, 112, 318, 320)은 데이터 래치(94) 회로를 통해 전송될 수 있다. 출력(216, 296)은 n-1 비트에 의해 정정된 비트(88) 선택을 위해 DQS 신호(96)의 상승 에지에서 선택 디바이스(294)에 보내질 수 있다. 일부 실시예에서, 전술한 바와 같이 전계 효과 트랜지스터(201, 203, 291 및/또는 293)에 제공된 연결을 통해 부하 요건을 시뮬레이션하는 것이 바람직할 수 있다.
일부 실시예에서, DQ 수신기(62)에서 제한된 전송 대역폭을 보상하는 것이 바람직할 수 있다. 해결책은 왜곡 정정 값의 신속한 계산을 가능하게 할 수 있는 등화기(202, 292)와 선택 디바이스(294)의 복제를 추가하는 것에 있다.
도 14는 전송 대역폭을 보상할 수 있고 입력에 대한 수정과 함께 왜곡 정정 회로(290), 제1 회로(352) 및 제2 회로(354)의 2개의 복제를 포함할 수 있는 왜곡 정정 회로(350)의 블록도를 도시한다. 제1 회로(352)는 왜곡 정정 회로(290)에 대해 전술한 바와 유사한 방식으로 동작될 수 있다. 제1 회로(352)와 동일한 방식으로, 제2 회로(354)는 제2 왜곡된 비트(280)를 단자(206)에, 전압 정정 신호(360, 362)를 단자(208)에, 그리고 디코딩된 신호(364)를 단자(210)에 수신했을 수 있다. 전술한 바와 같이, 제한된 전송 대역폭을 보상하기 위해, 제1 회로(352)와 제2 회로(354) 사이에서 수신된 왜곡된 비트(81)를 롤링하는 방법이 제한된 전송 대역폭으로 인한 왜곡된 비트(81)의 백업을 완화시키는 방법으로서 이어질 수 있다. 이러한 방식으로, 왜곡된 비트(81)가 왜곡 정정의 제1 반복에서 제1 회로(352)에서 처리되고 있을 때, 제2 왜곡된 비트는 왜곡 정정의 제2 반복을 시작하기 위해 제2 회로(354)에서 수신될 수 있다. 이는 왜곡 정정의 제1 반복이 완료되는 동안 왜곡 정정의 제2 반복이 행해질 수 있게 한다. 이와 같이, 제1 반복은 제3 왜곡된 비트(282)가 채널(84)에서 수신되기 전에 완료될 수 있으며, 이는 제3 왜곡된 비트(282)가 왜곡 정정의 제3 반복을 위해 제1 회로(352)로 롤백될 수 있게 하는 방식으로 발생한다. 도 14는 수신된 왜곡된 비트(81)를 롤링하는 방법에 대한 더 많은 정보를 제공하기 위해 상세히 설명될 것이다.
전압 정정 신호(360)는 전압 정정 신호(362)와 상이할 수 있다. 전압 정정 신호(360, 362)는 전압 정정 신호(212, 213)와 상이할 수 있다. 전압 정정 신호(360, 362)는 왜곡 정정이 발생할 때마다 정정 전압 값을 재 계산해야 할 필요없이 왜곡된 비트(81)의 총 왜곡에 대해 4개의 이전 비트 각각의 영향을 개별적으로 가중시키는 방법으로서 16개의 상이한 상태에 정정 전압 값을 할당하였을 수 있다. 16개의 가능한 상태(예를 들어, 24)는 제2 왜곡된 비트(280)에 대해 상이한 양의 왜곡을 초래하였을 수 있다. 이러한 방식으로, 16개의 왜곡 값은 2개의 전압 정정 신호로 표현될 수 있으며, 여기서 전압 정정 신호(362)는 제1 내지 제8 값을 나타낼 수 있고 전압 정정 신호(360)는 제9 내지 제16 값을 나타낼 수 있다. 이 표현은 n-1 비트가 논리 하이일 때(예를 들어, 1XXX) 비트 왜곡 정정을 나타내는 등화기(356) 및 n-1 비트가 논리 로우일 때(예를 들어, 0XXX) 비트 왜곡 정정을 나타내는 등화기(358)로부터 도출될 수 있다. 최상위 비트가 논리 하이 또는 논리 로우 값으로 강제될 때, 이것은 일 범위의 상태를 고정시킨다. 예를 들어, n-1 비트가 논리 로우일 때(예를 들어, 0XXX로 강제될 때), 발생할 수 있는 최대 바이너리 표현은 0111이며, 이는 최대 8개의 가능한 표현 상태가 존재함을 의미한다(예를 들어, 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111).
디코딩된 신호(364)는 디코딩된 신호(214)와 유사한 방식으로 생성될 수 있다. 디코딩된 신호(364)는 경로(72, 74 및 76)를 따라 디코더(365)에 전송된 n-2 비트, n-3 비트 및 n-4 비트 입력으로부터 비롯될 수 있고, 경로(78)를 따라 전송된 n-1 비트는 선택 디바이스(368)로 최종의 올바른 비트를 결정하기 위해 사용될 수 있다. 이전 비트는 왜곡 정정 동안 적절한 이전 비트 순서가 준수되는 한(예를 들어, 최상위 비트로서 n-1 비트와 최하위 비트로부터 n-4 비트) 임의의 순서로 경로(72, 74, 76, 78)을 따라 전송을 위해 저장될 수 있음에 주목하는 것이 중요할 수 있다. 디코딩된 출력(364)은 여전히 8개의 가능한 상태 중 하나의 8 비트 표현일 수 있다. 출력(366)은 n-2 비트, n-3 비트 및 n-4 비트에 의해 야기된 왜곡을 정정한 제2 왜곡된 비트(280)를 나타낼 수 있지만, n-1 비트는 논리 하이이다. 출력(369)은 n-2 비트, n-3 비트 및 n-4 비트에 의해 야기된 왜곡을 정정한 제2 왜곡된 비트(280)를 나타낼 수 있지만, n-1 비트는 논리 로우이다.
등화기(356, 358)는 등화기(202, 292)와 관련하여 전술하였던 바와 유사한 프로세스를 따른다. 출력(366, 369)은 왜곡 정정 프로세스에 기인할 수 있다. 출력(366, 369)은 DQS 신호(96)의 상승 에지에 의해 제어되어, 선택 디바이스(386)로 전송될 수 있다. 선택 디바이스(386)에 의해 수신될 때, 출력(366, 369)은 n-1 비트가 성공적으로 선택 디바이스(368)에 전송되어 경로(78)를 따라 저장을 위해 저장될 때까지 대기할 수 있다.
경로(78)를 통해 n-1 비트가 선택 디바이스(368)에 전송되기에 충분한 시간이 경과하였을 때, 정정된 비트(88)는 경로(78)를 따라 전송된 n-1 비트를 사용하여 선택될 수 있다. 정정된 비트(88)는 병렬 변환기(66)로 전송되고 선택 디바이스(294)로의 전송을 위해 저장될 수 있다. 경로(74, 76, 78)를 따른 전송을 위해 병렬 변환기(66)에 저장된 데이터는 그에 따라 업데이트될 수 있다. 왜곡 정정 회로(350)는 전압 정정의 4 비트 정밀을 수행하면서 2 비트의 데이터를 처리하였을 수 있다. 그러나, 왜곡 정정(350)의 적용이 전술한 바와 같이, 전압 정정의 4 비트의 정밀에 더하여, 2 비트 처리와는 반대로, 4 비트 처리를 요구하였을 수 있음이 존재할 수 있다. 이 응용에 적합한 왜곡 정정 회로(400)가 도 15에 도시될 수 있다.
도 15는 4 비트 왜곡 정정 레벨에서 4개의 데이터 비트를 처리할 수 있고 복제 사이의 입력에 대한 수정을 갖는 왜곡 정정 회로(290)의 4개의 복제를 포함하는 는 왜곡 정정 회로(400)를 도시한다. 왜곡 정정 회로(290)의 4개의 복제는 제1 회로(352), 제2 회로(354), 제3 회로(406) 및 제4 회로(408)로 예시될 수 있다. 왜곡 정정 회로(350)와 유사한 방식으로, 수신된 왜곡된 비트(81)를 롤링하는 방법이 이어질 수 있다. 따라서, 왜곡된 비트(81)는 제1 회로(352)에 의해 수신될 수 있고, 제2 왜곡된 비트(280)는 제2 회로(354)에 의해 수신될 수 있고, 제3 왜곡된 비트(282)는 제3 회로(406)에 의해 수신될 수 있고, 제4 왜곡된 비트(440)는 제4 회로(408)에 의해 수신될 수 있고, 제5 왜곡된 비트는 일단 왜곡 정정의 제1 반복이 완료되면 제1 회로에 의해 수신되도록 롤백될 수 있다.
더 상세히 설명하기 위해, 제1 회로(352)는 왜곡된 비트(81)를 수신하고 등화기(202, 292)에 공급하기 위해 필요한 값을 계산하기 위해 경로(74, 76, 78)를 따라 전송된 이전 비트 또는 가중 탭 데이터를 사용하여, 왜곡 정정 회로(290)로 기술된 방법을 사용하여 처리를 시작했을 수 있다. 전압 정정 신호(212, 213)는 등화기(202, 292) 상의 단자(208)로 잠재적으로 다른 전압 정정 값의 전송을 허용했을 수 있다. 선택 디바이스(294)로의 출력(216, 296)은 DQS 신호(96)의 상승 에지에서 전송될 수 있다. 선택 디바이스(294)는 경로(72)를 따른 전송을 위해 병렬 변환기(66)에 저장된 n-1 비트 값을 사용하여 제2 왜곡된 비트(280)의 정정된 비트(88) 값에 대한 최종 판정을 내릴 수 있다.
제2 회로(404)에 대한 정정된 비트(88)의 최종 판정을 위해 사용된 입력은 제1 회로(352)에 대한 입력과는 상이할 수 있다. 제2 회로(354)는 왜곡된 비트(81)가 수신된 후에, 제2 왜곡된 비트(280)를 수신하고 처리를 시작하였을 수 있다. 왜곡 정정 회로(290)로 설명된 방법은, 디코딩된 신호(364)를 등화기(356, 358)에 공급하기 위해 필요한 값을 계산하기 위해 경로(72, 74, 78)를 따라 전송된 이전 비트 또는 가중 탭 데이터가 사용될 수 있다는 점을 제외하고, 왜곡된 비트(280)를 정정하기 위해 사용될 수 있다. 단자(208)에 대한 잠재적으로 다른 전압 정정 값은 등화기(356, 358) 상의 전압 정정 신호(360, 362)에 의해 전송될 수 있다. 선택 디바이스(368)로의 출력(366, 369)은 DQS 신호(96)의 상승 에지에서 전송될 수 있다. 제2 회로(354)에 대한 선택 디바이스(368)는 제2 왜곡된 비트(278)의 정정된 비트(88) 값에 대한 최종 판정을 하기 위해 경로(78)를 따른 전송을 위해 병렬 변환기(66)에 저장된 n-1 비트 값을 사용할 수 있다.
제3 회로(406)에 대한 정정된 비트(88)의 최종 판정을 위해 사용된 입력은 제2 회로(354)에 대한 입력과는 상이할 수 있다. 제3 회로(406)는 제2 왜곡된 비트(280)가 수신된 후에, 제3 왜곡된 비트(282)를 수신하여 처리를 시작하였을 수 있다. 왜곡 정정 회로(290)로 기술된 방법은 디코딩된 신호(426)를 단자(210)에서 등화기(434, 436)에 공급하기 위해 필요한 값을 계산하기 위해 경로(72, 74, 76)를 따라 전송된 이전 비트 또는 가중 탭 데이터가 사용될 수 있다는 점을 제외하고, 제3 왜곡된 비트(282)를 정정하기 위해 사용될 수 있다. 단자(208)에 대한 잠재적으로 상이한 전압 정정 값은 등화기(434, 436) 상의 전압 정정 신호(430, 432)에 의해 전송될 수 있다. 선택 디바이스(428)에 대한 출력(430, 432)은 DQS 신호(96)의 상승 에지에서 전송될 수 있다. 제3 회로(406)에 대한 선택 디바이스(428)는 제3의 정정된 비트(282)의 정정된 비트(88) 값에 대한 최종 판정을 하기 위해 경로(76)를 따른 전송을 위해 병렬 변환기(66)에 저장된 n-1 비트를 사용할 수 있다.
제4 회로(408)에 대한 정정된 비트(88)의 최종 판정을 위해 사용된 입력은 제3 회로(406)에 대한 입력과는 상이할 수 있다. 제4 회로(408)는 제3 왜곡된 비트(282)가 수신된 후에, 제4 왜곡된 비트(440)를 수신하여 처리를 시작하였을 수 있다. 왜곡 정정 회로(290)로 기술된 방법은 디코딩된 신호(441)를 등화기(448, 450)에 공급하기 위해 필요한 값을 계산하기 위해 경로(72, 76, 78)를 따라 전송된 이전 비트 또는 가중 탭 데이터가 사용될 수 있다는 점을 제외하고, 제4 왜곡된 비트(440)를 정정하기 위해 사용될 수 있다. 등화기(448, 450) 상의 전압 정정 신호(444, 446)에 의해 잠재적으로 다른 전압 정정 값이 단자(208)로 전송될 수 있다. 선택 디바이스(442)에 대한 출력(454, 456)은 DQS 신호(96)의 상승 에지에서 전송될 수 있다. 제4 회로(408)에 대한 선택 디바이스(442)는 제4의 왜곡된 비트(412)의 정정된 비트(88) 값에 대한 최종 판정을 하기 위해 경로(74)를 따른 전송을 위해 병렬 변환기(66)에 저장된 n-1 비트를 사용할 수 있다.
선택 디바이스(294, 368, 428, 442)로부터의 출력은 정정된 비트(88)에 대한 각각의 최종 판정의 종료에서 병렬 변환기(66)에 전송될 수 있다. 병렬 변환기(66)에서, n-1 비트, n-2 비트, n-3 비트 및 n-4 비트는 정정된 비트(88) 데이터에 따라 경로(72-78)를 따른 전송을 위해 병렬 변환기(66)에 저장된 데이터를 업데이트하기 위해 사용될 수 있다. (예를 들어, 제1 회로(402)로부터의 정정된 비트(88)는 경로(78)를 따른 전송을 위해 저장될 것이고, 제2 회로(404)로부터의 정정된 비트 데이터는 경로(76)를 따른 전송을 위해 저장될 것이고, 제3 회로(406)로부터의 정정된 비트 데이터는 경로(74)를 따른 전송을 위해 저장될 것이고, 제4 회로(408)로부터의 정정된 비트 데이터는 경로(72)를 따른 전송을 위해 저장될 것이다). 정정된 비트(88)는 병렬 변환기(66)으로의 전송을 완료하지 않았거나, 제5 왜곡된 비트를 수신하기 전에 경로(72-78)를 따른 전송을 위해 저장된 값을 업데이트하지 않았을 수 있고 따라서 정정된 비트(88)의 최종 선택을 지연시키는 방법이 계속될 수 있는 것에 주목할 수 있다.
도 9-도 15에서 등화기로 전송되는 전압 정정 값은 이하 전압 기준 발생기라고 하는 조합 회로로부터의 출력일 수 있다. 일부 실시예는 왜곡 정정 프로세스를 수행하다 앞서(예를 들어, 메모리 디바이스(10)의 스타트-업 및/또는 초기화 동작 모드 동안) 전압 정정 값을 생성할 수 있다. 그 후, 도 5-도 8과 관련하여 전술한 바와 같이, 전압 정정 값은 왜곡 정정이 발생할 때마다 생성될 수 있다.
전압 기준 발생기는 이전에 수신된 비트에 의해 야기된 왜곡을 집합적으로 오프셋하기 위해 각각의 이전 비트로 인한 탭(예를 들어, 전압)에 대한 크기 및 극성을 생성하도록 동작할 수 있다. 탭은 수신된 데이터의 왜곡에 대응하거나 이를 완화시키는(예를 들어, 왜곡된 비트 n의 왜곡을 완화시키는) 오프셋을 생성하기 위해, 가산 및/또는 감산 회로 중 하나 이상을 통해, 초기 기준값과 조합될 수 있는 가중 탭일 수 있다. 따라서, 전압 기준 발생기는 경로(72, 74, 76, 및/또는 78)를 따라 전송되는 데이터의 각각의 가능한 조합(예를 들어, 논리 하이 또는 논리 로우)에 특정한 전압 정정 값을 생성할 수 있다. 알 수 있는 바와 같이, 전압 기준 발생기는 원하는 ISI 비트 왜곡 정정의 입도(granularity)에 따라, 왜곡 정정에서 사용되는 4개 이상 또는 미만의 이전 데이터 비트에 대한 전압 정정 값을 제공할 수 있다.
도 16은 전압 기준 발생기(484), 선택 회로(예를 들어, 선택 디바이스(486))를 포함하는 왜곡 정정 회로(480)의 블록도를 도시하며, 이는 일부 실시예에서 선택 요소, 멀티플렉서 등화기 또는 등화기의 일부, 및 래칭 요소(예를 들어, 데이터 래치(94))를 포함할 수 있다. 전압 기준 발생기(484)는 출력 핀, 커넥터, 또는 다른 출력 또는 출력 디바이스를 통해 기준 전압(488)으로 도시된 왜곡 정정 팩터를 출력하도록 동작될 수 있다. 기준 전압들(388)은 선택 디바이스(486)로 전송될 수 있고 입력 핀들, 커넥터들, 또는 다른 입력들 또는 입력 디바이스들을 통해 수신될 수 있는 제1 기준 전압(496) 및 제2 기준 전압(498)을 포함할 수 있다. 왜곡된 비트(81)에 영향을 미치는 이전에 전송된 데이터 비트로부터의 왜곡에 대한 계산된 오프셋은 기준 전압(488)에 의해 표현될 수 있다. 이러한 방식으로, 전술한 왜곡 정정 회로의 단자(208)에 전송된 전압 정정 값은 기준 전압(488)에 의해 표현될 수 있다.
선택 디바이스(486)는 출력 핀, 커넥터, 또는 다른 출력 또는 출력 디바이스에 의해 데이터 래치(94)에 전송할 기준 전압(488) 중 어느 것을 결정하도록 동작될 수 있다. 결정은 왜곡 정정 회로(480)를 통해 이미 전송된 데이터 스트림의 하나 이상의 이전 비트의 바이너리 표현으로서, 피드백 데이터(예를 들어, 이전 비트 피드백 데이터)에 기초할 수 있다. 왜곡 정정 팩터 또는 기준 전압(488)은 이전 비트 피드백 데이터의 가능한 바이너리 상태의 총 수와 수에 있어 동일할 수 있다. 따라서, 각각의 기준 전압(488)은 이전 비트 피드백 데이터의 상이하고 개별적인 바이너리 상태에 대응할 수 있다. 이전 비트 피드백 데이터는 제어 신호로서 전송될 수 있고, 데이터 래치(94)로 전송할 기준 전압(488) 중 어느 것을 선택하도록 동작될 수 있다. 도시된 실시예에서, 이전 비트 피드백 데이터는 경로(490)를 따라 데이터 래치(94)에서 (하나 이상의 입력 핀, 커넥터, 입력, 또는 다른 입력 디바이스에 해당할 수 있는) 피드백 핀(492)으로 전송될 수 있다. 일부 실시예에서, 이전 비트 피드백 데이터는 병렬 변환기(66)로부터, 또는 이전 비트 피드백 데이터의 값 또는 값의 표시의 저장을 위해 사용되는 메모리 어레이(23)로부터 전송될 수 있다. 일부 실시예에서, 이전 비트 피드백 데이터는 기준 전압(488)을 선택하거나 선택을 조정하기 위해 피드백 핀(492)을 통해 하나 이상의 전계 효과 트랜지스터(241-256)로 활성화 신호(예를 들어, 게이트 제어 신호 또는 바이너리 제어 신호)로서 전송될 수 있다.
일부 실시예에서, 경로(490)는 경로(72)와 유사하게 기능할 수 있으며, 여기서 n-1 비트는 경로(490)를 통해 피드백 핀(492)으로 전송될 수 있다. 이전 비트 피드백 데이터는 선택 디바이스(486)의 피드백 핀(492)으로 전송될 수 있다. 선택 디바이스(486)는 출력 핀, 커넥터, 출력 또는 다른 출력 디바이스로부터 데이터 래치(94)의 입력 핀, 커넥터, 입력, 또는 다른 입력 디바이스로 전송될 기준 전압(494)을 선택하기 위해 이전 비트 피드백 데이터를 이용하도록 동작될 수 있다. 예를 들어, 선택 디바이스(486)는 n-1 비트가 논리 로우였다면 제1 기준 전압(496)(예를 들어, V0)을 선택할 수 있고, 이전 비트 피드백 데이터가 n-1 비트가 논리 하이였음을 나타냈다면 제2 기준 전압(498)(예를 들어, V1)을 선택할 수 있다. 이러한 방식으로, n-1 비트는 데이터 래치(94)의 입력으로 전송될 기준 전압(494)을 선택하기 위해 사용될 수 있다.
왜곡된 비트(81)는 데이터 래치(94)의 입력에서 수신될 수 있고, 출력(110, 112)과 관련하여 전술한 것과 유사한 방식으로, 선택된 기준 전압(494)과 관련하여 이용될 수 있다. 또한, 정정된 비트(88)는 래치될 수 있고, 및/또는 후속 전송을 위해 경로(490)를 따라 전송될 이전 비트 피드백 데이터로서 n-1 비트 값을 업데이트하기 위해 저장될 수 있다. 일부 실시예에서, 정정된 비트(88)는 병렬 변환기(66)의 입력(예를 들어, 입력 핀)으로 전송될 수 있다.
도 17은 입력 탭(522)로서 도시된 조절 신호, 가산 집적 회로(IC)(524)(예를 들어, 논리 게이트 또는 AND, OR, XOR, 및/또는 NAND 게이트 중 하나 이상을 포함하는 회로를 포함하는 디지털 가산기), 및 감산 IC(526)(예를 들어, 논리 게이트 또는 AND, OR, XOR 및/또는 NOT 게이트 중 하나 이상을 포함하는 회로를 포함하는 디지털 감산기)를 포함하는 도 16의 전압 기준 발생기(484)의 블록도를 도시한다. 입력 탭(522)은 n-1 비트의 상태(예를 들어, 논리 0 또는 논리 1)로부터 왜곡에 대한 기여를 나타낼 수 있다. 전압 기준(528)으로서 도시된 기준 신호는 왜곡된 비트(81)에서의 실제 왜곡 값을 나타내도록 변경될 수 있는 전압 값을 나타낼 수 있다. 이러한 방식으로, 전압 기준(528) 값에 대한 입력 탭(522) 값의 가산 또는 감산은 두 가지 다른 표현으로 나타날 수 있다: 첫 번째는 논리 하이 값을 가질 때 n-1 비트를 나타내는 정정 값이고, 두 번째는 논리 로우 값을 가질 때 n-1 비트를 나타내는 정정 값이다. 입력 탭(522)에는 논리 하이를 나타내는, 제2 기준 전압(498)으로서 도시된, 제2 비트 왜곡 정정 값(예를 들어, 제2 전압 레벨)을 생성하기 위해 전압 기준(528)이 더해질 수 있다. 입력 탭(522)은 논리 로우를 나타내는, 제1 기준 전압(496)으로서 도시된, 제1 비트 왜곡 정정 값(예를 들어, 제1 전압 레벨)을 생성하기 위해 전압 기준(528)으로부터 감산될 수 있다. 하나의 조절 신호의 경우는 임의의 수의 조절 신호 또는 임의의 수의 입력 탭에 적용되도록 일반화될 수 있다. 일부 실시예에서, 경로(490)는 하나 이상의 피드백 라인을 나타낼 수 있다. 따라서, 하나 이상의 이전 비트 피드백 데이터는 경로(490)로 전송될 수 있고 기준 전압(488)을 선택하기 위해 사용될 수 있다.
도 18은 올바른 기준 전압을 데이터 래치(94)에 인가하기 위한 프로세스(550)를 개괄한다. 도시된 바와 같이, 프로세스(550)는 총 2n의 입력 탭의 수에 대한 기준 전압을 생성하는 단계(프로세스 블록(552)), 이전 비트 피드백 데이터를 기초로 하여 어느 기준 전압을 사용할지를 결정하는 단계(프로세스 블록(554)), 및 올바른 기준 전압을 데이터 래치에 적용하는 단계(프로세스 블록(556))를 포함한다.
예를 들어, 전압 기준 발생기(484)는 입력 탭의 수에 대한 기준 전압(488)을 생성하도록 동작될 수 있다(프로세스 블록(552)). 전압 기준 발생기(484)는 임의의 수의 입력 탭 또는 조절 신호에 대해 적절한 수의 기준 전압(488)을 생성하도록 동작될 수 있다. n이 입력 탭의 수와 같고 y가 전압 기준 발생기(484)로부터 비롯될 수 있는 기준 전압의 수인 y=2n의 관계는 기준 전압의 수(488)에 의해 관찰될 수 있다. 이전 비트의 값으로부터 왜곡된 비트(81)에의 왜곡 기여는 이전 비트에 대한 탭으로 표현될 수 있으며, 이에 따라 탭의 수는 왜곡된 비트(81)에 적용할 왜곡 정정의 비트 수와 동일할 수 있다. 이러한 식으로 하여, 관계 y=2n은 이전 비트 피드백 데이터의 각각의 가능한 조합(예를 들어, 3비트에 대해, 000, 001, 010,..., 111)에 대한 기준 전압을 계산함으로써 나올 수 있다.
기준 전압(488)을 생성하기 위해, 예를 들어, 전압 기준 발생기(484)는 전압 기준(528)에 대하여 조절 신호 또는 입력 탭을 가산 및/또는 감산하도록 동작할 수 있다. 입력 탭은 가산 IC 및 감산 IC를 사용하여 가산되거나 감산될 수 있다. 입력 탭은 왜곡된 비트(81)의 전체 왜곡에 대한 그 이전 비트 값의 특정 기여를 나타낼 수 있다(예를 들어, 입력 탭은 n-1 비트에 대응하고, 입력 탭은 n-2 비트에 대응할 수 있다). 입력 탭 가산 IC(524) 및 감산 IC(526) 당 하나의 가산 IC(524)와 하나의 감산 IC(526)가 있을 수 있으며, 따라서 각 유형의 IC의 총 개수는 2n-1과 같고, 여기서 n은 다수의 입력 탭의 수와 같다(예를 들어, 하나의 탭은 하나의 가산 IC(524) 및 하나의 감산 IC(526)가 되게 하고, 2개의 탭은 3개의 가산 IC(524) 및 3개의 감산 IC(526)가 되게 하고, 3개의 탭은 7개의 가산 IC(524) 및 7개의 감산 IC(526)가 되게 하고). 이러한 방식으로, 각각의 입력 탭에 대한 각각의 이전 비트의 논리 하이 및 논리 로우 값의 조합이 생성될 수 있다(예를 들어, 3개의 가산 IC(524)를 통해 전송된 전압 기준(528)은 일반적으로 비트 111로 나타낸 상태에 대응하고, 3개의 감산 IC(526)을 통해 전송된 전압 기준(528)은 일반적으로 비트 000으로 표현된 상태에 대응하고, 가산 IC(524), 다음으로 감산 IC(526), 다음으로 가산 IC(524)를 통해 전송된 전압 기준(528)은 일반적으로 비트 101에 의해 표현된 상태에 대응한다).
이 예에서, 선택 디바이스(486)는 이전 비트 피드백 데이터(프로세스 블록(554))에 기초하여 데이터 래치(94)의 입력(예를 들어, 입력 핀)에 어느 기준 전압(488)을 보낼 것인지를 결정하도록 동작될 수 있다. 이전 비트 피드백 데이터는 다수의 n 비트로 표현될 수 있으며, 이는 기준 전압(488)을 생성하기 위해 사용된 입력 탭의 수에 대응할 수 있다(예를 들어, 2개의 탭에 대해, n=2이고, 2개의 비트가 선택 디바이스(486)에 이전 비트 피드백 데이터로서 제공될 것이고, 전압 기준(488)의 22개의 가능성을 계산하기 위해 2개의 탭 정정 값이 사용될 수 있다). 따라서, 이전 비트 피드백 데이터 값들의 조합은 2n 양의 상이한 가능한 상태를 생성하기 위해 사용될 수 있다. 이들 상이한 가능한 상태(예를 들어, 2개의 탭 예의 대해:00, 01, 10, 11)는 선택된 비트 전압(494)을 결정하기 위해 이전 비트 피드백 데이터로서 피드백 핀(492)에로 전송될 때 선택 디바이스(486)에 의해 사용될 수 있다. 선택된 기준 전압(494)은 정정된 비트(88)를 생성하기 위해 왜곡된 비트(81)와 함께 이용될 수 있다. 선택된 기준 전압(494)은 선택 디바이스(486)에 의해 데이터 래치(94)의 입력(예를 들어, 입력 핀)에 전송될 수 있다(프로세스 블록(556)). 일부 실시예에서, 예를 들어, 선택된 기준 전압(494)은 모든 이전의 비트 피드백 데이터가 선택 디바이스(486)에 의해 수신될 수 있기 전에 선택될 수 있다. 이 경우, 탭 상태에 대한 가정이 이루어질 수 있고 선택된 기준 전압(494)에 대한 최종 판정은 이전 비트 피드백 데이터가 수신될 때까지 지연될 수 있다. 선택된 기준 전압(494) 및 왜곡된 비트(81)는 입력 핀 또는 핀을 통해 데이터 래치(94)에 의해 수신될 수 있다. 정정된 비트(88)는 왜곡된 비트(81) 및 선택된 기준 전압(494)에 기초하여 생성될 수 있고 또한 데이터 래치(94)에 의해 전송될 수 있다. 정정된 비트(88)는 이전의 비트 피드백 데이터 내 n-1 비트 값을 업데이트하기 위해 래치되거나 저장될 수 있다.
도 19는 전압 기준 발생기(484)로부터의 4개의 결과적인 전압 기준값(488)을 포함하는 왜곡 정정 회로(580)의 블록도를 도시한다. 이전 비트 피드백 데이터의 2개의 비트(예를 들어, n-1 및 n-2 비트)는 제1 전압 기준(581), 제2 전압 기준(582), 제3 전압 기준(584) 및 제4 전압 기준(586)을 생성하기 위해 사용되는, 2개의 조절 신호, 또는 입력 탭 값에 대응한다. 따라서, 선택 디바이스(486)는 피드백 핀(492)에 경로(490)를 따라 데이터 래치(94)에 전송될 선택된 전압 기준(494)을 결정하기 위해 이전 비트 피드백 데이터의 2 비트를 사용하도록 동작될 수 있다. 또한, 전술된 바와 같이, 정정된 비트(88)는 래치(94)에 의해 생성될 수 있고, 이전 비트 피드백 데이터에서 n-1 비트 값을 업데이트하기 위해 래치되거나 저장되게 전송될 수 있다.
일부 실시예에서, 도 19에 도시된 바와 같이, 정정된 비트(88)는 왜곡 정정 회로(580)가 도 12의 등화기(202, 292) 대신에 이용될 때, 도시된 정정된 비트(88) 대신 전송되는 출력(216) 및 출력(296)으로 대체될 수 있다. 유사하게, 도 19의 예시된 정정된 비트(88)는 왜곡 정정 회로(580)가 도 14의 등화기(202, 292, 356, 358) 대신 이용될 때, 도시된 정정된 비트(88) 대신 전송되는 출력(216, 296, 366, 396)으로 대체될 수 있다. 마찬가지로, 도 19의 예시된 정정된 비트(88)는 왜곡 정정 회로(580)가 도 15의 등화기(202, 292, 356, 358, 434, 436, 448, 450) 대신 이용될 때, 도시된 정정된 비트(88) 대신 전송되는 출력(216, 296, 366, 396, 430, 432, 454, 456)으로 대체될 수 있다.
도 20은 도 19의 전압 기준 발생기(484)의 블록도를 도시한다. 도시된 바와 같이, 전압 기준 발생기(484)는 입력 탭(522), 입력 탭(602), 3개의 가산 IC(524) 및 3개의 감산 IC(526)를 포함할 수 있다. 기준 전압(488)을 생성하기 위해, 전압 기준 발생기(484)는 제1 출력 전압(604) 및 제2 출력 전압(606)을 생성하는 방법으로서, 기준 전압(528)에 입력 탭(522)을 가산 및 감산할 수 있다. 제1 출력 전압(604)은 제1 기준 전압(581) 및 제2 기준 전압(582)이 되게 입력 탭(602)에 가산되고 감산될 수 있다. 제2 출력 전압(606)은 제3 기준 전압(584) 및 제4 기준 전압(586)이 되게 입력 탭(602)에 가산되고 이로부터 감산될 수 있다. 따라서, 프로세스(550)는 임의의 수의 탭에 적용될 수 있다.
도 21은 전압 기준 발생기(484)에 의해 생성된 8개의 전압 기준(488)을 포함하는 왜곡 정정 회로(650)의 블록도를 도시한다. 이전 비트 피드백 데이터의 3개의 비트(예를 들어, n-1, n-2 및 n-3 비트)는 8개의 전압 기준(488)을 생성하는데 사용된 3개의 입력 탭 값에 대응할 수 있다. 이와 같이, 선택 디바이스(486)는 제1 내지 제8 기준 전압(652-668)으로부터 선택된 전압 기준(494)을 결정하기 위해 이전 비트 피드백 데이터의 3 비트를 사용하도록 동작될 수 있다. 또한, 이와 같이, 정정된 비트(88)는 이전 비트 피드백 데이터에서 n-1 값을 업데이트하기 위해 래치되거나 저장될 수 있다.
일부 실시예에서, 도 21의 예시된 정정된 비트(88)는 도 12의 등화기(202, 292) 대신에 왜곡 정정 회로(580)가 이용될 때, 도시된 정정된 비트(88) 대신에 전송되는 출력(216) 및 출력(296)으로 대체될 수 있다. 유사하게, 도 21의 예시된 정정된 비트(88)는 왜곡 정정 회로(580)가 도 14의 등화기(202, 292, 356, 358) 대신 사용될 때, 도시된 정정된 비트(88) 대신 전송되는 출력(216, 296, 366, 396)으로 대체될 수 있다. 마찬가지로, 도 21의 예시된 정정된 비트(88)는 왜곡 정정 회로(580)가 도 15의 등화기(202, 292, 356, 358, 434, 436, 448, 450) 대신 사용될 때 도시된 정정된 비트(88) 대신 전송되는 출력(216, 296, 366, 396, 430, 432, 454, 456)으로 대체될 수 있다.
도 22는 도 21의 전압 기준 발생기(484)의 블록도를 도시한다. 도시된 바와 같이, 전압 기준 발생기(484)는 입력 탭(522), 입력 탭(602), 입력 탭(702), 7개의 가산 IC(524) 및 7개의 감산 IC(526)를 포함할 수 있다. 전압 기준 발생기(484)는 3 세트의 가산 IC(524) 및 3 세트의 감산 IC(526)를 포함할 수 있다. 기준 전압(488)을 생성하기 위해, 전압 기준 발생기(484)는 제1 출력 전압(604) 및 제2 출력 전압(606)을 생성하는 방법으로서 입력 탭(522)을 기준 전압(528)에 가산 및 감산하도록 동작할 수 있다. 제1 출력 전압(604)은 제3 출력 전압(704) 및 제4 출력 전압(706)이 되게 입력 탭(602)에 가산되고 이로부터 감산될 수 있다. 제2 출력 전압(606)은 제5 출력 전압(708) 및 제6 출력 전압(710)이 되게 입력 탭(602)에 가산되고 이로부터 감산될 수 있다. 제3 출력 전압(704)은 제1 기준 전압(652) 및 제2 기준 전압(654)이 되게 입력 탭(702)에 가산되고 이로부터 감산될 수 있다. 제4 내지 제6 출력 전압(706-710)은 또한 제3 내지 제8 기준 전압(656-668)이 되게 입력 탭(702)에 가산되고 이로부터 감산될 수 있다. 도시된 바와 같이, 전압 기준(488)의 생성을 지원하기에 충분한 수의 가산 IC(524) 및 감산 IC(526) 외에 이전 비트 피드백 데이터가 존재하는 한, 다른 수의 탭에 프로세스(550)의 적용이 허용된다.
따라서, 본 개시의 기술적 효과는 신호 왜곡 정정을 위해 기준 전압을 생성하는 방법을 포함한다. 이 방법은 입력 신호가 수신되기 전에 가능한 왜곡의 모든 조합을 계산하는 프로세스를 기술한다. 이것은 왜곡된 비트의 입력의 각 인스턴스에서 왜곡 정정 값을 생성하기 위해 자원을 요구하지 않고 왜곡 정정 값이 왜곡된 입력 비트를 수정할 준비가 될 수 있게 한다.
본 개시는 다양한 수정 및 대안적인 형태에 영향을 받을 수 있지만, 특정 실시예가 도면에 예로서 도시되어 있고 본원에서 상세하게 설명되었다. 그러나, 본 개시는 개시된 특정 형태로 제한되도록 의도된 것이 아님을 이해해야 한다. 오히려, 본 개시는 다음의 첨부된 청구 범위에 의해 정의된 바와 같이 본 개시의 사상 및 범위 내에 속하는 모든 수정, 균등물 및 대안을 포함하도록 의도된다.
본원에 제시되고 청구된 기술은 본 기술 분야를 입증가능하게 개선하고 추상적이거나 무형적이거나 순수하게 이론적이지 않은 실용적 성질의 재료 대상 및 구체적인 예에 참조되고 적용된다. 또한, 본 명세서의 말미에 첨부된 임의의 청구항이 "...[기능]을 [수행]하는 수단" 또는 "...[기능]을 수행하는 단계"로서 지정된 하나 이상의 요소를 내포한다면, 이러한 요소는 35 U.S.C. 112(f)에 따라 해석되어야 할 것으로 의도된다. 그러나, 임의의 다른 방식으로 지정된 요소를 내포하는 임의의 청구 범위에 대해서는 이러한 요소가 35 U.S.C. 112(f)에 따라 해석되지 않아야 할 것으로 의도된다.

Claims (20)

  1. 디바이스로서,
    하나 이상의 왜곡 정정 팩터들을 생성하도록 구성된 조합 회로; 및
    상기 조합 회로에 결합된 선택 회로를 포함하고, 상기 선택 회로는:
    제어 신호를 수신하도록 구성된 피드백 핀; 및
    출력을 포함하고, 상기 선택 회로는 상기 제어 신호에 기초하여 상기 하나 이상의 왜곡 정정 팩터들의 제1 왜곡 정정 팩터를 선택하고 상기 출력으로부터 래칭 요소로 상기 제1 왜곡 정정 팩터를 전송하여, 선택된 후에 왜곡된 비트 상의 데이터 스트림으로부터의 심볼간 간섭을 오프셋하기 위해 사용되게 하도록 구성된, 디바이스.
  2. 청구항 1에 있어서, 상기 래칭 요소는 상기 출력에 결합된 제1 입력을 포함하고, 상기 제1 입력은 상기 제1 왜곡 정정 팩터를 수신하도록 구성된, 디바이스.
  3. 청구항 2에 있어서, 상기 래칭 요소는 상기 데이터 스트림의 복수의 이전 비트들의 바이너리 표현으로서 상기 제어 신호를 생성하도록 구성된, 디바이스.
  4. 청구항 2에 있어서, 상기 래칭 요소는 상기 왜곡된 비트를 수신하도록 구성된 제2 입력을 포함하고, 상기 래칭 요소는 상기 제1 왜곡 정정 팩터 및 상기 왜곡된 비트에 기초하여 상기 왜곡된 비트의 수정된 값을 생성하도록 구성된, 디바이스.
  5. 청구항 4에 있어서, 상기 래칭 요소 및 상기 선택 회로에 결합된 병렬 변환기를 포함하고, 상기 병렬 변환기는 상기 래칭 요소로부터 상기 왜곡된 비트의 상기 수정된 값을 수신하고 상기 왜곡된 비트의 상기 수정된 값의 표시를 저장하도록 구성된, 디바이스.
  6. 청구항 5에 있어서, 상기 병렬 변환기는 상기 왜곡된 비트의 상기 수정된 값의 표시를 상기 데이터 스트림의 하나 이상의 이전 비트들의 바이너리 표현으로서 저장하도록 구성된, 디바이스.
  7. 청구항 5에 있어서, 상기 병렬 변환기는 상기 데이터 스트림의 하나 이상의 이전 비트들의 바이너리 표현을 상기 제어 신호로서 전송하도록 구성된, 디바이스.
  8. 청구항 1에 있어서, 상기 선택 회로는 스위치가 상기 제어 신호를 통해 활성화될 때 상기 제1 왜곡 정정 팩터를 선택적으로 전송하도록 구성된 상기 스위치를 포함하는, 디바이스.
  9. 청구항 1에 있어서, 상기 선택 회로는 멀티플렉서를 포함하는, 디바이스.
  10. 청구항 1에 있어서, 상기 왜곡 정정 팩터들은 상기 제어 신호의 가능한 바이너리 상태들의 총 수와 수에 있어 동일한, 디바이스.
  11. 청구항 10에 있어서, 상기 제어 신호의 가능한 바이너리 상태들의 총 수는 상기 데이터 스트림의 이전 비트들의 저장된 값의 수에 의존하는, 디바이스.
  12. 디바이스로서,
    제1 조합 회로로서:
    기준 신호를 수신하도록 구성된 제1 입력;
    조절 신호를 수신하도록 구성된 제2 입력; 및
    상기 기준 신호 및 상기 조절 신호에 기초하여 제1 비트 왜곡 정정 값을 전송하도록 구성된 제1 출력을 포함하는, 상기 제1 조합 회로; 및
    제2 조합 회로로서:
    상기 기준 신호를 수신하도록 구성된 제3 입력;
    상기 조절 신호를 수신하도록 구성된 제4 입력; 및
    상기 기준 신호 및 상기 조절 신호에 기초하여 제2 비트 왜곡 정정 값을 전송하도록 구성된 제2 출력을 포함하고, 상기 제1 비트 왜곡 정정 값은 제1 전압 레벨을 포함하고 상기 제2 비트 왜곡 정정 값은 제2 전압 레벨을 포함하는, 상기 제2 조합 회로를 포함하는, 디바이스.
  13. 청구항 12에 있어서, 상기 제1 조합 회로는 상기 기준 신호와 상기 조절 신호의 합을 상기 제1 비트 왜곡 정정 값으로서 생성하도록 구성된 디지털 가산기를 포함하는, 디바이스.
  14. 청구항 12에 있어서, 상기 제2 조합 회로는 상기 기준 신호와 상기 조절 신호 사이의 차이를 상기 제2 비트 왜곡 정정 값으로서 생성하도록 구성된 디지털 감산기를 포함하는, 디바이스.
  15. 청구항 12에 있어서,
    상기 제1 조합 회로에 결합된 제3 조합 회로를 포함하고, 상기 제3 조합 회로는:
    상기 제1 비트 왜곡 정정 값을 수신하도록 구성된 제5 입력;
    제2 조절 신호를 수신하도록 구성된 제6 입력; 및
    상기 제1 비트 왜곡 정정 값 및 상기 제2 조절 신호에 기초하여 제3 비트 왜곡 정정 값을 전송하도록 구성된 제3 출력; 및
    상기 제1 조합 회로에 결합된 제4 조합 회로를 포함하고, 상기 제4 조합 회로는:
    상기 제1 비트 왜곡 정정 값을 수신하도록 구성된 제7 입력;
    제2 조절 신호를 수신하도록 구성된 제8 입력; 및
    상기 제1 비트 왜곡 정정 값 및 상기 제2 조절 신호에 기초하여 제4 비트 왜곡 정정 값을 전송하도록 구성된 제4 출력을 포함하는, 디바이스.
  16. 청구항 12에 있어서, 상기 제1 비트 왜곡 정정 값 및 상기 제2 비트 왜곡 정정 값을 수신하도록 구성된 선택 회로를 포함하고, 상기 선택 회로는 상기 제1 비트 왜곡 정정 값 또는 상기 제2 비트 왜곡 정정 값 중 어느 하나를 저장을 위해 메모리 어레이로 전송된 비트들의 값의 수신된 표시들에 기초하여 선택적으로 전송하도록 구성된, 디바이스.
  17. 방법으로서,
    복수의 왜곡 정정 팩터들을 생성하는 단계로서, 상기 복수의 왜곡 정정 팩터들의 각각의 왜곡 정정 팩터는 비트스트림의 이전에 수신된 한 세트의 수의 비트들의 특정한 비트 시퀀스에 기초하여 결정된 각각의 전압 값을 포함하는, 상기 복수의 왜곡 정정 팩터들을 생성하는 단계;
    선택 요소를 통해, 상기 복수의 왜곡 정정 팩터들의 왜곡 정정 팩터를 선택하는 단계;
    상기 왜곡 정정 팩터를 래칭 요소에 전송하는 단계;
    왜곡된 비트를 상기 래칭 요소로 전송하는 단계; 및
    상기 왜곡 정정 팩터와 상기 왜곡된 비트에 기초하여 상기 왜곡된 비트의 수정된 값을 상기 래칭 요소를 통해 생성하는 단계를 포함하는, 방법.
  18. 청구항 17에 있어서, 상기 왜곡 정정 팩터를 선택하는 단계는 상기 이전에 수신된 한 세트의 수의 비트들의 바이너리 상태들의 총 수와 동등한 수의 상태들을 갖는 제어 신호에 기초하는, 방법.
  19. 청구항 18에 있어서, 상기 이전에 수신된 한 세트의 수의 비트들의 값들의 저장된 표시들에 기초하여 상기 래칭 요소로부터 상기 제어 신호를 전송하는 단계를 포함하는, 방법.
  20. 청구항 17에 있어서, 상기 왜곡된 비트의 상기 수정된 값을 상기 이전에 수신된 한 세트의 수의 비트들에 기인한 심볼간 간섭을 보상한 정정된 비트 값으로서 생성하는, 방법.
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