TWI830904B - 半導體裝置、半導體系統和執行工作比調整操作的方法 - Google Patents

半導體裝置、半導體系統和執行工作比調整操作的方法 Download PDF

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張聖泉
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Abstract

一種半導體裝置包括內部時脈生成電路和資料處理電路。內部時脈生成電路使透過對時脈訊號進行分頻而生成的第一分頻時脈訊號至第四分頻時脈訊號延遲基於第一碼訊號和第二碼訊號而調整的延遲時間以生成第一內部時脈訊號至第四內部時脈訊號。資料處理電路與第一內部時脈訊號至第四內部時脈訊號同步地對準內部資料以生成輸出資料。資料處理電路還根據讀取命令被輸入的時間點基於第一命令阻擋訊號和第二命令阻擋訊號中斷輸出資料的生成。

Description

半導體裝置、半導體系統和執行工作比調整操作的方法
本公開的實施方式涉及執行工作比(duty ratio)調整操作的半導體裝置，工作比調整操作用於調整內部時脈訊號的相位。
隨著半導體系統被開發用於高速操作，日益需求半導體系統中包括的半導體裝置之間的高資料傳送速率(或高頻寬的資料通訊)。作為對該需求的回應，已提出高級技術。例如，可以使用時脈分頻技術以高速接收或輸出資料。如果時脈訊號被分頻，則多個多相位時脈訊號可以被生成以具有彼此不同的相位。在該情況下，可以使用多個多相位時脈訊號使資料平行化或串聯化以提高輸入到半導體裝置或者從半導體裝置輸出的資料的傳送速度。
相關申請的交叉引用
本申請請求於2019年12月4日提交韓國知識產權局的韓國專利申請第10-2019-0160239號的優先權，其整體內容透過引用合併於此。
根據一實施方式，一種半導體裝置包括內部時脈生成電路和資料處理電路。內部時脈生成電路被配置成使透過對時脈訊號進行分頻而生成的第一分頻時脈訊號至第四分頻時脈訊號延遲基於第一碼訊號和第二碼訊號而調整的延遲時間以生成第一內部時脈訊號至第四內部時脈訊號。資料處理電路被配置成與第一內部時脈訊號至第四內部時脈訊號同步地對準內部資料以生成輸出資料，以及被配置成根據讀取命令被輸入的時間點基於第一命令阻擋訊號和第二命令阻擋訊號而中斷輸出資料的生成。
根據另一實施方式，一種半導體系統包括第一半導體裝置和第二半導體裝置。第一半導體裝置被配置成在工作比調整操作期間檢測輸出資料的有效時段，以及被配置成生成第一碼訊號和第二碼訊號以及第一命令阻擋訊號和第二命令阻擋訊號。第二半導體裝置被配置成與第一內部時脈訊號至第四內部時脈訊號同步地從內部資料生成輸出資料，以及被配置成基於第一命令阻擋訊號和第二命令阻擋訊號中斷輸出資料的生成，第一內部時脈訊號至第四內部時脈訊號是透過將第一分頻時脈訊號至第四分頻時脈訊號延遲基於第一碼訊號和第二碼訊號調整的延遲時間而生成的。
根據又一實施方式，一種執行工作比調整操作的方法包括：根據操作碼訊號進入工作比調整操作；在工作比調整操作期間改變第一碼訊號和第二碼訊號的邏輯位準；使用透過第一碼訊號和第二碼訊號設定的延遲時間來調整從時脈訊號生成的內部時脈訊號的相位；以及與內部時脈訊號同步地對準內部資料以生成輸出資料以及檢測輸出資料的有效時段。
1:半導體系統
10:第一半導體裝置
20:第二半導體裝置
100:內部時脈生成電路
110:分頻電路
120:相位調整電路
121:第一相位調整電路
1211:第一延遲時間調整電路
1212:第二延遲時間調整電路
122:第二相位調整電路
1221:第三延遲時間調整電路
1222:第四延遲時間調整電路
200:核心電路
300:資料處理電路
310:內部命令生成電路
320:移位電路
321:第一移位電路
322:第二移位電路
323:第三移位電路
324:第四移位電路
330:訊號合成電路
331:第一合成電路
332:第二合成電路
333:第三合成電路
334:第四合成電路
340:資料輸出電路
1000:電子系統
1100:主機
1200:半導體系統
1300:控制器
1400(1):半導體裝置
1400(2):半導體裝置
1400(k):半導體裝置
BKI:第一資料阻擋訊號
BKIB:第三資料阻擋訊號
BKQ:第二資料阻擋訊號
BKQB:第四資料阻擋訊號
BLK_I:第一命令阻擋訊號
BLK_IB:第二命令阻擋訊號
CLK:時脈訊號
CP11:PMOS型電容器
CP12:PMOS型電容器
CP13:PMOS型電容器
CP14:PMOS型電容器
CP15:PMOS型電容器
CP16:PMOS型電容器
CP17:PMOS型電容器
CP18:PMOS型電容器
CP21:PMOS型電容器
CP22:PMOS型電容器
CP23:PMOS型電容器
CP24:PMOS型電容器
CP25:PMOS型電容器
CP26:PMOS型電容器
CP27:PMOS型電容器
CP28:PMOS型電容器
CP31:PMOS型電容器
CP32:PMOS型電容器
CP33:PMOS型電容器
CP34:PMOS型電容器
CP35:PMOS型電容器
CP36:PMOS型電容器
CP41:PMOS型電容器
CP42:PMOS型電容器
CP43:PMOS型電容器
CP44:PMOS型電容器
CP45:PMOS型電容器
CP46:PMOS型電容器
DCLK:第一內部時脈訊號
DO:輸出資料
FF11:觸發器
FF12:觸發器
FF13:觸發器
FF14:觸發器
FF15:觸發器
FF16:觸發器
FF21:觸發器
FF22:觸發器
FF23:觸發器
FF24:觸發器
FF25:觸發器
FF26:觸發器
FF31:觸發器
FF32:觸發器
FF33:觸發器
FF34:觸發器
FF35:觸發器
FF36:觸發器
FF41:觸發器
FF42:觸發器
FF43:觸發器
FF44:觸發器
FF45:觸發器
FF46:觸發器
GCD:第一碼訊號
IBCLK:第三分頻時脈訊號
IBCLKD:第三延遲時脈訊號
IBCMD:第二內部命令
ICLK:第一分頻時脈訊號
ICLKD:第一延遲時脈訊號
ICMD:第一內部命令
ID:內部資料
IV11:第一緩衝器
IV12:第二緩衝器
IV31:第三緩衝器
IV41:第四緩衝器
IV51:反相器
IV52:反相器
IV61:反相器
IV62:反相器
IV71:反相器
IV72:反相器
IV81:反相器
IV82:反相器
MUX51:多工器
MUX61:多工器
MUX71:多工器
MUX81:多工器
nd11:節點
nd21:節點
nd31:節點
nd41:節點
N11:開關
N12:開關
N13:開關
N14:開關
N15:開關
N16:開關
N17:開關
N18:開關
N21:開關
N22:開關
N23:開關
N24:開關
N25:開關
N26:開關
N27:開關
N28:開關
N31:開關
N32:開關
N33:開關
N34:開關
N35:開關
N36:開關
N41:開關
N42:開關
N43:開關
N44:開關
N45:開關
N46:開關
NAND51:NAND閘
NAND52:NAND閘
NAND53:NAND閘
NAND54:NAND閘
NAND55:NAND閘
NAND56:NAND閘
NAND61:NAND閘
NAND62:NAND閘
NAND63:NAND閘
NAND64:NAND閘
NAND65:NAND閘
NAND66:NAND閘
NAND71:NAND閘
NAND72:NAND閘
NAND73:NAND閘
NAND74:NAND閘
NAND75:NAND閘
NAND76:NAND閘
NAND81:NAND閘
NAND82:NAND閘
NAND83:NAND閘
NAND84:NAND閘
NAND85:NAND閘
NAND86:NAND閘
OP:操作碼訊號
PCD:第二碼訊號
QBCLK:第四分頻時脈訊號
QBCLKD:第四延遲時脈訊號
QCLK:第二分頻時脈訊號
QCLKD:第二延遲時脈訊號
RD:讀取命令
SFT:第一移位訊號
SFTB:第二移位訊號
T11:時間點
T12:時間點
T13:時間點
T14:時間點
T15:時間點
T21:時間點
T22:時間點
T23:時間點
T24:時間點
T25:時間點
T31:時間點
T32:時間點
T33:時間點
T34:時間點
T35:時間點
T36:時間點
T37:時間點
T38:時間點
T39:時間點
T40:時間點
T51:時間點
T52:時間點
T53:時間點
T54:時間點
T55:時間點
T56:時間點
T57:時間點
T58:時間點
T59:時間點
T60:時間點
VDD:電源電壓
VSS:地電壓
S1:步驟
S2:步驟
S3:步驟
S4:步驟
S5:步驟
〔圖1〕是示出根據本公開的一實施方式的半導體系統的配置的方塊圖。
〔圖2〕是示出根據本公開的一實施方式的半導體系統的用於執行工作比調整操作的操作碼訊號的各種邏輯位準組合的表格。
〔圖3〕是示出圖1的半導體系統中包括的內部時脈生成電路的配置的方塊圖。
〔圖4〕是示出圖3的內部時脈生成電路中包括的相位調整電路的配置的方塊圖。
〔圖5〕是示出圖4的相位調整電路中包括的第一相位調整電路的配置的電路圖。
〔圖6〕是示出圖4的相位調整電路中包括的第二相位調整電路的配置的電路圖。
〔圖7〕是示出圖1的半導體系統中包括的資料處理電路的配置的方塊圖。
〔圖8〕是示出圖7的資料處理電路中包括的移位電路的配置的方塊圖。
〔圖9〕示出了圖8的移位電路中包括的第一移位電路的配置。
〔圖10〕示出了圖8的移位電路中包括的第二移位電路的配置。
〔圖11〕示出了圖8的移位電路中包括的第三移位電路的配置。
〔圖12〕示出了圖8的移位電路中包括的第四移位電路的配置。
〔圖13〕是示出圖7的資料處理電路中包括的訊號合成電路的配置的方塊圖。
〔圖14〕示出了圖13的訊號合成電路中包括的第一合成電路的配置。
〔圖15〕示出了圖13的訊號合成電路中包括的第二合成電路的配置。
〔圖16〕示出了圖13的訊號合成電路中包括的第三合成電路的配置。
〔圖17〕示出了圖13的訊號合成電路中包括的第四合成電路的配置。
〔圖18和圖19〕是示出根據本公開的一實施方式的半導體系統的工作比調整操作的時序圖。
〔圖20〕是示出根據本公開的一實施方式的半導體系統的工作比調整操作的流程圖。
〔圖21和圖22〕是示出根據本公開的一實施方式的半導體系統的操作的時序圖，該操作用於在工作比調整操作期間根據讀取命令被輸入的時間點而中斷輸出資料的生成。
〔圖23〕是根據本公開的一實施方式的電子系統的配置的方塊圖。
在下文中，當參數被稱為“預定的”時，旨在說明參數的值是在參數被用在處理或算法中之前被確定的。參數的值可以在處理或算法開始時被設定或者可以在處理或算法被執行的時段期間被設定。
將理解，儘管本文使用術語“第一”、“第二”、“第三”等描述各種元件，但是這些元件不應受這些術語的限制。這些術語僅用於識別一個元件與另一元件。因此，一些實施方式中的第一元件可以在其他實施方式中被稱為第二元件而不偏離本公開的教示。
此外，將理解，當元件被稱為“連接”或“耦接”至另一元件時，其可以直接連接或耦接至該另一元件，或者可以存在居間的元件。相反，當元件被稱為“直接連接”或“直接耦接”至另一元件時，不存在居間的元件。
邏輯“高”位準和邏輯“低”位準可用於描述電訊號的邏輯位準。具有邏輯“高”位準的訊號可以區別於具有邏輯“低”位準的訊號。例如，當具有第一電壓的訊號對應於具有邏輯“高”位準的訊號時，具有第二電壓的訊號對應於具有邏輯“低”位準的訊號。在一實施方式中，邏輯“高”位準可以被設定為高於邏輯“低”位準的電壓位準的電壓位準。同時，訊號的邏輯位準可以根據實施方式被設定為不同或相反。例如，在一實施方式中具有邏輯“高”位準的特定訊號可以在其他實施方式中被設定為具有邏輯“低”位準。
下文將參照附圖詳細描述本公開的各實施方式。然而，本文描述的實施方式僅用於說明的目的，並非旨在限制本公開的範圍。
圖1是示出根據本公開的一實施方式的半導體系統1的配置的方塊圖。如圖1中所示，半導體系統1可以包括第一半導體裝置10和第二半導體裝置20。第二半導體裝置20可以包括內部時脈生成電路100、核心電路200和資料處理電路300。
第一半導體裝置10可以接收操作碼訊號OP<1：2>以執行工作比調整操作。第一半導體裝置10可以在工作比調整操作期間向第二半導體裝置20輸出時脈訊號CLK、讀取命令RD、第一碼訊號GCD<1：16>、第二碼訊號PCD<1：12>、第一命令阻擋訊號BLK_I和第二命令阻擋訊號BLK_IB。第一半導體裝置10可以在工作比調整操作期間改變第一命令阻擋訊號BLK_I和第二命令阻擋訊號BLK_IB的邏輯位準組合直到輸出資料DO<1：16>被生成為具有與預定脈寬對應的有效時段為止。第一半導體裝置10可以在讀取命令RD與時脈訊號CLK的上升邊緣同步地從第一半導體裝置10輸出時生成用於阻擋輸出資料 DO<1：16>的生成的第一命令阻擋訊號BLK_I。第一半導體裝置10可以在讀取命令RD與時脈訊號CLK的下降邊緣同步地從第一半導體裝置10輸出時生成用於阻擋輸出資料DO<1：16>的生成的第二命令阻擋訊號BLK_IB。
內部時脈生成電路100可以基於第一碼訊號GCD<1：16>和第二碼訊號PCD<1：16>調整延遲時間。內部時脈生成電路100可以對時脈訊號CLK進行分頻以生成第一分頻時脈訊號至第四分頻時脈訊號(圖3的ICLK、QCLK、IBCLK和QBCLK)。內部時脈生成電路100可以將第一分頻時脈訊號至第四分頻時脈訊號(圖3的ICLK、QCLK、IBCLK和QBCLK)延遲透過第一碼訊號GCD<1：16>和第二碼訊號PCD<1：12>調整的延遲時間以生成第一內部時脈訊號至第四內部時脈訊號DCLK<1：4>。
核心電路200可以在讀取命令RD被輸入到核心電路200時輸出其中儲存的內部資料ID<1：16>。核心電路200可以在工作比調整操作期間在讀取命令RD被輸入到核心電路200時輸出具有設定模式(set pattern)的內部資料ID<1：16>。內部資料ID<1：16>的設定模式可以對應於內部資料ID<1：16>中包括的所有位元具有邏輯“高”位準的模式。可替代地，內部資料ID<1：16>的設定模式可以對應於內部資料ID<1：16>中包括的所有位元具有邏輯“低”位準的模式或者可以對應於內部資料ID<1：16>中包括的一些位元具有邏輯“低”位準並且內部資料ID<1：16>中包括的剩餘位元具有邏輯“高”位準的其他模式。內部資料ID<1：16>的設定模式可以被提供為具有與輸出資料DO<1：16>相同的邏輯位準，使得第一半導體裝置10檢測輸出資料DO<1：16>的有效時段。
資料處理電路300可以在讀取命令RD被輸入到資料處理電路300時與第一內部時脈訊號至第四內部時脈訊號DCLK<1：4>同步地對準內部資料 ID<1：16>以生成輸出資料DO<1：16>。資料處理電路300可以在讀取命令RD被輸入到資料處理電路300時基於第一命令阻擋訊號BLK_I和第二命令阻擋訊號BLK_IB來中斷輸出資料DO<1：16>的生成。資料處理電路300可以在讀取命令RD被輸入到資料處理電路300時基於第一命令阻擋訊號BLK_I和第二命令阻擋訊號BLK_IB生成透過外部電壓驅動的輸出資料DO<1：16>。外部電壓可以由半導體系統1中使用的電源電壓(圖5的VDD)和地電壓(圖5的VSS)設定。
下面將參照圖2描述用於執行半導體系統1的工作比調整操作的操作碼訊號OP<1：2>的各邏輯位準組合。
首先，當工作比調整操作被禁用(disabled)時，操作碼訊號OP<1：2>可以被設定為具有邏輯位準組合“00”。
接下來，在其中在工作比調整操作期間讀取命令RD與時脈訊號CLK的上升邊緣同步以阻擋輸出資料DO<1：16>的生成的第一情況(BLOCK_ICLK)下，操作碼訊號OP<1：2>可以被設定為具有邏輯位準組合“01”。在操作碼訊號OP<1：2>中，邏輯位準組合“01”意味著操作碼訊號OP<1：2>的第一位元OP<1>具有邏輯“高”位準，而操作碼訊號OP<1：2>的第二位元OP<2>具有邏輯“低”位準。
接下來，在其中在工作比調整操作期間讀取命令RD與時脈訊號CLK的下降邊緣同步以阻擋輸出資料DO<1：16>的生成的第二情況(BLOCK_IBCLK)下，操作碼訊號OP<1：2>可以被設定為具有邏輯位準組合“10”。在操作碼訊號OP<1：2>中，邏輯位準組合“10”意味著操作碼訊號OP<1：2>的第一位元OP<1>具有邏輯“低”位準，而操作碼訊號OP<1：2>的第二位元OP<2>具有邏輯“高”位準。
圖3是示出內部時脈生成電路100的配置的方塊圖。如圖3中所示，內部時脈生成電路100可以包括分頻電路110和相位調整電路120。
分頻電路110可以對時脈訊號CLK進行分頻以生成第一分頻時脈訊號ICLK、第二分頻時脈訊號QCLK、第三分頻時脈訊號IBCLK和第四分頻時脈訊號QBCLK。分頻電路110可以生成具有作為時脈訊號CLK的頻率的一半的頻率的第一分頻時脈訊號至第四分頻時脈訊號ICLK、QCLK、IBCLK和QBCLK。第一分頻時脈訊號至第四分頻時脈訊號ICLK、QCLK、IBCLK和QBCLK之間的相位差可以是90度。第一分頻時脈訊號ICLK可以與時脈訊號CLK的上升邊緣同步地生成。第三分頻時脈訊號IBCLK可以與時脈訊號CLK的下降邊緣同步地生成。
相位調整電路120可以將第一分頻時脈訊號至第四分頻時脈訊號ICLK、QCLK、IBCLK和QBCLK延遲根據第一碼訊號和第二碼訊號GCD<1：16>和PCD<1：12>調整的延遲時間以生成第一內部時脈訊號DCLK<1>、第二內部時脈訊號DCLK<2>、第三內部時脈訊號DCLK<3>和第四內部時脈訊號DCLK<4>。
圖4是示出相位調整電路120的配置的方塊圖。如圖4所示，相位調整電路120可以包括第一相位調整電路121和第二相位調整電路122。
第一相位調整電路121可以將第一分頻時脈訊號至第四分頻時脈訊號ICLK、QCLK、IBCLK和QBCLK延遲根據第一碼訊號GCD<1：16>調整的第一延遲時間以生成第一延遲時脈訊號ICLKD、第二延遲時脈訊號QCLKD、第三延遲時脈訊號IBCLKD和第四延遲時脈訊號QBCLKD。
第二相位調整電路122可以將第一延遲時脈訊號至第四延遲時脈訊號ICLKD、QCLKD、IBCLKD和QBCLKD延遲根據第二碼訊號PCD<1：12>調整的第二延遲時間以生成第一內部時脈訊號至第四內部時脈訊號DCLK<1：4>。
圖5是示出第一相位調整電路121的配置的電路圖。如圖5中所示，第一相位調整電路121可以包括第一緩衝器IV11、第一延遲時間調整電路1211、第二緩衝器IV21和第二延遲時間調整電路1212。
第一緩衝器IV11可以反相緩衝第一分頻時脈訊號ICLK以向節點nd11輸出第一分頻時脈訊號ICLK的反相緩衝訊號。
第一延遲時間調整電路1211可以使用以下裝置來實現：多個開關N11、N12、N13、N14、N15、N16、N17和N18，多個PMOS型電容器CP11、CP12、CP13和CP14，以及多個NMOS型電容器CP15、CP16、CP17和CP18。當第一碼訊號GCD的第一位元GCD<1>被使能(enabled)以具有邏輯“高”位準時，第一延遲時間調整電路1211可以接通開關N11和N15以將節點nd11連接到PMOS型電容器CP11和NMOS型電容器CP15。當第一碼訊號GCD的第二位元GCD<2>被使能以具有邏輯“高”位準時，第一延遲時間調整電路1211可以接通開關N12和N16以將節點nd11連接到PMOS型電容器CP12和NMOS型電容器CP16。當第一碼訊號GCD的第三位元GCD<3>被使能以具有邏輯“高”位準時，第一延遲時間調整電路1211可以接通開關N13和N17以將節點nd11連接到PMOS型電容器CP13和NMOS型電容器CP17。當第一碼訊號GCD的第四位元GCD<4>被使能以具有邏輯“高”位準時，第一延遲時間調整電路1211可以接通開關N14和N18以將節點nd11連接到PMOS型電容器CP14和NMOS型電容器CP18。第一延遲時間調整電路1211可以透過根據第一碼訊號GCD的第 一至第四位元GCD<1：4>的邏輯位準而有選擇地將電容器CP11至CP18連接到節點nd11來調整第一延遲時間調整電路1211的延遲時間。
第二緩衝器IV21可以反相緩衝節點nd11的訊號以向節點nd21輸出節點nd11的訊號的反相緩衝訊號。
第二延遲時間調整電路1212可以使用以下裝置來實現：多個開關N21、N22、N23、N24、N25、N26、N27和N28，多個PMOS型電容器CP21、CP22、CP23和CP24，以及多個NMOS型電容器CP25、CP26、CP27和CP28。當第一碼訊號GCD的第一位元GCD<1>被使能以具有邏輯“高”位準時，第二延遲時間調整電路1212可以接通開關N21和N25以將節點nd21連接到PMOS型電容器CP21和NMOS型電容器CP25。當第一碼訊號GCD的第二位元GCD<2>被使能以具有邏輯“高”位準時，第二延遲時間調整電路1212可以接通開關N22和N26以將節點nd21連接到PMOS型電容器CP22和NMOS型電容器CP26。當第一碼訊號GCD的第三位元GCD<3>被使能以具有邏輯“高”位準時，第二延遲時間調整電路1212可以接通開關N23和N27以將節點nd21連接到PMOS型電容器CP23和NMOS型電容器CP27。當第一碼訊號GCD的第四位元GCD<4>被使能以具有邏輯“高”位準時，第二延遲時間調整電路1212可以接通開關N24和N28以將節點nd21連接到PMOS型電容器CP24和NMOS型電容器CP28。第二延遲時間調整電路1212可以透過根據第一碼訊號GCD的第一至第四位元GCD<1：4>的邏輯位準而有選擇地將電容器CP21至CP28連接到節點nd21來調整第二延遲時間調整電路1212的延遲時間。
與第一相位調整電路121的延遲時間對應的第一延遲時間可以被設定為根據第一代碼訊號GCD的第一至第四位GCD<1：4>的邏輯位準設定的第 一延遲時間調整電路1211的延遲時間和第二延遲時間調整電路1212的延遲時間之和。
同時，儘管出於說明簡單便利的目的，圖5的第一相位調整電路121被示出為透過將第一分頻時脈訊號ICLK延遲來生成第一延遲時脈訊號ICLKD，但是第一相位調整電路121可以被實現為還包括用於透過將第二、第三和第四分頻時脈訊號QCLK、IBCLK和QBCLK延遲來生成第二、第三和第四延遲時脈訊號QCLKD、IBCLKD和QBCLKD的額外的電路。
圖6是示出第二相位調整電路122的配置的電路圖。如圖6所示，第二相位調整電路122可以包括第三緩衝器IV31、第三延遲時間調整電路1221、第四緩衝器IV41和第四延遲時間調整電路1222。
第三緩衝器IV31可以反相緩衝第一延遲時脈訊號ICLKD以向節點nd31輸出第一延遲時脈訊號ICLKD的反相緩衝訊號。
第三延遲時間調整電路1221可以使用以下裝置來實現：多個開關N31、N32、N33、N34、N35和N36，多個PMOS型電容器CP31、CP32和CP33，以及多個NMOS型電容器CP34、CP35和CP36。當第二碼訊號PCD的第一位元PCD<1>被使能以具有邏輯“高”位準時，第三延遲時間調整電路1221可以接通開關N31和N34以將節點nd31連接到PMOS型電容器CP31和NMOS型電容器CP34。當第二碼訊號PCD的第二位元PCD<2>被使能以具有邏輯“高”位準時，第三延遲時間調整電路1221可以接通開關N32和N35以將節點nd31連接到PMOS型電容器CP32和NMOS型電容器CP35。當第二碼訊號PCD的第三位元PCD<3>被使能以具有邏輯“高”位準時，第三延遲時間調整電路1221可以接通開關N33和N36以將節點nd31連接到PMOS型電容器CP33和NMOS型電容器 CP36。第三延遲時間調整電路1221可以透過根據第二碼訊號PCD的第一至第三位元PCD<1：3>的邏輯位準而有選擇地將電容器CP31至CP36連接到節點nd31來調整第三延遲時間調整電路1221的延遲時間。
第四緩衝器IV41可以反相緩衝節點nd31的訊號以向節點nd41輸出節點nd31的訊號的反相緩衝訊號。
第四延遲時間調整電路1222可以使用以下裝置來實現：多個開關N41、N42、N43、N44、N45和N46，多個PMOS型電容器CP41、CP42和CP43，以及多個NMOS型電容器CP44、CP45和CP46。當第二碼訊號PCD的第一位元PCD<1>被使能以具有邏輯“高”位準時，第四延遲時間調整電路1222可以接通開關N41和N44以將節點nd41連接到PMOS型電容器CP41和NMOS型電容器CP44。當第二碼訊號PCD的第二位元PCD<2>被使能以具有邏輯“高”位準時，第四延遲時間調整電路1222可以接通開關N42和N45以將節點nd41連接到PMOS型電容器CP42和NMOS型電容器CP45。當第二碼訊號PCD的第三位元PCD<3>被使能以具有邏輯“高”位準時，第四延遲時間調整電路1222可以接通開關N43和N46以將節點nd41連接到PMOS型電容器CP43和NMOS型電容器CP46。第四延遲時間調整電路1222可以透過根據第二碼訊號PCD的第一至第三位元PCD<1：3>的邏輯位準而有選擇地將電容器CP41至CP46連接到節點nd41來調整第四延遲時間調整電路1222的延遲時間。
與第二相位調整電路122的延遲時間對應的第二延遲時間可以被設定為根據第二碼訊號PCD的第一至第三位元PCD<1：3>的邏輯位準設定的第三延遲時間調整電路1221的延遲時間和第四延遲時間調整電路1222的延遲時間之和。
同時，儘管出於說明簡單便利的目的，圖6的第二相位調整電路122被示出為透過將第一延遲時脈訊號ICLKD延遲來生成第一內部時脈訊號DCLK<1>，但是第二相位調整電路122可以被實現為還包括用於透過將第二、第三和第四延遲時脈訊號QCLKD、IBCLKD和QBCLKD延遲來生成第二、第三和第四內部時脈訊號DCLK<2>、DCLK<3>和DCLK<4>的額外的電路。
圖7是示出資料處理電路300的配置的方塊圖。如圖7中所示，資料處理電路300可以包括內部命令生成電路310、移位電路320、訊號合成電路330和資料輸出電路340。
內部命令生成電路310可以與時脈訊號CLK同步以生成第一內部命令ICMD和第二內部命令IBCMD，第一內部命令ICMD和第二內部命令IBCMD中的一個根據讀取命令RD被輸入到內部命令生成電路310的時間點被有選擇地使能。內部命令生成電路310可以生成在讀取命令RD與時脈訊號CLK的上升邊緣同步地被輸入時使能的第一內部命令ICMD。內部命令生成電路310可以生成在讀取命令RD與時脈訊號CLK的下降邊緣同步地被輸入時使能的第二內部命令IBCMD。
移位電路320可以與第一分頻時脈訊號ICLK、第二分頻時脈訊號QCLK、第三分頻時脈訊號IBCLK和第四分頻時脈訊號QBCLK同步地將第一內部命令ICMD和第二內部命令IBCMD移位以生成第一移位訊號SFT<1：16>和第二移位訊號SFTB<1：16>。移位電路320可以與第一分頻時脈訊號ICLK和第四分頻時脈訊號QBCLK同步地將第一內部命令ICMD移位以生成第一移位訊號SFT<1：16>。移位電路320可以與第二分頻時脈訊號QCLK和第三分頻時脈訊號IBCLK同步地將第二內部命令IBCMD移位以生成第二移位訊號SFTB<1：16>。
訊號合成電路330可以基於第一命令阻擋訊號和第二命令阻擋訊號BLK_I和BLK_IB而合成第一移位訊號和第二移位訊號SFT<1：16>和SFTB<1：16>以生成第一資料阻擋訊號BKI、第二資料阻擋訊號BKQ、第三資料阻擋訊號BKIB和第四資料阻擋訊號BKQB。訊號合成電路330可以基於第一命令阻擋訊號和第二命令阻擋訊號BLK_I和BLK_IB而合成第一移位訊號和第二移位訊號SFT<1：16>和SFTB<1：16>的一些位元，並且可以從合成結果生成第一資料阻擋訊號至第四資料阻擋訊號BKI、BKQ、BKIB和BKQB。
資料輸出電路340可以與第一內部時脈訊號至第四內部時脈訊號DCLK<1：4>同步以從內部資料ID<1：16>生成輸出資料DO<1：16>。資料輸出電路340可以與第一內部時脈訊號至第四內部時脈訊號DCLK<1：4>同步地對準內部資料ID<1：16>以生成輸出資料DO<1：16>。資料輸出電路340可以基於第一資料阻擋訊號至第四資料阻擋訊號BKI、BKQ、BKIB和BKQB而從電源電壓VDD生成輸出資料DO<1：16>。
圖8是示出移位電路320的配置的方塊圖。如圖8中所示，移位電路320可以包括第一移位電路321、第二移位電路322、第三移位電路323和第四移位電路324。
第一移位電路321可以與第一分頻時脈訊號ICLK同步地將第一內部命令ICMD移位以生成第一移位訊號SFT<1：16>的第一至第八位元訊號SFT<1：8>。第一移位電路321可以以第一分頻時脈訊號ICLK的半週期為單位將第一內部命令ICMD順次移位以生成第一移位訊號SFT<1：16>的第一至第八位元訊號SFT<1：8>。
第二移位電路322可以與第四分頻時脈訊號QBCLK同步地將第一內部命令ICMD移位以生成第一移位訊號SFT<1：16>的第九至第十六位元訊號SFT<9：16>。第二移位電路322可以以第四分頻時脈訊號QBCLK的半週期為單位將第一內部命令ICMD順次移位以生成第一移位訊號SFT<1：16>的第九至第十六位元訊號SFT<9：16>。
第三移位電路323可以與第三分頻時脈訊號IBCLK同步地將第二內部命令IBCMD移位以生成第二移位訊號SFTB<1：16>的第一至第八位元訊號SFTB<1：8>。第三移位電路323可以以第三分頻時脈訊號IBCLK的半週期為單位將第二內部命令IBCMD順次移位以生成第二移位訊號SFTB<1：16>的第一至第八位元訊號SFTB<1：8>。
第四移位電路324可以與第二分頻時脈訊號QCLK同步地將第二內部命令IBCMD移位以生成第二移位訊號SFTB<1：16>的第九至第十六位元訊號SFTB<9：16>。第四移位電路324可以以第二分頻時脈訊號QCLK的半週期為單位將第二內部命令IBCMD順次移位以生成第二移位訊號SFTB<1：16>的第九至第十六位元訊號SFTB<9：16>。
圖9示出了第一移位電路321的配置。如圖9中所示，第一移位電路321可以使用串聯耦接的多個觸發器FF11、FF12、FF13、FF14、FF15和FF16來實現。
觸發器FF11可以將第一內部命令ICMD移位第一分頻時脈訊號ICLK的一個週期以輸出第一內部命令ICMD的移位命令。
觸發器FF12可以將觸發器FF11的輸出訊號移位第一分頻時脈訊號ICLK的一個週期以輸出觸發器F11的輸出訊號的移位訊號。
觸發器FF13可以將觸發器FF12的輸出訊號移位第一分頻時脈訊號ICLK的半個週期以生成第一移位訊號SFT<1：16>的第一位元訊號SFT<1>。觸發器FF13可以將第一移位訊號SFT<1：16>的第一位元訊號SFT<1>移位第一分頻時脈訊號ICLK的半個週期以生成第一移位訊號SFT<1：16>的第二位元訊號SFT<2>。
觸發器FF14可以將第一移位訊號SFT<1：16>的第二位元訊號SFT<2>移位第一分頻時脈訊號ICLK的半個週期以生成第一移位訊號SFT<1：16>的第三位元訊號SFT<3>。觸發器FF14可以將第一移位訊號SFT<1：16>的第三位元訊號SFT<3>移位第一分頻時脈訊號ICLK的半個週期以生成第一移位訊號SFT<1：16>的第四位元訊號SFT<4>。
觸發器FF15可以將第一移位訊號SFT<1：16>的第四位元訊號SFT<4>移位第一分頻時脈訊號ICLK的半個週期以生成第一移位訊號SFT<1：16>的第五位元訊號SFT<5>。觸發器FF15可以將第一移位訊號SFT<1：16>的第五位元訊號SFT<5>移位第一分頻時脈訊號ICLK的半個週期以生成第一移位訊號SFT<1：16>的第六位元訊號SFT<6>。
觸發器FF16可以將第一移位訊號SFT<1：16>的第六位元訊號SFT<6>移位第一分頻時脈訊號ICLK的半個週期以生成第一移位訊號SFT<1：16>的第七位元訊號SFT<7>。觸發器FF16可以將第一移位訊號SFT<1：16>的第七位元訊號SFT<7>移位第一分頻時脈訊號ICLK的半個週期以生成第一移位訊號SFT<1：16>的第八位元訊號SFT<8>。
儘管圖9示出了其中使用串聯耦接的六個觸發器FF11、FF12、FF13、FF14、FF15和FF16實現第一移位電路321的示例，但是第一移位電路 321中包括的觸發器的數目不限於六個。例如，在一些實施方式中，第一移位電路321可被配置成包括串聯耦接的五個或更少的觸發器或者包括串聯耦接的七個或更多的觸發器。
圖10示出了第二移位電路322的配置。如圖10中所示，第二移位電路322可以使用串聯耦接的多個觸發器FF21、FF22、FF23、FF24、FF25和FF26來實現。
觸發器FF21可以將第一內部命令ICMD移位第四分頻時脈訊號QBCLK的一個週期以輸出第一內部命令ICMD的移位命令。
觸發器FF22可以將觸發器FF21的輸出訊號移位第四分頻時脈訊號QBCLK的一個週期以輸出觸發器F21的輸出訊號的移位訊號。
觸發器FF23可以將觸發器FF22的輸出訊號移位第四分頻時脈訊號QBCLK的半個週期以生成第一移位訊號SFT<1：16>的第九位元訊號SFT<9>。觸發器FF23可以將第一移位訊號SFT<1：16>的第九位元訊號SFT<9>移位第四分頻時脈訊號QBCLK的半個週期以生成第一移位訊號SFT<1：16>的第十位元訊號SFT<10>。
觸發器FF24可以將第一移位訊號SFT<1：16>的第十位元訊號SFT<10>移位第四分頻時脈訊號QBCLK的半個週期以生成第一移位訊號SFT<1：16>的第十一位元訊號SFT<11>。觸發器FF24可以將第一移位訊號SFT<1：16>的第十一位元訊號SFT<11>移位第四分頻時脈訊號QBCLK的半個週期以生成第一移位訊號SFT<1：16>的第十二位元訊號SFT<12>。
觸發器FF25可以將第一移位訊號SFT<1：16>的第十二位元訊號SFT<12>移位第四分頻時脈訊號QBCLK的半個週期以生成第一移位訊號 SFT<1：16>的第十三位元訊號SFT<13>。觸發器FF25可以將第一移位訊號SFT<1：16>的第十三位元訊號SFT<13>移位第四分頻時脈訊號QBCLK的半個週期以生成第一移位訊號SFT<1：16>的第十四位元訊號SFT<14>。
觸發器FF26可以將第一移位訊號SFT<1：16>的第十四位元訊號SFT<14>移位第四分頻時脈訊號QBCLK的半個週期以生成第一移位訊號SFT<1：16>的第十五位元訊號SFT<15>。觸發器FF26可以將第一移位訊號SFT<1：16>的第十五位元訊號SFT<15>移位第四分頻時脈訊號QBCLK的半個週期以生成第一移位訊號SFT<1：16>的第十六位元訊號SFT<16>。
儘管圖10示出了其中使用串聯耦接的六個觸發器FF21、FF22、FF23、FF24、FF25和FF26實現第二移位電路322的示例，但是第二移位電路322中包括的觸發器的數目不限於六個。例如，在一些實施方式中，第二移位電路322可被配置成包括串聯耦接的五個或更少的觸發器或者包括串聯耦接的七個或更多的觸發器。
圖11示出了第三移位電路323的配置。如圖11中所示，第三移位電路323可以使用串聯耦接的多個觸發器FF31、FF32、FF33、FF34、FF35和FF36來實現。
觸發器FF31可以將第二內部命令IBCMD移位第三分頻時脈訊號IBCLK的一個週期以輸出第二內部命令IBCMD的移位命令。
觸發器FF32可以將觸發器FF31的輸出訊號移位第三分頻時脈訊號IBCLK的一個週期以輸出觸發器F31的輸出訊號的移位訊號。
觸發器FF33可以將觸發器FF32的輸出訊號移位第三分頻時脈訊號IBCLK的半個週期以生成第二移位訊號SFTB<1：16>的第一位元訊號 SFTB<1>。觸發器FF33可以將第二移位訊號SFTB<1：16>的第一位元訊號SFTB<1>移位第三分頻時脈訊號IBCLK的半個週期以生成第二移位訊號SFTB<1：16>的第二位元訊號SFTB<2>。
觸發器FF34可以將第二移位訊號SFTB<1：16>的第二位元訊號SFTB<2>移位第三分頻時脈訊號IBCLK的半個週期以生成第二移位訊號SFTB<1：16>的第三位元訊號SFTB<3>。觸發器FF34可以將第二移位訊號SFTB<1：16>的第三位元訊號SFTB<3>移位第三分頻時脈訊號IBCLK的半個週期以生成第二移位訊號SFTB<1：16>的第四位元訊號SFTB<4>。
觸發器FF35可以將第二移位訊號SFTB<1：16>的第四位元訊號SFTB<4>移位第三分頻時脈訊號IBCLK的半個週期以生成第二移位訊號SFTB<1：16>的第五位元訊號SFTB<5>。觸發器FF35可以將第二移位訊號SFTB<1：16>的第五位元訊號SFTB<5>移位第三分頻時脈訊號IBCLK的半個週期以生成第二移位訊號SFTB<1：16>的第六位元訊號SFTB<6>。
觸發器FF36可以將第二移位訊號SFTB<1：16>的第六位元訊號SFTB<6>移位第三分頻時脈訊號IBCLK的半個週期以生成第二移位訊號SFTB<1：16>的第七位元訊號SFTB<7>。觸發器FF36可以將第二移位訊號SFTB<1：16>的第七位元訊號SFTB<7>移位第三分頻時脈訊號IBCLK的半個週期以生成第二移位訊號SFTB<1：16>的第八位元訊號SFTB<8>。
儘管圖11示出了其中使用串聯耦接的六個觸發器FF31、FF32、FF33、FF34、FF35和FF36實現第三移位電路323的示例，但是第三移位電路323中包括的觸發器的數目不限於六個。例如，在一些實施方式中，第三移位 電路323可被配置成包括串聯耦接的五個或更少的觸發器或者包括串聯耦接的七個或更多的觸發器。
圖12示出了第四移位電路324的配置。如圖12中所示，第四移位電路324可以使用串聯耦接的多個觸發器FF41、FF42、FF43、FF44、FF45和FF46來實現。
觸發器FF41可以將第二內部命令IBCMD移位第二分頻時脈訊號QCLK的一個週期以輸出第二內部命令IBCMD的移位命令。
觸發器FF42可以將觸發器FF41的輸出訊號移位第二分頻時脈訊號QCLK的一個週期以輸出觸發器F41的輸出訊號的移位訊號。
觸發器FF43可以將觸發器FF42的輸出訊號移位第二分頻時脈訊號QCLK的半個週期以生成第二移位訊號SFTB<1：16>的第九位元訊號SFTB<9>。觸發器FF43可以將第二移位訊號SFTB<1：16>的第九位元訊號SFTB<9>移位第二分頻時脈訊號QCLK的半個週期以生成第二移位訊號SFTB<1：16>的第十位元訊號SFTB<10>。
觸發器FF44可以將第二移位訊號SFTB<1：16>的第十位元訊號SFTB<10>移位第二分頻時脈訊號QCLK的半個週期以生成第二移位訊號SFTB<1：16>的第十一位元訊號SFTB<11>。觸發器FF44可以將第二移位訊號SFTB<1：16>的第十一位元訊號SFTB<11>移位第二分頻時脈訊號QCLK的半個週期以生成第二移位訊號SFTB<1：16>的第十二位元訊號SFTB<12>。
觸發器FF45可以將第二移位訊號SFTB<1：16>的第十二位元訊號SFTB<12>移位第二分頻時脈訊號QCLK的半個週期以生成第二移位訊號SFTB<1：16>的第十三位元訊號SFTB<13>。觸發器FF45可以將第二移位訊號 SFTB<1：16>的第十三位元訊號SFTB<13>移位第二分頻時脈訊號QCLK的半個週期以生成第二移位訊號SFTB<1：16>的第十四位元訊號SFTB<14>。
觸發器FF46可以將第二移位訊號SFTB<1：16>的第十四位元訊號SFTB<14>移位第二分頻時脈訊號QCLK的半個週期以生成第二移位訊號SFTB<1：16>的第十五位元訊號SFTB<15>。觸發器FF46可以將第二移位訊號SFTB<1：16>的第十五位元訊號SFTB<15>移位第二分頻時脈訊號QCLK的半個週期以生成第二移位訊號SFTB<1：16>的第十六位元訊號SFTB<16>。
儘管圖12示出了其中使用串聯耦接的六個觸發器FF41、FF42、FF43、FF44、FF45和FF46實現第四移位電路324的示例，但是第四移位電路324中包括的觸發器的數目不限於六個。例如，在一些實施方式中，第四移位電路324可被配置成包括串聯耦接的五個或更少的觸發器或者包括串聯耦接的七個或更多的觸發器。
圖13是示出訊號合成電路330的配置的方塊圖。如圖13中所示，訊號合成電路330可以包括第一合成電路331、第二合成電路332、第三合成電路333和第四合成電路334。
第一合成電路331可以合成第一移位訊號SFT<1：16>的第一分組SFT<1,3,5,7>和第二移位訊號SFTB<1：16>的第一分組SFTB<2,4,6,8>。第一合成電路331可以基於第一命令阻擋訊號BLK_I和第二命令阻擋訊號BLK_IB而從合成結果生成第一資料阻擋訊號BKI。
第二合成電路332可以合成第一移位訊號SFT<1：16>的第二分組SFT<9,11,13,15>和第二移位訊號SFTB<1：16>的第二分組SFTB<10,12,14,16>。 第二合成電路332可以基於第一命令阻擋訊號BLK_I和第二命令阻擋訊號BLK_IB而從合成結果生成第二資料阻擋訊號BKQ。
第三合成電路333可以合成第一移位訊號SFT<1：16>的第三分組SFT<2,4,6,8>和第二移位訊號SFTB<1：16>的第三分組SFTB<1,3,5,7>。第三合成電路333可以基於第一命令阻擋訊號BLK_I和第二命令阻擋訊號BLK_IB而從合成結果生成第三資料阻擋訊號BKIB。
第四合成電路334可以合成第一移位訊號SFT<1：16>的第四分組SFT<10,12,14,16>和第二移位訊號SFTB<1：16>的第四分組SFTB<9,11,13,15>。第四合成電路334可以基於第一命令阻擋訊號BLK_I和第二命令阻擋訊號BLK_IB而從合成結果生成第四資料阻擋訊號BKQB。
在一些其他實施方式中，第一移位訊號SFT<1：16>可以被設定為包括與第一移位訊號SFT<1：16>的第一至第四分組SFT<1,3,5,7>、SFT<9,11,13,15>、SFT<2,4,6,8>和SFT<10,12,14,16>不同的第一至第四分組。第二移位訊號SFTB<1：16>也可以被設定為包括與第二移位訊號SFTB<1：16>的第一至第四分組SFTB<2,4,6,8>、SFTB<10,12,14,16>、SFTB<1,3,5,7>和SFT<9,11,13,15>不同的第一至第四分組。
圖14示出了第一合成電路331的配置。如圖14中所示，第一合成電路331可以使用以下裝置來實現：NAND(反及)閘NAND51、NAND52、NAND53、NAND54、NAND55和NAND56，反相器IV51和IV52，以及多工器MUX51。
第一合成電路331可以合成第一移位訊號SFT<1：16>的第一分組SFT<1,3,5,7>並且可以在第一命令阻擋訊號BLK_I被使能為具有邏輯“高”位 準時從第一移位訊號SFT<1：16>的第一分組SFT<1,3,5,7>的合成結果生成第一資料阻擋訊號BKI。第一移位訊號SFT<1：16>的第一分組SFT<1,3,5,7>全部具有邏輯“低”位準時，第一合成電路331可以在第一命令阻擋訊號BLK_I被使能為具有邏輯“高”位準時生成具有邏輯“高”位準的第一資料阻擋訊號BKI。
第一合成電路331可以合成第二移位訊號SFTB<1：16>的第一分組SFTB<2,4,6,8>並且可以在第二命令阻擋訊號BLK_IB被使能為具有邏輯“高”位準時從第二移位訊號SFTB<1：16>的第一分組SFTB<2,4,6,8>的合成結果生成第一資料阻擋訊號BKI。在第二移位訊號SFTB<1：16>的第一分組SFTB<2,4,6,8>全部具有邏輯“低”位準時，第一合成電路331可以在第二命令阻擋訊號BLK_IB被使能為具有邏輯“高”位準時生成具有邏輯“高”位準的第一資料阻擋訊號BKI。
圖15示出了第二合成電路332的配置。如圖15中所示，第二合成電路332可以使用以下裝置來實現：NAND閘NAND61、NAND62、NAND63、NAND64、NAND65和NAND66，反相器IV61和IV62，以及多工器MUX61。
第二合成電路332可以合成第一移位訊號SFT<1：16>的第二分組SFT<9,11,13,15>並且可以在第一命令阻擋訊號BLK_I被使能為具有邏輯“高”位準時從第一移位訊號SFT<1：16>的第二分組SFT<9,11,13,15>的合成結果生成第二資料阻擋訊號BKQ。在第一移位訊號SFT<1：16>的第二分組SFT<9,11,13,15>全部具有邏輯“低”位準時，第二合成電路332可以在第一命令阻擋訊號BLK_I被使能為具有邏輯“高”位準時生成具有邏輯“高”位準的第二資料阻擋訊號BKQ。
第二合成電路332可以合成第二移位訊號SFTB<1：16>的第二分組SFTB<10,12,14,16>並且可以在第二命令阻擋訊號BLK_IB被使能為具有邏輯“高”位準時從第二移位訊號SFTB<1：16>的第二分組SFTB<10,12,14,16>的合成結果生成第二資料阻擋訊號BKQ。在第二移位訊號SFTB<1：16>的第二分組SFTB<10,12,14,16>全部具有邏輯“低”位準時，第二合成電路332可以在第二命令阻擋訊號BLK_IB被使能為具有邏輯“高”位準時生成具有邏輯“高”位準的第二資料阻擋訊號BKQ。
圖16示出了第三合成電路333的配置。如圖16中所示，第三合成電路333可以使用以下裝置來實現：NAND閘NAND71、NAND72、NAND73、NAND74、NAND75和NAND76，反相器IV71和IV72，以及多工器MUX71。
第三合成電路333可以合成第一移位訊號SFT<1：16>的第三分組SFT<2,4,6,8>並且可以在第一命令阻擋訊號BLK_I被使能為具有邏輯“高”位準時從第一移位訊號SFT<1：16>的第三分組SFT<2,4,6,8>的合成結果生成第三資料阻擋訊號BKIB。在第一移位訊號SFT<1：16>的第三分組SFT<2,4,6,8>全部具有邏輯“低”位準時，第三合成電路333可以在第一命令阻擋訊號BLK_I被使能為具有邏輯“高”位準時生成具有邏輯“高”位準的第三資料阻擋訊號BKIB。
第三合成電路333可以合成第二移位訊號SFTB<1：16>的第三分組SFTB<1,3,5,7>並且可以在第二命令阻擋訊號BLK_IB被使能為具有邏輯“高”位準時從第二移位訊號SFTB<1：16>的第三分組SFTB<1,3,5,7>的合成結果生成第三資料阻擋訊號BKIB。在第二移位訊號SFTB<1：16>的第三分組SFTB<1,3,5,7>全部具有邏輯“低”位準時，第三合成電路333可以在第二命令 阻擋訊號BLK_IB被使能為具有邏輯“高”位準時生成具有邏輯“高”位準的第三資料阻擋訊號BKIB。
圖17示出了第四合成電路334的配置。如圖17中所示，第四合成電路334可以使用以下裝置來實現：NAND閘NAND81、NAND82、NAND83、NAND84、NAND85和NAND86，反相器IV81和IV82，以及多工器MUX81。
第四合成電路334可以合成第一移位訊號SFT<1：16>的第四分組SFT<10,12,14,16>並且可以在第一命令阻擋訊號BLK_I被使能為具有邏輯“高”位準時從第一移位訊號SFT<1：16>的第四分組SFT<10,12,14,16>的合成結果生成第四資料阻擋訊號BKQB。在第一移位訊號SFT<1：16>的第四分組SFT<10,12,14,16>全部具有邏輯“低”位準時，第四合成電路334可以在第一命令阻擋訊號BLK_I被使能為具有邏輯“高”位準時生成具有邏輯“高”位準的第四資料阻擋訊號BKQB。
第四合成電路334可以合成第二移位訊號SFTB<1：16>的第四分組SFTB<9,11,13,15>並且可以在第二命令阻擋訊號BLK_IB被使能為具有邏輯“高”位準時從第二移位訊號SFTB<1：16>的第四分組SFTB<9,11,13,15>的合成結果生成第四資料阻擋訊號BKQB。在第二移位訊號SFTB<1：16>的第四分組SFTB<9,11,13,15>全部具有邏輯“低”位準時，第四合成電路334可以在第二命令阻擋訊號BLK_IB被使能為具有邏輯“高”位準時生成具有邏輯“高”位準的第四資料阻擋訊號BKQB。
下面將參照圖18和圖19描述半導體系統1的工作比調整操作。
首先，下面將參照圖18結合其中第一內部時脈訊號至第四內部時脈訊號DCLK<1：4>中的第二內部時脈訊號DCLK<2>被生成為具有領先正常 相位的相位的情況來描述透過檢測輸出資料DO<1：16>的第一至第四位元資料DO<1：4>的有效時段來執行的工作比調整操作。
資料處理電路300可以在工作比調整操作期間接收讀取命令RD並且可以與第一內部時脈訊號至第四內部時脈訊號DCLK<1：4>同步地對準第一至第四內部資料ID<1：4>以生成輸出資料DO<1：16>的第一至第四位元資料DO<1：4>。出於說明簡單便利的目的，將結合其中資料處理電路300僅生成第一至第四位元資料DO<1：4>作為輸出資料的情況來描述工作比調整操作。
輸出資料的第一位元資料(datum)DO<1>可以在從第一內部時脈訊號DCLK<1>被生成為具有邏輯“高”位準的時間點“T11”直到第二內部時脈訊號DCLK<2>被生成為具有邏輯“高”位準的時間點“T12”的時段期間生成。因此，第一位元資料DO<1>的有效時段可以對應於時間點“T11”和時間點“T12”之間的時段。
輸出資料的第二位元資料DO<2>可以在從第二內部時脈訊號DCLK<2>被生成為具有邏輯“高”位準的時間點“T12”直到第三內部時脈訊號DCLK<3>被生成為具有邏輯“高”位準的時間點“T13”的時段期間生成。因此，第二位元資料DO<2>的有效時段可以對應於時間點“T12”和時間點“T13”之間的時段。
輸出資料的第三位元資料DO<3>可以在從第三內部時脈訊號DCLK<3>被生成為具有邏輯“高”位準的時間點“T13”直到第四內部時脈訊號DCLK<4>被生成為具有邏輯“高”位準的時間點“T14”的時段期間生成。因此，第三位元資料DO<3>的有效時段可以對應於時間點“T13”和時間點“T14”之間的時段。
輸出資料的第四位元資料DO<4>可以在從第四內部時脈訊號DCLK<4>被生成為具有邏輯“高”位準的時間點“T14”直到第一內部時脈訊號DCLK<1>第二次被生成為具有邏輯“高”位準的時間點“T15”的時段期間生成。因此，第四位元資料DO<4>的有效時段可以對應於時間點“T14”和時間點“T15”之間的時段。
對於圖18所示的情況，輸出資料的第一位元資料DO<1>的有效時段短於預定的有效時段，而輸出資料的第二位元資料DO<2>的有效時段長於預定的有效時段。因此，第一半導體裝置10可以改變第一碼訊號GCD和第二碼訊號PCD的邏輯位準組合以使輸出資料的第二位元資料DO<2>延遲。
接下來，下面將參照圖19結合其中第一內部時脈訊號至第四內部時脈訊號DCLK<1：4>之間的相位差彼此相等的情況來描述透過檢測輸出資料DO<1：16>的第一至第四位元資料DO<1：4>的有效時段來執行的工作比調整操作。
資料處理電路300可以在工作比調整操作期間接收讀取命令RD並且可以與第一內部時脈訊號至第四內部時脈訊號DCLK<1：4>同步地對準第一至第四內部資料ID<1：4>以生成輸出資料的第一至第四位元資料DO<1：4>。出於說明簡單便利的目的，將結合資料處理電路300僅生成第一至第四位元資料DO<1：4>作為輸出資料的情況來描述工作比調整操作。
輸出資料的第一位元資料DO<1>可以在從第一內部時脈訊號DCLK<1>被生成為具有邏輯“高”位準的時間點“T21”直到第二內部時脈訊號DCLK<2>被生成為具有邏輯“高”位準的時間點“T22”的時段期間生成。 因此，第一位元資料DO<1>的有效時段可以對應於時間點“T21”和時間點“T22”之間的時段。
輸出資料的第二位元資料DO<2>可以在從第二內部時脈訊號DCLK<2>被生成為具有邏輯“高”位準的時間點“T22”直到第三內部時脈訊號DCLK<3>被生成為具有邏輯“高”位準的時間點“T23”的時段期間生成。因此，第二位元資料DO<2>的有效時段可以對應於時間點“T22”和時間點“T23”之間的時段。
輸出資料的第三位元資料DO<3>可以在從第三內部時脈訊號DCLK<3>被生成為具有邏輯“高”位準的時間點“T23”直到第四內部時脈訊號DCLK<3>被生成為具有邏輯“高”位準的時間點“T24”的時段期間生成。因此，第三位元資料DO<3>的有效時段可以對應於時間點“T23”和時間點“T24”之間的時段。
輸出資料的第四位元資料DO<4>可以在從第四內部時脈訊號DCLK<4>被生成為具有邏輯“高”位準的時間點“T24”直到第一內部時脈訊號DCLK<1>第二次被生成為具有邏輯“高”位準的時間點“T25”的時段期間生成。因此，第四位元資料DO<4>的有效時段可以對應於時間點“T24”和時間點“T25”之間的時段。
對於圖19所示的情況，輸出資料的第一至第四位元資料DO<1：4>全部被生成為具有相同的有效時段。因此，第一半導體裝置10可以固定第一碼訊號GCD和第二碼訊號PCD的邏輯位準組合而沒有任何改變。
如上文所述，根據實施方式的半導體系統可以在工作比調整操作期間檢測輸出資料的有效時段，並且可以透過根據輸出資料的有效時段的檢 測結果控制用於調整內部時脈訊號的相位的碼訊號來提高輸出資料的可靠性。此外，該半導體系統可以在工作比調整操作期間檢測輸出資料的有效時段，並且可以透過根據輸出資料的有效時段的檢測結果不同地控制用於調整內部時脈訊號的相位的碼訊號來高效地執行工作比調整操作。
下面將參照圖20描述根據實施方式的執行工作比調整操作的方法。
執行工作比調整操作的方法可以包括進入工作比調整操作的步驟S1、改變碼訊號的步驟S2、調整延遲時間的步驟S3、檢測輸出資料的步驟S4、以及退出工作比調整操作的步驟S5。
當操作碼訊號OP<1：2>具有預定的邏輯位準組合時可以實現進入工作比調整操作的步驟S1。
可以執行改變碼訊號的步驟S2以生成第一碼訊號GCD<1：16>和第二碼訊號PCD<1：12>。可以執行改變碼訊號的步驟S2以改變第一碼訊號GCD<1：16>和第二碼訊號PCD<1：12>的邏輯位準。
可以執行調整延遲時間的步驟S3以基於第一碼訊號GCD<1：16>調整第一延遲時間以及基於第二碼訊號PCD<1：12>調整第二延遲時間。可以執行調整延遲時間的步驟S3以基於第一和第二延遲時間而調整從時脈訊號CLK生成的第一內部時脈訊號至第四內部時脈訊號DCLK<1：4>的相位。
可以執行檢測輸出資料的步驟S4以檢測透過與第一內部時脈訊號至第四內部時脈訊號DCLK<1：4>同步地對準內部資料ID<1：16>而生成的輸出資料DO<1：16>的有效時段。當在步驟S4處輸出資料DO<1：16>的有效時段在與預定的脈寬對應的時段之外時(“否”)，可以再次執行改變碼訊號的步驟 S2。當在步驟S4處輸出資料DO<1：16>的有效時段在預定的脈寬的範圍之內時(“是”)，可以執行退出工作比調整操作的步驟S5。
下面將參照圖21結合其中當讀取命令與時脈訊號的上升邊緣同步地被輸入時中斷輸出資料的生成的情況來描述根據實施方式的半導體系統的工作比調整操作。
在時間點“T31”處，第一半導體裝置10可以向第二半導體裝置20輸出時脈訊號CLK、讀取命令RD、第一碼訊號GCD<1：16>、第二碼訊號PCD<1：12>和第一命令阻擋訊號BLK_I。在該情況下，讀取命令RD可以與時脈訊號CLK的上升邊緣同步地從第一半導體裝置10被輸出。
分頻電路110可以對時脈訊號CLK進行分頻以生成第一分頻時脈訊號ICLK、第二分頻時脈訊號QCLK、第三分頻時脈訊號IBCLK和第四分頻時脈訊號QBCLK。
相位調整電路120可以將第一分頻時脈訊號至第四分頻時脈訊號ICLK、QCLK、IBCLK和QBCLK延遲根據第一碼訊號和第二碼訊號GCD<1：16>和PCD<1：12>調整的延遲時間以生成第一內部時脈訊號DCLK<1>、第二內部時脈訊號DCLK<2>、第三內部時脈訊號DCLK<3>和第四內部時脈訊號DCLK<4>。
在時間點“T32”處，內部命令生成電路310可以與時脈訊號CLK同步以生成透過在時間點“T31”處輸入的讀取命令RD被使能為具有邏輯“高”位準的第一內部命令ICMD。
移位電路320可以與第一分頻時脈訊號ICLK、第二分頻時脈訊號QCLK、第三分頻時脈訊號IBCLK和第四分頻時脈訊號QBCLK同步地將第一內部命令ICMD移位以生成第一移位訊號SFT<1：16>。
在時間點“T33”處，第一合成電路331可以基於具有邏輯“高”位準的第一命令阻擋訊號BLK_I而合成第一移位訊號SFT<1：16>的第一分組SFT<1,3,5,7>以從合成結果生成具有邏輯“高”位準的第一資料阻擋訊號BKI。
核心電路200可以基於在時間點“T31”處輸入的讀取命令RD輸出其中儲存的內部資料ID<1：16>。
資料輸出電路340可以基於第一資料阻擋訊號BKI而從電源電壓VDD生成輸出資料DO<1：16>的第一至第四位元資料DO<1：4>。
在時間點“T34”處，第二合成電路332可以基於具有邏輯“高”位準的第一命令阻擋訊號BLK_I而合成第一移位訊號SFT<1：16>的第二分組SFT<9,11,13,15>以從合成結果生成具有邏輯“高”位準的第二資料阻擋訊號BKQ。
資料輸出電路340可以基於第二資料阻擋訊號BKQ而從電源電壓VDD生成輸出資料DO<1：16>的第五至第八位元資料DO<5：8>。
在時間點“T35”處，第三合成電路333可以基於具有邏輯“高”位準的第一命令阻擋訊號BLK_I而合成第一移位訊號SFT<1：16>的第三分組SFT<2,4,6,8>以從合成結果生成具有邏輯“高”位準的第三資料阻擋訊號BKIB。
資料輸出電路340可以基於第三資料阻擋訊號BKIB而從電源電壓VDD生成輸出資料DO<1：16>的第九至第十二位元資料DO<9：12>。
在時間點“T36”處，第四合成電路334可以基於具有邏輯“高”位準的第一命令阻擋訊號BLK_I而合成第一移位訊號SFT<1：16>的第四分組SFT<10,12,14,16>以從合成結果生成具有邏輯“高”位準的第四資料阻擋訊號BKQB。
資料輸出電路340可以基於第四資料阻擋訊號BKQB而從電源電壓VDD生成輸出資料DO<1：16>的第十三至第十六位元資料DO<13：16>。
在時間點“T37”處，第一半導體裝置10可以向第二半導體裝置20輸出時脈訊號CLK、讀取命令RD、第一碼訊號GCD<1：16>、第二碼訊號PCD<1：12>和第一命令阻擋訊號BLK_I。在該情況下，讀取命令RD可以與時脈訊號CLK的下降邊緣同步地從第一半導體裝置10被輸出。
分頻電路110可以對時脈訊號CLK進行分頻以生成第一分頻時脈訊號ICLK、第二分頻時脈訊號QCLK、第三分頻時脈訊號IBCLK和第四分頻時脈訊號QBCLK。
相位調整電路120可以將第一分頻時脈訊號至第四分頻時脈訊號ICLK、QCLK、IBCLK和QBCLK延遲根據第一碼訊號和第二碼訊號GCD<1：16>和PCD<1：12>調整的延遲時間以生成第一內部時脈訊號DCLK<1>、第二內部時脈訊號DCLK<2>、第三內部時脈訊號DCLK<3>和第四內部時脈訊號DCLK<4>。
在時間點“T38”處，內部命令生成電路310可以與時脈訊號CLK同步以生成透過在時間點“T37”處輸入的讀取命令RD被使能為具有邏輯“高”位準的第二內部命令IBCMD。
移位電路320可以與第一分頻時脈訊號ICLK、第二分頻時脈訊號QCLK、第三分頻時脈訊號IBCLK和第四分頻時脈訊號QBCLK同步地將第二內部命令IBCMD移位以生成第二移位訊號SFTB<1：16>。在該情況下，移位電路320不生成第一移位訊號SFT<1：16>。
訊號合成電路330可以基於第一移位訊號SFT<1：16>和第一命令阻擋訊號BLK_I而生成具有邏輯“低”位準的第一資料阻擋訊號BKI、具有邏輯“低”位準的第二資料阻擋訊號BKQ、具有邏輯“低”位準的第三資料阻擋訊號BKIB和具有邏輯“低”位準的第四資料阻擋訊號BKQB。
在時間點“T39”處，核心電路200可以基於在時間點“T37”處輸入的讀取命令RD輸出其中儲存的內部資料ID<1：16>。
在時間點“T40”處，資料輸出電路340可以與第一內部時脈訊號至第四內部時脈訊號DCLK<1：4>同步以從內部資料ID<1：16>生成輸出資料DO<1：16>。
下面將參照圖22結合其中當讀取命令與時脈訊號的下降邊緣同步地被輸入時中斷輸出資料的生成的情況來描述根據實施方式的半導體系統的工作比調整操作。
在時間點“T51”處，第一半導體裝置10可以向第二半導體裝置20輸出時脈訊號CLK、讀取命令RD、第一碼訊號GCD<1：16>、第二碼訊號 PCD<1：12>和第二命令阻擋訊號BLK_IB。在該情況下，讀取命令RD可以與時脈訊號CLK的上升邊緣同步地從第一半導體裝置10被輸出。
分頻電路110可以對時脈訊號CLK進行分頻以生成第一分頻時脈訊號ICLK、第二分頻時脈訊號QCLK、第三分頻時脈訊號IBCLK和第四分頻時脈訊號QBCLK。
相位調整電路120可以將第一分頻時脈訊號至第四分頻時脈訊號ICLK、QCLK、IBCLK和QBCLK延遲根據第一碼訊號和第二碼訊號GCD<1：16>和PCD<1：12>調整的延遲時間以生成第一內部時脈訊號DCLK<1>、第二內部時脈訊號DCLK<2>、第三內部時脈訊號DCLK<3>和第四內部時脈訊號DCLK<4>。
在時間點“T52”處，內部命令生成電路310可以與時脈訊號CLK同步以生成透過在時間點“T51”處輸入的讀取命令RD被使能為具有邏輯“高”位準的第一內部命令ICMD。
移位電路320可以與第一分頻時脈訊號ICLK、第二分頻時脈訊號QCLK、第三分頻時脈訊號IBCLK和第四分頻時脈訊號QBCLK同步地將第一內部命令ICMD移位以生成第一移位訊號SFT<1：16>。在該情況下，移位電路320不生成第二移位訊號SFTB<1：16>。
訊號合成電路330可以基於第二移位訊號SFTB<1：16>和第二命令阻擋訊號BLK_IB生成具有邏輯“低”位準的第一資料阻擋訊號BKI、具有邏輯“低”位準的第二資料阻擋訊號BKQ、具有邏輯“低”位準的第三資料阻擋訊號BKIB和具有邏輯“低”位準的第四資料阻擋訊號BKQB。
在時間點“T53”處，核心電路200可以基於在時間點“T51”處輸入的讀取命令RD輸出其中儲存的內部資料ID<1：16>。
在時間點“T54”處，資料輸出電路340可以與第一內部時脈訊號至第四內部時脈訊號DCLK<1：4>同步以從內部資料ID<1：16>生成輸出資料DO<1：16>。
在時間點“T55”處，第一半導體裝置10可以向第二半導體裝置20輸出時脈訊號CLK、讀取命令RD、第一碼訊號GCD<1：16>、第二碼訊號PCD<1：12>和第二命令阻擋訊號BLK_IB。在該情況下，讀取命令RD可以與時脈訊號CLK的下降邊緣同步地從第一半導體裝置10被輸出。
分頻電路110可以對時脈訊號CLK進行分頻以生成第一分頻時脈訊號ICLK、第二分頻時脈訊號QCLK、第三分頻時脈訊號IBCLK和第四分頻時脈訊號QBCLK。
相位調整電路120可以將第一分頻時脈訊號至第四分頻時脈訊號ICLK、QCLK、IBCLK和QBCLK延遲根據第一碼訊號和第二碼訊號GCD<1：16>和PCD<1：12>調整的延遲時間以生成第一內部時脈訊號DCLK<1>、第二內部時脈訊號DCLK<2>、第三內部時脈訊號DCLK<3>和第四內部時脈訊號DCLK<4>。
在時間點“T56”處，內部命令生成電路310可以與時脈訊號CLK同步以生成透過在時間點“T55”處輸入的讀取命令RD被使能為具有邏輯“高”位準的第二內部命令IBCMD。
移位電路320可以與第一分頻時脈訊號ICLK、第二分頻時脈訊號QCLK、第三分頻時脈訊號IBCLK和第四分頻時脈訊號QBCLK同步地將第二內部命令IBCMD移位以生成第二移位訊號SFTB<1：16>。
在時間點“T57”處，第三合成電路333可以基於具有邏輯“高”位準的第二命令阻擋訊號BLK_IB而合成第二移位訊號SFTB<1：16>的第三分組SFTB<1,3,5,7>以從合成結果生成具有邏輯“高”位準的第三資料阻擋訊號BKIB。
核心電路200可以基於在時間點“T55”處輸入的讀取命令RD輸出其中儲存的內部資料ID<1：16>。
資料輸出電路340可以基於第三資料阻擋訊號BKIB而從電源電壓VDD生成輸出資料DO<1：16>的第九至第十二位元資料DO<9：12>。
在時間點“T58”處，第四合成電路334可以基於具有邏輯“高”位準的第二命令阻擋訊號BLK_IB而合成第二移位訊號SFTB<1：16>的第四分組SFTB<9,11,13,15>以從合成結果生成具有邏輯“高”位準的第四資料阻擋訊號BKQB。
資料輸出電路340可以基於第四資料阻擋訊號BKQB而從電源電壓VDD生成輸出資料DO<1：16>的第十三至第十六位元資料DO<13：16>。
在時間點“T59”處，第一合成電路331可以基於具有邏輯“高”位準的第二命令阻擋訊號BLK_IB而合成第二移位訊號SFTB<1：16>的第一分組SFTB<2,4,6,8>以從合成結果生成具有邏輯“高”位準的第一資料阻擋訊號BKI。
資料輸出電路340可以基於第一資料阻擋訊號BKI而從電源電壓VDD生成輸出資料DO<1：16>的第一至第四位元資料DO<1：4>。
在時間點“T60”處，第二合成電路332可以基於具有邏輯“高”位準的第二命令阻擋訊號BLK_IB而合成第二移位訊號SFTB<1：16>的第二分組SFTB<10,12,14,16>以從合成結果生成具有邏輯“高”位準的第二資料阻擋訊號BKQ。
資料輸出電路340可以基於第二資料阻擋訊號BKQ而從電源電壓VDD生成輸出資料DO<1：16>的第五至第八位元資料DO<5：8>。
如上文所述，根據實施方式的半導體系統可以在工作比調整操作期間透過在讀取命令與時脈訊號的上升邊緣或下降邊緣同步地被輸入時有選擇地中斷輸出資料的生成來穩定地執行工作比調整操作。
圖23是根據本公開的一實施方式的電子系統1000的配置的方塊圖。如圖23中所示，電子系統1000可以包括主機1100和半導體系統1200。
主機1100和半導體系統1200可以使用介面協定向彼此傳送訊號。用於主機1100和半導體系統1200之間的通訊的介面協定可以包括各種介面協定中的任何介面協定，諸如多媒體卡(multi-media card,MMC)、增強小型設備介面(enhanced small device interface,ESDI)、集成驅動電子裝置(integrated drive electronics,IDE)、快速外圍部件互連(peripheral component interconnect-express,PCI-E)、高級技術附連(advanced technology attachment,ATA)、序列ATA(serial ATA,SATA)、並列ATA(parallel ATA,PATA)、序列附連SCSI(serial attached SCSI,SAS)和通用序列匯流排(universal serial bus,USB)。
半導體系統1200可以包括控制器1300和半導體裝置1400(K：1)。控制器1300可以控制半導體裝置1400(K：1)，使得半導體裝置1400(K：1)執行工作比調整操作和讀取操作。半導體裝置1400(K：1)中的每個可以調整內部時脈訊號之間的相位差以獲得輸出資料的有效時段。半導體裝置1400(K：1)中的每個可以透過根據讀取命令被輸入的時間點而中斷輸出資料的生成來穩定地執行讀取操作。
控制器1300可以使用圖1中示出的第一半導體裝置10實現。半導體裝置1400(K：1)中的每個可以使用圖1中示出的第二半導體裝置20實現。在一些實施例中，半導體裝置1400(K：1)中的每個可以使用動態隨機存取記憶體(dynamic random access memory,DRAM)、相變隨機存取記憶體(phase change random access memory,PRAM)、電阻隨機存取記憶體(resistive random access memory,RRAM)、磁隨機存取記憶體(magnetic random access memory,MRAM)和鐵電隨機存取記憶體(ferroelectric random access memory,FRAM)中的任何記憶體實現。
1:半導體系統
10:第一半導體裝置
20:第二半導體裝置
100:內部時脈生成電路
200:核心電路
300:資料處理電路
BLK_I:第一命令阻擋訊號
BLK_IB:第二命令阻擋訊號
CLK:時脈訊號
DCLK:第一內部時脈訊號
DO:輸出資料
GCD:第一碼訊號
ID:內部資料
OP:操作碼訊號
PCD:第二碼訊號
RD:讀取命令

Claims (21)

  1. 一種半導體裝置，包括：內部時脈生成電路，被配置成將透過對時脈訊號進行分頻而生成的第一分頻時脈訊號至第四分頻時脈訊號延遲基於第一碼訊號和第二碼訊號而調整的延遲時間以生成第一內部時脈訊號至第四內部時脈訊號；以及資料處理電路，被配置成與所述第一內部時脈訊號至第四內部時脈訊號同步地對準內部資料以生成輸出資料，以及被配置成根據讀取命令被輸入的時間點基於第一命令阻擋訊號和第二命令阻擋訊號而中斷所述輸出資料的生成。
  2. 如請求項1所述的半導體裝置，其中，所述內部時脈生成電路被配置成基於所述第一碼訊號調整第一延遲時間以及基於所述第二碼訊號調整第二延遲時間。
  3. 如請求項1所述的半導體裝置，其中，所述半導體裝置被配置成透過在工作比調整操作期間檢測所述輸出資料的有效時段來生成所述第一碼訊號和第二碼訊號。
  4. 如請求項1所述的半導體裝置，其中，所述內部時脈生成電路包括：分頻電路，被配置成對所述時脈訊號進行分頻以生成所述第一分頻時脈訊號至第四分頻時脈訊號；以及相位調整電路，被配置成將所述第一分頻時脈訊號至第四分頻時脈訊號延遲透過所述第一碼訊號和第二碼訊號調整的所述延遲時間以生成所述第一內部時脈訊號至第四內部時脈訊號。
  5. 如請求項4所述的半導體裝置，其中，所述相位調整電路包括：第一相位調整電路，被配置成將所述第一分頻時脈訊號至第四分頻時脈訊號延遲第一延遲時間以生成第一延遲時脈訊號至第四延遲時脈訊號，所述第一延遲時間是根據所述第一碼訊號調整的；以及第二相位調整電路，被配置成將所述第一延遲時脈訊號至第四延遲時脈訊號延遲第二延遲時間以生成所述第一內部時脈訊號至第四內部時脈訊號，所述第二延遲時間是根據所述第二碼訊號調整的。
  6. 如請求項5所述的半導體裝置，還包括：第一多個電容器，被配置成透過所述第一碼訊號而被有選擇地啟動以及設定所述第一相位調整電路的所述第一延遲時間；以及第二多個電容器，被配置成透過所述第二碼訊號而被有選擇地啟動以及設定所述第二相位調整電路的所述第二延遲時間。
  7. 如請求項1所述的半導體裝置，其中，所述資料處理電路包括：內部命令生成電路，被配置成與所述時脈訊號同步以生成第一內部命令和第二內部命令，所述第一內部命令和第二內部命令中的一個根據所述讀取命令被輸入到所述內部命令生成電路的時間點而被有選擇地使能；移位電路，被配置成與所述第一分頻時脈訊號至第四分頻時脈訊號同步地將所述第一內部命令和第二內部命令移位以生成第一移位訊號和第二移位訊號； 訊號合成電路，被配置成基於所述第一命令阻擋訊號和第二命令阻擋訊號而合成所述第一移位訊號和第二移位訊號以生成第一資料阻擋訊號至第四資料阻擋訊號；以及資料輸出電路，被配置成與所述第一內部時脈訊號至第四內部時脈訊號同步以從所述內部資料生成所述輸出資料，以及被配置成基於所述第一資料阻擋訊號至第四資料阻擋訊號而從電源電壓生成所述輸出資料。
  8. 一種半導體系統，包括：第一半導體裝置，被配置成在工作比調整操作期間檢測輸出資料的有效時段，以及被配置成生成第一碼訊號和第二碼訊號以及第一命令阻擋訊號和第二命令阻擋訊號；以及第二半導體裝置，被配置成與第一內部時脈訊號至第四內部時脈訊號同步地從內部資料生成所述輸出資料，以及被配置成基於所述第一命令阻擋訊號和第二命令阻擋訊號而中斷所述輸出資料的生成，所述第一內部時脈訊號至第四內部時脈訊號是透過將第一分頻時脈訊號至第四分頻時脈訊號延遲基於所述第一碼訊號和第二碼訊號調整的延遲時間而生成的。
  9. 如請求項8所述的半導體系統，其中，所述第一半導體裝置被配置成：在輸入到所述第一半導體裝置的操作碼訊號具有預定的邏輯位準組合時執行所述工作比調整操作。
  10. 如請求項8所述的半導體系統，其中，所述第一半導體裝置被配置成：在所述工作比調整操作期間改變所述第一命令阻擋訊號和第二命令阻擋訊號的邏輯位準組合直到所述輸出資料被生成為具有與預定的脈寬對應的有效時段為止。
  11. 如請求項8所述的半導體系統，其中，所述第二半導體裝置被配置成基於所述第一命令阻擋訊號和第二命令阻擋訊號將所述輸出資料驅動至外部電壓位準。
  12. 如請求項8所述的半導體系統，其中，所述第一半導體裝置被配置成在讀取命令與所述時脈訊號的上升邊緣同步地被輸入時生成被使能以中斷所述輸出資料的生成的所述第一命令阻擋訊號；以及其中，所述第一半導體裝置被配置成在讀取命令與所述時脈訊號的下降邊緣同步地被輸入時生成被使能以中斷所述輸出資料的生成的所述第二命令阻擋訊號。
  13. 如請求項8所述的半導體系統，其中，所述第二半導體裝置包括：內部時脈生成電路，被配置成將所述第一分頻時脈訊號至第四分頻時脈訊號延遲透過所述第一碼訊號和第二碼訊號調整的延遲時間以生成所述第一內部時脈訊號至第四內部時脈訊號；核心電路，被配置成基於讀取命令輸出其中儲存的所述內部資料；以及資料處理電路，被配置成與所述第一內部時脈訊號至第四內部時脈訊號同步地對準所述內部資料以生成所述輸出資料，以及被配置成基於第一命令阻擋訊號和第二命令阻擋訊號而中斷所述輸出資料的生成。
  14. 如請求項13所述的半導體系統，其中，所述內部時脈生成電路包括： 分頻電路，被配置成對所述時脈訊號進行分頻以生成所述第一分頻時脈訊號至第四分頻時脈訊號；以及相位調整電路，被配置成將所述第一分頻時脈訊號至第四分頻時脈訊號延遲基於所述第一碼訊號和第二碼訊號調整的所述延遲時間以生成所述第一內部時脈訊號至第四內部時脈訊號。
  15. 如請求項14所述的半導體系統，其中，所述相位調整電路包括：第一相位調整電路，被配置成將所述第一分頻時脈訊號至第四分頻時脈訊號延遲第一延遲時間以生成第一延遲時脈訊號至第四延遲時脈訊號，所述第一延遲時間是根據所述第一碼訊號調整的；以及第二相位調整電路，被配置成將所述第一延遲時脈訊號至第四延遲時脈訊號延遲第二延遲時間以生成所述第一內部時脈訊號至第四內部時脈訊號，所述第二延遲時間是根據所述第二碼訊號調整的。
  16. 如請求項15所述的半導體系統，還包括：第一多個電容器，被配置成透過所述第一碼訊號而被有選擇地啟動以及設定所述第一相位調整電路的所述第一延遲時間；以及第二多個電容器，被配置成透過所述第二碼訊號而被有選擇地啟動以及設定所述第二相位調整電路的所述第二延遲時間。
  17. 如請求項13所述的半導體系統，其中，所述資料處理電路包括： 內部命令生成電路，被配置成與所述時脈訊號同步以生成第一內部命令和第二內部命令，所述第一內部命令和第二內部命令中的一個根據所述讀取命令被輸入到所述內部命令生成電路的時間點而被有選擇地使能；移位電路，被配置成與所述第一分頻時脈訊號至第四分頻時脈訊號同步地將所述第一內部命令和第二內部命令移位以生成第一移位訊號和第二移位訊號；訊號合成電路，被配置成基於所述第一命令阻擋訊號和第二命令阻擋訊號而合成所述第一移位訊號和第二移位訊號以生成第一資料阻擋訊號至第四資料阻擋訊號；以及資料輸出電路，被配置成與所述第一內部時脈訊號至第四內部時脈訊號同步以從所述內部資料生成所述輸出資料，以及被配置成基於所述第一資料阻擋訊號至第四資料阻擋訊號而從電源電壓生成所述輸出資料。
  18. 如請求項17所述的半導體系統，其中，所述移位電路包括：第一移位電路，被配置成與所述第一分頻時脈訊號和第四分頻時脈訊號同步地將所述第一內部命令移位以生成所述第一移位訊號；以及第二移位電路，被配置成與第二分頻時脈訊號和第三分頻時脈訊號同步地將所述第二內部命令移位以生成所述第二移位訊號。
  19. 如請求項17所述的半導體系統，其中，所述訊號合成電路包括：第一合成電路，被配置成合成所述第一移位訊號的第一分組和所述第二移位訊號的第一分組，以及被配置成基於所述第一命令阻擋訊號和第二命令阻擋訊號而從合成結果生成所述第一資料阻擋訊號； 第二合成電路，被配置成合成所述第一移位訊號的第二分組和所述第二移位訊號的第二分組，以及被配置成基於所述第一命令阻擋訊號和第二命令阻擋訊號而從合成結果生成第二資料阻擋訊號；第三合成電路，被配置成合成所述第一移位訊號的第三分組和所述第二移位訊號的第三分組，以及被配置成基於所述第一命令阻擋訊號和第二命令阻擋訊號而從合成結果生成第三資料阻擋訊號；以及第四合成電路，被配置成合成所述第一移位訊號的第四分組和所述第二移位訊號的第四分組，以及被配置成基於所述第一命令阻擋訊號和第二命令阻擋訊號而從合成結果生成所述第四資料阻擋訊號。
  20. 一種執行工作比調整操作的方法，所述方法包括：根據操作碼訊號進入所述工作比調整操作；在所述工作比調整操作期間改變第一碼訊號的邏輯位準和第二碼訊號的邏輯位準；使用透過所述第一碼訊號和所述第二碼訊號設定的延遲時間來調整從時脈訊號生成的內部時脈訊號的相位；以及與所述內部時脈訊號同步地對準內部資料以生成輸出資料，以及檢測所述輸出資料的有效時段。
  21. 如請求項20所述的方法，其中，當與所述內部時脈訊號同步地對準內部資料以生成輸出資料、以及檢測所述輸出資料的有效時段時，若所述輸出資料的有效時段對應於預定的脈寬，所述工作比調整操作終止；以及 其中，當與所述內部時脈訊號同步地對準內部資料以生成輸出資料、以及檢測所述輸出資料的有效時段時，若所述輸出資料的有效時段在所述預定的脈寬之外，在所述工作比調整操作期間改變所述第一碼訊號的邏輯位準和所述第二碼訊號的邏輯位準被再次執行。
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