KR101228393B1 - 분수의 입력 및 출력 위상에 기초하여 동작하는 디지털 위상 록킹 루프 - Google Patents

Abstract

일 양태에서, 디지털 PLL (DPLL) 은 입력 및 출력 위상의 분수 부분에 기초하여 동작한다. DPLL 은 적어도 하나의 입력 신호를 누산하여 입력 위상을 획득한다. DPLL 은, 예를 들어 시간-대-디지털 변환기 (TDC) 를 이용하여, 발진기로부터의 발진기 신호와 기준 신호 간의 위상 차이에 기초하여 출력 위상의 분수 부분을 결정한다. DPLL 은 입력 위상의 분수 부분 및 출력 위상의 분수 부분에 기초하여 위상 에러를 결정한다. DPLL 은 그 후, 위상 에러에 기초하여 발진기에 대한 제어 신호를 생성한다. 다른 양태에서, DPLL 은 기준 신호에 기초하여 발진기 신호 사이클 수를 계속 추적함으로써 코어스 출력 위상을 결정하는 합성된 누산기를 포함한다.

Description

분수의 입력 및 출력 위상에 기초하여 동작하는 디지털 위상 록킹 루프{DIGITAL PHASE-LOCKED LOOP OPERATING BASED ON FRACTIONAL INPUT AND OUTPUT PHASES}

본 발명은 일반적으로 일렉트로닉스 (electronics) 에 관한 것으로서, 보다 상세하게는 디지털 위상 록킹 루프에 관한 것이다.

위상 록킹 루프 (Phase-locked loop; PLL) 는 많은 전자 회로의 필요한 부분이고, 특히 통신 회로에서 중요하다. 예를 들어, 디지털 회로는 클록 신호를 이용하여 동기 회로, 예컨대 플립-플롭을 트리거 (trigger) 한다. 송신기 및 수신기는 각각 주파수 상향변환 및 하향변환을 위해 로컬 발진기 (LO) 신호를 이용한다. 무선 통신 시스템을 위한 무선 디바이스 (예를 들어, 셀룰러 전화기) 는 통상적으로 디지털 회로에 대해 클록 신호를, 그리고 송신기 및 수신기에 대해 LO 신호를 이용한다. 클록 및 LO 신호는 발진기를 이용하여 생성되고, 그 주파수는 종종 PLL 을 이용하여 제어된다.

통상적으로 PLL 은 발진기로부터의 발진기 신호의 주파수 및/또는 위상을 조정하기 위해 이용되는 다양한 회로 블록을 포함한다. 이들 회로 블록은 비교적 많은 양의 전력을 소모할 수도 있고, 이는 셀룰러 전화기와 같은 휴대용 디바이스에 바람직하지 않다. 따라서, 성능을 희생시키기 않고 PLL 의 전력 소모를 감소시키기 위한 기술이 당해 기술에 필요하다.

양호한 성능 및 더 낮은 전력 소모를 갖는 디지털 PLL (DPLL) 이 본 명세서에 설명된다. DPLL 은 아날로그 회로보다는 디지털적으로 구현된 회로 블록들을 갖는 PLL 이다. 디지털 구현은 소정의 이점, 예컨대 낮은 비용, 적은 회로 면적 등을 제공할 수도 있다.

일 양태에서, DPLL 은 입력 및 출력 위상의 분수 부분 (fractional portion) 에 기초하여 동작할 수도 있다. DPLL 은, 변조 신호를 포함할 수도 있는 적어도 하나의 입력 신호를 누산하여 입력 위상을 획득할 수도 있다. DPLL 은, 예를 들어 시간-대-디지털 변환기 (time-to-digital converter; TDC) 를 이용하여, 발진기로부터의 발진기 신호와 기준 신호 간의 위상 차이에 기초하여 출력 위상의 분수 부분을 결정할 수도 있다. DPLL 은 그 후, 입력 위상의 분수 부분 및 출력 위상의 분수 부분에 기초하여 위상 에러를 결정할 수도 있다. 분수 부분은 발진기 신호의 하나의 사이클의 범위를 가질 수도 있다. 일 설계에서, DPLL 은 출력 위상의 분수 부분과 입력 위상의 분수 부분 간의 위상 차이를 결정할 수도 있다. DPLL 은 그 후, 결과의 위상 에러가 소정의 범위 (예를 들어, 마이너스 1/2 발진기 사이클에서부터 플러스 1/2 발진기 사이클) 내에 있도록, 필요하다면, 소정의 값 (예를 들어, 하나의 발진기 사이클) 을 위상 차이에 가산하거나 위상 차이에서 그 소정의 값을 감산한다. DPLL 은 위상 에러에 기초하여 발진기에 대한 제어 신호를 생성할 수도 있다.

다른 양태에서, DPLL 은 합성된 누산기 및 TDC 를 포함할 수도 있다. 합성된 누산기는 발진기 신호의 사이클의 수를 계속 추적 (track) 함으로써 코어스 (coarse) 출력 위상을 결정할 수도 있다. 합성된 누산기는 발진기 신호의 주파수보다 낮은 주파수를 갖는 기준 신호에 기초하여 업데이트될 수도 있다. TDC 는 발진기 신호와 기준 신호 간의 위상 차이에 기초하여 정밀 출력 위상 (fine output phase) 을 결정할 수도 있다. DPLL 은 코어스 출력 위상, 정밀 출력 위상, 및 입력 위상에 기초하여 발진기에 대한 제어 신호를 생성할 수도 있다.

개시물의 다양한 양태 및 특징들이 이하에서 더 상세히 설명된다.

도 1 은 DPLL 의 블록도를 나타낸다.
도 2 는 TDC 의 출력 대 입력의 플롯을 나타낸다.
도 3 은 분수의 입력 및 출력 위상에 기초하여 동작하는 DPLL 의 블록도를 나타낸다.
도 4 는 합성된 누산기의 동작을 나타낸다.
도 5 는 합성된 누산기를 갖는 DPLL 의 블록도를 나타낸다.
도 6 은 합성된 누산기를 갖는 위상 검출기의 블록도를 나타낸다.
도 7 은 TDC 의 개략도를 나타낸다.
도 8 은 합성된 누산기를 갖는 다른 DPLL 의 블록도를 나타낸다.
도 9 는 통신 디바이스의 블록도를 나타낸다.
도 10 은 발진기를 제어하기 위한 프로세스를 나타낸다.
도 11 은 발진기를 제어하기 위한 다른 프로세스를 나타낸다.

도 1 은 일 설계의 DPLL (100) 의 블록도를 나타낸다. DPLL (100) 내에서, 합산기 (110) 는 통신에 이용된 주파수 채널의 중심 주파수에 대한 고정 값과 변조 신호 (M(t)) 를 수신 및 합산한다. 입력 누산기 (112) 는 합산기 (110) 의 출력을 누산하고 입력 위상 (P(t)) 을 제공한다. 누산은 본질적으로 주파수를 위상으로 변환한다. 입력 누산기 (112) 는 f_ref 의 고정된 주파수를 가질 수도 있는 기준 신호에 의해 트리거된다. DPLL (100) 내의 각종 회로 블록 및 신호가 또한 기준 신호로 업데이트되고, t 는 기준 신호에 대한 인덱스이다.

무선 주파수 (RF) 누산기 (122) 는 각각의 발진기 사이클 동안 1 만큼 증분하는데, 이 발진기 사이클은 제어된 발진기 (118) 로부터의 발진기 신호의 1 사이클이다. 래치 (124) 는, 기준 신호에 의해 트리거될 때 RF 누산기 (122) 의 출력을 래치하고, 코어스/정수 출력 위상 (A(t)) 을 제공한다. TDC (130) 는 발진기 신호 및 기준 신호를 수신하고, 기준 신호에 의해 트리거될 때 발진기 신호의 위상을 결정하며, 발진기 신호와 기준 신호 간의 정밀/분수 위상 차이를 나타내는 TDC 출력 (F(t)) 을 제공한다. TDC (130) 는 DPLL (100) 에 대해 분수 위상 센서를 구현한다. 합산기 (126) 는 코어스 출력 위상 (A(t)) 및 TDC 출력 (F(t)) 을 수신 및 합산하고, 출력 위상 (B(t)) 의 추정치인 피드백 위상 (Z(t)) 을 제공한다.

합산기 (114) 는 입력 위상 (P(t)) 을 수신하여 이로부터 피드백 위상 (Z(t)) 을 감산하고, 위상 에러 (E(t)) 를 제공한다. 루프 필터 (116) 는 위상 에러를 필터링하고, 발진기 (118) 에 제어 신호 (S(t)) 를 제공한다. 루프 필터 (116) 는 DPLL (100) 의 루프 동력 (dynamics) 을 설정한다. 제어 신호는, 발진기 신호의 위상이 변조의 위상을 따르도록 발진기 (118) 의 주파수를 조정한다. 제어 신호는 임의의 적절한 수의 해상도 비트, 예를 들어 8, 12, 16, 20, 24, 또는 더 많은 해상도 비트를 가질 수도 있다.

발진기 (118) 는 디지털적으로 제어된 발진기 (DCO), 전압 제어된 발진기 (VCO), 전류 제어된 발진기 (ICO), 또는 그 주파수가 제어 신호에 의해 조정될 수 있는 몇몇 다른 유형의 발진기일 수도 있다. 발진기 (118) 는 f_osc 의 공칭 주파수에서 동작할 수도 있는데, 이 공칭 주파수는 DPLL (100) 이 이용되는 애플리케이션에 의해 결정될 수도 있다. 예를 들어, DPLL (100) 은 무선 통신 디바이스에 이용될 수도 있고, f_osc 는 수백 메가헤르츠 (MHz) 또는 수 기가헤르츠 (GHz) 일 수도 있다. 기준 신호는 수정 발진기 (XO), 전압 제어된 수정 발진기 (VCXO), 온도 보상 수정 발진기 (TCXO), 또는 정확한 주파수를 갖는 몇몇 다른 유형의 발진기에 기초하여 생성될 수도 있다. 기준 신호의 주파수는 발진기 신호의 주파수보다 더 낮을 수도 있다. 예를 들어, f_ref 는 수십 MHz 일 수도 있는 반면 f_osc 는 수 GHz 일 수도 있다.

입력 위상 (P(t)), 출력 위상 (B(t)), 및 피드백 위상 (Z(t)) 은 발진기 사이클의 단위로 주어질 수도 있다. 도 1 에 도시된 설계에서, DPLL (100) 의 피드백 경로는 (i) 발진기 사이클의 정수로 주어지는 코어스 출력 위상을 측정하기 위한 RF 누산기 (122), 및 (ii) 하나의 발진기 사이클의 분수 부분에 의해 주어지는 정밀 출력 위상을 측정하기 위한 TDC (130) 를 포함한다. RF 누산기 (122) 및 TDC (130) 의 조합은 RF 누산기 (122) 로부터의 코어스/정수 부분 및 TDC (130) 로부터의 정밀/분수 부분을 포함하는, 총 출력 위상 (B(t)) 을 측정한다. 본 명세서의 설명에서, "정밀" 및 "분수" 라는 용어는 상호교환적으로 이용되고, "코어스" 및 "정수" 라는 용어 또한 상호교환적으로 이용된다. 출력 위상의 추정치인 피드백 위상 (Z(t)) 은 루프 필터 (116) 에 대한 위상 에러를 획득하기 위해 입력 위상으로부터 감산된다.

RF 누산기 (122) 를 제외한 DPLL (100) 의 블록 모두는 기준 신호에 기초하여 동작될 수도 있다. RF 누산기 (122) 는 기준 신호보다는 주파수면에서 몇배 더 높을 수도 있는 발진기 신호에 기초하여 동작한다. 결과적으로, RF 누산기 (122) 는 DPLL (100) 의 총 전력 소모의 큰 부분 (예를 들어, 약 50 %) 의 책임이 있을 수도 있다. 따라서, 배터리 전력을 보전하기 위해서 RF 누산기 (122) 가 턴오프된 상태에서 DPLL (100) 을 동작시키는 것이 바람직할 수도 있다.

기준 신호의 하나의 사이클인 하나의 기준 사이클에서, 총 출력 위상 (

) 은 다음과 같이 주어질 수도 있다:

총 출력 위상은 발진기 사이클의 단위로 주어질 수도 있고, 정수 부분 (

) 및 분수 부분 (

) 으로 분할될 수도 있다. 정수 부분 (

) 은 발진기 사이클의 정수 또는 2π 라디안의 정수배로 주어질 수도 있다. 분수 부분 (

) 은 0 내지 2π 라디안의 범위 내에서 또는 하나의 발진기 사이클의 분수로 주어질 수도 있다. 정수 부분 (

) 및 분수 부분 (

) 은 다음과 같이 주어질 수도 있다:

여기서,

은 플로어 연산자 (floor operator) 를 나타낸다.

RF 누산기 (122) 는 하나의 기준 사이클 내에서 발진기 사이클의 수를 결정함으로써 출력 위상의 정수 부분을 결정할 수도 있다. TDC (130) 는 기준 신호의 위상에 대해 발진기 신호의 위상을 비교함으로써 출력 위상의 분수 부분을 결정할 수도 있다.

도 2 는 TDC (130) 의 입력에 대한 출력의 플롯을 나타낸다. 가로축은 TDC (130) 에 대한 입력인 출력 위상 (B(t)) 을 나타낸다. 세로축은 TDC 출력 (F(t)) 을 나타낸다. 가로 및 세로 축 양자 모두에 있어서, 하나의 발진기 사이클은 2π 와 동일하다. 도 2 에 도시된 바와 같이, TDC (130) 는 불연속적인 입력 대 출력을 갖는다. TDC 출력 (F(t)) 은 0 에서 2π 까지 출력 위상 (B(t)) 과 동일하고, 그 다음에 B(t) = 2π 일 때 0 까지 둘러싸고, 그 다음에는 2π 에서 4π 까지 B(t) 와 함께 선형적으로 증가하고, 그 다음에 B(t) = 4π 일 때 대략 0 까지 둘러싸는 등이다.

TDC 출력에서의 불연속성은 DPLL 을 적절히 동작시키기 위해 어드레싱되어야 한다. 이들 불연속성을 어드레싱하는 일 방법은, 출력 위상 (B(t)) 이 2π 를 초과하는 횟수를 계속 추적하도록 RF 누산기 (122) 를 이용하는 것이다. RF 누산기 (122) 의 출력은 불연속성을 방지하기 위해 0 에서 2π 까지의 동작 범위를 제한하기 위해서 TDC 출력에 2π 의 정수배로 가산될 수도 있다. 그러나, RF 누산기 (122) 는 그의 높은 동작 주파수 때문에 많은 전류를 소모할 수도 있다.

도 2 에 도시된 바와 같이, TDC 출력은 2π 마다 점프하지만 연속적인 위상 점프들 사이의 2π 범위에 걸쳐 연속적이다. 출력 위상의 변화율이 제한되면, 위상 점프가 발생하고 고려됨에 따라 TDC 출력에서의 위상 점프가 식별될 수도 있다. 예를 들어, DPLL (100) 은 변조되지 않아 M(t) = 0 이고, P(t) 가 모든 t 에 대해 분수 부분을 가지지 않을 수도 있다. 초기 상태는 E(O) = 0 이도록 F(O) = 0 및 A(0) = P(O) 일 수도 있다. DPLL 이 록킹되기 때문에, 제어 신호 (S(t)) 는 상수 값을 가질 수도 있다. 출력 위상이 약간 (예를 들어, 0.1 라디안 만큼) 증가하면, TDC (130) 는 이 위상을 측정하고 보상 신호 (예를 들어, E(t) = -0.1 라디안) 를 제공할 것이다. 그러나, 출력 위상 (B(t)) 이 약간 (예를 들어, -0.1 라디안 만큼) 감소하면, TDC (130) 는 큰 값 (예를 들어, 2π-0.1 라디안) 을 출력할 것이다. 그 다음에, 위상 에러가 하나의 발진기 사이클 만큼 오프될 것이고, 이는 DPLL 의 성능에 악영향을 줄 수도 있다.

그러나, 출력 위상의 변화율이 제한되면, 하나의 기준 사이클 내의 TDC 출력에서의 임의의 큰 변화가 위상 점프에 기여할 수도 있다. 하나의 발진기 사이클은 정확한 위상 값을 획득하기 위해 TDC 출력에 가산되거나 TDC 출력으로부터 감산될 수도 있다. 상기 예에서, TDC 출력에 대한 2π-0.1 라디안의 큰 값은 위상 점프에 기여할 수도 있고, 2π 는 이 값으로부터 감산될 수도 있으며, -0.1 라디안은 정확한 TDC 출력 값으로서 제공될 수도 있다.

일 양태에서, DPLL 은 RF 누산기의 사용 없이 TDC 로부터의 분수의 출력 위상 및 입력 위상의 분수 부분에 기초하여 동작된다. 각 기준 사이클에서, TDC 출력은 입력 위상의 분수 부분으로부터 다음과 같이 감산될 수도 있다:

여기서, P_f(t) 는 입력 위상의 분수 부분이고 0 내지 2π 의 범위이고,

D(t) 는 입력 위상의 분수 부분과 출력 위상의 분수 부분인 TDC 출력 간의 차이이다.

입력 위상의 변화율 및 출력 위상의 변화율이 제한되는 것으로 가정될 수도 있고, 위상 에러는 각 기준 사이클에서 -π 내지 π 의 범위 내인 것으로 가정될 수도 있다. 위상 에러는 다음과 같이 결정될 수도 있다:

수식 (5) 는 D(t) 가 +π 및 -π 의 임계값들에 대해 비교되는 설계를 나타낸다. D(t) 는 또한 다른 임계값들에 대해 비교될 수도 있다.

수식 (5) 에 나타난 바와 같이, 위상 차이가 π 보다 크거나 -π 보다 작으면, 위상 점프가 발생할 것으로 가정된다. 이 경우, 2π 는, 결과적인 위상 에러가 0 에 가깝도록 위상 차이에 가산되거나 위상 차이로부터 감산될 수도 있다.

도 3 은 입력 위상 및 출력 위상의 분수 부분에 단지 기초하여 동작하는 DPLL (300) 의 블록도를 나타낸다. DPLL (300) 내에서, 합산기 (310) 및 입력 누산기 (312) 는 도 1 의 합산기 (110) 및 입력 누산기 (112) 에 대해 전술된 바와 같이 동작하고, 입력 위상 (P(t)) 를 제공한다. 유닛 (313) 은 입력 위상을 수신하고 분수 부분 (P_f(t)) 을 제공한다. TDC (330) 는 제어된 발진기 (318) 로부터의 발진기 신호 및 기준 신호를 수신하고, 발진기 신호와 기준 신호 간의 정밀/분수 위상 차이를 나타내는 TDC 출력 (F(t)) 을 제공한다. 합산기 (314) 는 분수의 입력 위상 (P_f(t)) 에서 TDC 출력 (F(t)) 을 감산하고, 위상 차이 (D(t)) 를 제공한다. 유닛 (315) 은 위상 차이를 수신하고, 예를 들어 수식 (5) 에 나타난 바와 같이 위상 에러 (E(t)) 를 결정한다. 루프 필터 (316) 는 위상 에러를 필터링하고, 발진기 (318) 에 제어 신호 (S(t)) 를 제공한다.

일 설계에서, 발진기 (318) 를 변조 신호에 록킹하기 위해 초기에 RF 누산기가 이용될 수도 있다. 록 검출기 (도 3 에는 미도시) 는, 예를 들어 위상 에러의 크기를 관찰함으로써 DPLL (300) 이 록킹되었는지 여부를 결정할 수도 있다. DPLL (300) 이 록킹된 후에, RF 누산기가 디스에이블될 수도 있고, 입력 위상 및 출력 위상의 분수 부분 만이 이용되어 DPLL 을 동작시킬 수도 있다.

다른 양태에서, 합성된 누산기는 코어스/정수 출력 위상을 결정하는데 이용될 수도 있다. 합성된 누산기는 발진기 신호 대신에 기준 신호에 기초하여 동작할 수도 있고, 따라서 RF 누산기보다 매우 적은 전력을 소모할 수도 있다.

도 4 는 합성된 누산기를 갖는 DPLL 의 동작을 나타낸다. 도 4 에 도시된 예에서, 발진기 신호의 주파수는 기준 신호의 주파수의 3.25 배이고, 3.25 의 주파수 제어 워드 (frequency control word; FCW) 는 도 1 의 채널 주파수와 같이 제공될 수도 있다. 단순화를 위해, DPLL 은 발진기 신호 및 기준 신호의 상승 에지에 기초하여 록킹 및 트리거되는 것으로 가정된다.

발진기 신호는 도 4 의 상부의 첫 번째 라인에 도시되고, 기준 신호는 두 번째 라인에 도시된다. RF 누산기의 출력은 세 번째 라인에 도시된다. RF 누산기는 발진기 신호의 각 상승 에지 상에서 1 만큼 증분되고, 따라서 증분이 발생함에 따라 발진기 사이클을 계속 추적한다. RF 누산기의 출력은 기준 신호의 각 상승 에지에서 래치되고, 각각의 래치된 값은 세 번째 라인의 원 내에 나타난다. 각각의 래치된 값은 발진기 사이클의 수를 가장 가까운 정수 값으로 라운딩 다운 (rounding down) 함으로써 획득된다. 예를 들어, 도 4 에서 기준 신호의 첫 번째와 두 번째 상승 에지 사이에는 3.25 의 발진기 사이클이 존재하고, RF 누산기 출력은 라운딩 다운된 3.25 와 동일한 3 이다. 도 4 에 도시된 예에서, 기준 사이클 당 3.25 발진기 사이클이 존재하고, 래치된 값은 0, 3, 6, 9, 13 등이다.

이상적인 TDC 의 출력이 네 번째 라인에서 도시된다. TDC 는 라운딩 다운 함수에 의해 간과되었던 출력 위상의 분수 부분을 측정한다. 분수 부분은 기준 신호의 상승 에지와 발진기 신호의 가장 가까이 앞선 상승 에지 간의 차이와 동일하다. TDC 는 기준 신호의 각 상승 에지에 대해 0 과 1.0 사이의 분수 값을 제공한다. 도 4 에 도시된 바와 같이, TDC 의 출력은 주기적이다. 피드백 위상은 TDC 로부터 정밀/분수 부분을, 그리고 RF 누산기로부터 코어스/정수 부분을 가산함으로써 획득될 수도 있다.

정수 증분 (N(t)) 으로서 또한 지칭되는 기준 사이클당 발진기 사이클의 라운딩된 수가 다섯 번째 라인에 도시된다. 기준 신호의 각 상승 에지에 있어서, N(t) 는 현재 래치된 값과 이전에 래치된 값 간의 차이와 동일하다. 도 4 에 도시된 예에서, N(t) 는 3, 3, 3, 4, 3, 3, 3, 4, 3 등의 시퀀스이다. N(t) 는 3.25 의 평균 값을 갖고, TDC 출력과 동일한 방식으로 주기적이다. 또한, N(t) 는, DPLL 이 록킹된 후에 도 4 에 도시된 예에서 3 및 4 인 단지 2 개의 가능한 정수 값들을 갖는다. 이 2 개의 정수 값들 간의 토글링은, DPLL 이 협대역 주파수 변조에 적용될 때에도 진실이다. 3 개의 정수 값들 간에서 토글링하기 위해서, 주파수 변조는 기준 주파수 f_ref 보다 더 클 필요가 있으므로, 하나의 가산의 완전한 발진기 사이클은 기준 사이클 내에서 조정될 수 있다. 통상적으로, 피크 변조 주파수는 기준 주파수의 분수이다. 예를 들어, 피크 변조 주파수는 수 MHz 일 수도 있는 반면에, 기준 주파수는 수십 MHz 일 수도 있다. 이 경우, N(t) 는 단지 2 개의 가능한 정수 값들을 갖는다.

N(t) 가 단지 2 개의 가능한 정수 값들을 취할 수 있으면, 발진기 주파수 f_osc 에서 동작하는 RF 누산기의 이용 없이 N(t) 를 결정하는 것이 가능할 수도 있다. 이는, DPLL 이 변조될 때에도 기준 사이클당 단지 작은 양에 의해 위상 에러가 변화하는 사실을 활용함으로써 달성될 수도 있다. 예를 들어, 피크 주파수 변조는 DPLL 출력에서 4-폴드 (four-fold) 분할 및 4 GHz 발진기를 갖는 저-대역 EDGE 에 대해 대략 3 MHz 일 수도 있고, 기준 주파수는 대략 57 MHz 일 수도 있으며, 기준 사이클당 입력 위상에서의 최대 변화는 대략 0.3 라디안 또는 기준 사이클의 약 5% 일 수도 있다. 따라서, 변조는 2π 위상 점프를 모호하게 하지 (obscure) 않고, DPLL 의 동작은 본질적으로 변화되지 않는다.

N(t) 는 RF 누산기의 이용 없이 다음과 같이 결정될 수도 있다. 각각의 기준 사이클 또는 업데이트 간격 (t) 동안, N(t) 의 정확한 값은 N(t) 에 대한 2 개의 가설들 (hypotheses) 을 평가함으로써 결정될 수도 있다. 제 1 가설 (a) 은, N(t) 가 도 4 에 도시된 예의 3 과 동일하고 N_L 로서 표시되는 2 개의 값들 중 더 작은 값인 경우에 대한 것이다. 제 2 가설 (b) 은, N(t) 가 도 4 에 도시된 예의 4 와 동일하고 N_H 로서 표시되는 2 개의 값들 중 더 큰 값인 경우에 대한 것이다. 더 작은 위상 에러 크기를 제공하는 가설이 선택될 수도 있고, 정확한 가설에 대한 N_L 또는 N_H 는 발진기 사이클의 수의 러닝 카운트를 저장하는 레지스터를 업데이트하는데 이용될 수도 있다. 이 레지스터는 발진기 사이클의 정수로 주어지는 코어스 출력 위상 (C(t)) 을 제공한다.

2 개의 가설 a 및 b 는 다음과 같이 평가될 수도 있다. 레지스터는, 예를 들어 DPLL 이 록킹된 후에 입력 위상 (P(t)) 의 정수 부분에 기초하여 초기화될 수도 있다. 도 4 에 도시된 에에서, 레지스터는 0 으로 초기화된다. 기준 신호의 제 2 상승 에지에서, 가설 a 는 Z_a(1) = 3 + 0 + 0.25 = 3.25 의 가정된 출력 위상을 갖고, 여기서 3 은 가설 a 의 N_L 값이고, 0 은 레지스터로부터의 코어스 출력 위상 (C(1)) 이며, 0.25 는 TDC 출력 값이다. 가설 b 는 Z_b(1) = 4 + 0 + 0.25 = 4.25 의 가정된 출력 위상을 갖고, 여기서 4 는 가설 b 의 N_H 값이다. 2 개의 가설에 대한 가정된 출력 위상 Z_a(1) 및 Z_b(1) 은 입력 위상 P(1) = 3.25 와 비교된다. Z_a(1) 가 Z_b(1) 보다는 P(1) 에 더 가깝기 때문에, 가설 a 는 정확한 가설이다. 레지스터는 그 후, 정확한 가설 a 에 대한 N_L 값인 3 만큼 업데이트되고, 3 의 코어스 출력 위상을 저장한다.

기준 신호의 제 3 상승 에지에서, 가설 a 는 Z_a (2) = 3 + 3 + 0.5 = 6.5 의 가정된 출력 위상을 갖고, 여기서 첫 번째 3 은 가설 a 에 대한 N_L 값이고, 두 번째 3 은 레지스터로부터의 코어스 출력 위상 (C(2)) 이며, 0.5 는 TDC 출력 값이다. 가설 b 는 Z_b(2) = 4 + 3 + 0.5 = 7.5 의 가정된 출력 위상을 갖고, 여기서 4 는 가설 b 에 대한 N_H 값이다. 2 개의 가설에 대한 가정된 출력 위상 Z_a(2) 및 Z_b(2) 는 입력 위상 P(2) = 6.5 에 대해 비교된다. Z_a(2) 가 Z_b(2) 보다는 P(2) 에 더 가깝기 때문에, 가설 a 는 정확한 가설이다. 레지스터는 그 후, 정확한 가설 a 에 대한 N_L 값인 3 만큼 업데이트되고, 6 의 코어스 출력 위상을 저장한다. 동일한 프로세싱이 각각의 후속하는 기준 사이클에 대해 반복될 수도 있다.

일반적으로, N(t) 에 대한 2 개의 가능한 정수 값이 다음과 같이 결정될 수도 있다:

여기서, N_L 은 N(t) 에 대한 2 개의 가능한 정수 값들 중 더 작은 값이고,

N_H 는 N(t) 에 대한 2 개의 가능한 정수 값들 중 더 큰 값이며,

은 실링 연산자 (ceiling operator) 이다.

가설 a 및 b 에 대해 가정된 출력 위상은 다음과 같이 결정될 수도 있다:

여기서, C(t) 는 기준 사이클 (t) 에서의 코어스 출력 위상이고,

Z_a(t) 는 기준 사이클 (t) 에서의 가설 a 에 대해 가정된 출력 위상이며,

Z_b(t) 는 기준 사이클 (t) 에서의 가설 b 에 대해 가정된 출력 위상이다.

가설 a 및 b 에 대해 가정된 위상 에러는 다음과 같이 결정될 수도 있다:

여기서, E_a(t) 는 기준 사이클 (t) 에서의 가설 a 에 대해 가정된 위상 에러이고,

E_b(t) 는 기준 사이클 (t) 에서의 가설 b 에 대해 가정된 위상 에러이다.

코어스 출력 위상은 다음과 같이 업데이트될 수도 있다:

기준 사이클 (t) 에서의 위상 에러 (E(t)) 는 다음과 같이 결정될 수도 있다:

수식 (12) 로부터의 위상 에러는 DPLL 의 루프 필터로 제공될 수도 있다.

수식 (6) 내지 (12) 에 나타난 바와 같이, 소정의 기준 사이클에서 N(t) 의 2 개의 가능한 정수 값들 사이에서 선택하기 위해, 2 개의 가설 a 및 b 가 평가될 수도 있다. 입력 위상에 더 가까운 가정된 출력 위상, 또는 상응하게 더 작은 위상 에러 크기를 갖는 가설이 선택될 수도 있다.

도 5 는 합성된 누산기를 갖는 DPLL (500) 의 설계의 블록도를 나타낸다. DPLL (500) 내에서, 합산기 (510) 및 입력 누산기 (512) 는 도 1 의 합산기 (110) 및 입력 누산기 (112) 에 대해 전술된 바와 같이 동작하고, 입력 위상 (P(t)) 을 제공한다.

TDC (530) 는 제어된 발진기 (518) 로부터의 발진기 신호 및 기준 신호를 수신하고, 발진기 신호와 기준 신호 간의 위상 차이를 나타내는 TDC 출력 (F(t)) 을 제공한다. 위상 검출기 (520) 는 발진기 신호, TDC 출력, 및 입력 위상을 수신하고, 제 1 위상 에러 (E₁(t)) 를 생성한다. 위상 검출기 (520) 는 도 1 의 RF 누산기 (122), 래치 (124), 및 합산기 (114 및 126) 에 대해 전술된 바와 같이 동작하는 RF 누산기 (522), 래치 (524), 및 합산기 (526) 를 포함한다. 위상 검출기 (520) 는 모드 신호에 의해 이네이블되거나 디스에이블될 수도 있다. 위상 검출기 (540) 는 채널 주파수, 기준 신호, TDC 출력, 및 입력 위상을 수신하고, 제 2 위상 에러 (E₂(t)) 를 생성한다. 위상 검출기 (540) 는 합성된 누산기를 포함하고, 후술되는 바와 같이 구현될 수도 있다. 위상 검출기 (540) 는 모드 신호에 의해 이네이블되거나 디스에이블될 수도 있다. 위상 검출기 (520 또는 540) 중 어느 하나는 임의의 시점에서 이네이블될 수도 있고, 다른 위상 검출기가 디스에이블되어 배터리 전력을 보존할 수도 있다.

멀티플렉서 (Mux; 514) 는 위상 검출기들 (520 및 540) 각각으로부터의 2 개의 위상 에러들 (E₁(t) 및 E₂(t)), 및 모드 신호를 수신하고, 위상 에러 (E(t)) 를 제공한다. 멀티플렉서 (514) 는, 위상 검출기 (520) 가 이네이블될 때 위상 에러 (E(t)) 로서 제 1 위상 에러 (E₁(t)) 를 제공하고, 위상 검출기 (540) 가 이네이블될 때 위상 에러 (E(t)) 로서 제 2 위상 에러 (E₂(t)) 를 제공한다. 루프 필터 (516) 는 위상 에러 (E(t)) 를 필터링하고, 발진기 (518) 에 제어 신호 (S(t)) 를 제공한다.

일 설계에서, 위상 검출기 (520) 가 처음에 이네이블되어 발진기 (518) 를 변조 신호로 록킹하는데 이용될 수도 있다. DPLL (500) 이 록킹된 후에, 위상 검출기 (520) 는 디스에이블될 수도 있고, 위상 검출기 (540) 가 이네이블될 수도 있다. 록 검출기 (550) 는 위상 검출기 (520) 로부터 제 1 위상 에러 (E₁(t)) 를 수신하고, DPLL (500) 이 록킹되있는지 여부를 결정한다. 이는, DPLL (500) 이 록킹되지 않을 때 처음에 클 수도 있고 DPLL (500) 이 록킹될 때 작을 수도 있는, 제 1 위상 에러 (E₁(t)) 의 크기를 관찰함으로써 달성될 수도 있다. 록 검출기 (550) 는 DPLL 이 록킹될 때 하나의 논리 값 (예를 들어, '1') 로, 또는 DPLL 이 록킹되지 않을 때 다른 논리 값 (예를 들어, '0') 으로 설정될 수도 있는 록 인디케이터를 제공한다. 모드 선택기 (552) 는 록 인디케이터 및 가능하게는 도 5 에 도시되지 않은 다른 입력을 수신하고, 모드 신호를 제공한다. 예를 들어, 모드 선택기 (552) 는 위상 검출기 (540) 를 이네이블할 수도 있고, DPLL 이 록킹되자마자 또는 이후 시간에 위상 검출기 (520) 를 디스에이블할 수도 있다. 위상 검출기들 (520 및 540) 양자 모두는 RF 누산기 (522) 를 스위칭하기 전에 일 기간 동안 동시에 이네이블될 수도 있다. 모드 선택기 (552) 는, (예를 들어, DPLL (500) 에 대한 치명적인 방해로 인한) 록의 손실이 검출될 때마다 또는 임의의 다른 이유로 위상 검출기 (520) 를 다시 이네이블할 수도 있다. 록 검출기 (550) 및 모드 선택기 (552) 는 또한 도 3 의 DPLL (300) 에 이용되어, DPLL 이 록킹되지 않을 때 (도 3 에 도시되지 않은) RF 누산기의 출력을 갖는 위상 에러를 생성할 수도 있다.

도 6 은 도 5 의 위상 검출기 (540) 의 설계의 블록도를 나타낸다. 이 설계에서, 위상 검출기 (540) 는 합성된 누산기 (610), 가설 평가 유닛 (620), 및 라운딩 유닛 (630) 을 포함한다. 라운딩 유닛 (630) 은 채널 주파수를 수신하고, N_L 및 N_H 인, N(t) 에 대한 2 개의 가능한 정수 값을 결정한다. 다르게는, 유닛 (630) 은 도 5 의 래치 (524) 로부터 코어스 출력 위상 (A(t)) 을 수신할 수도 있다. 위상 검출기 (520) 가 이네이블되고 DPLL (500) 이 록킹될 때, 코어스 출력 위상 (A(t)) 은 N_L 과 N_H 사이에서 토글링되어야 한다. 따라서, 유닛 (630) 은 DPLL (500) 이 록킹된 후에 코어스 출력 위상 (A(t)) 의 값에 기초하여 N_L 및 N_H 를 결정할 수도 있다.

합성된 누산기 (610) 는 발진기 사이클 수를 계속 추적하지만, 발진기 신호 대신에 기준 신호에 기초하여 동작할 수도 있고, 이는 DPLL (500) 에 대한 전력 소모를 크게 감소시킬 수도 있다. 합성된 누산기 (610) 는 레지스터 (612), 합산기 (614), 및 멀티플렉서 (616) 를 포함한다. 레지스터 (612) 는 현재 코어스 출력 위상 (C(t)) 을 발진기 사이클의 정수로 저장한다. 멀티플렉서 (616) 는 N_L 및 N_H 를 수신하고, 가설이 정확한/승리의 가설인 것을 나타내는 신호를 선택한다. 각각의 기준 사이클에서, 멀티플렉서 (616) 는, 가설 a 가 정확한 가설인 경우 N_L 을 제공하고, 가설 b 가 정확한 가설인 경우 N_H 를 제공한다. 합산기 (614) 는 레지스터 (612) 로부터의 현재 코어스 출력 위상 (C(t)) 및 멀티플렉서 (616) 의 출력을 합산하고, 업데이트된 코어스 출력 위상 (C(t + 1)) 을 제공하고, 이는 레지스터 (612) 내에 저장된다. 레지스터 (612), 합산기 (614), 및 멀티플렉서 (616) 는 수식 (11) 을 구현한다.

유닛 (620) 은 각 기준 사이클에서의 2 개의 가설 a 및 b 를 평가하고, 위상 에러 (E₂(t)) 를 제공할 뿐만 아니라 정확한 가설을 나타내는 신호를 선택한다. 유닛 (620) 내에서, 합산기 (622a) 는 레지스터 (612) 로부터의 코어스 출력 위상 (C(t)), TDC 출력 (F(t)), 및 N_L 을 수신 및 합산하고, 수식 (7) 에 나타난 바와 같이 가설 a 에 대한 가정된 출력 위상 (Z_a(t)) 을 제공한다. 합산기 (624a) 는 입력 위상 (P(t)) 에서 가정된 출력 위상 (Z_a(t)) 을 감산하고, 수식 (9) 에 나타난 바와 같이 가설 a 에 대한 가정된 위상 에러 (E_a(t)) 를 제공한다. 유사하게, 합산기 (622b) 는 코어스 출력 위상 (C(t)), TDC 출력 (F(t)), 및 N_H 를 수신 및 합산하고, 수식 (8) 에 나타난 바와 같이 가설 b 에 대한 가정된 출력 위상 (Z_b(t)) 을 제공한다. 합산기 (624b) 는 입력 위상 (P(t)) 에서 가정된 출력 위상 (Z_b(t)) 을 감산하고, 수식 (10) 에 나타난 바와 같이 가설 b 에 대한 가정된 위상 에러 (E_b(t)) 를 제공한다.

선택기 (626) 는 2 개의 가설에 대한 가정된 위상 에러들 (E_a(t) 및 E_b(t)) 을 수신하고, 2 개의 가정된 위상 에러들 중 더 작은 크기를 결정한다. 선택기 (626) 는 수식 (12) 에 나타난 바와 같이 위상 검출기 (540) 로부터의 위상 에러 (E₂(t)) 에 비해 더 작은 크기를 갖는 가정된 위상 에러를 제공한다. 선택기 (626) 는 또한, 더 작은 가정된 위상 에러 크기를 생산하는 정확한 가설을 나타내는 선택 신호를 제공한다.

도 4 및 도 6 은 RF 누산기 출력이 예를 들어, 3.25 에서 3 으로, 6.5 에서 6 으로 등등 라운딩 다운되는 설계를 나타낸다. 이 경우, TDC 출력 (F(t)) 은 각 가설에 대해 코어스 출력 위상 (C(t)) 에 가산된다. 다른 설계에서, RF 누산기 출력은, 예를 들어 3.25 에서 4 로, 6.5 에서 7 로 등등 라운딩 업된다 (rounded up). 이 경우, TDC 출력 (F(t)) 은 (도 4 또는 도 6 에 도시되지 않은) 각각의 가설에 대해 코어스 출력 위상 (C(t)) 에서 감산된다. 일반적으로, 가설은, 가정된 누산기가 어떻게 업데이트되는지와 일관되는 방식으로 평가될 수도 있다.

도 6 은 통상의 DPLL (500) 의 동작 동안 2 개의 정수 값 N_L 및 N_H 가 가능한 경우의 합성된 누산기 (610) 및 가설 평가 유닛 (620) 의 예시의 설계를 나타낸다. N(t) 는, 예를 들어 광대역 변조에 대해 또는 먼저 DPLL (500) 에 전력이 공급될 때 2 개보다 많은 가능성 있는 정수 값들을 가질 수도 있다. 광대역 변조로 인한 큰 주파수 차는 합성된 누산기로부터의 코어스 출력 위상에 정확한 팩터를 적용함으로써 보상될 수도 있다. 일반적으로, 하나의 가설은 N(t) 각각의 가능한 정수 값에 대해 평가될 수도 있다. 가장 작은 위상 에러를 갖는 가설이 선택될 수도 있고, 합성된 누산기는 선택된 가설에 대한 N(t) 값에 기초하여 업데이트될 수도 있다.

일 설계에서, 예를 들어 도 5 에 도시된 바와 같이, DPLL 은 발진기 주파수에서 동작하는 RF 누산기 및 기준 주파수에서 동작하는 합성된 누산기 양자 모두를 포함한다. RF 누산기는 동작의 시작 시에 이용될 수도 있고, 합성된 누산기는 도 5 에 전술된 바와 같이 DPLL 이 록킹된 후에 통상의 동작 동안 이용될 수도 있다.

다른 설계에서, DPLL 은 기준 주파수에서 동작하는 단지 하나의 합성된 누산기를 포함한다. 동작의 시작 시에, 많은 (예를 들어, 3, 4, 또는 그 이상) 가설들이 N(t) 의 더욱 가능성 있는 값에 대해 평가될 수도 있다. DPLL 이 록킹된 후에, 더 적은 (예를 들어, 2) 가설이 더 적은 가능성 있는 N(t) 값에 대해 평가될 수도 있다. 다르게는, 동일한 수의 가설 (예를 들어, 2 개의 가설) 이 동작 시작 시에 그리고 통상의 동작 동안 평가될 수도 있다. 제한된 수의 가능성 있는 N(t) 값을 갖는 DPLL 에 대해 원하는 포착 성능을 달성하기 위해 루프 대역폭이 선택될 수도 있다.

도 5 의 DPLL (500) 은 도 3 의 DPLL (300) 과 동일한 방식으로 동작할 수도 있다. DPLL (500) 이 록킹될 때, 합성된 누산기 (610) 로부터의 코어스 출력 위상 (C(t)) 인 가정된 위상의 정수 부분은 입력 위상의 정수 부분에 부합되어야 한다. 이들 2 개의 정수 부분은 도 6 의 합산기들 (624a 및 624b) 에 의해 소거될 것이고, 단지 분수 부분 간의 차이가 위상 에러 (E₂(t)) 로 제공될 것이다.

도 7 은 도 5 의 TDC (530) 의 설계의 개략도를 나타낸다. TDC (530) 는 기준 신호의 위상에 대한 발진기 신호의 위상을 비교하고, 그 검출된 위상 차이에 대해 다중 (B) 비트의 해상도를 제공한다.

TDC (530) 는 2^B 개의 지연 엘리먼트들 (710a 내지 71Oz), 2^B 개의 D 플립-플롭들 (712a 내지 712z), 및 온도계-대-이진수 변환기 (714) 를 포함한다. 지연 엘리먼트들 (710a 내지 71Oz) 은 발진기 신호를 수신하는 지연 엘리먼트 (710a) 와 직렬로 커플링된다. 각각의 지연 엘리먼트 (710) 는 변환기 및/또는 다른 유형의 논리 엘리먼트로 구현되어 원하는 지연 해상도를 획득할 수도 있다. 지연 엘리먼트들 (710a 내지 71Oz) 은 대략 하나의 발진기 사이클의 총 지연을 제공한다. 예를 들어, 발진기 주파수 (f_osc) 가 4 GHz 이면, 하나의 발진기 사이클은 250 피코세컨드 (ps) 이고, 각각의 지연 엘리먼트 (710) 는 대략 250/2^B ps 의 지연을 제공한다.

D 플립-플롭들 (712a 내지 712z) 은 지연 엘리먼트들 (710a 내지 71Oz) 의 출력에 각각 커플링된 그들의 D 입력, 및 기준 신호를 수신하는 그들의 클록 입력을 갖는다. 각각의 D 플립-플롭 (712) 은 연관된 지연 엘리먼트 (710) 로부터 출력 신호를 샘플링하고, 샘플링된 출력을 변환기 (714) 로 제공한다. 논리 로우 (logic low) 에서의 D 플립-플롭의 수에 대한 논리 하이 (logic high) 에서의 D 플립-플롭의 수는 발진기 신호와 기준 신호 간의 위상 차이를 나타낸다. 이 위상 차이는 1/2^B 발진기 사이클의 해상도를 갖는다. 변환기 (714) 는 D 플립-플롭 (712a 내지 712z) 로부터의 2^B 개의 출력을 수신하고, 이들 2^B 개의 출력을 B-비트 이진 값으로 변환하며, B-비트 이진 값을 정밀/분수 출력 위상으로서 제공한다.

일반적으로, TDC (530) 는 임의의 수의 비트의 해상도로 설계될 수도 있다. 예를 들어, B 는 원하는 지연 해상도, 집적 회로 (IC) 프로세스에서 이용 가능한 최소 지연 등에 따라 8 이상일 수도 있다. 원하는 지연 해상도는 DPLL (500) 이 이용되는 애플리케이션에 의존할 수도 있다.

DPLL 은 다양한 애플리케이션에 이용될 수도 있다. 예를 들어, DPLL 은 주파수 합성기로 이용되어 원하는 주파수에서 발진기 신호를 생성할 수도 있다. 이 경우, 변조 신호 (M(t)) 는 생략될 수도 있고 또는 0 으로 설정될 수도 있다. DPLL 은 또한 극성 변조기 (polar modulator), 쿼드러처 변조기 (quadrature modulator), 위상 변조기, 주파수 변조기, 복조기 등에 이용될 수도 있다. 변조기에 있어서, 변조 신호의 대역폭은 DPLL 의 폐쇄-루프 대역폭보다 더 클 수도 있다. DPLL 은 변조 신호의 넓은 대역폭을 수용하도록 설계될 수도 있다.

도 8 은 광대역 변조를 지원하는 DPLL (302) 의 설계의 블록도를 나타낸다. DPLL (302) 은 도 3 의 DPLL (300) 에서의 블록들 모두를 포함한다. DPLL (302) 은 스케일링 유닛 (320) 및 합산기 (317) 를 더 포함한다.

DPLL (302) 은 높은 대역폭 변조를 달성하기 위해서 2-포인트 또는 듀얼-포트 변조를 구현한다. 변조 신호 (M(t)) 는 로우패스 변조 경로 및 하이패스 변조 경로 양자 모두에 제공될 수도 있다. 로우패스 변조 경로에서, 합산기 (310) 및 입력 누산기 (312) 는 변조 신호 (M(t)) 에 대해 동작하고 입력 위상 (P(t)) 을 제공한다. 입력 누산기 (312) 에 의한 누산은 본질적으로 주파수를 위상으로 변환한다. 하이패스 변조 경로에서, 스케일링 유닛 (320) 은 변조 신호 (M(t)) 를 수신 및 게인 (g(t)) 으로 스케일링하고, 제 2 변조 신호 (X(t)) 를 제공한다. 합산기 (317) 는 루프 필터 (316) 의 출력과 발진기 (318) 의 입력 사이에 커플링된다. 합산기 (317) 는 루프 필터 (316) 로부터의 필터링된 위상 에러 신호 및 스케일링 유닛 (320) 으로부터의 제 2 변조 신호 (X(t)) 를 합산하고, 발진기 (318) 에 제어 신호 (S(t)) 를 제공한다.

변조 신호의 대역폭은, DPLL (302) 이 이용되는 애플리케이션에 의해 결정될 수도 있고, DPLL 의 폐쇄-루프 대역폭보다 더 넓을 수도 있다. DPLL (302) 에서의 로우패스 변조 경로의 대역폭은 루프 필터 (316) 에 의해 결정되고, 원하는 잡음 필터링 및 루프 동력을 달성하기 위해서 비교적 좁을 (예를 들어, 100 KHz 미만) 수도 있다. 별개의 하이패스 및 로우패스 변조 경로를 통해 변조 신호 M(t) 를 적용함으로써, DPLL (302) 은 DPLL 의 폐쇄-루프 대역폭보다 넓은 신호 대역폭을 갖는 발진기 (318) 를 변조할 수 있다.

단순화를 위해, 도 3, 도 5 및 도 8 은 DPLL (300, 500 및 502) 각각의 기능성 블록을 나타낸다. 소정의 상세들은 간략화를 위해 생략된다. 예를 들어, 이들 DPLL 내에서 다양한 신호들을 적절히 시간 정렬시키기 위해서 DPLL (300, 302 및 500) 내의 적합한 로케이션에 지연이 삽입될 수도 있다.

도 3, 도 5 및 도 8 은 변조 DPLL 의 몇몇 예시의 설계를 나타낸다. 변조 DPLL 은 또한 다른 설계로 구현될 수도 있고, 다른 설계들 중 몇몇은 2005 년 6 월 21 일자로 발행된 발명의 명칭이 "PHASE LOCKED LOOP HAVING A FORWARD GAIN ADAPTATION MODULE," 인 미국특허 제 6,909,331 호에 설명된다. 하이패스 변조 경로에 대한 게인 (g(t)) 은 미국특허 제 6,909,331 호에서 설명된 바와 같이 결정될 수도 있다.

도 3, 도 5 및 도 8 의 DPLL (300, 500 및 302) 각각에 대해, 출력 위상에서의 연속성은 발진기에 대한 방해에 의해 전복될 수도 있다. 이러한 방해는 전력 공급, 다른 루프로부터의 가 (spurious) 커플링 등에서의 결함으로부터 기원될 수도 있다. 일반적으로, 통상적인 경우일 수 있는, 기준 사이클당 피크 출력 위상 시프트의 크기가 1/2 기준 사이클보다 작은 경우 방해가 곤란한 것이 아니다. 따라서, 이들 DPLL 은 강건한 성능을 제공할 수도 있다.

도 9 는 본 명세서에 설명된 DPLL 을 이용하는 통신 디바이스 (900) 의 설계의 블록도를 나타낸다. 디바이스 (900) 는 무선 통신 디바이스, 셀룰러 전화기, 개인 휴대정보 단말기 (PDA), 핸드헬드 디바이스, 무선 모뎀, 무선 전화기, 무선국, 블루투스 디바이스 등에 이용될 수도 있다. 디바이스 (900) 는 또한, 코드 분할 다중 액세스 (CDMA) 시스템, 시간 분할 다중 액세스 (TDMA) 시스템, 주파수 분할 다중 액세스 (FDMA) 시스템, 직교 FDMA (OFDMA) 시스템, 무선 로컬 영역 네트워크 (WLAN) 등과 같은 다양한 무선 통신 시스템에 이용될 수도 있다. 디바이스 (900) 는 cdma2000, 광대역-CDMA (W-CDMA) 등과 같은 CDMA 무선 기술을 지원할 수도 있다. 디바이스 (900) 는 또한 모바일 통신용 글로벌 시스템 (GSM) 과 같은 TDMA 무선 기술을 지원할 수도 있다. 이들 다양한 시스템 및 무선 기술은 공지되어 있다.

디바이스 (900) 내에서, 데이터 프로세서 (910) 는 데이터를 프로세싱 (예를 들어, 인코딩 및 변조) 하여 심볼을 획득할 수도 있다. 프로세서 (910) 는 또한, 통신에 이용된 무선 기술에 따라 심볼 상에 다른 프로세싱 (예를 들어, 확산, 스크램블링 등) 을 수행하여 복소수 값의 (complex-valued) 샘플을 획득할 수도 있다. 프로세서 (910) 는 각각의 복소수 샘플의 실수부를 포함하는 인페이즈 (in phase) 데이터 신호 (I(t)) 및 각각의 복소수 샘플의 허수부를 포함하는 쿼드러처 데이터 신호 (Q(t)) 를 제공할 수도 있다. 쿼드러처-대-극성 변환기 (920) 는 I(t) 및 Q(t) 데이터 신호를 수신하고, 카티션 (Cartesian) 좌표로부터 극 좌표로 각각의 복소수 값 샘플을 변환하며, 인벨로프 (envelope) 신호 (Y(t)) 및 위상 신호 (θ(t)) 를 제공한다.

인벨로프 경로에서, 멀티플렉서 (922) 는 게인 G 와 인벨로프 신호를 곱하여 원하는 출력 전력 레벨을 획득할 수도 있다. 지연 유닛 (924) 은 프로그래밍 가능한 양의 지연을 제공하여 인벨로프 신호 및 위상 신호를 시간 정렬시킬 수도 있다. 필터 (926) 는 적합한 필터 응답으로 지연된 인벨로프 신호를 필터링할 수도 있다. 디지털-대-아날로그 변환기 (DAC; 928) 는 필터링된 인벨로프 신호를 아날로그로 변환하고 출력 인벨로프 신호를 제공할 수도 있다. 전력 증폭기 (PA; 954) 의 게인은 출력 인벨로프에 의해 변경되어 진폭 변조를 달성할 수도 있다.

위상 경로에서, 미분기 (930) 는 위상 신호 θ(t) 를 미분하고, I(t) 및 Q(t) 데이터 신호의 주파수 컴포넌트를 포함할 수도 있는 변조 신호 (M(t)) 를 제공할 수도 있다. DPLL (940) 은 변조 신호 (M(t)) 를 수신하고 DCO (950) 에 대한 제어 신호 (S(t)) 를 생성할 수도 있다. DPLL (940) 은 도 3 의 DPLL (300), 도 5 의 DPLL (500), 또는 도 8 의 DPLL (302) 로 구현될 수도 있다. DCO (950) 는 변조 신호에 의해 변조되는 위상 변조된 신호를 생성할 수도 있다. 증폭기 (Amp; 952) 는 위상 변조된 신호를 증폭시킬 수도 있다. PA (954) 는 또한 출력 인벨로프 신호에 기초하여 증폭기 (952) 의 출력을 증폭시키고, 변조된 위상 및 진폭 양자 모두인 RF 출력 신호를 제공한다.

제어기/프로세서 (960) 는 데이터 프로세서 (910) 및 디바이스 (900) 내의 다른 블록들의 동작을 제어할 수도 있다. 메모리 (962) 는 제어기/프로세서 (960) 및/또는 다른 블록들에 대한 데이터 및 프로그램 코드를 저장할 수도 있다.

디바이스 (900) 내의 다양한 블록들이 디지털적으로 구현될 수도 있다. 예를 들어, 프로세서 (910) 에서 필터 (926), 미분기 (930), DPLL (940), 및 제어기/프로세서 (960) 는 하나 이상의 디지털 신호 처리기 (DSP), RISC (reduced instruction set computer) 프로세서, 중앙 처리 장치 (CPU) 등으로 구현될 수도 있다. 디지털 블록은 하나 이상의 주문형 집적 회로 (ASIC) 및/또는 다른 집적 회로 (IC) 상에 구현될 수도 있다. 디바이스 (900) 내의 나머지 블록들은 아날로그 회로로 구현될 수도 있다. DCO (950) 의 일부, 증폭기 (952), 및/또는 PA (954) 는 하나 이상의 RF IC (RFIC), 아날로그 IC, 혼합된-신호 IC 등에서 구현될 수도 있다.

도 10 은 발진기, 예를 들어 DCO, VCO 등을 제어하기 위한 프로세스 (1000) 의 설계를 나타낸다. 변조 신호를 포함할 수도 있는 적어도 하나의 입력 신호가 누산되어 입력 위상을 획득할 수도 있다 (블록 1012). 발진기 신호와 기준 신호 간의 위상 차이가 (예를 들어, TDC 를 이용하여) 결정되어 발진기 신호에 대한 출력 위상의 분수 부분을 획득할 수도 있다 (블록 1014).

위상 에러는 단지 입력 위상의 분수 부분 및 출력 위상의 분수 부분에 기초하여 결정될 수도 있다 (블록 1016). 분수 부분은 발진기 신호의 하나의 사이클의 범위를 가질 수도 있다. 블록 1016 에서, 출력 위상의 분수 부분과 입력 위상의 분수 부분 간의 위상 차이가 결정될 수도 있다. 위상 차이가 제 1 값보다 적은 경우, 예를 들어 마이너스 1/2 발진기 사이클인 경우 소정 값 (예를 들어, 하나의 발진기 사이클) 이 위상 차이에 가산될 수도 있다. 위상 차이가 제 2 값보다 큰 경우, 예를 들어 플러스 1/2 발진기 사이클인 경우 소정 값이 위상 차이에서 감산될 수도 있다. 소정 값을 가산 또는 감산한 후에 위상 차이가 있다면, 위상 차이는 위상 에러로서 제공될 수도 있다. 발진기에 대한 제어 신호는 위상 에러에 기초하여 생성될 수도 있다 (블록 1018).

출력 위상의 정수 부분은 (예를 들어, RF 누산기를 이용하여) 발진기 신호의 사이클 수를 계속 추적함으로써 결정될 수도 있다. 위상 에러는 입력 위상의 정수 및 분수 부분, 및 록킹되지 않을 때 출력 위상의 정수 및 분수 부분에 기초하여 결정될 수도 있다. 위상 에러는 단지 입력 위상의 분수 부분, 및 록킹될 때 출력 위상의 분수 부분에 기초하여 결정될 수도 있다.

도 11 은 발진기, 예를 들어 DCO, VCO 등을 제어하기 위한 프로세스 (1100) 의 설계를 나타낸다. 코어스 출력 위상 (C(t)) 은 발진기 신호의 주파수보다 낮은 주파수를 갖는 기준 신호에 기초하여 발진기로부터의 발진기 신호의 사이클 수를 계속 추적함으로써 (예를 들어, 합성된 누산기를 이용하여) 결정될 수도 있다 (블록 1112). 정밀 출력 위상 (F(t)) 은, 예를 들어 TDC 를 이용하여 발진기 신호와 기준 신호 간의 위상 차이에 기초하여 결정될 수도 있다 (블록 1114). 위상 에러 (E(t)) 는 코어스 출력 위상, 정밀 출력 위상, 및 입력 위상 (P(t)) 에 기초하여 결정될 수도 있다 (블록 1116). 발진기에 대한 제어 신호 (S(t)) 는 위상 에러에 기초하여 생성될 수도 있다 (블록 1118).

블록 1112 에서, 코어스 출력 위상은 각각의 업데이트 간격, 예를 들어 각각의 기준 사이클로 제 1 정수 값 (N_L) 또는 제 2 정수값 (N_H) 중 어느 하나에 의해 업데이트될 수도 있다. 제 1 및 제 2 정수 값은, 예를 들어 수식 (6) 에 나타난 바와 같이 발진기 신호의 주파수 및 기준 신호의 주파수에 기초하여 결정된 연속적인 정수 값일 수도 있다. 2 개의 가설은 제 1 및 제 2 정수 값, 코어스 출력 위상, 정밀 출력 위상, 및 입력 위상에 기초하여 각각의 업데이트 간격으로 제 1 및 제 2 정수 값에 대해 평가될 수도 있다. 코어스 출력 위상은 2 개의 가설의 평가의 결과에 기초하여 제 1 또는 제 2 정수 값에 의해 업데이트될 수도 있다. 예를 들어, 제 1 가정된 출력 위상 (Z_a(t)) 은 제 1 정수 값, 코어스 출력 위상, 및 정밀 출력 위상에 기초하여 결정될 수도 있다. 제 2 가정된 출력 위상 (Z_b(t)) 은 제 2 정수 값, 코어스 출력 위상, 및 정밀 출력 위상에 기초하여 결정될 수도 있다. (i) 제 1 가정된 출력 위상이 제 2 가정된 출력 위상보다 입력 위상에 더 가까운 경우 제 1 정수 값에 의해, 또는 (ii) 제 1 가정된 출력 위상이 제 2 가정된 출력 위상보다 입력 위상에 더 가깝지 않은 경우 제 2 정수 값에 의해 코어스 출력 위상이 업데이트될 수도 있다.

코어스 출력 위상 (A(t)) 은 제 1 기간에서, 예를 들어 동작의 시작 시에 발진기 신호에 기초하여 발진기 신호의 사이클 수를 계속 추적함으로써 결정될 수도 있다. 코어스 출력 위상 (C(t)) 은 제 2 기간에서, 예를 들어 록이 달성된 후에 기준 신호에 기초하여 발진기 신호의 사이클 수를 계속 추적함으로써 결정될 수도 있다.

본 명세서에 설명된 DPLL 은 다양한 수단에 의해 구현될 수도 있다. 예를 들어, DPLL 은 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합으로 구현될 수도 있다. 하드웨어 구현에 있어서, DPLL 내의 블록은 하나 이상의 DSP, 디지털 신호 처리 디바이스 (DSPD), 프로그래머블 논리 디바이스 (PLD), 필드 프로그래머블 게이트 어레이 (FPGA), 프로세서, 제어기, 마이크로-제어기, 마이크로프로세서, 전자 디바이스, 본 명세서에 설명된 기능을 수행하도록 설계된 다른 전자 유닛 또는 디지털 회로, 컴퓨터, 또는 이들의 조합으로 구현될 수도 있다.

DPLL 은 또한, IC, 아날로그 IC, 디지털 IC, RFIC, 혼합된-신호 IC, ASIC, 인쇄 회로 기판 (PCB), 전자 디바이스 등 상에 구현될 수도 있다. DPLL 은 또한, CMOS (complementary metal oxide semiconductor), N-MOS (N-channel MOS), P-MOS (P-channel MOS), 바이폴라 접합 트랜지스터 (BJT), 바이폴라-CMOS (BiCMOS), 실리콘 게르마늄 (SiGe), 갈륨 비소 (GaAs) 등과 같은 다양한 IC 프로세스 기술을 이용하여 제조될 수도 있다.

펌웨어 및/또는 소프트웨어 구현에 있어서, DPLL 내의 블록들은 본 명세서에 설명된 기능들을 수행하는 코드 (예를 들어, 절차, 기능, 모듈, 명령들 등) 로 구현될 수도 있다. 일반적으로, 펌웨어 및/또는 소프트웨어 코드를 구현하는 임의의 컴퓨터/프로세서 판독가능 매체가 본 명세서에 설명된 기술을 구현하는데 이용될 수도 있다. 예를 들어, 펌웨어 및/또는 소프트웨어 코드는 메모리 (예를 들어, 도 9 의 메모리 (962)) 에 저장될 수도 있고, 프로세서 (예를 들어, 프로세서 (960)) 에 의해 실행될 수도 있다. 메모리는 프로세서 내에 또는 프로세서 외부에 구현될 수도 있다. 펌웨어 및/또는 소프트웨어 코드는 또한, 랜덤 액세스 메모리 (RAM), 판독 전용 메모리 (ROM), 비휘발성 랜덤 액세스 메모리 (NVRAM), 프로그래머블 판독 전용 메모리 (PROM), 전기적으로 소거 가능한 PROM (EEPROM), 플래시 메모리, 플로피 디스크, 컴팩트 디스크 (CD), 디지털 다기능 디스크 (DVD), 자기 또는 광학 데이터 스토리지 디바이스 등과 같은 컴퓨터/프로세서 판독가능 매체에 저장될 수도 있다. 코드는 하나 이상의 컴퓨터/프로세서에 의해 실행 가능할 수도 있고, 컴퓨터/프로세서(들)로 하여금 본 명세서에 설명된 기능성의 소정의 양태를 수행하게 할 수도 있다.

본 명세서에 설명된 DPLL 을 구현하는 장치는 독립형 디바이스일 수도 있고 또는 대형 디바이스의 일부일 수도 있다. 디바이스는 (i) 독립형 IC, (ii) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC 를 포함할 수도 있는 하나 이상의 IC 세트, (iii) RF 수신기 (RFR) 또는 RF 송신기/수신기 (RTR) 와 같은 RFIC, (iv) 이동국 모뎀 (MSM) 과 같은 ASIC, (v) 다른 디바이스 내에 장착될 수도 있는 모듈, (vi) 수신기, 셀룰러 전화기, 무선 디바이스, 핸드셋, 또는 모바일 유닛, (vii) 기타 등등일 수도 있다.

개시물의 이전 설명은 당업자로 하여금 본 개시물을 제조 또는 이용할 수 있도록 제공된다. 당업자는 본 개시물에 대한 각종 변형들을 명백히 알 수 있으며, 본 명세서에 정의된 일반적인 원리들은 본 개시물의 사상 또는 범위를 벗어나지 않고 다른 변형들에 적용될 수도 있다. 따라서, 본 개시물은 본 명세서에서 설명된 예들 및 설계들에 제한되는 것이 아니라, 본 명세서에 개시된 원리 및 신규한 특성들과 부합하는 최광의 범위를 따르려는 것이다.

Claims (27)

1. 발진기 신호를 생성하도록 구성된 발진기, 및 상기 발진기로부터 상기 발진기 신호를 수신하고, 오직 입력 위상의 분수 부분 (fractional portion) 및 출력 위상의 분수 부분에 기초하여 위상 에러를 결정하며, 상기 위상 에러에 기초하여 상기 발진기에 대한 제어 신호를 생성하도록 구성된 디지털 위상 록킹 루프 (digital phase-locked loop; DPLL) 를 포함하는, 장치.
2. 제 1 항에 있어서,
   상기 입력 위상의 분수 부분 및 상기 출력 위상의 분수 부분 각각은 상기 발진기 신호의 하나의 사이클의 범위를 갖는, 장치.
3. 제 1 항에 있어서,
   상기 DPLL 은 상기 발진기 신호와 기준 신호 사이의 위상 차이를 결정하고, 상기 출력 위상의 분수 부분으로서 상기 위상 차이를 제공하도록 구성된 시간-대-디지털 변환기 (time-to-digital converter; TDC) 를 포함하는, 장치.
4. 제 1 항에 있어서,
   상기 DPLL 은,
   적어도 하나의 입력 신호를 누산하여 상기 입력 위상을 획득하도록 구성된 누산기, 및
   상기 입력 위상을 수신하고 상기 입력 위상의 분수 부분을 제공하도록 구성된 유닛을 포함하는, 장치.
5. 제 4 항에 있어서,
   상기 적어도 하나의 입력 신호는 변조 신호를 포함하는, 장치.
6. 제 1 항에 있어서,
   상기 DPLL 은,
   상기 출력 위상의 분수 부분과 상기 입력 위상의 분수 부분 간의 위상 차이를 결정하고, 상기 위상 차이가 제 1 값보다 작은 경우 상기 위상 차이에 소정의 값을 가산하고, 상기 위상 차이가 제 2 값보다 큰 경우 상기 위상 차이에서 상기 소정의 값을 감산하며, 상기 소정의 값을 가산하거나 감산한 후에 상기 위상 차이가 있다면, 상기 위상 차이를 위상 에러로서 제공하도록 구성되는, 장치.
7. 제 6 항에 있어서,
   상기 소정의 값은 상기 발진기 신호의 하나의 사이클에 대응하고, 상기 제 1 값은 상기 발진기 신호의 마이너스 1/2 사이클에 대응하며 상기 제 2 값은 상기 발진기 신호의 플러스 1/2 사이클에 대응하는, 장치.
8. 제 1 항에 있어서,
   상기 DPLL 은,
   상기 발진기 신호의 사이클들 수를 계속 추적함으로써 상기 출력 위상의 정수 부분을 결정하도록 구성된 무선 주파수 (RF) 누산기를 포함하고,
   상기 DPLL 은, 상기 DPLL 이 록킹되지 않을 때 상기 입력 위상의 정수 부분과 상기 분수 부분, 및 상기 출력 위상의 상기 정수 및 분수 부분에 기초하여 상기 위상 에러를 결정하고, 상기 DPLL 이 록킹될 때 오직 상기 입력 위상의 상기 분수 부분과 상기 출력 위상의 상기 분수 부분에 기초하여 상기 위상 에러를 결정하도록 구성되는, 장치.
9. 발진기로부터의 발진기 신호에 대해 오직 입력 위상의 분수 부분 및 출력 위상의 분수 부분에 기초하여 위상 에러를 결정하는 단계; 및
   상기 위상 에러에 기초하여 상기 발진기에 대한 제어 신호를 생성하는 단계를 포함하고,
   상기 입력 위상의 상기 분수 부분 및 상기 출력 위상의 상기 분수 부분 각각은 상기 발진기 신호의 하나의 사이클의 범위를 갖는, 방법.
10. 제 9 항에 있어서,
    상기 발진기 신호와 기준 신호 간의 위상 차이에 기초하여 상기 출력 위상의 상기 분수 부분을 결정하는 단계를 더 포함하는, 방법.
11. 제 9 항에 있어서,
    상기 위상 에러를 결정하는 단계는,
    상기 출력 위상의 상기 분수 부분과 상기 입력 위상의 상기 분수 부분 간의 위상 차이를 결정하는 단계,
    상기 위상 차이가 제 1 값보다 작은 경우 상기 위상 차이에 소정의 값을 가산하는 단계,
    상기 위상 차이가 제 2 값보다 큰 경우 상기 위상 차이에서 상기 소정의 값을 감산하는 단계; 및
    상기 소정의 값을 가산하거나 감산한 후에 상기 위상 차이가 있다면, 상기 위상 차이를 상기 위상 에러로서 제공하는 단계를 포함하는, 방법.
12. 제 9 항에 있어서,
    상기 발진기 신호의 사이클들 수를 계속 추적함으로써 상기 출력 위상의 정수 부분을 결정하는 단계;
    록킹되지 않을 때, 상기 입력 위상의 정수 부분과 상기 분수 부분, 및 상기 출력 위상의 상기 정수 및 분수 부분에 기초하여 상기 위상 에러를 결정하는 단계; 및
    록킹될 때, 오직 상기 입력 위상의 상기 분수 부분과 상기 출력 위상의 상기 분수 부분에 기초하여 상기 위상 에러를 결정하는 단계를 더 포함하는, 방법.
13. 발진기로부터의 발진기 신호에 대해 오직 입력 위상의 분수 부분 및 출력 위상의 분수 부분에 기초하여 위상 에러를 결정하기 위한 수단; 및
    상기 위상 에러에 기초하여 상기 발진기에 대한 제어 신호를 생성하기 위한 수단을 포함하고,
    상기 입력 위상의 상기 분수 부분 및 상기 출력 위상의 상기 분수 부분 각각은 상기 발진기 신호의 하나의 사이클의 범위를 갖는, 장치.
14. 제 13 항에 있어서,
    상기 발진기 신호와 기준 신호 간의 위상 차이에 기초하여 상기 출력 위상의 상기 분수 부분을 결정하기 위한 수단을 더 포함하는, 장치.
15. 제 13 항에 있어서,
    상기 위상 에러를 결정하기 위한 수단은,
    상기 출력 위상의 상기 분수 부분과 상기 입력 위상의 상기 분수 부분 간의 위상 차이를 결정하기 위한 수단,
    상기 위상 차이가 제 1 값보다 작은 경우 상기 위상 차이에 소정의 값을 가산하기 위한 수단,
    상기 위상 차이가 제 2 값보다 큰 경우 상기 위상 차이에서 상기 소정의 값을 감산하기 위한 수단, 및
    상기 소정의 값을 가산하거나 감산한 후에 상기 위상 차이가 있다면, 상기 위상 차이를 상기 위상 에러로서 제공하기 위한 수단을 포함하는, 장치.
16. 제 13 항에 있어서,
    상기 발진기 신호의 사이클들 수를 계속 추적함으로써 상기 출력 위상의 정수 부분을 결정하기 위한 수단;
    록킹되지 않을 때, 상기 입력 위상의 정수 부분과 상기 분수 부분, 및 상기 출력 위상의 상기 정수 및 분수 부분에 기초하여 상기 위상 에러를 결정하기 위한 수단; 및
    록킹될 때, 오직 상기 입력 위상의 상기 분수 부분과 상기 출력 위상의 상기 분수 부분에 기초하여 상기 위상 에러를 결정하기 위한 수단을 더 포함하는, 장치.
17. 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품으로서,
    상기 컴퓨터 판독가능 매체는,
    적어도 하나의 컴퓨터로 하여금 발진기로부터의 발진기 신호에 대해 오직 입력 위상의 분수 부분 및 출력 위상의 분수 부분에 기초하여 위상 에러를 결정하게 하는 코드; 및
    상기 적어도 하나의 컴퓨터로 하여금 상기 위상 에러에 기초하여 상기 발진기에 대한 제어 신호를 생성하게 하는 코드를 포함하고,
    상기 입력 위상의 상기 분수 부분 및 상기 출력 위상의 상기 분수 부분 각각은 상기 발진기 신호의 하나의 사이클의 범위를 갖는, 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품.
    
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