JP2001345697A - ディジタルｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 初期引き込み時間を短縮でき、初期引き込み
後のジッタ量を低減できるディジタルＰＬＬ回路を提供
する。 【解決手段】 ディジタルＰＬＬ回路は、周波数可変型
リングオシレータ１と、このリングオシレータ１の周波
数制御用の制御信号を出力する制御信号生成回路２とを
備えている。制御信号生成回路２は、減算器１４と、減
算器１４から出力された誤差を大きさにより４つに分類
するループゲインセレクタ２１と、分類結果に基づいて
補正量を設定する複数の補正量設定回路２２ａ〜２２ｄ
とを有する。減算器１４から出力された誤差の大きさに
より、補正量の変化率を４通りに切り替えるため、誤差
が大きい場合にはリングオシレータ１の発振周波数を急
激に変化させて初期引き込み時間の短縮化を図り、誤差
が非常に小さくなるとリングオシレータ１の発振周波数
を少しずつ変化させてジッタ量の低減を図ることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リング発振器の発
振周波数をディジタル的に切替制御して位相調整を行う
ディジタルＰＬＬ回路に関し、特に、半導体基板上に形
成される回路を対象とする。

【０００２】

【従来の技術】ＣＰＵの基準クロックなど、周波数や位
相のばらつきが少ない高精度の発振信号を生成するため
に、従来はアナログＰＬＬ回路を利用していた。

【０００３】最近、半導体技術の進歩により、半導体基
板上に形成されたディジタルＰＬＬ回路により、高精度
の発振信号を生成できるようになってきた。ディジタル
ＰＬＬ回路は、ＬＳＩの内部に容易に実装できるため、
携帯電話等の小型の電子機器に応用すると都合がよい。

【０００４】図１６は従来のディジタルＰＬＬ回路の概
略構成を示すブロック図である。図１６のディジタルＰ
ＬＬ回路は、発振周波数を可変可能なリングオシレータ
３１と、リングオシレータ３１の出力クロックをＮ分周
する分周器３２と、基準クロックをＭ分周する分周器３
３と、分周器３２，３３から出力された各分周信号の周
波数および位相差に応じた誤差信号を出力する周波数比
較回路３４と、誤差信号に応じてリングオシレータ３１
の発振周波数制御用の発振制御信号を生成する発振制御
回路３５とを備えている。

【０００５】発振制御回路３５は、分周回路３２，３３
から出力された各分周信号の周波数および位相が一致す
るように、リングオシレータ３１の発振周波数を制御す
る。

【０００６】図１６のディジタルＰＬＬ回路は、構成が
比較的単純であるため、回路全体を半導体基板上に容易
に形成できる。

【０００７】

【発明が解決しようとする課題】しかしながら、図１６
のディジタルＰＬＬ回路は、周波数比較回路３４から出
力された誤差信号の大小にかかわらず、一定の割合でリ
ングオシレータ３１の発振周波数を可変制御するため、
誤差信号が大きい場合は、リングオシレータ３１の発振
周波数が収束するまでの時間（初期引き込み時間）が長
くなるという問題がある。また、逆に、誤差信号が小さ
い場合は、必要以上にリングオシレータ３１の発振周波
数が変化してしまうおそれがあり、ジッタ量が増えると
いう問題がある。

【０００８】本発明は、このような点に鑑みてなされた
ものであり、その目的は、初期引き込み時間を短縮で
き、初期引き込み後のジッタ量を低減できるディジタル
ＰＬＬ回路を提供することにある。

【０００９】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、複数のインバータをリング
状に接続して構成されインバータの段数を可変可能なリ
ング発振器と、前記リング発振器を構成するインバータ
の段数を調整する段数調整手段と、基準信号の一周期内
に含まれる、前記リング発振器の出力信号に相関する信
号の周期数を計測し、計測された周期数を累積的に加算
する周期数累積手段と、前記周期数累積手段で累積加算
された周期数と、予め設定された累積期待値との誤差を
演算する誤差演算手段と、演算された前記誤差の大きさ
に応じて、前記インバータの段数を調整するための補正
量を設定する補正量設定手段と、を備え、前記誤差の変
化に対する前記補正量の変化量は、前記誤差の大きさに
応じて、複数通りに可変制御され、前記段数調整手段
は、前記補正量設定手段で設定された補正量に基づい
て、前記リング発振器を構成するインバータの段数を調
整する。

【００１０】請求項１の発明では、誤差の大きさに応じ
て、誤差の変化に対する補正量の変化量を複数通りに可
変制御するため、誤差が大きい場合には補正量をより大
きくしてリング発振器の発振周波数を急激に変化させ、
誤差が小さい場合には補正量をより小さくしてリング発
振器の発振周波数をわずかずつ変化させることができ
る。これにより、初期引き込み時間を短縮でき、かつ初
期引き込み後のジッタ量を低減できる。

【００１１】請求項２の発明では、誤差の大きさに応じ
て、リング発振器を構成するインバータの段数の可変量
を４通りに切り替えるため、誤差の大きさに応じてイン
バータの段数を最適な値に設定できる。

【００１２】請求項３の発明では、誤差が減る傾向にあ
れば、リング発振器を構成するインバータの段数を切り
替えないようにするため、段数の切替処理を簡易化する
ことができる。

【００１３】請求項４の発明では、誤差が減る傾向にあ
る場合でも、誤差の絶対値が大きい場合には、リング発
振器を構成するインバータの段数を切り替えるようにし
たため、初期引き込み時間を確実に短縮できる。

【００１４】請求項５の発明では、リング発振器から出
力された発振信号を分周した信号を用いて周期数の計測
を行うため、低周波数で周期数の計測を行うことにな
り、消費電力を低減できる。

【００１５】

【発明の実施の形態】以下、本発明に係るディジタルＰ
ＬＬ回路について、図面を参照しながら具体的に説明す
る。

【００１６】図１は本発明に係るディジタルＰＬＬ回路
の基本原理を示すブロック図である。図１のディジタル
ＰＬＬ回路は、周波数を可変可能な周波数可変型リング
オシレータ（リング発振器）１と、このリングオシレー
タ１の周波数制御用の制御信号を出力する制御信号生成
回路２とを備えている。

【００１７】図２はリングオシレータ１の詳細構成を示
す回路図である。図示のように、リングオシレータ１
は、縦続接続された複数のインバータからなるインバー
タ群３と、偶数段目または奇数段目のインバータの出力
のいずれかを選択するマルチプレクサ４と、マルチプレ
クサ４で選択したインバータの出力を反転するインバー
タ５とを備え、インバータ５の出力はインバータ群３の
入力端子に供給される。

【００１８】図１の制御信号生成回路２は、リングオシ
レータ１の出力クロックをＮ分周して制御用クロックを
生成する分周器（分周手段）１１と、位相比較クロック
fpの一周期に含まれる制御用クロックの数をカウントし
てカウント値を累積加算する累積カウンタ（周期数累積
手段）１２と、予め定めた累積期待値を格納する累積期
待値レジスタ１３と、累積カウント値と累積期待値との
誤差を計算する減算器（誤差演算手段）１４と、誤差を
格納する誤差レジスタ１５と、誤差レジスタ１５に格納
された前回の誤差Ｂと減算器１４から出力された今回の
誤差Ａとを比較する比較器１６と、今回の誤差Ａが前回
の誤差Ｂ以上であるか否かを判定するゲート回路１７
と、減算器１４から出力された誤差に基づいて補正量を
求めるゲイン計算回路（補正量設定手段）１８と、補正
量に基づいてリングオシレータ１内のインバータ５の段
数制御用のアドレス信号を生成するアドレス更新回路
（段数調整手段）１９とを有する。

【００１９】累積カウンタ１２は、図３に示すように、
位相比較クロックfpの一周期に含まれる制御用クロック
の数を各周期ごとにカウントし、カウントした値を累積
的に加算する。図３の例では、位相比較クロックfpのｍ
周期目の制御用クロックの数がｐ個、(m+1)周期目の制
御用クロックの数がｑ個の場合を示している。(m-1)周
期目までの累積カウンタ１２のカウント値がｒ個であっ
たとすると、ｍ周期目の累積カウンタ１２のカウント値
は(r+p)個になり、(m+1)周期目の累積カウンタ１２のカ
ウント値は(r+p+q)個になる。

【００２０】ゲイン計算回路１８は、減算器１４から出
力された誤差を２ビットシフトすることにより、誤差の
1/4倍の値をもつ補正量を生成する。ここで、誤差を1/4
倍する理由は、誤差の値そのままでリングオシレータ１
の発振周波数を制御すると、発振周波数が必要以上に変
化してしまうためである。なお、誤差を何倍するかは、
使用する半導体プロセス等の種々の条件により決められ
る。

【００２１】ゲート回路１７は、今回の誤差Ａが前回の
誤差Ｂ以上であれば、ハイレベルのイネーブル信号を出
力する。イネーブル信号がハイレベルの場合には、アド
レス更新回路１９は、ゲイン計算回路１８から出力され
た補正量と減算器１４から出力された誤差符号とに基づ
いて、リングオシレータ１内のマルチプレクサ４を選択
するための制御信号を生成する。

【００２２】一方、イネーブル信号がローレベル（今回
の誤差Ａが前回の誤差Ｂ未満）の場合には、アドレス更
新回路１９は、前回（直前の位相比較回路の周期）と同
じ制御信号を出力する。前回と同じ制御信号を出力する
理由は、今回の誤差Ａが前回の誤差Ｂ未満であるという
ことは、誤差が減る方向にあることを示しており、イン
バータの段数を変える必要がないためである。

【００２３】図４は図１のディジタルＰＬＬ回路の処理
動作を説明するフローチャートである。以下、図４のフ
ローチャートに基づいて、図１のディジタルＰＬＬ回路
の処理動作を説明する。

【００２４】まず、累積カウンタ１２にて計算された累
積カウント値を、不図示の累積カウント・レジスタに格
納し、累積期待値を累積期待値レジスタに格納する（ス
テップＳ１）。このステップＳ１の処理は、位相比較ク
ロックの各周期ごとに行う。

【００２５】次に、減算器１４にて、累積カウント値と
累積期待値との誤差を計算する（ステップＳ２）。次
に、減算器１４から出力された誤差に基づいて、ゲイン
計算回路１８にて、補正量を計算する（ステップＳ
３）。誤差がデジタルデータの場合、所定のビット数
（例えば、２ビット）だけビットシフトさせて補正量を
計算する。

【００２６】次に、今回の誤差Ａの絶対値が前回の誤差
Ｂの絶対値以上か否かを判定する（ステップＳ４）。今
回の誤差Ａの絶対値が前回の誤差Ｂの絶対値以上であれ
ば、ゲート回路１７は、イネーブル信号をハイレベルに
する（ステップＳ５）。

【００２７】減算器１４から出力された今回の誤差Ａ
を、前回の誤差Ｂとして誤差レジスタ１５に格納する
（ステップＳ６）。次に、アドレス更新回路１９は、ゲ
イン計算回路１８から出力された補正量と、減算器１４
から出力された誤差の符号（誤差符号）を取り込む（ス
テップＳ７）。

【００２８】次に、誤差符号が正か否かを判定する（ス
テップＳ８）。なお、累積カウント値が累積期待値より
も大きい場合に誤差符号は正になる。

【００２９】誤差符号が正であれば、アドレス更新回路
１９は、リングオシレータ１内のインバータ群３の段数
を増やすための制御信号を出力する（ステップＳ９）。
この制御信号を受けて、リングオシレータ１は、出力ク
ロックの発振周波数が低くなるように制御する（ステッ
プＳ10）。ステップＳ10の処理が終了すると、ステップ
Ｓ１以降の処理が繰り返し行われる。

【００３０】一方、ステップＳ８で誤差符号が負と判断
されると、リングオシレータ１内のインバータ群３の段
数を減らすための制御信号を出力する（ステップＳ1
1）。この場合、リングオシレータ１は、出力クロック
の発振周波数が高くなるように制御する。

【００３１】一方、ステップＳ４において、今回の誤差
Ａの絶対値が前回の誤差Ｂの絶対値未満と判定される
と、ゲート回路１７は、イネーブル信号をローレベルに
する（ステップＳ12）。

【００３２】誤差レジスタ１５は、減算器１４から出力
された今回の誤差Ａを、前回の誤差Ｂとして格納する
（ステップＳ13）。アドレス更新回路１９は、イネーブ
ル信号がローレベルであるため、前回と同じ制御信号を
出力する（ステップＳ14）。この制御信号を受けて、リ
ングオシレータ１は、前回の発振周波数をそのまま維持
する。

【００３３】図１のディジタルＰＬＬ回路の場合、減算
器１４から出力された誤差の大きさに応じて、リングオ
シレータ１の発振周波数の可変量を連続的に切り替えて
いる。このため、図に示した従来のディジタルＰＬＬ回
路よりは、初期引き込み時間を短くでき、かつ、初期引
き込み後のジッタも少なくできる。

【００３４】しかしながら、誤差の変化に対して、ほぼ
線形にリングオシレータ１の発振周波数を変化させてい
るため、誤差が大きいほど、リングオシレータ１の発振
周波数が安定するまでの時間が長くなる。また、減算器
１４から出力された誤差が小さい場合も、十分に補正量
を小さくできないため、初期引き込み後のジッタ量が大
きくなるおそれがある。

【００３５】以下では、図１のディジタルＰＬＬ回路を
さらに改良させた例について説明する。

【００３６】（第１の実施形態）図５は本発明に係るデ
ィジタルＰＬＬ回路の第１の実施形態の概略構成を示す
ブロック図である。図５では、図１と共通する構成部分
には同一符号を付しており、以下では相違点を中心に説
明する。

【００３７】図５のディジタルＰＬＬ回路は、ゲイン計
算回路１８の構成が図１の回路と異なっている。図５の
ゲイン計算回路１８ａは、減算器１４から出力された誤
差を大きさにより４つに分類するループゲインセレクタ
（誤差量判定手段）２１と、分類結果に基づいて補正量
を設定する複数の補正量設定回路２２ａ〜２２ｄとを有
する。

【００３８】ループゲインセレクタ２１は、減算器１４
から出力された誤差が以下の４つの条件のどれに該当す
るかを判定し、誤差を大きさに応じて４通りに分類す
る。

【００３９】 誤差≧Ｘ Ｘ＞誤差≧Ｙ Ｙ＞誤差≧Ｚ Ｚ＞誤差 ループゲインセレクタ２１の分類結果に従って、減算器
１４からの誤差はいずれかの補正量設定回路２２ａ〜２
２ｄに供給され、各補正量設定回路２２ａ〜２２ｄから
誤差に応じた補正量が出力される。

【００４０】図６および図７は図５のディジタルＰＬＬ
回路の処理動作を示すフローチャートであり、以下、こ
のフローチャートに基づいて図のディジタルＰＬＬ回路
の処理動作を説明する。

【００４１】図６のステップＳ21およびＳ22では、図の
ステップＳ１およびＳ２と同様に、減算器１４にて、累
積カウント値と累積期待値との誤差を検出する。次に、
誤差が上記の〜のいずれに該当するかを判定する
（ステップＳ23，Ｓ25，Ｓ27）。

【００４２】に該当する場合には、誤差は補正量設定
回路２２ａに供給される。この補正量設定回路２２ａ
は、誤差をそのまま補正量として出力する（ステップＳ
24）。

【００４３】に該当する場合には、誤差は補正量設定
回路２２ｂに供給される。この補正量設定回路２２ｂ
は、誤差を1/4倍したものを補正量として出力する（ス
テップＳ26）。

【００４４】に該当する場合には、誤差は補正量設定
回路２２ｃに供給される。この補正量設定回路２２ｃ
は、誤差を1/8倍したものを補正量として出力する（ス
テップＳ28）。

【００４５】に該当する場合には、誤差は補正量設定
回路２２ｄに供給される。この補正量設定回路２２ｄ
は、誤差を1/16倍したものを補正量として出力する（ス
テップＳ29）。

【００４６】ステップＳ30以降は、図４のステップＳ４
以降と同様の処理を行う。すなわち、比較器１６にて、
今回の誤差Ａが前回の誤差Ｂ以上であるか否かを判定し
（ステップＳ30）、今回の誤差Ａが前回の誤差Ｂ以上で
あれば、ステップＳ23〜Ｓ29で得られた補正量をアドレ
ス更新回路１９に供給する（ステップＳ31〜Ｓ33）。

【００４７】次に、誤差符号が正か否かを判定し（ステ
ップＳ34）、正であれば、リングオシレータ１の発振周
波数が低くなるように制御する（ステップＳ35，Ｓ3
6）。一方、誤差符号が負であれば、リングオシレータ
１の発振周波数が高くなるように制御される（ステップ
Ｓ37）。

【００４８】一方、ステップＳ30にて、今回の誤差Ａが
前回の誤差Ｂ未満であると判定されると、リングオシレ
ータ１の発振周波数をそのまま維持する（ステップＳ38
〜Ｓ40）。

【００４９】図８は図５の回路の初期引き込み時間のシ
ミュレーション結果を示す図、図９は図１の回路の初期
引き込み時間のシミュレーション結果を示す図であり、
横軸は時間[ms]、縦軸は周波数[MHz]を表している。

【００５０】図８と図９を比較すればわかるように、図
５の構成にすることにより、初期引き込み時間を大幅に
短縮できる。

【００５１】図１０は初期引き込み後の本実施形態のジ
ッタ量を図１の回路と比較した図である。図１の回路で
は、初期引き込み後も補正量を誤差絶対値の1/4倍にし
ていたのに対し、本実施形態では、初期引き込み後は補
正量を誤差絶対値の1/8倍にするため、図１０に示すよ
うに、初期引き込み後のジッタ量を従来よりも低減でき
る。

【００５２】このように、第１の実施形態では、減算器
１４から出力された誤差の大きさにより、補正量の変化
率を４通りに切り替えるようにしたため、誤差が大きい
場合にはリングオシレータ１の発振周波数を急激に変化
させて初期引き込み時間の短縮化を図り、誤差が非常に
小さくなるとリングオシレータ１の発振周波数を少しず
つ変化させてジッタ量の低減を図ることができる。

【００５３】（第２の実施形態）第１の実施形態の場
合、累積カウント値と累積期待値との誤差が大きくて
も、今回の誤差Ａが前回の誤差Ｂ未満であれば、誤差が
減る方向にあると判断して、リングオシレータ１の発振
周波数を変更しないようにしている。このため、誤差が
大きくて、かつ今回の誤差Ａが前回の誤差Ｂ未満の場合
には、初期引き込み時間が長くなるおそれがある。

【００５４】そこで、第２の実施形態は、誤差が大きい
場合には、今回の誤差Ａが前回の誤差Ｂ未満でも、リン
グオシレータ１の発振周波数を急激に変化させて初期引
き込み時間の短縮化を図っている。

【００５５】図１１は本発明に係るディジタルＰＬＬ回
路の第２の実施形態の概略構成を示すブロック図であ
る。図１１では、図５と共通する構成部分には同一符号
を付しており、以下では相違点を中心に説明する。

【００５６】図１１の回路は、ゲート回路１７とアドレ
ス更新回路１９の構成が異なる以外は、図５と同様に構
成されている。

【００５７】図１１のゲート回路１７は、今回の誤差
Ａ、前回の誤差Ｂ、および補正量設定回路２２ａ〜２２
ｄの出力信号に基づいて論理演算を行って、イネーブル
信号を生成する。より詳細には、今回の誤差Ａが前回
の誤差Ｂ以上の場合、あるいは、誤差がＸ以上の場合
のいずれかの条件を満たすときに、ハイレベルのイネー
ブル信号を出力する。

【００５８】アドレス更新回路１９は、イネーブル信号
がハイレベルの場合には、補正量設定回路２２ａ〜２２
ｄからの補正量に基づいて、リングオシレータ１の発振
周波数を制御する。

【００５９】具体的には、累積カウント値と累積期待値
との誤差が大きいほど、リングオシレータ１の発振周波
数の変化する割合を大きくするため、初期引き込み時間
の短縮化が図れる。また、誤差が小さいほど、リングオ
シレータ１の発振周波数の変化する割合を小さくするた
め、初期引き込み後のジッタ量を低減できる。

【００６０】さらに、本実施形態の場合、今回の誤差Ａ
が前回の誤差Ｂ未満であっても、誤差がＸ以上の場合に
は、リングオシレータ１の発振周波数を急激に変化させ
るため、初期引き込み時間を確実に短縮できる。

【００６１】図１２および図１３は図１１のディジタル
ＰＬＬ回路の処理動作を示すフローチャートである。図
１２のステップＳ51〜Ｓ60は、図８のステップＳ21〜Ｓ
30と同様の処理を行う。

【００６２】補正量の設定が終わった後の処理が図８お
よび図９のフローチャートと異なっている。第１の実施
形態では、補正量の設定が終わった後、必ず、今回の誤
差Ａ絶対値と前回の誤差Ｂ絶対値とを比較する処理（図
９のステップＳ32）を行ったが、図１２および図１３で
は、誤差がＸ以上の場合には、今回の誤差Ａの絶対値と
前回の誤差Ｂの絶対値との比較を行わずに、リングオシ
レータの発振周波数を切り替える処理を行う（ステップ
Ｓ61〜Ｓ63）。一方、誤差がＸ未満の場合には、図９と
同様の処理を行う。

【００６３】図１４は図１０の回路の初期引き込み時間
のシミュレーション結果を示す図である。図１４と図８
を比較すればわかるように、図１０のような構成にする
ことにより、第１の実施形態（図５）よりもさらに初期
引き込み時間を短縮できる。

【００６４】（第３の実施形態）第３の実施形態は、外
部からの信号により、補正量を設定できるようにしたも
のである。

【００６５】図１５は本発明に係るディジタルＰＬＬ回
路の第３の実施形態の概略構成を示すブロック図であ
る。図１４では、図５と共通する構成部分には同一符号
を付しており、以下では相違点を中心に説明する。

【００６６】図１５の回路は、図５の回路と同様に、そ
れぞれ異なる補正量を出力可能な複数の補正量設定回路
２２ａ〜２２ｄを有する。これら補正量設定回路２２ａ
〜２２ｄは、外部からの選択信号により、いずれか一つ
のみが選択される。

【００６７】例えば、補正量設定回路２２ａが選択され
ると、この補正量設定回路２２ａは減算器１４から出力
された誤差をそのまま出力する。また、補正量設定回路
２２ｂが選択されると、この補正量設定回路２２ｂは誤
差を1/2倍したものを出力する。また、補正量設定回路
２２ｃが選択されると、この補正量設定回路２２ｃは誤
差を1/4倍したものを出力する。また、補正量設定回路
２２ｄが選択されると、この補正量設定回路２２ｄは誤
差を1/8倍したものを出力する。

【００６８】いずれかの補正量設定回路２２ａ〜２２ｄ
から出力された補正量は、アドレス更新回路１９に入力
される。アドレス更新回路１９は、補正量に基づいて、
リングオシレータ１の発振周波数を制御する。

【００６９】このように、第３の実施形態は、誤差の大
きさに応じて補正量設定回路２２ａ〜２２ｄを選択する
のではなく、外部からの選択信号に応じて補正量設定回
路２２ａ〜２２ｄを選択するため、補正量設定回路２２
ａ〜２２ｄの選択処理を簡易化することができる。ま
た、選択信号の論理を変えることにより、任意の補正量
設定回路２２ａ〜２２ｄを選択することができる。

【００７０】上述した各実施形態では、補正量設定回路
２２ａ〜２２ｄで設定する補正量を、誤差そのものか、
誤差の1/2倍〜1/16倍にする例を説明したが、補正量の
具体的な値は特に限定されない。

【００７１】また、上述した各実施形態では、リングオ
シレータ１から出力された出力クロックを分周器１１で
Ｎ分周する例を説明したが、分周器１１は必須の構成要
素ではなく、省略してもよい。ただし、分周器１１を設
けて周波数を低くした後に累積カウンタ１２でのカウン
ト等を行えば、消費電力を低減できる。

【００７２】

【発明の効果】以上詳細に説明したように、本発明によ
れば、累積加算された周期数と累積期待値との誤差の大
きさに応じて、誤差の変化に対する補正量の変化量を複
数通りに可変制御するようにしたため、誤差が大きい場
合にはリング発振器の発振周波数を大きく変化させるこ
とができ、初期引き込み時間を短縮できる。また、誤差
が小さい場合には、リング発振器の発振周波数を少しず
つ変化させることができ、ジッタ量を低減できる。

【図面の簡単な説明】

【図１】本発明に係るディジタルＰＬＬ回路の基本原理
を示すブロック図。

【図２】リングオシレータの詳細構成を示す回路図。

【図３】累積カウント値を説明する図。

【図４】図１のディジタルＰＬＬ回路の処理動作を説明
するフローチャート。

【図５】本発明に係るディジタルＰＬＬ回路の第１の実
施形態の概略構成を示すブロック図。

【図６】図５のディジタルＰＬＬ回路の処理動作を示す
フローチャート。

【図７】図６に続くフローチャート。

【図８】図５の回路の初期引き込み時間のシミュレーシ
ョン結果を示す図。

【図９】図１の回路の初期引き込み時間のシミュレーシ
ョン結果を示す図。

【図１０】初期引き込み後の本実施形態のジッタ量を図
１の回路と比較した図。

【図１１】本発明に係るディジタルＰＬＬ回路の第２の
実施形態の概略構成を示すブロック図。

【図１２】図１１のディジタルＰＬＬ回路の処理動作を
示すフローチャート。

【図１３】図１２に続くフローチャート。

【図１４】図１０の回路の初期引き込み時間のシミュレ
ーション結果を示す図。

【図１５】本発明に係るディジタルＰＬＬ回路の第３の
実施形態の概略構成を示すブロック図。

【図１６】従来のディジタルＰＬＬ回路の概略構成を示
すブロック図。

【符号の説明】 １ リングオシレータ ２ アドレス更新回路 ３ インバータ群 ４ マルチプレクサ ５ インバータ １１ 分周器 １２ 累積カウンタ １３ 累積期待値レジスタ １４ 減算器 １５ 誤差レジスタ １６ 比較器 １７ ゲート回路 １８ ゲイン計算回路 １９ アドレス更新回路 ２１ ループゲインセレクタ ２２ａ〜２２ｄ 補正量設定回路

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Claims (5)

【特許請求の範囲】
1. 【請求項１】複数のインバータをリング状に接続して構
   成されインバータの段数を可変可能なリング発振器と、 前記リング発振器を構成するインバータの段数を調整す
   る段数調整手段と、 基準信号の一周期内に含まれる、前記リング発振器の出
   力信号に相関する信号の周期数を計測し、計測された周
   期数を累積的に加算する周期数累積手段と、 前記周期数累積手段で累積加算された周期数と、予め設
   定された累積期待値との誤差を演算する誤差演算手段
   と、 演算された前記誤差の大きさに応じて、前記インバータ
   の段数を調整するための補正量を設定する補正量設定手
   段と、を備え、 前記誤差の変化に対する前記補正量の変化量は、前記誤
   差の大きさに応じて、複数通りに可変制御され、 前記段数調整手段は、前記補正量設定手段で設定された
   補正量に基づいて、前記リング発振器を構成するインバ
   ータの段数を調整することを特徴とするディジタルＰＬ
   Ｌ回路。
2. 【請求項２】前記誤差演算手段は、前記誤差の絶対値が
   第１の基準量以上の場合の前記補正量を前記誤差のｎ
   （ｎ＞０）倍とし、前記誤差の絶対値が前記第１の基準
   量未満で第２の基準量以上の場合の前記補正量を前記誤
   差のｎ／２倍とし、前記誤差の絶対値が前記第２の基準
   量未満で第３の基準量以上の場合の前記インバータの段
   数の可変量を前記誤差のｎ／４倍とし、前記誤差の絶対
   値が前記第３の基準量未満の場合の前記補正量を前記誤
   差のｎ／８倍とすることを特徴とする請求項１に記載の
   ディジタルＰＬＬ回路。
3. 【請求項３】前記段数調整手段は、前記基準信号のｍ周
   期目の前記誤差の絶対値が(m+1)周期目の前記誤差の絶
   対値以上であれば、(m+1)周期目の前記インバータの段
   数をｍ周期目と同じにすることを特徴とする請求項１ま
   たは２に記載のディジタルＰＬＬ回路。
4. 【請求項４】前記誤差の絶対値が所定量を超えたか否か
   を判定する誤差量判定手段を備え、 前記段数調整手段は、前記誤差の絶対値が前記所定量を
   超えた場合には、前記基準信号のｍ周期目の前記誤差の
   絶対値が(m+1)周期目の前記誤差の絶対値以上であって
   も、前記補正量設定手段で設定された補正量に基づい
   て、前記インバータの段数を調整することを特徴とする
   請求項１または２に記載のディジタルＰＬＬ回路。
5. 【請求項５】前記リング発振器から出力された発振信号
   を分周する分周手段を備え、 前記周期数累積手段は、前記基準信号の一周期内に含ま
   れる、前記分周手段で分周された信号の周期数を計測
   し、計測された周期数を前記基準信号の周期ごとに累積
   的に加算することを特徴とする請求項１〜４のいずれか
   に記載のディジタルＰＬＬ回路。