TW200935745A - Digital phase-locked loop operating based on fractional input and output phases - Google Patents

Description

200935745 九、發明說明： 【發明所屬之技術領域】 本揭示案大體而s係關於電子設備（electronics)，且更 具體言之係關於數位鎖相迴路。 【先前技術】 鎖相迴路（PLL)為許多電子電路之整體部分且在通信電 ‘ 路中尤其重要。舉例而言，數位電路使用時脈信號來觸發 同步電路（例如’正反器）。發射器及接收器將本地振盪器 ❹ （LO)〈s號分別用於增頻轉換（UpC〇nversi〇n)及降頻轉換 (d〇wnconversion)。用於無線通信系統之無線設備（例如， 蜂巢式電話）通常將時脈信號用於數位電路且將L〇信號用 於發射器及接收器。藉由振盪器來產生時脈信號及L〇信 號，且通常藉由PLL來控制時脈信號及l〇信號之頻率。 PLL通常包括用以調整來自振盪器之振盪器信號之頻率 及/或相位的各種電路塊。此等電路塊可能會消耗相對大 量之功率，此對於諸如蜂巢式電話之可攜式設備而言可能 為不良的。因此，此項技術中需要在不犧牲效能之情況下 減少PLL之功率消耗的技術。 【發明内容】

. 本文中描述具有良好效能及較低功率消耗之數位pLL (DPLL)。DPLL為具有以數位方式實施之電路塊而非具有 類比電路的PLL ^數位實施可提供特定優點，諸如較低之 成本、較小之電路面積等。 在一態樣中，DPLL可基於輸入及輸出相位之小數部分 136512.doc 200935745 =得7可累加可包括一調變信號的至少-輸人信 盈器位。dpll可基於來自一㈣器之一振 羞器仏號與一參考作號夕 σ ° 4的相位差（例如）使用時間至數 位轉換器（TDC)來判定一輸出 ..w 掏出相位之—小數部分。DPLL接 耆可基於該輸入相位之小數 数〇P刀及该輸出相位之小數部分 ，疋—目位誤差。小數部分可具有為該《ϋ信號之-個週期的範圍。在一設舛巾 ,^ 4 十中，DPLL可判定該輸出相位之 Ο ❹ =部分與該輸人相位之小數部分之間的相位差。肌 ^可將—預定值（例如，—個«器週期）添加至該相位 相位差減去該預定值（若需要），以使得所得相位 誤差在—預定範圍内（例如，負的二分之—個振盈器週期 ^正的-力之-個振盛器週期）。DPll可基於該相位誤差 來產生一用於該振盪器之控制信號。 在另一態樣中，DPLL可包括一合成累加器㈣秦⑽ 咖讀㈣及一取。該合成累加器可藉由追縱-振盈 益信號之職之數目㈣定—粗略㈣相位。可基於具有 比該振盈器信號之頻率低之頻率的參考信號來更新料成 累加器。該TDC可基於該振盪與該參考信號之間的 相位差來判定-精細輸出相位。DpLL可基於該粗略輸出 相位、該精細輸出相位及該輸入相位來產生一用於振盈器 之控制信號。 以下更詳細地描述本揭示案之各種態樣及特徵。 【實施方式】 圔1展示DPLL 100之設計的方塊圖。在DpLL ι〇〇内求 136512.doc 200935745 和器（summer) 110接收一調變信號Μ(ί)並對其求和，該調變 信號Μ(ί)對於用於通信之通道之中心頻率而言具有靜態 值。輸入累加器112累加求和器11〇之輸出並提供輸入相位 户(0。該累加本質上將頻率轉換成相位。藉由一參考信號 來觸發輸入累加器112,該參考信號可具有固定頻率 亦藉由s亥參考信號來更新DPLL 100内之各種電路塊及信 號’且/為該參考信號之索引。 射頻（RF)累加器122對於每一振盪器週期增加一，振盪 器週期為來自受控振盪器i 18之振盪器信號的一個週期。 鎖存器124在由該參考信號觸發時鎖存RF累加器122之輸出 且提供粗略/整數輸出相位。TDC 130接收該振盪器信 號及該參考信號，在由該參考信號觸發時判定該振盪器信 號之相位，且提供TDC輸出，TDC輸出/τ⑺指示該振盪 器t號與該參考信號之間的精細/部分相位差e Tdc 130實 施用於DPLL 100之部分相位感測器。求和器126接收粗略 輸出相位3⑺及TDC輸出F⑺並對其求和，且提供反饋相位 Ζ〇)’反饋相位Ζ(ί)為對輸出相位5⑺之估計。 求和器114接收反饋相位Ζ(〇並自輸入相位户(〇減去反饋 相位Ζ⑺，且提供相位誤差五⑺。迴路濾波器（i〇〇p mter) 116對該相位誤差濾波且提供一用於振盪器118之控制信號 只〇。迴路濾波器116設定DPLL 100之迴路動態。該控制信 號調整振盪器118之頻率，以使得振盪器信號之相位遵照 該調變之相位。控制信號可具有任何適宜數目個位元的解 析度，例如，8、12、16、20、24或更多個位元之解析度。 136512.doc 200935745 振盪器118可為數位控制式振盪器⑴c〇)、電壓控制式振 盪器（VCO)、電流控制式振盪器（IC0)，或頻率可由控制信 號調整的某其他類型之振盪器。振盪器118可在標稱頻率 下操作’標稱頻率/Dic可藉由DPLL 100所用於之應用來 判定。舉例而言，DPLL· 100可用於無線通信設備，且乂^ 可為幾百兆赫（MHz)或幾千兆赫（GHz)。可基於晶體振盪器 (XO)電覆控制式晶體振蘯器（VCXO)、溫度補償式晶體 振盪器（TCXO)或具有準確頻率的某其他類型之振盪器來 〇 產生該參考信號。該參考信號之頻率可遠低於該振盪器信 號之頻率。舉例而言，可為幾十MHz，而m若干 GHz。 可以振盪器週期為單位來給出輸入相位户(〇、輸出相位

方⑺及反饋相位ζ(ί)。在圖1中所示之設計中，DPLL 1〇〇之 反饋路“包括.⑴RF累加器i 22 ,其用以量測以振盪器週 期之整數數目來給出的粗略輸出相位；及（丨丨）TDC 13〇， 其用以量測由一個振盪器週期之部分給出的精細輸出相 位。RF累加器！ 22與TDC 13〇之組合量測總輸出相位_， 總輸出相位外）包括來自RF累加器122之粗略/整數部分及 來自TDC 130之精細/小數部分。在本文中之描述中，術語 精細’與”部分"可互換使用，且術語"粗略"與"整數"亦可 互換使用。自該輸人相位減去反饋相位則（其係對輸出相 位之估計）以獲得用於迴路濾波器116之相位誤差。 可基於該參考信號來操作DPLL⑽中之除㈣加器122 外的所有方塊。基於振i器信號來操作RF累加器122，振 136512.doc 200935745 盪器信號之頻率可比該參考信號高許多倍。因此，RF累加 益122可為DPLL 1〇〇之總功率消耗的大部分（例如，5〇%左 右)之起因。因此’可希望在RF累加器122關機之情況下操 作DPLL 1 〇〇以便節省電池電力。 在個參考週期（其為參考信號之一個週期）中，可將總 輸出相位給出為： 方程式（1)

可以振盪器週期為單位來給出總輸出相位且可將其分成整 數口Ρ 刀（integer portion)久w及小數部分（fracti〇nai frac叮以振盪器週期之整數數目或2冗狐度之整數倍來給出 整數4刀。可由一個振盪器週期之部分或在〇至&弧度 之範圍内來給出小數部分％。可如下給出整數部分〜及 小數部分6^e :

0im=2；T-L/〇sc//re/」，及 方程式（2) 方程式（3) ^frac = θιοίαΙ - , 中L」表示下取整運算符（η〇〇ι> 〇perat〇r)。 RF累加器122可藉由判定在一個參考週期内的振盪器週 期之數目來判定輸出相位之整數部分。TDC 13〇可藉由將 振盪器信號之相位與參考信號之相位相比較來判定輸出相 位之小數部分。 囷2展示TDC 130的輸出對輸入之圖表。水平軸展示輸出 136512.doc 200935745 相位5⑴’其為至TDc 13〇之輸人。垂直轴展示tdc輸出 只⑴。對於水平軸與垂直軸，一個振盪器週期等於2π。如 圖2中所不，TDC 130具有不連續之輸出對輸入。tdc輸出 F(0在0至2π等於輸出相位忍⑴，接著在5(〇=2冗時折回至 , 〇，接著在2π至4π隨5⑺線性地增加，接著在万⑴^仏時折 回至0，以此類推。 為使DPLL適當地操作，應解決TDC輸出之不連續性。 解決此等不連續性之一個方式係使用RF累加器122來追蹤 ❹ 輸出相位万⑺超過2π之次數。接著可將RF累加器122之輸 出（為2π之整數倍）添加至TDC輸出，以便將操作範圍限於〇 至2π從而避免不連續性。然而，RF累加器122可因其高操 作頻率而消耗很多電流。 如圖2中所示，TDC輸出每隔2π跳躍一次，但在相繼之 相位跳躍之間的2π範圍内為連續的。若輸出相位之變化速 率有限，則TDC輸出之相位跳躍在出現時可被識別且被解 ❹決。舉例而言，可不調變DPLL 1〇〇，以使得Μ⑺=〇，且 户⑺對於所有ί而言不具有小數部分。初始條件可為尸(〇)= 〇 且4〇)=户(0)，以使得五(0)=0。由於DPLL經鎖定，故控制信 號可具有恆定值。若輸入相位稍有增加（例如，增加了 〇. 1孤度），則TDC 130將量測此相位且提供補償信號（例 如，功)=-0.1弧度）。然而，若輸出相位β⑴稍有減小（例 如’減小了 ·0·1弧度），則TDC 130將輸出大值（例如，2π_ 0 · 1弧度）。於是將使相位誤差差了一個彳盾環週期，此可能 會不利地影響DPLL之效能。 I36512.doc 200935745 然而’若輸出相位之變化速率有限，則可將TDC輸出在 一個參考週期内之任何大變化歸因於相位跳躍。接著可將 一個振盪器週期添加至TDC輸出或自TDC輸出減去一個振 盪器週期以獲得正確之相位值。在以上實例中，可將TDC ，輸出之為2π-0· 1弧度的大值歸因於相位跳躍，可自此值減 去2π ’且可提供·◦^弧度作為正確之tdc輸出值。 在一態樣中，在不使用RF累加器之情況下，基於來自 TDC之部分輸出相位及輸入相位之小數部分來操作 DPLL。在每一參考週期中，可自輸入相位之小數部分減 去該TDC輸出，如下·· 方程式（4) 其中户/0)為輸入相位之小數部分且在〇至2?1之範圍内，且 乃⑺為輸入相位之小數部分與TDC輸出之間的差， TDC輸出為輸出相位之小數部分。

可假定輸入相位之變化速率及輸出相位之變化速率有 限，且可假定相位誤差在每一參考週期内在―冗至冗之範圍 内。於是可如下判定相位誤差： ^(0 若-π <£>(〇<π 方程式（5) ^(0 = j £>(/) +2Λ- ^ £)(0<-； Ζ)(〇-2;^£>(ί)>π 方程式（5)展示將Ζ)⑺與臨限值々及々相比較的設計。亦可 將D⑺與其他臨限值相比較。 136512.doc 200935745 如方程式（5)中所展示’若相位差大於 π或小於- π，則假 定相位跳躍已發生。在此種情況下，可將2π添加至該相位 差或自該相位差減去2π，以使得所得相位誤差較接近於 零。 圖3展示僅基於輸入相位及輸出相位之小數部分來操作 之0?1^ 300之一設計的方塊圖。在1^1^ 300内，求和器 3 10及輸入累加器3 12係如上文對於圖丨之求和器丨丨〇及輸入 累加器112所描述般操作，且提供輸入相位户((）。一單元 313接收該輸入相位並提供小數部分p/o。TDC 330接收來 自受控振盪器318之一振盈器信號及一參考信號，且提 供TDC輸出F(i)，TDC輸出尸⑴指示該振盪器信號與該參考 信號之間的精細/部分相位差。求和器3丨4自部分輸入相位 户/(0減去TDC輸出F⑴’且提供相位差乃⑴。單元315接收 該相位差’且判定相位誤差五⑴（例如，如方程式（5)中所 不）。迴路濾波器3 16對該相位誤差濾波，且提供一用於振 盪器318之控制信號Ri)。 在—設計中’最初可使用RF累加器來將振盪器3 18鎖定 至調變信號。鎖定偵測器（圖3中未展示）可（例如）藉由觀測 該相位誤差之量值來判定DPLL 300是否已鎖定。在dpll 3〇〇已鎖定後，可停用RF累加器，且可僅使用輸入相位及 輸出相位之小數部分來操作該DPLL。 在另一態樣中，可使用合成累加器來判定粗略/整數輸 出相位。合成累加器可基於該參考信號而非該振盪器信號 來操作’且可因此比RF累加器消耗少得多之功率。 136512.doc 200935745 圓4說明具有合成累加器之DPLL的操作。在圖4中所示 之實例中：振盪器信號之頻率為參考信號之頻率的3.25 倍’且可提供一為3.25之頻率控制字（FCW)作為圖i中之通 k頻率A簡單起見，假定基於振盡器信號及參考信號之 上升緣（rising edge)來鎖定並觸發該DPll。 振蘯器信號展示於圖4頂部處之第—排中，且參考信號 展示於第二排中。4 ^

系加器之輸出展示於第三排_。RF

累加斋在振盘器信號之每—上升緣處增加―，且因此在振 盪器週期出現時追蹤振盪器週期。在參考信號之每一上升 緣處鎖㈣累加器之輸出，且每一鎖存值展示於第三排之 圓圈内。藉由將振盈器週期之數目捨去至最接近之整數值 來獲得每—鎖存值。舉例而言，在圖4中，參考信號之第 -上升緣與第：上升緣之时在⑶個㈣器㈣，謂 累加器輸出為3,其等於3.25經捨去後之值。在圖4所示之 實例中，每參考週期有3·25個㈣器週期，且鎖存值為 〇、3、6、9 ' 13 等。 理J TDC之輸出展不於第四排巾^該了沉量測被捨去 函數—nding d0Wn functi〇n)所忽略的輸出相位之小數部 :。該小數部分等於參考信號之上升緣與《器信號之在 則面的最接近之上升緣之間的差。對於參考信號之每一上 升緣，該TDC提供在〇與u之間的部分值。如圖巧所示， TDC之輸出為週期性的。可藉由將來自取之精細/小數部 分與來自RF累加器之粗略/整數部分相加來獲得反饋相 位。 1365I2.doc 14- 200935745 母參考週期的振盈器週期之經捨位數目（其亦被稱作整 數增量N⑺)展示於第五排中。對於參考信號之每一上升 緣，N⑺等於當前鎖存值與先前鎖存值之間的差。在圖*中 所示之實例中，N(〇為3、3、3、4、3、3、3、4、3等之序 β。N⑴具有平均值3.25且與取輸出以相同方式為週期 改的。此外，在DPLL已鎖定後，N(〇僅具有兩個可能之整 '數值，其在圖4中所示之實例中為3及4。即使在窄頻帶頻 ㈣變情況下應用之肌L時，在兩個整數值之間的此輪 換仍為成立的。為在二個整數值之間輪換，頻率調變將需 要大於參考頻率/re/，以使得一個額外之全振盪器週期可落 在一參考週期内《通常，峰值調變頻率為參考頻率之部 分。舉例而言’峰值調變頻率可為幾MHz，而參考頻率可 為幾十MHz。在此種情況下，N⑺僅具有兩個可能之整數 值。 若Ν(ί)可僅採用兩個可能之整數值，則可有可能在不使 q 用在振盪器頻率/。“下操作之RF累加器的情況下判定Ν⑴。 藉由使用即使在DPLL經調變時相位誤差每參考週期仍僅 有少量變化的事實，可達成此。舉例而言，峰值頻率調變 對於具有4 GHz振盪器之低頻帶EDGE而言可為大約3 MHz 且在DPLL輸出處為四分的，該參考頻率可為大約57 MHz ’且每參考週期輸入相位之最大變化可為大約0.3弧度 或為參考週期之約5%。因此，該調變未觀測到2π相位跳 躍’且DPLL之操作本質上未變化。 可在不使用RF累加器之情況下如下判定N⑴。對於每一 136512.doc -15· 200935745 參考週期或更新時間間隔（，可藉由評估Ν(ί)之兩個假設來 判定Ν⑺之正確值。第一個假設係對於Ν⑺為兩個值中之 較小者的情況，該較小者係表示為乂且對於圖4中所示之 實例而言等於3。第二個假設办係對於Ν⑺為兩個值中之較 大者的情況，該較大者係表示為Νη且對於圖4中所示之實 例而言等於4。可選擇提供較小相位誤差量值之假設，且 用於正確假設之NL或Ν„可用來更新一儲存對振盪器週期之 ❹ 0 數目之運行計數的暫存器。此暫存器提供一以振遭器週期 之整數數目來給出的粗略輸出相位。 可如下S平估該兩個假設β及6。在DPLL已鎖定後可 (例如）基於輸入相位尸⑺之整數部分來初始化該暫存器。 在圖4中所示之實例中，將暫存器初始化至零。在參考 乜號之第一個上升緣處，假設〇具有假設輸出相位 ⑽=3 + 0 + 0.25 = 3.25，其中3為用於假設^之队值，〇為來自 =暫存器之粗略輸出相位匸⑴，且〇25為皿輸出值。假 °又厶具有假设輸出相位40) = 4 + 0 + 0,25 = 4.25，其中4為用於 饭叹6之NH值。將用於該兩個假設之該等假設輸出相位 4(1)及&⑴與輸入相位户⑴ah相比較。由於^⑴比 厶（1)更接近於/>(1)，故假設α為正確之假設。接著藉由 3(其為用於正確之假設仏乂值）來更新暫存器，且該暫存 器儲存一為3的粗略輸出相位。 在 > 考L號之第二個上升緣處，假設“具有假設輸出相 4 4(2) 3 + 3 + 0.5 = 6.5，其中第一個3為用於假設〇之心值， 第二個3為來自該暫存器之粗略輸出相位C⑺，且〇.5為 1365I2.doc -16· 200935745 TDC輸出值。假設ft具有假設輸出相位a(2) = 4 + 3 + 〇5 = 75， 其中4為用於假設5之]^^值。將用於該兩個假設之該等假設 輸出相位Ζα(2)及Ζδ(2)與輸入相位/>(2)=6.5相比較。由於 4(2)比Ζ6(2)更接近於Ρ(2)，故假設α為正確之假設。接著 藉由3(其為用於正確之假設^^之^^值）來更新該暫存器，且 該暫存器儲存一為6之粗略輸出相位。對於每一後續參考 週期可重複相同之處理。

大體而言，可如下判定用⑴之兩個可能的整數值： /ref N,

fOSC 方程式（6) 其中NL為N(0之兩個可能的整數值中之較小者， NH為N⑺之兩個可能的整數值中之較大者，且 "「1Π表示上取整運算符（ceUing 〇perat〇r)。 可如下判定用於假設α及&之假設輸出相位： WOM+c⑺，）’及 方程式⑺

ZiW = NH+c(0 + m , 方程式（8) 其中C⑴為在參考週期（中之粗略輸出相位， Ζα⑺為在參考週期ί中之用於假設α之假設輸出相位，且 心(0為在參考週期/中之用於假設6之假設輸出相位。 可如下判定用於假設α及6之假設相位誤差： 五养Ρ(〇-Ζα(〇，及 方程式（9) 136512.doc 17- 200935745

Eb(0=P(t)-zb(〇 » 方程式（ίο) 其中五α⑺為在參考週期i中之用於假設β之假設相位誤差，且 五*0)為在參考週期/中之用於假設办之假設相位誤差。 可如下更新粗略輸出相位： c(/ +1)= C(/)4-NlC(〇 + Nh 若丨AWN尽⑺I 否則 程式（11) 可如下判定在參考週期ί中之相位誤差祝0 :

印）= p〇w 若 κ(/)1<1 尽⑴ I 14(0否則 。 方程式（12) 可將來自方程式（12)之相位誤差提供至DPLL中之迴路滤波 器。 如方程式（6)至（12)中所示，為在一給定參考週期中之 N(〇之兩個可能的整數值之間進行選擇，可評估該兩個假 設α及ό。可選擇具有更接近於輸入相位之假設輸出相位或 等效地具有較小相位誤差量值的假設。 圖5展示具有合成累加器之DPLL 500之一設計的方塊 圖。在DPLL 500内，求和器510及輸入累加器512如上文對 於圖1之求和器110及輸入累加器112所描述般操作，且提 供輸入相位户(ί)。 TDC 530接收來自一受控振盪器518之一振盪器信號及一 參考信號，且提供TDC輸出F(i)，TDC輸出厂⑴指示該振盪 器信號與該參考信號之間的相位差。相位偵測器52〇接收 136512.doc 200935745

該振盈器信號、該TDC輸出及該輸入相位並產生第一相位 誤差五丨⑺。相位偵測器52〇包括rf累加器522、鎖存器524 及求和器526 ’其如上文對於圖i中之RF累加器122、鎖存 器124及求和器114及126所描述般操作。可藉由模式信號 來啟用或停用相位偵測器52〇。相位偵測器540接收通道頻 率、該參考信號、該TDC輸出及該輸入相位，並產生第二 相位誤差五2(ί)。相位偵測器54〇包括合成累加器且可如下 文所述般實施。可藉由模式信號來啟用或停用相位偵測器 540 °可在任何給定時刻啟用相位偵測器52〇或54〇，且可 停用另一相位偵測器以節省電池電力。 多工器（Mux) 514接收分別來自相位偵測器520及54〇之兩 個相位誤差五,⑺及&⑴以及模式信號，並提供相位誤差 五(0。多工器514在啟用相位偵測器520時提供第一相位誤 差五丨⑺作為相位誤差£(〇，且在啟用相位偵測器54〇時提供 第一相位誤差五2⑺作為相位誤差五(0。迴路濾波器516對相 位》吳差e(r)濾波且提供一用於振盪器5丨8之控制信號$⑺。 在叹计中，最初可啟用相位偵測器520且將其用來將 振盪器518鎖定至調變信號。在〇孔匕5〇〇已鎖定後，可停 用相位偵測器52〇 ’且可啟用相位偵測器54〇。鎖定偵測器 5 5 0接收來自相位偵測器5 2 〇之第一相位誤差五丨⑺且判定 DPLL 5〇〇是否已鎖定。可藉由觀測第一相位誤差州之量 值來達成此判定，第一相位誤差州之量值在dpll别未 經鎖定時最初可為大的且在DPLL 5⑽經鎖定時可為小的。 鎖定伯測器550提供鎖定指示符，鎖定指示符在加^經鎖 136512.doc •19· 200935745 定時可被設定為一個邏輯值（例如，，Γ)或在〇1>1^未經鎖定 時被設定為另一邏輯值（例如，，01)。模式選擇器552接收該 鎖定指示符且可能接收圖5中未展示之其他輸入，並提供 模式信號。舉例而言，DPLL一經鎖定，或稍後，便啟用 相位偵測器540且停用相位偵測器52〇。在關上rf累加器 522之前的一時間週期内可同時啟用相位偵測器52〇與 • 540。只要偵測到鎖定損耗（例如，歸因於對DpLL 5⑽之嚴 重擾亂），或因任何其他原因，模式選擇器552便亦可重新 ❹ 啟用相則貞測11 52G。鎖定偵測H 55G及模式選擇器552亦 可用於圖3中之DPLL 3GG以在DPll未經鎖定時藉由RF累 加器（圖3中未展示）之輸出來產生相位誤差。 圈6展示圖5中之相位偵測器54〇之一設計的方塊圖。在 此設計中，相位债測器540包括合成累加器61〇、假設評估 單元62〇及捨位單元（rounding unit) 63〇。捨位單元Mo可接 收通道頻率且判定N⑺之兩個可能的整數值，其為比及 〇 NH。或者，單元63〇可接收來自圖5中之鎖存器524之粗略 輸出相位AO。當相位偵測器52〇經啟用且dpll 5〇〇經鎖 定時，粗略輸出相位應在N[^Nh2間輪換。因此，在 DPLL 500已鎖定後，單元63〇可基於粗略輸出相位」⑴之 值來判定nl及nh。 合成累加器610追蹤振盪器週期之數目，但基於參考信 號而非振盈器信號來操作，此可大大減>、DpLL5〇〇之功率 消耗。合成累加器610包括暫存器612、求和器614及多工 益616。暫存器612以振邀器週期之整數數目來儲存當前粗 136512.doc •20- 200935745 略輸出相位0^)。多工器616接收汍及]^以及一指示哪個 假設為正確/勝出之假設的選擇信號。在每一參考週期 中，多工器616在假設β為正確之假設時提供乂且在假設办 為正確之假設時提供νη。求和器614對來自暫存器612之當 月’J粗略輸出相位C(i)與多工器616之輸出求和且提供經更新 之粗略輸出相位C(i+1)，粗略輸出相位係儲存於暫 存器612中。暫存器612、求和器614及多工器616實施方程 式（11)。 單元620在每一參考週期中評估兩個假設^及6且提供相 位誤差心⑴以及指示正確之假設之選擇信號。在單元62〇 内，求和器622a接收來自暫存器612之粗略輸出相位c(i)、 TDC輸出F⑺及NL且對其求和，並提供用於假設〇之假設輸 出相位忍（0(如方程式（7)中所示）。求和器62牝自輸入相位 户(0減去假設輸出相位Ζα⑺並提供用於假設α之假設相位誤 差五α(ί)(如方程式（9)中所示）。類似地，求和器622b接收粗 略輸出相位C(0、TDC輸出厂⑺及Nh且對其求和，並提供 用於假設ό之假設輸出相位aq)(如方程式（8)中所示）。求 和器624b自輸入相位户(ί)減去假設輸出相位厶⑺並提供用 於假設6之假設相位誤差五(如方程式（1〇)中所示）。 選擇器626接收用於該兩個假設之假設相位誤差仏⑴及 Α⑴且判定該兩個假設相位誤差中之較小量值。選擇器 626提供具有較小量值之假設相位誤差作為來自相位偵測 器540之相位誤差五2(〇(如方程式（12)中所示）。選擇器626 亦提供選擇信號，該選擇信號指示產生該較小的假設相位 136512.doc 21 200935745 誤差量值之正確之假設。 圖4及圖6展示將㈣加器輸出捨去（例如，自w捨去 至3、自6·5捨去至6等）的設計。在此種情況下，對於每- 假設，將TDC輸出F⑺添加至粗略輸出相位⑽。在另一設

計中’將RF累加器輸出捨進（例如，自3·25捨進至4、自W 捨進至7等）。在此種情況下，對於每—假設自粗略輸出 相位C⑺減去TDC輸出⑽（圖4或圖6中未展示）。大體而

言，可以與更新該合成累加器之方式一致之方式來評估該 等假設。 圖6展示對於在DPLL _之正常操作期間可能有兩㈣ 數值队及⑥之情況，合成累加器61〇及假設評估單元62〇的 實例設計。N(〇可具有兩個以上之可能的整數值，例如， 對於寬頻帶調變或在DPLL 500第一次開機時。可藉由將一 杈正因數應·用於來自該合成累加器之粗略輸出相位來補償 歸因於寬頻帶調變之大的頻率差。大體而言，可為1^⑺之 每一可能的整數值評估一個假設。可選擇具有最小相位誤 差之假設，且可基於選定之假設之；^⑺值來更新該合成累 加器。 在一設汁中，DPLL包括在振盪器頻率下操作之灯累加 器及在參考頻率下操作之合成累加器（例如，如圖5中所 示）。如上文對於圖5所描述，可在操作開始時使用RF累加 器，且可在DPLL已鎖定後於正常操作期間使用合成累加 器。 在另一設計中’ DPLL僅包括在參考頻率下操作之合成 136512.doc -22· 200935745 累力器在操作開始時，可為^少~r & 多(例如 广了為Ν(’)之車父多可能的值評估較 後，可在Γ 可能更多）假設。在DPLL已鎖定 設。或者之可能的_值評估較少（例如，兩個）假 …Μ ’在操作開始時與在正常操作期間可評估相同數 奴’又設(例如，兩個假設可選擇迴路頻寬，以藉由有 目之可此的Ν(〇值來達成所要的獲取效能。 圖5中之DPLL 50〇可與圖3中之DpLL 3〇〇以等效方式來

喿乍¥ DPLL 500經鎖定時，該假設相位之整數部分(其 為來自合成累加器61〇之粗略輸出相位⑽應匹配輸入相 位之整數部分。將藉由圖6中之求和器624a及624b來消去 此等兩個整數部分，且在相位誤差五2⑴中，將僅提供小數 部分之間的差。 圖7展示圖5中之TDC 530之一設計的示意圖。TDC 53〇 比較振盪器信號之相位與參考信號之相位，且提供具有多 個（B個）位元之解析度之偵測到的相位差。 TDC 530包括2B個延遲元件71〇a至71〇z、2b個〇正反器 712a至712z’及，皿度§十至二進位轉換器（化61>111011^61'-1;〇-binary converter) 714。延遲元件71 〇a至710z經串聯耦接，其 中延遲元件710a接收振盪器信號。可藉由反相器及/或其 他類型之邏輯元件來實施每一延遲元件71〇，以獲得所要 的延遲解析度。延遲元件710a至710z提供大約一個振盪器 週期之總延遲。舉例而言’若振盪器頻率乃“為4 GHz，則 一個振盪器週期為250皮秒（ps)，，且每一延遲元件710提 供大約250/2B ps之延遲。 136512.doc •23· 200935745 D正反器712amz使其D輸入分別輕接至延遲元件 71〇a至71〇z之輸出，且其時脈輸入接收參考信號。每一 d 反器712對來自相關聯之延遲元件71〇之輸出信號取樣並 將所取樣之輸出提供至轉換器714。處於邏輯高之d正反器 之數目對處於邏輯低之D正反器之數目指示振盪器信號與 參考信號之間的相位差。此相位差具有1/2b振盪器信號之 解析度。轉換器714接收來自D正反器712&至7122之28個輸 出’將此4 2個輸出轉換成b個位元之二進位值，且提供 該B個位元之二進位值作為精細/部分輸出相位。 大體而言’可以任何數目個位元之解析度來設計TDc 530。舉例而言，視所要的延遲解析度、在積體電路（ic)過 程中可用之最小延遲等而定，B可為8或更大。所要的延遲 解析度可視DPLL 500所用於之應用而定。 DPLL可用於各種應用。舉例而言，dplL可用於頻率合 成器從而以所要頻率下產生振盪器信號。在此種情況下， 可省略調變信號Μ(ί)或將其設定為零^ DPLL亦可用於極性 調變器（polar modulator)、正交調變器（quadrature modulator)、 相位調變器、頻率調變器、解調變器等。對於調變器，調 變信號之頻寬可大於DPLL之封閉迴路頻寬。可設計DPLL 以適應調變信號之寬的頻寬。 圖8展示支援寬頻帶調變之DPLL 302之設計的方塊圖。 DPLL 302包括圖3之DPLL 300中之所有方塊。DPLL 302進 一步包括縮放單元（scaling unit) 320及求和器317。 DPLL 302實施兩點或雙埠調變以便達成高的頻寬調變。 136512.doc -24- 200935745 可將調變信號你〇)提供至低通調變路徑與高通調變路徑。 在低通調變路徑中，求和器310及輸入累加器312對調變信 號从(〇操作並提供輸入相位。藉由輸入累加器3進行 之累加本質上將頻率轉換成相位。在高通調變路徑中，縮 放單元320接收調變信號Μ(ί)並以增益以〇對其進行縮放且 提供第二調變信號又^求和器317耦接於迴路濾波器316 之輸出與振盪器318之輸入之間。求和器317對來自迴路濾 波器316的經濾波之相位誤差信號與來自縮放單元32〇之第 二調變信號尤(ί)求和且提供用於振盪器3 1 8之控制信號 ⑴。 調變信號之頻寬可藉由DPLL 302所用於之應用來判定且 可比DPLL之封閉迴路頻寬要寬。DPLL 302中之低通調變 路徑之頻寬係藉由迴路濾波器3 16來判定且可相對較窄（例 如’小於100 KHz)以便達成所要的雜訊濾波及迴路動態。 藉由經由單獨的高通及低通調變路徑來應用調變信號 M(i) ’ DPLL 302可以比DPLL之封閉迴路頻寬要寬的信號 頻寬來調變振盪器318。 為簡單起見，圖3、圖5及圖8分別展示DPLL 300、500及 502的功能方塊。為清楚起見，省略了特定細節。舉例而 言，可將延遲插入於DPLL 300、302及500内之適當位置 處，以便使此等DPLL内之各種信號適當地時間對準。

圖3、圖5及圖8展示調變DPLL之一些實例設計。亦可藉 由其他設計來實施調變DPLL，該等設計中之一些描述於 2005年6月21日發布之題為"PHASE LOCKED LOOP 136512.doc •25- 200935745 HAVING A FORWARD GAIN ADAPTATION MODULE"的美 國專利第6,909,331號中。如美國專利第6,909,331號中所描 述，可判定用於高通調變路徑之增益g(i)。 對於圖3、圖5及圖8中分別之DPLL 300、500及302，對 振盪器之擾亂可能會打亂輸出相位之連續性。此擾亂可起 源於電源之短時脈衝波形干擾（glitche)、來自其他迴路之 偽耦接等。大體而言，若每參考週期之峰值輸出相位偏移 之量值小於二分之一個參考週期，則擾亂並不麻煩，其將 © 為通常情況。因此，此等DPLL可能夠提供強健之效能。 圖9展示採用本文中所描述之DPLL的通信設備900之設 計的方塊圖。設備900可用於無線通信設備、蜂巢式電 話、個人數位助理（PDA)、手持式設備、無線數據機、無 線電話、無線台、藍芽（Bluetooth)設備等中。設備900亦 可用於諸如分碼多重存取（CDMA)系統、分時多重存取 (TDMA)系統、分頻多重存取（FDMA)系統、正交FDMA (OFDMA)系統、無線區域網路（WLAN)等之各種無線通信 ^ 系統中。設備9〇〇可支援諸如cdma2〇〇〇、寬頻,CDMA (W-CDMA)等之CDMA無線電技術。設備900亦可支援諸如全 球行動通信系統（GSM)之TDMA無線電技術°此等各種系 統及無線電技術為此項技術中所已知。 在設備9〇〇内’資料處理器910可處理（例如’編碼及調 變）資料以獲得符號。處理器910亦可根據用於通信之無線 電技術來對該等符號執行其他處理（例如’展頻、授摔等） 以獲得複合值樣本。處理器910可提供一包含每一複合值 136512.doc •26- 200935745 樣本之實數部分的同相資料信號/(〇及一包含每一複合值 樣本之虛數部分的正交資料信號2(ί)。正交至極性轉換器 (quadrature-to-polar converter) 920可接收/(ί)及 資料信 號，將每一複合值樣本自笛卡爾（Cartesian)座標轉換至極 座標，且提供包絡信號（envelope signal) Γ⑺及相位信號 m。 在包絡路徑中，乘法器922可將包絡信號與增益G相乘， 以獲得所要的輸出功率位準。延遲單元924可提供可程式 © 化之延遲量以使該包絡信號與該相位信號時間對準。濾波 器926可藉由適宜之濾波器回應來對經延遲之包絡信號濾 波。數位至類比轉換器（DAC) 928可將經濾波之包絡信號轉 換至類比且提供輸出包絡信號。可藉由該輸出包絡信號來 改變功率放大器（PA) 954之增益以達成振幅調變。 在相位路徑中，微分器930可對相位信號外〇求微分且提 供調變信號M(〇，調變信號M(〇可含有/(ί)及資料信號 之頻率分量。DPLL 940可接收調變信號Μ(ί)且產生用於 〇 DC0 950之控制信號Ri)。可藉由圖3之DPLL 300、圖5之 DPLL 500 或圖 8之 DPLL 302 來實施 DPLL 940。DCO 950 可 產生一由該調變信號調變的經相位調變之信號。放大器 (Amp) 952可放大該經相位調變之信號。PA 954可基於輸出 包絡信號來將放大器952之輸出進一步放大且提供一經相 位調變且經振幅調變的RF輸出信號。 控制器/處理器96〇可控制設備9〇〇内之資料處理器910及 其他方塊的操作。記憶體962可儲存用於控制器/處理器 1365I2.doc •27- 200935745 960及/或其他方塊的資料及程式媽。 可以數位方式來實施設備900中之各種方塊。舉例而 言，可藉由一或多個數位信號處理器（DSp)、精簡指令集 電版（1118(1!)處理器、中央處理單元（cpu)等來實施處理器 910至渡波器926、微分器930、DPLL 940及控制器/處理器 960。該等數位方塊可實施於一或多個特殊應用積體電路 (ASIC)及/或其他積體電路（ic)上。可藉由類比電路來實施

設備900中之剩餘方塊。DCO 95〇、放大器952及/或pA 954 之部分可實施於一或多個RF IC(RFIC)、類比1C、混合信 號1C等上。 囷10展示用於控制一振盪器（例如，DC〇、vc〇等）之過 程1000的設計。可累加可包括一調變信號的至少一輸入信 號以獲得-輸人相位（步驟1G12)e可判定—振盪器信號與 一參考仏號之間的相位差（例如’藉由TDC)以獲得用於該 振盈器#號之輸出相位的小數部分（步驟〗〇丨4)。 立可僅基於輸入相位之一小數部分及該輸出相位之該小數 部分來判定—相位誤差（步驟1〇16)。該小數部分可具有為 該振盪器信號之一個週期的範圍。對於步驟1〇16 ,可判定 該輸出相位之小數部分與該輸人相位之小數部分之間的相 位差。若該相位差小於第一值（例如，負的二分之一個振 盈器週期）’則可將預定值（例如，一個振盈器週期）添加至 該相位差。若該相位差大於第二值（例如，正的二分之一 個振逢H週期），則可自該相位差減去預定值q提供在 J加或減去該預定值後之相位差（如果有的話）該作為相位 136512.doc -28- 200935745 誤差°可基於該相位誤差來產生一用於振盪器之控制信號 (步驟 1018)。 可藉由追蹤振盪器信號之週期的數目（例如，藉由RF累 加器）來判定該輸出相位之整數部分。在未經鎖定時，可 基於輸入相位之整數及小數部分以及輸出相位之整數及小 數邛分來判定該相位誤差。在經鎖定時，可僅基於輸入相 位之小數部分及輸出相位之小數部分來判定該相位誤差。

圓η展示用於控制一振盪器（例如，DC〇、vc〇等）之過 程11 〇〇的設計。可基於一參考信號藉由追蹤來自振盪器之 振！器k號之週期的數目來判^粗略輸出相位匚⑴⑽如， 藉由合成累加H)’該參考信號具有比該振Μ信號之頻 率低的頻率（步驟1112)。可基於該振盈器信號與該參考信 號之間的相位差來判定精細輸出相位厂(丨)（例如，藉由 TDC)(步驟1114)。可基於該粗略輸出相位、該精細輸出相 位及-輸入相舒⑺來判定相位誤差£(〇 (㈣⑴6)。可基 於該相位誤差來產生—用於振盪器之控制信號_步驟 1118) 〇 對於步驟1112 ’可在每一更新時間間隔⑼如，每一參 考週期)中藉由第一整數值Nl或第二整數值Νη來更新粗略 輸出相位。該第一整數值及該第二整數值可為基於振逢器 k號之頻率及參考信號之頻率所判定（例如，如方程 中所示）的連續整數值。可在每—更新㈣間时基於該 第-整數值及該第二整數值、粗略輸出相位、精細輸出相 位及輸入相位來為該第一整數備用j 登數值及該第二整數值評估兩個 136512.doc •29· 200935745 假設。可基於對該兩個假設之評估的結果藉由該第一整數 值或該第二整數值來更新粗略輸出相位。舉例而言，可基 於該第-整數值、粗略輸出相位及精細輸出相位來判定第 -假設輸出相料⑺。可基於該第二整數值、粗略輸出相 位及精細輸出相位來判定第二假設輸出相位&⑺。可⑴當 該第一假設輸出相位比該第二假設輸出相位更接近於輸入 相位時藉由該第一整數值或（ii)否則藉由該第二整數值， 來更新該粗略輸出相位。 在第一持續時間中（例如，在操作開始時）基於振盪器信 號藉由追蹤振Μ器信號之週期的數目來判定粗略輸出相位 。在第二持續時間中（例如，在達成鎖定後）基於參考 信號藉由追蹤振盪器信號之週期的數目來判定粗略輸出相 位 c(〇。 可藉由各種方式來實施本文中所描述之DPLL。舉例而 言，該DPLL可實施於硬體、韌體、軟體或其組合中。對 於硬體實施，可藉由一或多個DSp、數位信號處理設備 (DSPD)、可程式化邏輯設備（pLD)、場可程式化閘陣列 (FPGA)、處理器、控制器、微控制器、微處理器、電子設 備、經設計以執行本文中所描述之功能的其他電子單元或 數位電路、電腦，或其組合來實施該DPLL内之方塊。 該DPLL亦可實施於IC、類比ic、數位IC、RFIC、混合 信號1C、ASIC、印刷電路板（PCB)、電子設備上。亦可藉 由各種1C製程技術來製造該DPLL，諸如互補金氧半導體 (CMOS)、N 通道 MOS (N-MOS)、P 通道 MOS (P-MOS)、雙 136512.doc -30- 200935745 極接面電晶體（BJT)、雙極CMOS (BiCMOS)、矽鍺（SiGe)、 砷化鎵（GaAs)等。 對於韌體及/或軟體實施’可藉由執行本文中所描述之 功能的程式碼（例如，程序、函式、模組、指令等）來實施 DPLL内之方塊。大體而言，有形地體現韌體及/或軟體程 式碼之任何電腦/處理器可讀媒體可用於實施本文中所描 述之技術。舉例而言，韌體及/或軟體程式碼可儲存於記 憶體（例如，圖9之記憶體％2)中且由處理器（例如，處理器 960)執行。記憶體可實施於處理器内或處理器外部。韌體 及/或軟體程式碼亦可儲存於電腦/處理器可讀媒體中，諸 如隨機存取記憶體（RAM)、唯讀記憶體（r〇m)、非揮發性 隨機存取記憶體（NVRAM)、可程式化唯讀記憶體 (PROM)、電可抹除PR〇M (EEpR〇M)、快閃記憶體軟碟、 光碟（CD)、數位化多功能光碟（DVD)、磁性或光學資料儲 存》又備等。a亥程式碼可由一或多個電腦/處理器執行且可 ❹使該（等）電腦/處判執行本文巾所描述之功能性之特定態 樣。 ’ 實本文中所描述之DPLL的裝置可為獨立設備或可為 較大=備之部分。設備可為：⑴獨立ic ;⑴）一或多㈣ 之集合，其可包括用於储存資料及/或指令之記憶體ic; (111)諸如RF接收器（RFR)或RF發射器/接收器（RTR)之 RFiC ’（1V)諸如行動台數據機（MSM)之ASIC ; (v)可嵌入於 其他设備内之模組；（vi)接收器 '蜂巢式電話、無線設 備、手機或行動單元；（vii)等。 I36512.doc -31 - 200935745 提供本揭示案之先前描述以使得任何熟習此項技術者能 夠進行或使用本揭示案β熟習此項技術者將易於瞭解對本 揭示案之各種修改’且在不脫離本揭示案之範疇的情況 下’本文中定義之一般原理可應用於其他變型。因此，本 . 揭不案並不意欲限於本文中所描述之實例及設計，而應符 合與本文中所揭示之原理及新穎特徵一致的最廣範疇。 ‘ 【圖式簡單說明】 圖1展示DPLL之方塊圖。 圖2展示TDC的輸出對輸入之圖表。 圖3展示基於部分輸入及輸出相位來操作之DpLL的方塊 圖。 圖4展示合成累加器之操作。 圖5展不具有合成累加器之DpLL的方塊圖。 圖6展示具有合成累加器之相位偵測器的方塊圖。 圖7展示TDC之示意圖。 Ο ®8展示具有合成累加器之另-DPLL的方塊囷。 圖9展示通信設備之方塊圖。 圖10展示用於控制振盪器之過程。 圖11展示用於控制振盪器之另一過程。 【主要元件符號說明】 100 數位鎖相迴路 110 求和器 112 輸入累加器 114 求和器 136512.doc •32· 200935745 116 迴路濾波器 118 振盪器/受控振盪器 122 射頻（RF)累加器 124 鎖存器 126 求和器 130 時間至數位轉換器（TDC) 300 數位鎖相迴路 302 數位鎖相迴路 〇 310 求和器 312 輸入累加器 313 一 早兀 314 求和器 315 ΤΤ0 一 早兀 316 迴路濾波器 318 振盪器/受控振盪器 Ο 317 求和器 320 縮放單元 330 時間至數位轉換器（TDC) 500 數位鎖相迴路 510 求和器 512 輸入累加器 514 多工器 516 迴路濾波器 518 振盪器/受控振盪器 136512.doc -33- 200935745 520 相位偵測器 522 射頻（RF)累加器 524 鎖存器 526 求和器 530 時間至數位轉換器（TDC) 540 相位偵測器 550 鎖定偵測器 552 模式選擇器 ❹ 610 合成累加器 612 暫存器 614 求和器 616 多工器 620 單元 622a 求和器 622b 求和器 624a 求和器 〇 624b 求和器 626 選擇器 630 捨位單元 710a 延遲元件 710b 延遲元件 710c 延遲元件 710x 延遲元件 710y 延遲元件 136512.doc -34- 200935745 710z 延遲元件 712a D正反器 712b D正反器 712c D正反器 712x D正反器 712y D正反器 712z D正反器 714 溫度計至二進位轉換器 ❹ 900 通信設備 910 資料處理器 920 正交至極性轉換器 922 乘法器 924 延遲單元 926 遽波器 928 數位至類比轉換器 930 微分器 〇 940 數位鎖相迴路 950 數位控制式振盪器 952 放大器 954 功率放大器 960 控制器/處理器 962 記憶體 A(t) 粗略/整數輸出相位 B{t) 輸出相位 136512.doc -35- 200935745

C(t) 粗略輸出相位 D{t) 相位差 E(t) 相位誤差 EM 第一相位誤差 五2⑴ 第二相位誤差 F{t) TDC輸出 /(0 同相資料信號 M⑺ 調變信號 N⑺ 整數增量 P{t) 輸入相位 PAt) 部分輸入相位 Q(t) 正交資料信號 S(t) 控制信號 m 包絡信號 z⑴ 反饋相位 Za(t) 假設輸出相位 zb(t) 假設輸出相位 θ{ί) 相位信號 136512.doc -36

Claims (1)

1. 200935745 十、申請專利範圍： 一種裝置，其包含： 一數位鎖相迴路（DPLL)，其經組態以：接收來自一振 盪器之一振盪器信號，僅基於一輸入相位之—小數部分 及一輸出相位之一小數部分來判定一相位誤差，且基於 "亥相位s吳差來產生一用於該振盪器之控制信號。 2. ^ °月求項1之裝置，其中該輸入相位之該小數部分及該 輸出相位之該小數部分各自具有—為該振盡器信號之一 個週期的範圍。 3·如請求項丨之裝置，其中該肌[包含一時間至數位轉換 器（TDC) ’該TDC經組態以判定該振盪器信號與一參考 L號之間之一相位差，且提供該相位差作為該輸出相位 之該小數部分。 4. 如請求項1之裝置，其中該DPll包含： 一累加器，其經組態以累加至少一輸入信號以獲得該 輸入相位，及 Φ 一經組態以接收該輸入相位且提供該輸入相位之該小 數部分的單元。 5. 如請求項4之裝置，其中該至少一輸入信號包含一調變 信號。 6. 如叫求項1之裝置，其中該DPLL經組態以：判定該輸出 相位之該小數部分與該輸入相位之該小數部分之間之一 相位差，在該相位差小於一第一值時將一預定值添加至 該相位差’在該相位差大於一第二值時自該相位差減去 136512.doc 200935745 該預定值’且提供在添加或減去該預定值後之該相位差 (如果有的話）作為該相位誤差。 7. 如請求項ό之裝置，其中該預定值對應於該振盪器信號 之一個週期’且其中該第一值對應於該振盪器信號之負 的二分之一個週期，而該第二值對應於該振盪器信號之 正的二分之一個週期。 8. 如請求項1之裝置，其中該DPLL包含： 一射頻（RF)累加器’其經組態以藉由追蹤該振盪器信 號之週期的數目來判定該輸出相位之一整數部分，且 其中該DPLL經組態以：在該dpll未經鎖定時’基於 該輸入相位之一整數部分及該小數部分以及該輸出相位 之該整數部分及該小數部分來判定該相位誤差，且在該 DPLL經鎖定時，僅基於該輸入相位之該小數部分及該輸 出相位之該小數部分來判定該相位誤差。 9. 一種方法，其包含： 僅基於一輸入相位之一小數部分及一輸出相位之一小 Ρ刀對來自一振盪器之一振盪器信號判定一相位誤 差；及 基於該相位誤差來產生-用於該振盈器之控制信號， =中該輸入相位之該小數部分及該輸出相位之該小數部 分各自具有為該振盪器信號之一個週期的範圍。 10. 如請求項9之方法，進一步包含： 一基於該振盪器信號與一參考信號之間之一相位差來判 定該輸出相位之該小數部分。 136512.doc -2- 200935745 如請求項9之方法，其中該判定該相位誤差包含： 判定該輸出相位之該小數部分與該輸入相位之該小數 部分之間之一相位差， 在該相位差小於一第一值時，將一預定值添加至該相 位差， 在該相位差大於一第二值時，自該相位差減去該預定 值，及 ❹ 12. ❹ 13. 提供在添加或減去該預定值後之該相位差（如果有的 話）作為該相位誤差。 如3月求項9之方法，進一步包含： 藉由追蹤該振盪器信號之週期之數目來判定該輸出相 位之一整數部分； 在未經鎖定時，基於該輸入相位之一整數部分及該小 數部分以及該輸出相位之該整數部分及該小數部分來判 定該相位誤差；及 在經鎖疋時，僅基於該輸入相位之該小數部分及該輸 出相位之該小數部分來判定該相位誤差。 一種裝置，其包含： 用於僅基於一輸入相位之一小數部分及一輸出相位之 -小數部分來對來自一振盪器之一振盪器信號判定一相 位誤差的構件；及 用於基於該相位誤差來產生-用於該振盡器之控制信 號的構件’其中該輸入相位之該小數部分及該輸出相位 之該J數邛刀各自具有為該振盪器信號之一個週期的範 136512.doc 200935745 14. 15. ❹ 16. ❹ 17. 圍。 如晴求項13之裝置，進一步包含： 用於基於该振盪器信號與一參考信號之間之一相位差 來判定该輪出相位之該小數部分的構件。 如明求項1 3之裝置，其中用於判定該相位誤差之該構件 包含： 用於判定該輸出相位之該小數部分與該輸入相位之該 小數°卩分之間之一相位差的構件， 用於在該相位差小於一第一值時將一 相位差的構件， A 用於在该相位差大於一第二值時自該相位差減去該預 定值的構件，及 用於提供在添加或減去該預定值後之該相位差（如果有 的話）作為該相位誤差的構件。 如請求項13之裝置’進一步包含： 用於藉由追蹤該振盈器信號之週期之數目來判定該輸 出相位之一整數部分的構件； 用於在未經鎖定時基於該輸入相位之一整數部分及該 j數邛分以及該輸出相位之該整數部 判定該相位誤差的構件；及 丨刀來 用於在經鎖定時僅基於該輪人相位之該小數部分及該 輪出相位之該小數部分來判定該相位誤差的構件。 —種電腦程式產品，其包含： 一電腦可讀媒體，其包含： 136512.doc 200935745 用於使至少一電腦僅基於一輸入相位之一小數部分 及一輸出相位之一小數部分來對來自一振盪器之一振盪 器信號判定一相位誤差的程式碼；及 用於使該至少一電腦基於該相位誤差來產生一用於 該振盡器之控制信號的程式碼，其中該輸入相位之該小 數部分及該輸出相位之該小數部分各自具有為該振盪器 信號之一個週期的範圍。 18. —種裝置，其包含：

   19.

   20. 一數位鎖相迴路（DPLL)，其經組態以接收來自一振盈 器之一振盪器信號及一參考信號，且產生一用於該振盪 器之控制信號，該DPLL包含一經組態以藉由追蹤該振盪 器信號之週期之數目來判定一粗略輸出相位的合成累加 器，該合成累加器係基於具有一比該振盪器信號之一頻 率低之頻率之該參考信號而被更新》 如請求項18之裝置，其中該合成累加器係在每一更新時 間間隔中藉由一第一整數值或一第二整數值予以更新， 该第一整數值及該第二整數值為藉由該振盪器信號之該 頻率及該參考信號之該頻率所判定的連續整數值。 如請求項19之裝置，其中該DPLL進-步包含—評估單 凡，該評估單元經組態以在每一更新時間間隔中評估該 第一整數值及該第二整數值之兩個假設，且基於對該兩 個假設之該評估的結果來提供對在每—更新時間間隔中 藉由該第-整數值或該第二整數值來更新該合成累加器 的指示。 ' ^ 136512.doc 200935745 21·如請求項20之裝置，其中該DPLL進一步包含一時間至數 位轉換器（TDC)，該TDC經組態以基於該振盪器信號與 該參考信號之間之一相位差來判定一精細輸出相位且 其中該評估單元經組態以基於該第一整數值及該第二整 數值、該粗略輸出相位、該精細輸出相位及一輸入相位 來評估該兩個假設。 22.

   如請求項2 1之裝置，其中該評估單元經組態以：基於該 第整數值、5亥粗略輸出相位及該精細輸出相位來判定 -第-假設輸出相位，基於該第二整數值、該粗略輸出 相位及該精細輸出相位來判定一第二假設輸出相位，且 提供對在該第一假設輸出相位比該第二假設輸出相位更 接：於該輸入相位時藉由該第一整數值來更新該合成累 加Θ或否則藉由該第二整數值來更新該合成累加器的指 示0 23.如请求項21之裝置，其中該評估單元經組態以：基於該 ❹ 第—整數值、該粗略輸出相位、該精細輸出相位及該輸 入相位來判^ —第—假設相位誤差，基於該第二整數 值-亥粗略輸出相位、該精細輸出相位及該輸入相位來 :定-第二假設相位誤差’且提供對在該第一假設相位 為差之量值小於該第二假設相位誤差之量值時藉由該第 整數值來更新該合成累加器或否則藉由該第二整數值 來更新該合成累加器的指示。 24.如請求項18之裝置，其中該赃L進-步包含： -射頻⑽)累加器’其經組態以藉由追蹤該振盪器信 I36512.doc 200935745 號之週期之數目來判定該粗略輸出相位，該㈣加器係 基於該振盪器信號而被操作。 、 25. 如請求項24之裝置’其中請累加器在一第一持續時間 内被啟用’且在一第二持續時間内被停用，且其中該合 成累加器在該第二持續時間内被啟用。 26. ^請求項24之裝置，其中仙似進—步包含—鎖定谓測 器’該鎖定偵測器經組態以判定該dpll ❹ 其中在該帆L未經鎖定時啟用該RF累加器 DPLL已鎖定後啟甩該合成累加器。 27. —種方法’其包含： 基於一參考信號，藉由追蹤來自—織器之一振^ 信號之週期之數目來判定一粗略輸出相位，該參考信; 具有一比該振盪器信號之一頻率低之頻率； 基於該粗略輸出相位及一輸入相位來判定—相位1 差；及

   基於該相位誤差來產生一 用於該振盪器之控制信號 136512.doc