JP3571615B2 - Pll回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はPLL回路に関するものであり、より具体的には、プリチューニング動作を行うPLL回路に関する。
【0002】
【従来の技術】
従来のPLL回路を図9及び図10の構成図を参照にして説明する。図9において、VCO(電圧制御発振器)213の出力の一部は分周器901に入力され、基準信号905の周波数と同じ周波数となるようにN分周される。分周された比較信号907は、基準信号905と共に位相比較器903に入力される。位相比較器903は、基準信号905と比較信号907との周波数の位相差を比較し、誤差信号215を出力する。誤差信号215は、チャージポンプ217に入力され誤差信号量に比例した電荷量に変換される。チャージポンプ217の出力は積分器211に入力され電荷量に相当する直流電圧に変換される。変換された直流電圧はVCO213に入力される。そして、位相比較器903からの誤差信号215がゼロになるように(これをPLL回路がロックするという)閉ループ制御され、VCO213の出力周波数が常に一定となるよう制御される。
【0003】
次に、従来のプリチューニング動作について図10を参照して説明する。なお、プリチューニング動作とはPLL回路のロックアップ時間を短縮させる方策の1つであり、プリチューニングデータとは、D/A変換するとロック電圧(PLL回路がロックするときのVCOの制御電圧)に近い直流電圧になるデータのことである。
図10において、位相比較器903からの誤差信号215(+φerr、=φerr)は、チャージポンプ217、積分器(LPF211)を通過し直流電圧に変換されて加算器219に入力される。
【0004】
一方、周波数情報及び周波数設定要求(制御信号225)を入力されたCPU201は、温度センサ32が出力する温度情報と合わせて、予めプリチューニングデータが格納されているデータROM1003にアドレス指定を行う。指定先アドレスには、該当プリチューニングデータが格納されている。データROM1003は、指定先アドレスに格納されているプリチューニングデータをD/Aコンバータ205に出力し、D/Aコンバータ205はこれを直流電圧に変換して加算器219へ出力する。このときの直流電圧は、PLL回路がロックするVCO213の制御電圧(ロック電圧)に極めて近い値である。よって、VCO213の発振周波数は、強制的に要求された設定周波数に極めて近い値となり、位相比較器903が出力する誤差信号215を小さくすることができる。以上のような手順で、閉ループの応答時間を短くし、PLL回路のロックアップ時間を短縮する。
【0005】
図11は、データROM1003に格納されているビットマップ情報の一例である。プリチューニングデータは、T0〜Ti(iは全温度範囲に対する温度ステップ数)の温度区間毎・周波数データf0〜fn(nは全チャンネル数)毎に記憶されている。なお、各プリチューニングデータのデータ長はmビット(mはプリチューニングデータの分解能を与えるビット数)である。
【0006】
【発明が解決しようとする課題】
図10に示した従来のプリチューニング方式では、プリチューニングデータの精度を高くしようとすると、データROM1003に格納するデータ数が多くなり、ROM容量が増大するという欠点があった。また、使用されるVCO213に依存するロック電圧のバラツキが大きくなった場合、プリチューニング方式の精度が低下し、その効果を充分に発揮できず、場合によってはセット固有のプリチューニングデータを設定しなければならなかった。
本発明の目的は、任意の温度条件での補正が可能であり、かつ製品のバラツキによる調整作業を削減することができる、低コストで量産性に適したPLL回路を提供することである。
【0007】
【課題を解決するための手段】
上述の課題を解決するために、本発明のPLL回路は、基準信号と比較信号との位相比較を行う位相比較器と、位相比較器から出力される誤差信号の低域成分を取り出すローパスフィルタと、ローパスフィルタからの出力が入力される加算器と、複数のプリチューニングデータを周波数別に記憶したデータ記憶手段と、データ記憶手段から出力されるプリチューニングデータをD/A変換し、加算器に出力する第1のD/Aコンバータと、加算器からの出力が制御電圧として入力され、制御電圧の大きさに応じた周波数で発振する電圧制御発振器と、電圧制御発振器に入力される制御電圧を分岐させてA/D変換し、CPUに出力するA/Dコンバータと、本回路がロックするときの制御電圧を読み込むタイミングをCPUに指示するPLLロック検出信号を送出する送出手段と、データ記憶手段から出力されるプリチューニングデータを分岐させ、CPUに入力する手段と、CPUからの出力をD/A変換し、加算器に出力する第2のD/Aコンバータとを具備し、CPUは入力されたプリチューニングデータと本回路がロックするときの制御電圧との差分をもとめ、その差分を第2のD/Aコンバータに出力することを特徴とする。
【0008】
さらに、本発明のPLL回路は、基準信号と比較信号との位相比較を行う位相比較器と、位相比較器から出力される誤差信号の低域成分を取り出すローパスフィルタと、ローパスフィルタからの出力が入力される第1の加算器と、複数のプリチューニングデータを周波数情報別に記憶したデータ記憶手段と、データ記憶手段からプリチューニングデータが入力される第2の加算器と、第2の加算器からの出力をD/A変換し、第1の加算器に入力するD/Aコンバータと、第1の加算器からの出力が制御電圧として入力され、制御電圧の大きさに応じた周波数で発振する電圧制御発振器と、電圧制御発振器に入力される制御電圧を分岐させてA/D変換し、CPUに出力するA/Dコンバータと、本回路がロックするときの制御電圧を読み込むタイミングをCPUに指示するPLLロック検出信号を送出する送出手段と、データ記憶手段から出力されるプリチューニングデータを分岐させ、CPUに入力する手段とを具備し、CPUは、入力されたプリチューニングデータと本回路がロックするときの制御電圧との差分をもとめ、その差分を第2の加算器に出力することを特徴とする。
【0011】
【発明の実施の形態】
図1〜8を参照にして本発明の実施の形態を説明する。なお、図1は本発明を適用した携帯電話(PDC)の機能ブロック図であり、図2は本発明の第1の実施の形態を説明するPLL回路図であり、図3は本発明の実施の形態を説明するデータ構成図である。また、図4は本発明の第2の実施の形態を説明するPLL回路図であり、図5は本発明の第3の実施の形態を説明するPLL回路図、図6及び図8は本発明の第3の実施の形態を説明するデータ構成図、図7は本発明の第3の実施の形態を説明する直線グラフである。
【0012】
図1に示すように、本発明による携帯電話(PDC)はマイクロホン30から音声が入力され、音声処理部26で処理された音声データは制御部12を介して送受信回路部10に入力されて送受信回路部10からアンテナ9を介して送信される。また、アンテナ9を介して送受信回路部10に入力された音声データ信号は制御部12を介して音声処理部26に入力され、音声処理部26で処理された信号はスピーカ28を起動する。このように送受信動作が行われる。ROM14またはE2PROM17に書かれたプログラムに従って本体全体の制御を行う制御部12は、ROM14またはE2PROM17に書かれたデータにアクセスし、操作キー24及び送受信回路部10からの信号により動作し、送受信回路部10及びLCDドライバ18を制御する。なお、制御部12はRAM16を一時記憶メモリとして用いる。LCDドライバ18はフォントROM20の任意のフォントを表示部22の指定した場所に表示させる。
従来の携帯電話機には温度センサ32(点線で囲んだ部分)が必要であった。これは、従来のPLL回路がプリチューニングデータに温度情報を要していたためである。本発明によるPLL回路は、プリチューニングデータに温度情報を必要とせず、よって、温度センサ32も不要である。
【0013】
図2を参照に本発明による第1の実施の形態を説明する。図2において、図示しない位相比較器からの誤差信号215(+φerr、−φerr)は、チャージポンプ217、積分器(LPF211)を通過し直流電圧に変換されて加算器219に入力される。一方で、周波数情報及び周波数設定要求(制御信号225)を入力されたCPU201は、予めプリチューニングデータが格納されているデータROM203にアドレス指定を行う。指定先アドレスには制御信号225上にあった周波数情報に応じたプリチューニングデータ(図3では周波数データfのときの代表値)が格納されており、データROM203はプリチューニングデータをD/Aコンバータ205に出力し、D/Aコンバータ205はこれを直流電圧に変換して加算器219へ出力する。加算器219で加算された制御電圧はVCO213に入力されVCO213の発振周波数を制御する一方、分岐されてA/Dコンバータ207へ入力される。A/Dコンバータ207からはVCO213の制御電圧のデータが出力されるため、PLL回路がロックするときのVCO213の制御電圧(ロック電圧)もCPU201へ入力されることになる。
【0014】
以上の動作は、ラッチ制御信号223とPLLロック検出信号221とによって実現される。ここで、ラッチ制御信号223は、CPU201から出力されてデータROM203及びD/Aコンバータ205の動作タイミングを制御する信号である。また、PLLロック検出信号221は、回路がロックするときの制御電圧(ロック電圧)をA/Dコンバータ207から読み込むタイミングをCPU201に指示する信号である。
【0015】
一方、データROM203から出力されるプリチューニングデータは分岐され、CPU201へ入力される。前述したように任意の温度条件下でのロック電圧が入力されるCPU201は、データROM203に設定されているプリチューニングデータとロック電圧との演算処理により両者の差分を得ることができる。CPU201から出力される差分は、D/Aコンバータ209に入力され、直流電圧に変換されて加算器219に加算される。そのため、一度差分を取得すると使用されるVCO213に依存するロック電圧とプリチューニングデータとの誤差を補正することが可能になる。
【0016】
図3にデータROM203のビットマップ構成の一例を示す。データROM203には周波数f1〜周波数fnにおけるプリチューニングデータの代表値300〜303が全チャネル数分(nチャネル)格納されている。なお、各代表値のデータ長はmビット(mはプリチューニングデータの分解能を与えるビット数)である。
【0017】
本発明をPLL回路に適用すると任意の温度条件下でプリチューニング動作ができるため、全チャンネル(n個)毎・温度ステップ毎にプリチューニングデータを保持していた従来のビットマップ構成(図11)とは異なり、図3のビットマップ構成のようにチャネル毎に1つずつプリチューニングデータを用意すればよいことになる。
【0018】
図4に本発明による第2の実施の形態を示す。なお、図2に示したものと同一のものには同一符号を用い、その説明は省略する。図4では、データROM203の出力側に加算器401が設けられている。加算器219で加算された制御電圧はVCO213に入力されVCO213の発振周波数を制御する一方、分岐されてA/Dコンバータ207へ入力される。A/Dコンバータ207からはVCO213の制御電圧のデータが出力されるため、PLL回路がロックするときのVCO213の制御電圧(ロック電圧)もCPU201へ入力されることになる。
【0019】
一方、データROM203から出力されるプリチューニングデータは分岐され、CPU201へ入力される。前述したように任意の温度条件下でのロック電圧も入力されるCPU201は、データROM203に設定されているプリチューニングデータとロック電圧との演算処理により両者の差分を得ることができる。加算器401はデータROM203からのプリチューニングデータを受け取る入力ラインと、CPU201から出力される該差分を受け取る入力ラインとを有している。したがって、データROM203からのプリチューニングデータと差分の加算処理をデジタルデータのまま行い、D/Aコンバータ205に出力する。
【0020】
図5〜7を用いて本発明の第3の実施の形態を示す。なお、図2及び図4に示したものと同一のものには同一符号を用い、その説明は省略する。図5では入力ライン503からCPU501にsポイント(sは2以上であり、図6では3ポイント)の周波数データと、各周波数ポイントでのVCO213のロック電圧データとが予め入力される。CPU501は、周波数データ及びロック電圧データに対して直線補間の演算処理を実行し、その補間結果(補間データ)をCPU501内部のメモリに記憶、またはレジスタにスタックさせる。
【0021】
図6に周波数データ610とロック電圧データ620との対応表の一例を示す。図6において周波数データ610及びロック電圧データ620は、f0データ600〜f2データ602の3ポイントと、これら各ポイントにおけるロック電圧データ0〜ロック電圧データ2とで構成されている。周波数データ610及びロック電圧データ620に対して、CPU501が直線補間の演算処理を実行したときの直線グラフを図7に示す。図7のような直線データを参照することにより、任意の周波数データ(横軸)と各周波数における電圧データ(縦軸)とをプロットした補間データが作成される。
【0022】
図8はそのときのデータ構成図の一例である。任意の周波数データ(f0データ〜fnデータ)と電圧データ(電圧データ0〜電圧データn)とが対応したデータ構成となっている。同図の補間データを利用したプリチューニング動作について、図5を参照して具体的に説明する。図5において、CPU501は制御信号225上にある周波数情報(周波数データ)を確認する。次に、メモリ又はレジスタ内に保持した補間データを参照し、確認した周波数データに対応一致する電圧データを抽出してD/Aコンバータ205に出力する。例えば、制御信号225上にあった周波数データがfn−1の場合、CPU501は図8に示したデータ内容803上にある電圧データn−1を抽出し、D/Aコンバータ205に出力する。このように、上記補間データは図2及び図4においてデータROM203に記憶されていたプリチューニングデータと同様の役割を果たす。
【0023】
なお、A/Dコンバータ207から新たなロック電圧がCPU501に入力された場合には、上記のような直線補間が再度実行され、CPU501のメモリ(またはレジスタ)内に保持されている補間データは更新されることになる。この更新処理によって、図2及び図4に示したPLL回路においてCPU201が実施するプリチューニングデータとロック電圧との差分を求める演算処理と同等の効果を得ることができる。
【0024】
このように、本発明によると、任意の温度条件での補正が可能となり、温度センサが不要となる。また、プリチューニングデータを格納するデータROMのデータ容量を低減させることができ、さらに、使用されるVCOに依存するロック電圧のバラツキも補正することができるため、調整作業を削減することができる。
さらに、図5に示した第3の実施の形態ではデータROM203を省くことができ、データROM203にプリチューニングデータをロードする作業も不要となり、部品コストを低減させることができる。
【0025】
以上、本発明の実施の形態を説明したが、本発明は上記説明に限定されず、例えば、図3に示した“周波数データ毎の代表値”を“VCOに依存するロック電圧データのバラツキの平均値”にしてもよい。また、本発明は上記説明図で用いたPLL回路とはその回路素子の組合せや構成が異なるものにも適用できることは明らかである。
【0026】
【発明の効果】
このように本発明によれば、温度センサが不要であり、かつ製品のバラツキによる調整作業を削減することができる、低コストで量産性に適したPLL回路を提供することが可能である。
【図面の簡単な説明】
【図1】本発明を適用したPDCの機能ブロック図。
【図2】本発明の第1の実施の形態を説明するPLL回路図。
【図3】本発明の実施の形態を説明するデータ構成図。
【図4】本発明の第2の実施の形態を説明するPLL回路図。
【図5】本発明の第3の実施の形態を説明するPLL回路図。
【図6】本発明の第3の実施の形態を説明するデータ構成図。
【図7】本発明の第3の実施の形態を説明する直線グラフ
【図8】本発明の第3の実施の形態を説明するデータ構成図。
【図9】従来技術を説明するPLL回路図。
【図10】従来技術を説明するPLL回路図。
【図11】従来のプリチューニングデータの一例を示したデータ構成図。
【符号の説明】
201,501 CPU
203 データROM
205,209 D/Aコンバータ
207 A/Dコンバータ
213 VCO
219,401 加算器
221 PLLロック検出信号
Claims (2)
- 基準信号と比較信号との位相比較を行う位相比較器と、
前記位相比較器から出力される誤差信号の低域成分を取り出すローパスフィルタと、
前記ローパスフィルタからの出力が入力される加算器と、
複数のプリチューニングデータを周波数別に記憶したデータ記憶手段と、
前記データ記憶手段から出力されるプリチューニングデータをD/A変換し、前記加算器に出力する第1のD/Aコンバータと、
前記加算器からの出力が制御電圧として入力され、制御電圧の大きさに応じた周波数で発振する電圧制御発振器と、
前記電圧制御発振器に入力される制御電圧を分岐させてA/D変換し、CPUに出力するA/Dコンバータと、
本回路がロックするときの制御電圧を読み込むタイミングを前記CPUに指示するPLLロック検出信号を送出する送出手段と、
前記データ記憶手段から出力されるプリチューニングデータを分岐させ、前記CPUに入力する手段と、
前記CPUからの出力をD/A変換し、前記加算器に出力する第2のD/Aコンバータと
を具備するPLL回路であり、
前記CPUは、
入力されたプリチューニングデータと本回路がロックするときの制御電圧との差分をもとめ、前記差分を前記第2のD/Aコンバータに出力することを特徴とするPLL回路。 - 基準信号と比較信号との位相比較を行う位相比較器と、
前記位相比較器から出力される誤差信号の低域成分を取り出すローパスフィルタと、
前記ローパスフィルタからの出力が入力される第1の加算器と、
複数のプリチューニングデータを周波数情報別に記憶したデータ記憶手段と、
前記データ記憶手段からプリチューニングデータが入力される第2の加算器と、
前記第2の加算器からの出力をD/A変換し、前記第1の加算器に入力するD/Aコンバータと、
前記第1の加算器からの出力が制御電圧として入力され、制御電圧の大きさに応じた周波数で発振する電圧制御発振器と、
前記電圧制御発振器に入力される制御電圧を分岐させてA/D変換し、CPUに出力するA/Dコンバータと、
本回路がロックするときの制御電圧を読み込むタイミングを前記CPUに指示するPLLロック検出信号を送出する送出手段と、
前記データ記憶手段から出力されるプリチューニングデータを分岐させ、前記CPUに入力する手段と
を具備するPLL回路であり、
前記CPUは、
入力されたプリチューニングデータと本回路がロックするときの制御電圧との差分をもとめ、前記差分を前記第2の加算器に出力することを特徴とするPLL回路。
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