JP2844390B2 - パラメータに寛容なｐｌｌシンセサイザ - Google Patents
パラメータに寛容なｐｌｌシンセサイザInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 発明の背景 この発明は周波数シンセサイザに関し、かつより特定
的には対称比率のパラメータに寛容な構成を備えた多次
ループフィルタを有する位相ロックループ（PLL）周波
数シンセサイザに関する。
的には対称比率のパラメータに寛容な構成を備えた多次
ループフィルタを有する位相ロックループ（PLL）周波
数シンセサイザに関する。
PLLシンセサイザは信号発振器の正確な周波数制御を
提供するために種々の通信システムにおいて広く使用さ
れている。この制御は与えられた精度限界に対し周波数
を合成するために有限の時間が要求される点で完全では
ない。さらに、位相ロック獲得速度とシンセサイザのス
プリアスノイズ性能との間にトレードオフが存在する。
提供するために種々の通信システムにおいて広く使用さ
れている。この制御は与えられた精度限界に対し周波数
を合成するために有限の時間が要求される点で完全では
ない。さらに、位相ロック獲得速度とシンセサイザのス
プリアスノイズ性能との間にトレードオフが存在する。
過去の通信システムにおいては、位相ロック時間は新
しいデジタルセルラシステムにおいて現在必要とされる
ほどの要求はなかった。デジタル無線システムは臨界的
な時間インターバル内で特定された周波数内にロックし
なければならず、さもなければシステムによって伝達さ
れるデータは復元できない。さらに、システムの無線カ
バレージ領域の回りを移動する、加入者ユニットは通信
サービスを提供するカバレージ領域に隣接するカバレー
ジにおいて利用可能なチャネルを常時チェックしかつサ
ービス提供カバレージ領域において周波数ホッピングを
行っている。従って、周波数ロック処理は加入者ユニッ
トとサービス提供カバレージ領域内の固定局との間で通
信チャネルが使用されている時間の間は常に行なわれ
る。ロック時間は厳重な限界以下に維持されなければな
らない。
しいデジタルセルラシステムにおいて現在必要とされる
ほどの要求はなかった。デジタル無線システムは臨界的
な時間インターバル内で特定された周波数内にロックし
なければならず、さもなければシステムによって伝達さ
れるデータは復元できない。さらに、システムの無線カ
バレージ領域の回りを移動する、加入者ユニットは通信
サービスを提供するカバレージ領域に隣接するカバレー
ジにおいて利用可能なチャネルを常時チェックしかつサ
ービス提供カバレージ領域において周波数ホッピングを
行っている。従って、周波数ロック処理は加入者ユニッ
トとサービス提供カバレージ領域内の固定局との間で通
信チャネルが使用されている時間の間は常に行なわれ
る。ロック時間は厳重な限界以下に維持されなければな
らない。
今日のPLLシンセサイザ設計は３次のPLLを使用し、該
３次のPLLにおいては、オープンループ応答の伝達関数
に１つの「移動（mobile）」極（pole）および１つの
「移動」ゼロ（zero）がある。この極周波数およびゼロ
周波数はオープンループのユニティゲイン周波数の回り
に幾何学的に対称となるよう選択される。ゼロ周波数に
対するオープンループのユニティゲイン周波数の比率は
対称比率（symmetric ratio）と称される。
３次のPLLにおいては、オープンループ応答の伝達関数
に１つの「移動（mobile）」極（pole）および１つの
「移動」ゼロ（zero）がある。この極周波数およびゼロ
周波数はオープンループのユニティゲイン周波数の回り
に幾何学的に対称となるよう選択される。ゼロ周波数に
対するオープンループのユニティゲイン周波数の比率は
対称比率（symmetric ratio）と称される。
第１図に３次のPLLが示されており、かつ伝統的に次
のように表されるオープンループの方程式を有する。
のように表されるオープンループの方程式を有する。
ＫνＫφ｛１＋ｊ（ω／ωz）｝／［s2Ｎ（C1＋C2）
｛１＋ｊ（ω／ωp）｝］ なお、この場合、 ωz＝1/（R1C1） Ｎ＝除算器111の周波数分割比 かつ ωp＝1/｛R1（C1C2）／（C1＋C2）｝ この表現のゲインおよび位相のグラフが第２図に示さ
れている。これらのグラフはシステムの安定度を分析す
るために使用され、ゲインが0dbをクロスする場合に位
相が−180°より小さくならないようにする。これは安
定度に関するよく知られた条件である。安定性の程度は
ゲインがユニティである周波数において−180°からの
位相差によって測定される。この周波数はω0と称され
かつオープンル−プ単一またはユニティゲイン周波数で
ある。この点における−180°を超える位相は位相マー
ジンとして知られている。
｛１＋ｊ（ω／ωp）｝］ なお、この場合、 ωz＝1/（R1C1） Ｎ＝除算器111の周波数分割比 かつ ωp＝1/｛R1（C1C2）／（C1＋C2）｝ この表現のゲインおよび位相のグラフが第２図に示さ
れている。これらのグラフはシステムの安定度を分析す
るために使用され、ゲインが0dbをクロスする場合に位
相が−180°より小さくならないようにする。これは安
定度に関するよく知られた条件である。安定性の程度は
ゲインがユニティである周波数において−180°からの
位相差によって測定される。この周波数はω0と称され
かつオープンル−プ単一またはユニティゲイン周波数で
ある。この点における−180°を超える位相は位相マー
ジンとして知られている。
低い周波数においては、２つの固有の極があり、１つ
はVCO 103の周波数−位相変換からのものであり、かつ
１つの容量（C2）入力フィルタを駆動する位相検出器10
9の出力における電流源105および107からのものであ
る。第２図に示されるように、この構成は−12db/オク
ターブの周波数応答カーブの傾斜を生ずる。周波数がω
zをクロスする時、極は１つの正味の極または6db/オク
ターブに折れ曲る。最後に、周波数がωpをクロスする
時、スロープは再び２つの正味の極または−12db/オク
ターブに折れ曲りかつ周波数が増大するに応じてこの状
態が続く。
はVCO 103の周波数−位相変換からのものであり、かつ
１つの容量（C2）入力フィルタを駆動する位相検出器10
9の出力における電流源105および107からのものであ
る。第２図に示されるように、この構成は−12db/オク
ターブの周波数応答カーブの傾斜を生ずる。周波数がω
zをクロスする時、極は１つの正味の極または6db/オク
ターブに折れ曲る。最後に、周波数がωpをクロスする
時、スロープは再び２つの正味の極または−12db/オク
ターブに折れ曲りかつ周波数が増大するに応じてこの状
態が続く。
この周波数応答に対応する位相応答は直流（0Hz）に
おいて−180°で始まる。ゼロに遭遇すると、位相は増
大しかつ漸近的に−90°に近付く。最後に、極に遭遇す
ると、位相は−180°の漸近線に戻るよう減少する。オ
ープンループの位相は決してー180°をクロスしないか
ら、このシステムは安定である。一旦システムの安定性
が確立されると、極およびゼロの配置は与えられたPLL
帯域幅に対しロック時間が最小になるように選択するこ
とができる。閉ループPLL帯域幅の代わりにオープンル
ープのユニティゲイン周波数を考察することがより都合
がよい。これらの周波数は実際上はほぼ同じになる。
おいて−180°で始まる。ゼロに遭遇すると、位相は増
大しかつ漸近的に−90°に近付く。最後に、極に遭遇す
ると、位相は−180°の漸近線に戻るよう減少する。オ
ープンループの位相は決してー180°をクロスしないか
ら、このシステムは安定である。一旦システムの安定性
が確立されると、極およびゼロの配置は与えられたPLL
帯域幅に対しロック時間が最小になるように選択するこ
とができる。閉ループPLL帯域幅の代わりにオープンル
ープのユニティゲイン周波数を考察することがより都合
がよい。これらの周波数は実際上はほぼ同じになる。
以後、以下の条件が満足された時に最善の可能なロッ
ク時間が達成されることを示す数学的誘導を行う。
ク時間が達成されることを示す数学的誘導を行う。
ω0／ωz＝ωp／ω0＝Ｘ＝:2.75 なお、ここで＝：はほぼ等しいことを示すものとす
る。
る。
この条件はオープンループのユニティゲイン周波数の
回りの対称極配置として知られている。“X"は対称比率
として知られている。第４図に示されるグラフはある固
定されたω0に対するロック時間対対称比率の例を示
す。
回りの対称極配置として知られている。“X"は対称比率
として知られている。第４図に示されるグラフはある固
定されたω0に対するロック時間対対称比率の例を示
す。
前記誘導はまず対称の極−ゼロ配置を仮定し、次にこ
れが３の対称比率“X"を有する最適の条件であることを
示し、そして次にこの対称比率をロック波形のダンプさ
れた正弦波的性質によってやや修正する。
れが３の対称比率“X"を有する最適の条件であることを
示し、そして次にこの対称比率をロック波形のダンプさ
れた正弦波的性質によってやや修正する。
オープンループ方程式は次のようになる。
KG（ｓ）＝ＫφＫν｛１＋s/sz｝／［s2Ｎ（C1＋C2）
｛１＋s/sz｝］ オープンループのユニティゲイン周波数においては、
KG（ｓ）の大きさは１でなければならない。
｛１＋s/sz｝］ オープンループのユニティゲイン周波数においては、
KG（ｓ）の大きさは１でなければならない。
１＝ＫφＫν｛１＋（ω0／ωz）2｝1/2／［ω0 2Ｎ（C1
＋C2） ・｛１＋（ω0／ωp）2｝1/2］ この場合、Ｘは対称比率であり、ω0／ωz＝ωp／ω0
＝Ｘであるから、 １＝ＫφＫν｛１＋X2｝1/2／［ω0 2Ｎ（C1＋C2） ・｛１＋（1/X）2｝1/2 上部の根からX2の因数を取出すと、 １＝ＫφＫν｛X2（１＋（1/X）2）｝1/2／［ω0 2Ｎ（C
1＋C2） ・｛１＋（1/X）2｝1/2］ ω0について解くと、 ω0＝sp/Xであるから、 ω0 2＝ＫνＫφX/｛Ｎ（C1＋C2）｝および ω0 3＝ＫνＫφsp／｛Ｎ（C1＋C2）｝ 注目の関数はループの周波数誤差である。伝統的な制
御理論からこれは次のように表すことができる。
＋C2） ・｛１＋（ω0／ωp）2｝1/2］ この場合、Ｘは対称比率であり、ω0／ωz＝ωp／ω0
＝Ｘであるから、 １＝ＫφＫν｛１＋X2｝1/2／［ω0 2Ｎ（C1＋C2） ・｛１＋（1/X）2｝1/2 上部の根からX2の因数を取出すと、 １＝ＫφＫν｛X2（１＋（1/X）2）｝1/2／［ω0 2Ｎ（C
1＋C2） ・｛１＋（1/X）2｝1/2］ ω0について解くと、 ω0＝sp/Xであるから、 ω0 2＝ＫνＫφX/｛Ｎ（C1＋C2）｝および ω0 3＝ＫνＫφsp／｛Ｎ（C1＋C2）｝ 注目の関数はループの周波数誤差である。伝統的な制
御理論からこれは次のように表すことができる。
Ｅ（ｓ）＝Ａ（ｓ）／｛１＋KG（ｓ）｝ ＝（１＋s/sp）s2・Ａ（ｓ）／［１＋s/sp）s2＋Ｋν
Ｋφ ・（１＋s/sz）／｛Ｎ（C1＋C2）｝］ この場合Ａ（ｓ）は入力関数である。
Ｋφ ・（１＋s/sz）／｛Ｎ（C1＋C2）｝］ この場合Ａ（ｓ）は入力関数である。
Ｅ（ｓ）/A（ｓ）＝（s3／sp＋s2）／［（s3／sp）＋s2
＋ＫνＫφs/｛Ｎ（C1＋C2）sz｝＋ＫνＫφ／｛Ｎ（C1
＋C2）｝］ Ｅ（ｓ）/A（ｓ）＝（s3＋s2sp）／［s3＋s2sp＋ＫνＫ
φsp・s/｛Ｎ（C1＋C2）sz｝＋ＫνＫφsp／｛Ｎ（C1＋
C2）｝］ 上に得られた式においてω0を代入すると、 Ｅ（ｓ）/A（ｓ）＝（s3＋Ｘω0s2） ／［s3＋Ｘω0s2＋Ｘω0s2＋ω0 3］ 分子および分母をω0で除算しかつ＝s/ω0とする
と、 Ｅ（）/A（）＝ ｛（s/ω0）3＋Ｘ（s/ω0）2｝／｛（s/ω0）3＋Ｘ（s/
ω0）2＋Ｘ（s/ω0）＋１｝ ＝（3＋Ｘ2）／（3＋Ｘ2＋Ｘ＋１） 一般に、上の式の逆ラプラス変換は各々時間とともに
指数関数的に減衰する３つの別個の極を生ずる。可能な
最も早い減衰は３つの極が１つの周波数にある場合に生
ずる。（ロック時間は最も低い周波数の極によって支配
され、従って、すべてが等しければ、いずれの極も応答
を支配しない）。
＋ＫνＫφs/｛Ｎ（C1＋C2）sz｝＋ＫνＫφ／｛Ｎ（C1
＋C2）｝］ Ｅ（ｓ）/A（ｓ）＝（s3＋s2sp）／［s3＋s2sp＋ＫνＫ
φsp・s/｛Ｎ（C1＋C2）sz｝＋ＫνＫφsp／｛Ｎ（C1＋
C2）｝］ 上に得られた式においてω0を代入すると、 Ｅ（ｓ）/A（ｓ）＝（s3＋Ｘω0s2） ／［s3＋Ｘω0s2＋Ｘω0s2＋ω0 3］ 分子および分母をω0で除算しかつ＝s/ω0とする
と、 Ｅ（）/A（）＝ ｛（s/ω0）3＋Ｘ（s/ω0）2｝／｛（s/ω0）3＋Ｘ（s/
ω0）2＋Ｘ（s/ω0）＋１｝ ＝（3＋Ｘ2）／（3＋Ｘ2＋Ｘ＋１） 一般に、上の式の逆ラプラス変換は各々時間とともに
指数関数的に減衰する３つの別個の極を生ずる。可能な
最も早い減衰は３つの極が１つの周波数にある場合に生
ずる。（ロック時間は最も低い周波数の極によって支配
され、従って、すべてが等しければ、いずれの極も応答
を支配しない）。
Ｘ＝３であれば、 Ｅ（）/A（）＝（3＋Ｘ2）／（＋１）3 従って、もし対称極ゼロ配置がＸ＝３とともに選択さ
れれば、ループ帯域幅を与えると、最も高速の可能なロ
ック時間が得られることが分かる。しかしながら、ロッ
ク波形はダンプされた正弦波でありかつＸ＝３は最も早
いロックエンベロープを表すから、対称比率を上に述べ
たものからやや調整しかつロック時間を改善することが
できる。第３図の時間に対する周波数誤差のグラフはこ
の状況を示す。
れれば、ループ帯域幅を与えると、最も高速の可能なロ
ック時間が得られることが分かる。しかしながら、ロッ
ク波形はダンプされた正弦波でありかつＸ＝３は最も早
いロックエンベロープを表すから、対称比率を上に述べ
たものからやや調整しかつロック時間を改善することが
できる。第３図の時間に対する周波数誤差のグラフはこ
の状況を示す。
第３図から、受入れ可能な最終エラーが何であるかに
対する初期周波数の規定はＸのどの値が最適であるか、
すなわち、「ロックされた」についての異なる解釈はダ
ンプされた正弦波の次のピークを捕えるかあるいは捕え
ないかが分かる。
対する初期周波数の規定はＸのどの値が最適であるか、
すなわち、「ロックされた」についての異なる解釈はダ
ンプされた正弦波の次のピークを捕えるかあるいは捕え
ないかが分かる。
種々の対称比率をシミュレートすることにより、Ｘ＝
３またはそれ以上が「オーバダンプされた」タイプの応
答であることが示される。もし対称比率がより低けれ
ば、ループはアンダーダンプの２次ループがリンギング
するようにリンギングする。このリンギングの使用はロ
ック時間のエンベロープがより大きくてもロック時間を
低減できるようにする。
３またはそれ以上が「オーバダンプされた」タイプの応
答であることが示される。もし対称比率がより低けれ
ば、ループはアンダーダンプの２次ループがリンギング
するようにリンギングする。このリンギングの使用はロ
ック時間のエンベロープがより大きくてもロック時間を
低減できるようにする。
ループに対する駆動（excitation）が周波数的に単位
ステップである場合には、ロック時間は最終的なロック
が初期ステップの４×10-7倍に対応するように規定され
る。
ステップである場合には、ロック時間は最終的なロック
が初期ステップの４×10-7倍に対応するように規定され
る。
Ａ（）＝1/、従って Ｅ（）＝（＋Ｘ）／｛（＋１）（＋（Ｘ−
１）＋１）｝ 部分分数に分解すると、 Ｅ（）＝｛（１−Ｘ）／（３−Ｘ）｝｛1/＋１）｝
＋｛2/（３−Ｘ）｝｛2＋（Ｘ−１）/2｝／2＋（Ｘ
−１）＋１｝ 逆ラプラス変換を得るための標準形式は次のようにな
る。
１）＋１）｝ 部分分数に分解すると、 Ｅ（）＝｛（１−Ｘ）／（３−Ｘ）｝｛1/＋１）｝
＋｛2/（３−Ｘ）｝｛2＋（Ｘ−１）/2｝／2＋（Ｘ
−１）＋１｝ 逆ラプラス変換を得るための標準形式は次のようにな
る。
Ｅ（）＝｛（１−Ｘ）／（３−Ｘ）｝｛1/＋１）｝
＋｛2/（３−Ｘ）｝｛−（１−Ｘ）/2｝／［−（１
−Ｘ）/2｝2＋［｛３−Ｘ）（１＋Ｘ）/4｝1/2］2｝ 標準形式のテーブルから逆変換を解くと次のようにな
る。
＋｛2/（３−Ｘ）｝｛−（１−Ｘ）/2｝／［−（１
−Ｘ）/2｝2＋［｛３−Ｘ）（１＋Ｘ）/4｝1/2］2｝ 標準形式のテーブルから逆変換を解くと次のようにな
る。
ｅ（τ）＝｛（１−Ｘ）／（３−Ｘ）｝ｅ−τ ＋［｛2/（３−Ｘ）｝e{(1-X)/2}τ］ ・cos［｛３−Ｘ）（１＋Ｘ） /4｝1/2・τ］ 従って、初期ステップの４×10-7への最も高速のロッ
ク時間はＸ＝2.625に対して生ずる。他のシステムはロ
ック状態が初期ステップの0.0001倍に対応することを要
求しかつその場合は最も高速のロックはＸ＝2.778に対
して生じた。これらの誘導は連続的な時間のモデルに対
して有効である。もしループの帯域幅がサンプリング周
波数の１％より大きければ、１次のサンプリング修正モ
デルが最善の点を見つけるために使用されるべきであ
る。
ク時間はＸ＝2.625に対して生ずる。他のシステムはロ
ック状態が初期ステップの0.0001倍に対応することを要
求しかつその場合は最も高速のロックはＸ＝2.778に対
して生じた。これらの誘導は連続的な時間のモデルに対
して有効である。もしループの帯域幅がサンプリング周
波数の１％より大きければ、１次のサンプリング修正モ
デルが最善の点を見つけるために使用されるべきであ
る。
従って、第４図のロック時間対対称比率のグラフから
最適の対称比率は３次のループに対しＸ＝2.7であるこ
とが分かる。本PLLは典型的にはこの基準に従って選択
された３次のループの対称比率を有する。この選択はPL
Lの帯域幅が与えられれば最も高速の可能なループを実
現することになる。しかしながら、実際の位相ロックル
ープを実現するために使用される構成部品は環境状態お
よび通常の部品の許容変動にさらされるから、最も高速
のループの選択はロック時間の変動を受けこれは望まし
くない結果を生ずるかもしれない。
最適の対称比率は３次のループに対しＸ＝2.7であるこ
とが分かる。本PLLは典型的にはこの基準に従って選択
された３次のループの対称比率を有する。この選択はPL
Lの帯域幅が与えられれば最も高速の可能なループを実
現することになる。しかしながら、実際の位相ロックル
ープを実現するために使用される構成部品は環境状態お
よび通常の部品の許容変動にさらされるから、最も高速
のループの選択はロック時間の変動を受けこれは望まし
くない結果を生ずるかもしれない。
発明の概要 本発明はオープンループの単一ゲイン周波数および構
成部品のパラメータ変動に対する許容性を有する位相ロ
ックループシンセサイザを含む。発生器が出力信号と所
定の基準信号との間の差に関係する第１の信号を生成す
るために使用される出力信号を発生する。該第１の信号
は修正されて前記発生器に結合される第２の信号を生成
する。前記修正は第１の大きさにより前記単一ゲインの
周波数に関係する第１の折点周波数を有する少なくとも
１つのフィルタ伝送ポール（pole）を含む。前記修正は
また第２の大きさにより前記単一ゲインの周波数に関係
する第２の折点周波数を有する少なくとも１つの伝送ゼ
ロ（zero）を含む。前記第１の大きさおよび第２の大き
さは共に2.5より小さな数値を有する 図面の簡単な説明 第１図は、位相ロックループシンセサイザのブロック
図である。
成部品のパラメータ変動に対する許容性を有する位相ロ
ックループシンセサイザを含む。発生器が出力信号と所
定の基準信号との間の差に関係する第１の信号を生成す
るために使用される出力信号を発生する。該第１の信号
は修正されて前記発生器に結合される第２の信号を生成
する。前記修正は第１の大きさにより前記単一ゲインの
周波数に関係する第１の折点周波数を有する少なくとも
１つのフィルタ伝送ポール（pole）を含む。前記修正は
また第２の大きさにより前記単一ゲインの周波数に関係
する第２の折点周波数を有する少なくとも１つの伝送ゼ
ロ（zero）を含む。前記第１の大きさおよび第２の大き
さは共に2.5より小さな数値を有する 図面の簡単な説明 第１図は、位相ロックループシンセサイザのブロック
図である。
第２図は、第１図のシンセサイザのループ応答のゲイ
ン対周波数および位相対周波数のグラフである。
ン対周波数および位相対周波数のグラフである。
第３図は、ロック時間を示す位相ロックループシンセ
サイザの周波数エラー対時間グラフである。
サイザの周波数エラー対時間グラフである。
第４図は、伝統的な位相ロックループシンセサイザの
ロック時間対対称比率のグラフである。
ロック時間対対称比率のグラフである。
第５図は、対称比率の変化する値に対するロック時間
対ループの相対ゲインのグラフである。
対ループの相対ゲインのグラフである。
第６図は、本発明を用いることができる位相ロックル
ープシンセサイザのブロック図である。
ープシンセサイザのブロック図である。
第７図は、第６図のシンセサイザのループ応答のゲイ
ン対周波数および位相対周波数のグラフである。
ン対周波数および位相対周波数のグラフである。
好ましい実施例の説明 2.7の対称比率（symmetric ratio）を使用する可能な
最も高速の３次のループはもし該ループの構成部品およ
びゲインが十分に制御できれば真に最善の動作点であ
る。実際にVCO 103の制御入力ゲインは典型的には、４
〜１のトータルゲイン変動に対し、２〜１に変化しかつ
位相検出器のゲイン109は典型的には２〜１に変化する
ことができる。位相ロックループ（PLL）のロック時間
はゲインが種々の対称比率に対して変化するのに応じて
変化することが見られかつ第５図に示されている。
最も高速の３次のループはもし該ループの構成部品およ
びゲインが十分に制御できれば真に最善の動作点であ
る。実際にVCO 103の制御入力ゲインは典型的には、４
〜１のトータルゲイン変動に対し、２〜１に変化しかつ
位相検出器のゲイン109は典型的には２〜１に変化する
ことができる。位相ロックループ（PLL）のロック時間
はゲインが種々の対称比率に対して変化するのに応じて
変化することが見られかつ第５図に示されている。
（ロック時間対ゲインのコンピュータシミュレーショ
ンから発生される）第５図から、もし「最適の」点が伝
統的な方法で選択されれば、ロック時間はゲインが減少
するに応じて急激な劣化を受ける。これに対し、ゲイン
はロック時間に対する劇的な影響なしに増大することが
できる。従って、対称比率の最適な設定に対する訂正は
PLLをあたかもそれらが実際のゲインの２分の１である
かのように設計することである。これは動作点を２の相
対ゲインに移動させ、これはロック時間に悪影響を与え
ることなく50％のゲイン低減を可能にする。増大したゲ
インはスプリアス信号排除を6dbだけ劣化させるが、こ
れは僅かな劣化でありかつ工学的なトレードオフに十分
値する。
ンから発生される）第５図から、もし「最適の」点が伝
統的な方法で選択されれば、ロック時間はゲインが減少
するに応じて急激な劣化を受ける。これに対し、ゲイン
はロック時間に対する劇的な影響なしに増大することが
できる。従って、対称比率の最適な設定に対する訂正は
PLLをあたかもそれらが実際のゲインの２分の１である
かのように設計することである。これは動作点を２の相
対ゲインに移動させ、これはロック時間に悪影響を与え
ることなく50％のゲイン低減を可能にする。増大したゲ
インはスプリアス信号排除を6dbだけ劣化させるが、こ
れは僅かな劣化でありかつ工学的なトレードオフに十分
値する。
最適設計に対する第２の修正はより高いゲインにおい
てＸ＝2.7が最善の動作点でないことを注目することに
より実現される。約2.3の対称比率が２の相対ゲインに
おいてより少ないロック時間を生じかつ最小値の付近で
より平坦なカーブを生ずることは本発明の重要な特徴で
ある。
てＸ＝2.7が最善の動作点でないことを注目することに
より実現される。約2.3の対称比率が２の相対ゲインに
おいてより少ないロック時間を生じかつ最小値の付近で
より平坦なカーブを生ずることは本発明の重要な特徴で
ある。
従って、もしポールおよびゼロが2.3の比率でもって
オープンループ単一ゲイン周波数の回りに対称に配置さ
れれば、３次のPLLはほぼ最善の可能なロック時間およ
びループパラメータの変動に対する高い許容性を持って
設計できる。さらに、ループは実際のゲインがそれに対
してループフィルタが設計されるゲインの２倍になるよ
うに設計されるべきである。
オープンループ単一ゲイン周波数の回りに対称に配置さ
れれば、３次のPLLはほぼ最善の可能なロック時間およ
びループパラメータの変動に対する高い許容性を持って
設計できる。さらに、ループは実際のゲインがそれに対
してループフィルタが設計されるゲインの２倍になるよ
うに設計されるべきである。
３次のPLLに対しては、オープンループゲインおよび
位相は次のように与えられる。
位相は次のように与えられる。
Ｔオープンループ（ｓ）＝ＫνＫφ｛１＋ｊ（ω0／
ωz）｝／［s2Ｎ（C1＋C2） ・｛１＋ｊ（ω0／ωp）｝］ φ３（ω0）＝tan-1（ω0／ωz）−tan-1（ω0／ωp）
−180° これらの概念はより高い次数の位相ロックループに拡
張できる。目標はより高次のシステムの位相応答をオー
プンループ単一ゲイン周波数における３次のシステムの
それに等しくすることである。これは３次のシステムと
同様の時間領域応答を有するが高い周波数のノイズ成分
に対する付加的な減衰を有する位相ロックループを実現
する。より高い次数のループの設計は３次のループの分
析と共に始めることができかつ、本発明に従って、2.5
より小さな対称比率を有するゼロ周波数およびポール周
波数を使用する。４次のループはオープンループ単一ゲ
イン周波数における両位相を等化することにより形成さ
れ、それによりポール周波数を増大させる。さらに、オ
ープンループ単一ゲイン周波数において同じ位相を有す
る５次のループはポール周波数を４次よりも周波数的に
増大させる。
ωz）｝／［s2Ｎ（C1＋C2） ・｛１＋ｊ（ω0／ωp）｝］ φ３（ω0）＝tan-1（ω0／ωz）−tan-1（ω0／ωp）
−180° これらの概念はより高い次数の位相ロックループに拡
張できる。目標はより高次のシステムの位相応答をオー
プンループ単一ゲイン周波数における３次のシステムの
それに等しくすることである。これは３次のシステムと
同様の時間領域応答を有するが高い周波数のノイズ成分
に対する付加的な減衰を有する位相ロックループを実現
する。より高い次数のループの設計は３次のループの分
析と共に始めることができかつ、本発明に従って、2.5
より小さな対称比率を有するゼロ周波数およびポール周
波数を使用する。４次のループはオープンループ単一ゲ
イン周波数における両位相を等化することにより形成さ
れ、それによりポール周波数を増大させる。さらに、オ
ープンループ単一ゲイン周波数において同じ位相を有す
る５次のループはポール周波数を４次よりも周波数的に
増大させる。
もし４次のループが伝統的な教示に従って設計されか
つ３次の設計が2.7の対称比率を持っておれば、オープ
ンループ単一ゲイン周波数に対する４次のポール周波数
の比率は5.58になるであろう。しかしながら、本発明に
よる４次のループは5.19またはそれより小さなオープン
ループ単一ゲイン周波数に対する４次のポール周波数の
比率を有する。伝統的な４次のループについてのオープ
ンループ単一ゲイン周波数に対するゼロ周波数の比率は
2.7に留まり、一方本発明の４次のループについてのオ
ープンループ単一ゲイン周波数に対するゼロ周波数の比
率は2.5またはそれより小さくなる。
つ３次の設計が2.7の対称比率を持っておれば、オープ
ンループ単一ゲイン周波数に対する４次のポール周波数
の比率は5.58になるであろう。しかしながら、本発明に
よる４次のループは5.19またはそれより小さなオープン
ループ単一ゲイン周波数に対する４次のポール周波数の
比率を有する。伝統的な４次のループについてのオープ
ンループ単一ゲイン周波数に対するゼロ周波数の比率は
2.7に留まり、一方本発明の４次のループについてのオ
ープンループ単一ゲイン周波数に対するゼロ周波数の比
率は2.5またはそれより小さくなる。
同様にして、伝統的な教示および2.7の３次の対称比
率に従って設定された５次のループは8.42のオープンル
ープ単位ゲイン周波数に対する５次のポール周波数比率
および2.7のオープンループ単一ゲイン周波数に対する
ゼロの比率を有する。本発明による５次のループは7.84
またはそれ以下のオープンループ単一ゲイン周波数に対
する５次のポール周波数比率および2.5またはそれ以下
の３次のループの対称比率（第７図に示される）に基づ
き2.5またはそれ以下のオープンループ単一ゲイン周波
数に対するゼロ周波数の比率を有する。以下の表１は３
次の対称比率の値に対する４次および５次のループのた
めのポール周波数比率の位置付けを示す。
率に従って設定された５次のループは8.42のオープンル
ープ単位ゲイン周波数に対する５次のポール周波数比率
および2.7のオープンループ単一ゲイン周波数に対する
ゼロの比率を有する。本発明による５次のループは7.84
またはそれ以下のオープンループ単一ゲイン周波数に対
する５次のポール周波数比率および2.5またはそれ以下
の３次のループの対称比率（第７図に示される）に基づ
き2.5またはそれ以下のオープンループ単一ゲイン周波
数に対するゼロ周波数の比率を有する。以下の表１は３
次の対称比率の値に対する４次および５次のループのた
めのポール周波数比率の位置付けを示す。
デジタルセルラ無線電話において有用な、５次のPLL
の好ましい実施例においては、第６図に示されるものと
同様のブロック図が使用される。受動（passive）ルー
プフィルタが示されているが、本発明の教示に従ったア
クティブ（active）ループフィルタも使用できる。基準
発振器601は周波数が安定な信号を位相検出器603に供給
し、該位相検出器603はこの好ましい実施例においては
Ｋφ＝1/2πを有する伝統的なトライステート位相検出
器である。アップ（up）およびダウン（doωｎ）修正パ
ルスがそれぞれアップ電流源105およびダウン電流源107
に供給される。ループフィルタ609は示された構成によ
り５次の応答を与える。ろ波された制御信号はVCO 103
に印加されて発振器の周波数を変えかつ制御する。VCO
103からの出力は他の無線回路（図示せず）および位相
検出器603に結合する前に周波数を低減するために伝統
的な制御された周波数分割器111に出力される。位相ロ
ックループはこのようにしてＸ＝2.3の３次の対称比率
を使用して構成されかつ本発明に従って以下のように設
定される。Ｔ オープンループ（ｓ）＝ＫνＫφ｛１＋ｊ（ω0／
ωz）｝／［s2Ｎ（C1＋C2） ・｛１＋ｊ（ω0＋ωp4）｝3］ φ５（ω0）＝tan-1（ω0／ωz）−3tan-1（ω0／
ωp4）−180° ３次のループおよび５次のループω0における位相を
等しくすることにより、ポール位置において次の式が得
られる。
の好ましい実施例においては、第６図に示されるものと
同様のブロック図が使用される。受動（passive）ルー
プフィルタが示されているが、本発明の教示に従ったア
クティブ（active）ループフィルタも使用できる。基準
発振器601は周波数が安定な信号を位相検出器603に供給
し、該位相検出器603はこの好ましい実施例においては
Ｋφ＝1/2πを有する伝統的なトライステート位相検出
器である。アップ（up）およびダウン（doωｎ）修正パ
ルスがそれぞれアップ電流源105およびダウン電流源107
に供給される。ループフィルタ609は示された構成によ
り５次の応答を与える。ろ波された制御信号はVCO 103
に印加されて発振器の周波数を変えかつ制御する。VCO
103からの出力は他の無線回路（図示せず）および位相
検出器603に結合する前に周波数を低減するために伝統
的な制御された周波数分割器111に出力される。位相ロ
ックループはこのようにしてＸ＝2.3の３次の対称比率
を使用して構成されかつ本発明に従って以下のように設
定される。Ｔ オープンループ（ｓ）＝ＫνＫφ｛１＋ｊ（ω0／
ωz）｝／［s2Ｎ（C1＋C2） ・｛１＋ｊ（ω0＋ωp4）｝3］ φ５（ω0）＝tan-1（ω0／ωz）−3tan-1（ω0／
ωp4）−180° ３次のループおよび５次のループω0における位相を
等しくすることにより、ポール位置において次の式が得
られる。
ωp5／ω0 ＝1/tan｛（1/3）tan-1（1/X）｝ ω0／ωz＝Ｘ 任意選択的なポールスキューファクタ“k"が１つのポ
ールを（１−ｋ）により、第２のポールを（１＋ｋ）に
より乗算し、かつ第３のポールを変化しないことにより
５次のPLLに対して導入される。これは次のようなポー
ル−ゼロ配置を生ずる。
ールを（１−ｋ）により、第２のポールを（１＋ｋ）に
より乗算し、かつ第３のポールを変化しないことにより
５次のPLLに対して導入される。これは次のようなポー
ル−ゼロ配置を生ずる。
ωp5,1／ω0＝（１−ｋ） /tan｛（1/3）tan-1（1/X）｝ ωp5,2／ω0＝（１＋ｋ） /tan｛（1/3）tan-1（1/X）｝ ωp5,3／ω0＝１ /tan｛（1/3）tan-1（1/X）｝ ω0／ωz＝Ｘ ５次の構成に対するゲインおよび位相の関係は第７図
に示されている。位相マージンを３次の「最適の」PLL
に等しくすることにより、（いずれかのポールスキュー
操作の前の）ポールゼロの位置に対する一般的な式は次
のようになる。
に示されている。位相マージンを３次の「最適の」PLL
に等しくすることにより、（いずれかのポールスキュー
操作の前の）ポールゼロの位置に対する一般的な式は次
のようになる。
ωpN/ω0＝1/tan｛（1/（Ｎ−２））tan-1（1/X）｝ ω0／ωz＝Ｘ なお、この場合ＮはPLLの次数である。
好ましい５次のループの実施例においては、３次の対
称比率Ｘは2.0から2.5の範囲（2.7の伝統的な値に対し
最適には2.3）に設計されオープンループ単位ゲイン周
波数に対するポール周波数の比率を6.42から7.84の範囲
にし、かつ設定されたゲインはＫφ/1.5からＫφ/3.0の
範囲になり、これらは第５図に示されており、以前には
注目されなかった環境的な変動および構成部品の変動を
受け入れる。
称比率Ｘは2.0から2.5の範囲（2.7の伝統的な値に対し
最適には2.3）に設計されオープンループ単位ゲイン周
波数に対するポール周波数の比率を6.42から7.84の範囲
にし、かつ設定されたゲインはＫφ/1.5からＫφ/3.0の
範囲になり、これらは第５図に示されており、以前には
注目されなかった環境的な変動および構成部品の変動を
受け入れる。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/085 - 7/23
Claims (16)
- 【請求項１】オープンループ単一ゲイン周波数および構
成部品のパラメータの変動に対する許容性を有する位相
ロックループシンセサイザであって、 出力信号を発生するための手段、 前記出力信号と所定の基準信号との間の差に関係する第
１の信号を生成するための手段、そして 前記発生のための手段に結合される第２の信号を生成す
るために前記第１の信号を修正するための手段であっ
て、該修正のための手段は、 （ａ）第１の大きさにより前記単一ゲイン周波数に関係
する第１の折点周波数を有する少なくとも１つのフィル
タ伝送ポール、 （ｂ）第２の大きさにより前記単一ゲイン周波数に関係
する第２の折点周波数を有する少なくとも１つのフィル
タ伝送ゼロ、そして （ｃ）前記第１の大きさおよび前記第２の大きさの内の
１つの数値は2.5またはそれ以下であること、 を含むもの、 を具備する位相ロックループシンセサイザ。 - 【請求項２】前記第１の折点周波数は前記第１の大きさ
によって乗算した前記単一ゲイン周波数に等しい請求の
範囲第１項に記載の位相ロックループ。 - 【請求項３】前記第２の折点周波数は前記第２の大きさ
によって除算した前記単一ゲイン周波数に等しい請求の
範囲第１項に記載の位相ロックループ。 - 【請求項４】前記数値は2.5から2.0の値の範囲にある請
求の範囲第１項に記載の位相ロックループ。 - 【請求項５】前記修正のための手段はさらに（ｄ）前記
第１の大きさおよび前記第２の大きさの内の前記他のも
のの数値が2.5またはそれ以下である請求の範囲第１項
に記載の位相ロックループ。 - 【請求項６】前記修正のための手段はさらに５次のフィ
ルタを含む請求の範囲第１項に記載の位相ロックルー
プ。 - 【請求項７】前記修正のための手段はさらに（ｄ）前記
第１の大きさおよび前記第２の大きさの内の前記他の１
つの数値が7.84またはそれ以下である請求の範囲第６項
に記載の位相ロックループ。 - 【請求項８】さらに、1.5のファクタによって所定の値
に関係する電流の出力値を有する少なくとも１つの電流
源を備えた請求の範囲第１項に記載の位相ロックルー
プ。 - 【請求項９】オープンループ単一ゲイン周波数および構
成部品のパラメータの変動に対する許容性を有する位相
ロックループシンセサイザであって、 出力信号を生成する電圧制御発振器、 前記電圧制御発振器の出力信号に結合されかつ周波数分
割された出力信号を生成する周波数分割器、 前記周波数分割器に結合されかつ前記周波数分割された
出力信号と所定の基準信号との間の差を表す制御信号を
生成する位相検出器、 前記位相検出器に結合され前記制御信号を修正しかつ修
正された制御信号を前記電圧制御発振器に結合するルー
プフィルタであって、さらに （ａ）第１の折点周波数を有する少なくとも１つのフィ
ルタ伝達ポール、 （ｂ）第２の折点周波数を有する少なくとも１つのフィ
ルタ伝達ゼロ、そして （ｃ）前記第１の折点周波数とオープンループ単一ゲイ
ン周波数との第１の関係値が第１の数値に等しく、かつ
前記第２の折点周波数とオープンループ単一ゲイン周波
数との第２の関係が2.5またはそれ以下の第２の数値に
等しいこと、 を含むもの、 を具備する位相ロックループシンセサイザ。 - 【請求項１０】前記第１の折点周波数は前記単一ゲイン
周波数を前記第１の関係値により乗算したものに等しい
請求の範囲第９項に記載の位相ロックループ。 - 【請求項１１】前記第２の折点周波数は前記単一ゲイン
周波数を前記第２の関係値によって除算したものに等し
い請求の範囲第９項に記載の位相ロックループ。 - 【請求項１２】前記数値は2.5から2.0の値の範囲にある
請求の範囲第９項に記載の位相ロックループ。 - 【請求項１３】前記第１の数値は2.5またはそれ以下で
ある請求の範囲第９項に記載の位相ロックループ。 - 【請求項１４】前記ループフィルタはさらに５次のフィ
ルタを含む請求の範囲第９項に記載の位相ロックルー
プ。 - 【請求項１５】前記第１の数値は7.84またはそれ以下で
ある請求の範囲第14項に記載の位相ロックループ。 - 【請求項１６】さらに、1.5のファクタによって所定の
値に関係する電流出力値を有する少なくとも１つの電流
源を備えた請求の範囲第９項に記載の位相ロックルー
プ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/628,533 US5055803A (en) | 1990-12-14 | 1990-12-14 | Parameter tolerant PLL synthesizer |
| US628,533 | 1990-12-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05505085A JPH05505085A (ja) | 1993-07-29 |
| JP2844390B2 true JP2844390B2 (ja) | 1999-01-06 |
Family
ID=24519292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4502948A Expired - Fee Related JP2844390B2 (ja) | 1990-12-14 | 1991-12-02 | パラメータに寛容なｐｌｌシンセサイザ |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5055803A (ja) |
| JP (1) | JP2844390B2 (ja) |
| AU (1) | AU639850B2 (ja) |
| BR (1) | BR9106204A (ja) |
| CA (1) | CA2071524C (ja) |
| DE (2) | DE4193102T (ja) |
| FR (1) | FR2671442B1 (ja) |
| GB (1) | GB2256984B (ja) |
| IT (1) | IT1250978B (ja) |
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|---|---|---|---|---|
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| US5371480A (en) * | 1992-12-04 | 1994-12-06 | Telefonaktiebolaget L M Ericsson | Step controlled signal generator |
| JPH09252249A (ja) * | 1996-03-15 | 1997-09-22 | Hitachi Ltd | Ｐｌｌ周波数シンセサイザ |
| US6659295B1 (en) * | 1999-03-26 | 2003-12-09 | L&P Property Management Company | Adjustable shelving/display system |
| US6420917B1 (en) | 1999-10-01 | 2002-07-16 | Ericsson Inc. | PLL loop filter with switched-capacitor resistor |
| JP3613787B2 (ja) * | 1999-10-18 | 2005-01-26 | 日本プレシジョン・サーキッツ株式会社 | 自己変調型クロック発生回路 |
| FI114886B (fi) * | 2001-06-29 | 2005-01-14 | Nokia Corp | Menetelmä ja laite taajuussyntetisaattorin tehokkuuden parantamiseksi |
| CN1943113B (zh) * | 2004-03-26 | 2010-09-01 | 松下电器产业株式会社 | 开关电容滤波器和反馈系统 |
| FR2875972B1 (fr) * | 2004-09-30 | 2006-12-15 | St Microelectronics Sa | Synthetiseur de frequence a pll |
| US8248123B2 (en) * | 2009-10-29 | 2012-08-21 | Stmicroelectronics Design & Application Gmbh | Loop filter |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3740671A (en) * | 1972-04-06 | 1973-06-19 | Nasa | Filter for third-order phase-locked loops |
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| US4516083A (en) * | 1982-05-14 | 1985-05-07 | Motorola, Inc. | Fast lock PLL having out of lock detector control of loop filter and divider |
| US4506232A (en) * | 1982-07-19 | 1985-03-19 | Rockwell International Corporation | Third order PLL with increased high frequency gain |
| US4546329A (en) * | 1982-09-27 | 1985-10-08 | Motorola, Inc. | Frequency synthesizers adaptive loop filter with compensation for transients |
| US4559505A (en) * | 1983-01-04 | 1985-12-17 | Motorola, Inc. | Frequency synthesizer with improved priority channel switching |
| US4855689A (en) * | 1987-02-13 | 1989-08-08 | Hughes Aircraft Company | Phase lock loop with switchable filter for acquisition and tracking modes |
| DE3725732C1 (en) * | 1987-08-04 | 1988-12-08 | Ant Nachrichtentechnik Gmbh, 7150 Backnang, De | PLL with variable oscillator - has control circuit with filter using low cut=off amplifier to attenuate phase noise |
| US4885553A (en) * | 1988-11-30 | 1989-12-05 | Motorola, Inc. | Continuously adaptive phase locked loop synthesizer |
| US4952889A (en) * | 1989-04-28 | 1990-08-28 | Motorola, Inc. | Loop filter modulated synthesizer |
-
1990
- 1990-12-14 US US07/628,533 patent/US5055803A/en not_active Expired - Lifetime
-
1991
- 1991-12-02 AU AU91484/91A patent/AU639850B2/en not_active Ceased
- 1991-12-02 WO PCT/US1991/008977 patent/WO1992010879A1/en active Application Filing
- 1991-12-02 DE DE19914193102 patent/DE4193102T/de active Pending
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