JP2002217724A - 周波数シンセサイザ - Google Patents
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
-
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- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B21/00—Generation of oscillations by combining unmodulated signals of different frequencies
- H03B21/01—Generation of oscillations by combining unmodulated signals of different frequencies by beating unmodulated signals of different frequencies
- H03B21/02—Generation of oscillations by combining unmodulated signals of different frequencies by beating unmodulated signals of different frequencies by plural beating, i.e. for frequency synthesis ; Beating in combination with multiplication or division of frequency
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- H03L2207/10—Indirect frequency synthesis using a frequency multiplier in the phase-locked loop or in the reference signal path
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】高分解能、低ノイズマイクロ波シンセサイザの
提供。 【解決手段】本発明の周波数シンセサイザに一例［１０
０］には、発振器入力信号によって決まる周波数Ｆout
を有する出力信号を発生する出力発振器［１７］と、周
波数Ｆｓｉｆ＝Ｆｏｕｔ−Ｆｏｆｆｓｅｔのサンプル値
信号を発生する差分回路［１６］と、周波数Ｆ１を有す
る基準発振器出力信号を発生する基準発振器［１１］、
及び、周波数Ｆ１／Ｒの信号を発生する第１の分周回路
［１２］を含む周波数Ｆｒｅｆの基準信号を発生する基
準回路と、第２の分周回路［１４］を含み周波数Ｆｆｂ
を有する帰還信号を発生する帰還信号発生回路（ここ
で、Ｆ ｓｉｆ／Ｆｆｂ＜１０）と、前記基準信号と前記
帰還信号を比較して、前記発振器入力信号を発生する比
較器［１３］が含まれており、前記第１と第２の分周回
路の一方が、１０より大きい分周比Ｎ．Ｆを有する分数
Ｎ分周器である。
提供。 【解決手段】本発明の周波数シンセサイザに一例［１０
０］には、発振器入力信号によって決まる周波数Ｆout
を有する出力信号を発生する出力発振器［１７］と、周
波数Ｆｓｉｆ＝Ｆｏｕｔ−Ｆｏｆｆｓｅｔのサンプル値
信号を発生する差分回路［１６］と、周波数Ｆ１を有す
る基準発振器出力信号を発生する基準発振器［１１］、
及び、周波数Ｆ１／Ｒの信号を発生する第１の分周回路
［１２］を含む周波数Ｆｒｅｆの基準信号を発生する基
準回路と、第２の分周回路［１４］を含み周波数Ｆｆｂ
を有する帰還信号を発生する帰還信号発生回路（ここ
で、Ｆ ｓｉｆ／Ｆｆｂ＜１０）と、前記基準信号と前記
帰還信号を比較して、前記発振器入力信号を発生する比
較器［１３］が含まれており、前記第１と第２の分周回
路の一方が、１０より大きい分周比Ｎ．Ｆを有する分数
Ｎ分周器である。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波シンセ
サイザに関するものであり、とりわけ、所定の位相ノイ
ズについて必要となる位相ロック・ループが少ないマイ
クロ波シンセサイザに関するものである。
サイザに関するものであり、とりわけ、所定の位相ノイ
ズについて必要となる位相ロック・ループが少ないマイ
クロ波シンセサイザに関するものである。
【０００２】
【従来の技術】マイクロ波シンセサイザは、一般に、ユ
ーザによって指定された周波数範囲を掃引するテスト信
号を発生するために利用される。マイクロ波シンセサイ
ザは、必要な性能に応じて、いくつかの手法を利用して
設計することが可能である。最低コストの手法では、単
一位相ロック・ループ（ＰＬＬ）設計を利用する。単一
ループ設計の場合、シンセサイザの出力は、分周器によ
って分周され、基準周波数と比較される。入力周波数を
被除数として割算する除数を分周比と定義し、該分周比
をＦｄｉｖで示す。ＰＬＬがロックされると、シンセサ
イザの出力周波数は、基準周波数のＦｄｉｖ倍になる。
基準周波数における周波数ノイズの１Ｈｚ毎に、シンセ
サイザの出力には、ＦｄｉｖＨｚの周波数ノイズが含ま
れる。ＰＬＬのノイズ利得は、従って、Ｆｄｉｖであ
り、このため、ノイズを最小限に抑えるには、Ｆｄｉｖ
はできるだけ小さくなければならない。しかし、高い周
波数を利用して、Ｆｄｉｖを最小限に抑えようとする
と、出力周波数の分解能が低下する。
ーザによって指定された周波数範囲を掃引するテスト信
号を発生するために利用される。マイクロ波シンセサイ
ザは、必要な性能に応じて、いくつかの手法を利用して
設計することが可能である。最低コストの手法では、単
一位相ロック・ループ（ＰＬＬ）設計を利用する。単一
ループ設計の場合、シンセサイザの出力は、分周器によ
って分周され、基準周波数と比較される。入力周波数を
被除数として割算する除数を分周比と定義し、該分周比
をＦｄｉｖで示す。ＰＬＬがロックされると、シンセサ
イザの出力周波数は、基準周波数のＦｄｉｖ倍になる。
基準周波数における周波数ノイズの１Ｈｚ毎に、シンセ
サイザの出力には、ＦｄｉｖＨｚの周波数ノイズが含ま
れる。ＰＬＬのノイズ利得は、従って、Ｆｄｉｖであ
り、このため、ノイズを最小限に抑えるには、Ｆｄｉｖ
はできるだけ小さくなければならない。しかし、高い周
波数を利用して、Ｆｄｉｖを最小限に抑えようとする
と、出力周波数の分解能が低下する。
【０００３】これらの矛盾する要求を克服するため、多
段の変調器分数Ｎ（フラクショナルＮ）分周器（ＦＮ
Ｄ）が利用されることが多い。ＦＮＤによれば、整数に
制限されない分周比が得られる。分周比をＮ．Ｆで表す
ことにするが、ここで、Ｆは分周比の小数部分である。
最低分解能は、従って、Ｆをインクリメントすることが
可能な量によって決まる。従って、より小さい分周比を
利用し、それによって、ノイズ利得を低減することが可
能である。
段の変調器分数Ｎ（フラクショナルＮ）分周器（ＦＮ
Ｄ）が利用されることが多い。ＦＮＤによれば、整数に
制限されない分周比が得られる。分周比をＮ．Ｆで表す
ことにするが、ここで、Ｆは分周比の小数部分である。
最低分解能は、従って、Ｆをインクリメントすることが
可能な量によって決まる。従って、より小さい分周比を
利用し、それによって、ノイズ利得を低減することが可
能である。
【０００４】あいにく、現在利用可能な多段変調器ＦＮ
Ｄは、小数部分が、隣接する分周比間のホッピングによ
り、平均でＮ．Ｆ値を得ることによって与えられるの
で、得られる分周比の範囲が本質的に制限されている。
すなわち、各ホッピング毎にＰＬＬループに大きな乱れ
を生じるため、分周器の分周比を約１０より小さくする
ことは実際上不可能である。Ｋ変調器で実施されるＦＮ
Ｄの場合、Ｎ．Ｆの平均分周比を得るため、実際の整数
分周比が、Ｎ−Ｋ〜Ｎ＋Ｋ＋１の間で変更される。例え
ば、３（＝Ｋ）つの変調器を用いて、１０．３（＝Ｎ．
Ｆ）の分周比が得られるようにするには、実際の整数分
周比を７（＝１０−３）〜１４（＝１０＋３＋１）の間
で変更する。すると、ＦＮＤの最高出力周波数は、最低
出力周波数より１００％高くなってしまう。Ｎ．Ｆ＝６
０．３の場合、最高周波数は、再訂周波数のほんの６４
／５７倍にすぎず、すなわち、最低周波数よりわずかに
１２％高いだけである。ＰＬＬは、小さな周波数ジッタ
には耐えることが可能である。大きな周波数ジッタが生
じると、ＰＬＬはロックが困難になり、ノイズの増大も
問題になる。従って、大きいＮ．Ｆ値によって、周波数
分周に関する最良の性能が得られ、小さいＮ．Ｆ値によ
って、最小のノイズ利得が得られる。さらに、市販のＦ
ＮＤの出力周波数は、約５０ＭＨｚに制限される。従っ
て、先行技術のＦＮＤ ＰＬＬ設計を利用して得ること
の可能なノイズ利得に対する限界はさらに低くなる。
Ｄは、小数部分が、隣接する分周比間のホッピングによ
り、平均でＮ．Ｆ値を得ることによって与えられるの
で、得られる分周比の範囲が本質的に制限されている。
すなわち、各ホッピング毎にＰＬＬループに大きな乱れ
を生じるため、分周器の分周比を約１０より小さくする
ことは実際上不可能である。Ｋ変調器で実施されるＦＮ
Ｄの場合、Ｎ．Ｆの平均分周比を得るため、実際の整数
分周比が、Ｎ−Ｋ〜Ｎ＋Ｋ＋１の間で変更される。例え
ば、３（＝Ｋ）つの変調器を用いて、１０．３（＝Ｎ．
Ｆ）の分周比が得られるようにするには、実際の整数分
周比を７（＝１０−３）〜１４（＝１０＋３＋１）の間
で変更する。すると、ＦＮＤの最高出力周波数は、最低
出力周波数より１００％高くなってしまう。Ｎ．Ｆ＝６
０．３の場合、最高周波数は、再訂周波数のほんの６４
／５７倍にすぎず、すなわち、最低周波数よりわずかに
１２％高いだけである。ＰＬＬは、小さな周波数ジッタ
には耐えることが可能である。大きな周波数ジッタが生
じると、ＰＬＬはロックが困難になり、ノイズの増大も
問題になる。従って、大きいＮ．Ｆ値によって、周波数
分周に関する最良の性能が得られ、小さいＮ．Ｆ値によ
って、最小のノイズ利得が得られる。さらに、市販のＦ
ＮＤの出力周波数は、約５０ＭＨｚに制限される。従っ
て、先行技術のＦＮＤ ＰＬＬ設計を利用して得ること
の可能なノイズ利得に対する限界はさらに低くなる。
【０００５】
【発明が解決しようとする課題】一般に、本発明の目的
は、改良されたマイクロ波周波数シンセサイザを提供す
ることにある。
は、改良されたマイクロ波周波数シンセサイザを提供す
ることにある。
【０００６】本発明のもう１つの目的は、ＦＮＤ設計の
特徴である高分解能を実現し、同時に、ノイズ利得を低
減するマイクロ波シンセサイザを提供することにある。
本発明の上記及びその他の目的については、本発明の下
記の説明及び添付図面から当該技術者には明らかになる
であろう。
特徴である高分解能を実現し、同時に、ノイズ利得を低
減するマイクロ波シンセサイザを提供することにある。
本発明の上記及びその他の目的については、本発明の下
記の説明及び添付図面から当該技術者には明らかになる
であろう。
【０００７】
【課題を解決するための手段】本発明は、出力発振器、
差分回路、基準回路、帰還回路及び比較器を含む周波数
シンセサイザである。出力発振器は、その周波数Ｆ
ｏｕｔが発振器入力信号によって決まる出力信号を発生
する。差分回路は、周波数Ｆｓｉｆ＝Ｆｏｕｔ−Ｆ
ｏｆｆｓｅｔを有する信号を発生する。基準回路は、周
波数Ｆｒｅｆを有する基準信号を発生する。基準回路に
は、周波数Ｆ１を有する基準発振器出力信号を発生する
ための基準発振器と、Ｆ１／Ｒに等しい周波数を有する
信号を発生するための分周比Rを有する第１の分周回路
が含まれている。帰還回路は、入力信号Ｆ ｓｉｆから出
力周波数Ｆｆｂを有する帰還信号を発生する。帰還信号
発生回路には、ノイズ利得を最小限に抑えるため、（Ｆ
ｓｉｆ／Ｆｆｂ）＜１０になるように選択された分周比
を有する第２の分周回路が含まれている。比較器は、基
準信号と帰還信号を比較し、発振器制御信号を発生す
る。第１と第２の分周回路の一方が、１０を超える分周
比Ｎ．Ｆを有する分数Ｎ分周器である。第２の分周回路
が分数Ｎ分周器である場合、帰還回路には、Ｆｓｉｆの
Ｘ倍に等しい周波数を有する逓倍信号を発生するための
周波数逓倍回路と、逓倍信号から帰還信号を発生する分
数Ｎ分周器が含まれている。本発明の望ましい実施態様
の場合、第１の分周回路が分数Ｎ分周器である。本発明
の実施態様の１つでは、分数Ｎ分周器に対する入力は、
時間の経過につれて変化し、この結果、出力発振器が、
対応する周波数範囲を掃引することになる。
差分回路、基準回路、帰還回路及び比較器を含む周波数
シンセサイザである。出力発振器は、その周波数Ｆ
ｏｕｔが発振器入力信号によって決まる出力信号を発生
する。差分回路は、周波数Ｆｓｉｆ＝Ｆｏｕｔ−Ｆ
ｏｆｆｓｅｔを有する信号を発生する。基準回路は、周
波数Ｆｒｅｆを有する基準信号を発生する。基準回路に
は、周波数Ｆ１を有する基準発振器出力信号を発生する
ための基準発振器と、Ｆ１／Ｒに等しい周波数を有する
信号を発生するための分周比Rを有する第１の分周回路
が含まれている。帰還回路は、入力信号Ｆ ｓｉｆから出
力周波数Ｆｆｂを有する帰還信号を発生する。帰還信号
発生回路には、ノイズ利得を最小限に抑えるため、（Ｆ
ｓｉｆ／Ｆｆｂ）＜１０になるように選択された分周比
を有する第２の分周回路が含まれている。比較器は、基
準信号と帰還信号を比較し、発振器制御信号を発生す
る。第１と第２の分周回路の一方が、１０を超える分周
比Ｎ．Ｆを有する分数Ｎ分周器である。第２の分周回路
が分数Ｎ分周器である場合、帰還回路には、Ｆｓｉｆの
Ｘ倍に等しい周波数を有する逓倍信号を発生するための
周波数逓倍回路と、逓倍信号から帰還信号を発生する分
数Ｎ分周器が含まれている。本発明の望ましい実施態様
の場合、第１の分周回路が分数Ｎ分周器である。本発明
の実施態様の１つでは、分数Ｎ分周器に対する入力は、
時間の経過につれて変化し、この結果、出力発振器が、
対応する周波数範囲を掃引することになる。
【０００８】
【発明の実施の形態】本発明の効果がどのようにもたら
されるかについては、先行技術によるマイクロ波シンセ
サイザの概略図である図１を参照すれば容易に明らかに
なるであろう。シンセサイザ１０は、ＹＴＯ１７（イッ
トリウム・鉄・ガーネット同調発振器１７）を利用して
いる。ＹＴＯが望ましいのは、同調範囲が広く、同調線
形性に優れた高品質のマイクロ波発振器が得られるため
である。ＹＴＯ１７は、最終出力周波数Ｆｏｕｔを設定
する積分器１８の出力によって制御される。出力周波数
Ｆｏｕｔは、ミクサ１６を利用して、信号発生器１５か
らのオフセット基準信号Ｆｏｆｆｓｅｔと混合されてオ
フセットされ、信号Ｆｓｉｆが生じる。ＦｏｕｔからＦ
ｏｆｆｓｅｔを引いて、Ｆｓｉｆを生じ、ＦＮＤ１４に
要する分周比が大幅に減少し、このためノイズ利得が低
減する。次に、ＦｓｉｆをＦＮＤ１４でＮ．Ｆ分周する
と、位相検出器１３において基準信号Ｆｒｅｆと比較さ
れる周波数Ｆｆｂを有する帰還信が生じる。基準信号
は、一般に、従来の整数分周器１２を利用して高周波基
準信号発生器１１の出力Ｆ１をＲ分周することによって
生じる固定周波数Ｆｒｅｆを有する。
されるかについては、先行技術によるマイクロ波シンセ
サイザの概略図である図１を参照すれば容易に明らかに
なるであろう。シンセサイザ１０は、ＹＴＯ１７（イッ
トリウム・鉄・ガーネット同調発振器１７）を利用して
いる。ＹＴＯが望ましいのは、同調範囲が広く、同調線
形性に優れた高品質のマイクロ波発振器が得られるため
である。ＹＴＯ１７は、最終出力周波数Ｆｏｕｔを設定
する積分器１８の出力によって制御される。出力周波数
Ｆｏｕｔは、ミクサ１６を利用して、信号発生器１５か
らのオフセット基準信号Ｆｏｆｆｓｅｔと混合されてオ
フセットされ、信号Ｆｓｉｆが生じる。ＦｏｕｔからＦ
ｏｆｆｓｅｔを引いて、Ｆｓｉｆを生じ、ＦＮＤ１４に
要する分周比が大幅に減少し、このためノイズ利得が低
減する。次に、ＦｓｉｆをＦＮＤ１４でＮ．Ｆ分周する
と、位相検出器１３において基準信号Ｆｒｅｆと比較さ
れる周波数Ｆｆｂを有する帰還信が生じる。基準信号
は、一般に、従来の整数分周器１２を利用して高周波基
準信号発生器１１の出力Ｆ１をＲ分周することによって
生じる固定周波数Ｆｒｅｆを有する。
【０００９】上述のように、ＦＮＤ１４によって得られ
る分周比には下限がある。従って、必要な分周比を低減
するオフセット設計の採用ではノイズ利得の上限を得る
ことは、実際にはできない。この問題を解決するため、
先行技術のシステムでは、ＦＮＤ１４の代わりに、小整
数定数分周器を利用して、ＦＮＤ１４と別個のＰＬＬに
より同調Ｆｒｅｆを発生し、マイクロ波シンセサイザの
出力周波数を同調させている。この従来の手法には、少
なくとも３つのＰＬＬ、すなわち、主ＹＴＯループ、粗
周波数ステップのＦｏｆｆｓｅｔを生じるオフセットル
ープ、及び、細密周波数ステップのＦｒｅｆを生じる同
調基準ループが必要とされる。本発明では、２つのＰＬ
Ｌだけしか用いずに、同じレベルのノイズ低減が得られ
る。
る分周比には下限がある。従って、必要な分周比を低減
するオフセット設計の採用ではノイズ利得の上限を得る
ことは、実際にはできない。この問題を解決するため、
先行技術のシステムでは、ＦＮＤ１４の代わりに、小整
数定数分周器を利用して、ＦＮＤ１４と別個のＰＬＬに
より同調Ｆｒｅｆを発生し、マイクロ波シンセサイザの
出力周波数を同調させている。この従来の手法には、少
なくとも３つのＰＬＬ、すなわち、主ＹＴＯループ、粗
周波数ステップのＦｏｆｆｓｅｔを生じるオフセットル
ープ、及び、細密周波数ステップのＦｒｅｆを生じる同
調基準ループが必要とされる。本発明では、２つのＰＬ
Ｌだけしか用いずに、同じレベルのノイズ低減が得られ
る。
【００１０】次に、図２に本発明によるマイクロ波シン
セサイザ１００の第１の実施例の概略回路図を示す。下
記の説明を単純化するため、周波数シンセサイザ１００
の構成要素で図１に示す構成要素と同じ機能を果たすも
のには、図１の対応する構成要素に付したと同じ参照番
号が付されている。周波数シンセサイザ１００が周波数
シンセサイザ１０と異なる点は、周波数逓倍回路１６１
がミクサ１６とＦＮＤ１４の間に挿入されているという
点である。帯域フィルタ１６２は、周波数逓倍回路１６
１によって生じる望ましくない高調波や側帯波を阻止す
る。Ｆｓｉｆは、Ｘ倍に逓倍されるので、結果生じる分
周比は、同様に、この逓倍比Ｘ倍だけ大きくなる。従っ
て、ほぼ１０程度の最小分周比を備えたＦＮＤも、Ｆ
ｓｉｆをＸ（＝１０）倍にする周波数逓倍回路を利用す
ることによって収容可能となる。ノイズ利得は、やは
り、Ｆｓｉｆ対Ｆｒｅｆの比によって決まるので、オフ
セット周波数は、ＦｓｉｆがＦｒｅｆに近くなるよう
に、従って、この場合、ノイズ利得がほぼ１になるよう
に選択することが可能である。なお、逓倍比Ｘは出力周
波数割る入力周波数である。対して、分周比は入力周波
数割る出力周波数である。
セサイザ１００の第１の実施例の概略回路図を示す。下
記の説明を単純化するため、周波数シンセサイザ１００
の構成要素で図１に示す構成要素と同じ機能を果たすも
のには、図１の対応する構成要素に付したと同じ参照番
号が付されている。周波数シンセサイザ１００が周波数
シンセサイザ１０と異なる点は、周波数逓倍回路１６１
がミクサ１６とＦＮＤ１４の間に挿入されているという
点である。帯域フィルタ１６２は、周波数逓倍回路１６
１によって生じる望ましくない高調波や側帯波を阻止す
る。Ｆｓｉｆは、Ｘ倍に逓倍されるので、結果生じる分
周比は、同様に、この逓倍比Ｘ倍だけ大きくなる。従っ
て、ほぼ１０程度の最小分周比を備えたＦＮＤも、Ｆ
ｓｉｆをＸ（＝１０）倍にする周波数逓倍回路を利用す
ることによって収容可能となる。ノイズ利得は、やは
り、Ｆｓｉｆ対Ｆｒｅｆの比によって決まるので、オフ
セット周波数は、ＦｓｉｆがＦｒｅｆに近くなるよう
に、従って、この場合、ノイズ利得がほぼ１になるよう
に選択することが可能である。なお、逓倍比Ｘは出力周
波数割る入力周波数である。対して、分周比は入力周波
数割る出力周波数である。
【００１１】留意すべきは、周波数シンセサイザ１００
は、ＦＮＤ１４によって利用される分周比を変更するこ
とによって、ある周波数範囲を掃引させることが可能で
あるという点である。分周比は、２つの整数値ＮとＦに
よって指定される。Ｆを変更すると、それに応じて、出
力周波数がシフトする。基準サイクル毎に、Ｎ．Ｆを小
さい数△Ｎ．Ｆずつインクリメント／デクリメントする
ことによって、Ｎ．Ｆの値が、それぞれ、増／減するこ
とになり、これにより、出力周波数の掃引が生じ、同時
に、基準源に対するロックが維持される。
は、ＦＮＤ１４によって利用される分周比を変更するこ
とによって、ある周波数範囲を掃引させることが可能で
あるという点である。分周比は、２つの整数値ＮとＦに
よって指定される。Ｆを変更すると、それに応じて、出
力周波数がシフトする。基準サイクル毎に、Ｎ．Ｆを小
さい数△Ｎ．Ｆずつインクリメント／デクリメントする
ことによって、Ｎ．Ｆの値が、それぞれ、増／減するこ
とになり、これにより、出力周波数の掃引が生じ、同時
に、基準源に対するロックが維持される。
【００１２】高周波基準信号は、周波数シンセサイザに
位相ノイズを付加しないように、極めてクリーンでなけ
ればならない。オフセット基準は、高い周波数分解能を
備える必要はないが、周波数シンセサイザと同じ周波数
範囲をカバーすることができなければならない。次に、
本発明に利用することが可能なオフセット信号発生器２
００の概略図である図３を参照する。図３において、オ
フセット信号発生器２００は、サンプラ２２３を駆動す
る粗周波数ＰＬＬ２０１を利用している。粗周波数ＰＬ
Ｌは、サンプリング発振器ＰＬＬと呼ばれる。その位相
ノイズ性能を改善するため、サンプリング発振器ＰＬＬ
は、オフセット位相ロック・ループである場合が多い。
高周波基準源２１１の出力信号周波数は、レート乗算器
２１２により、有理分数Ｍ／２５６倍される（ここで、
Ｍは整数である）。基準源２１１は、オフセット源とし
ても利用される。従って、ＰＬＬ２０１は、周波数が
（１＋Ｍ／２５６）×Ｆ１または（１−Ｍ／２５６）×
Ｆ１でロックする。
位相ノイズを付加しないように、極めてクリーンでなけ
ればならない。オフセット基準は、高い周波数分解能を
備える必要はないが、周波数シンセサイザと同じ周波数
範囲をカバーすることができなければならない。次に、
本発明に利用することが可能なオフセット信号発生器２
００の概略図である図３を参照する。図３において、オ
フセット信号発生器２００は、サンプラ２２３を駆動す
る粗周波数ＰＬＬ２０１を利用している。粗周波数ＰＬ
Ｌは、サンプリング発振器ＰＬＬと呼ばれる。その位相
ノイズ性能を改善するため、サンプリング発振器ＰＬＬ
は、オフセット位相ロック・ループである場合が多い。
高周波基準源２１１の出力信号周波数は、レート乗算器
２１２により、有理分数Ｍ／２５６倍される（ここで、
Ｍは整数である）。基準源２１１は、オフセット源とし
ても利用される。従って、ＰＬＬ２０１は、周波数が
（１＋Ｍ／２５６）×Ｆ１または（１−Ｍ／２５６）×
Ｆ１でロックする。
【００１３】留意すべきは、この設計のＰＬＬループの
分周比は１であり、従って、位相検出器２１３からサン
プリング発振器までのノイズ利得は、０ｄＢであるとい
う点である。サンプラから出力されるサンプリング信号
の櫛状高調波をは、マイクロ波信号と混合され、図２に
示す低周波数信号Ｆｓｉｆを生じることが可能となる。
分周比は１であり、従って、位相検出器２１３からサン
プリング発振器までのノイズ利得は、０ｄＢであるとい
う点である。サンプラから出力されるサンプリング信号
の櫛状高調波をは、マイクロ波信号と混合され、図２に
示す低周波数信号Ｆｓｉｆを生じることが可能となる。
【００１４】図２に示す実施例は、位相ノイズを低減さ
せるが、Ｆｓｉｆの周波数変化を追跡する高周波帯域フ
ィルタが必要になる。こうした変化が生じるのは、ユー
ザが周波数シンセサイザの掃引範囲を変化させる場合で
ある。こうした帯域フィルタは、設計が困難で、広い基
板領域を占める可能性があり、従って、このタイプのフ
ィルタを避ける実施態様が望ましい。
せるが、Ｆｓｉｆの周波数変化を追跡する高周波帯域フ
ィルタが必要になる。こうした変化が生じるのは、ユー
ザが周波数シンセサイザの掃引範囲を変化させる場合で
ある。こうした帯域フィルタは、設計が困難で、広い基
板領域を占める可能性があり、従って、このタイプのフ
ィルタを避ける実施態様が望ましい。
【００１５】本発明のもう１つの実施例による周波数シ
ンセサイザ３００の概略図である図４を参照する。図４
において、周波数シンセサイザ３００は、基準信号と位
相検出器３１３の帰還信号を交換することによって成り
立っている。ミクサ３１６において電圧制御発振器３１
７の出力を発振器３１５の出力でオフセットすることに
よって生じるＦｓｉｆ信号は、固定帯域フィルタ３６２
が後続する分周器３６１を用いて整数Ｊで分周される。
分周された信号は、さらに、位相検出器３１３の一方の
入力に送り込まれる。発振器３１１からの高周波基準信
号Ｆ１は、ＦＮＤ３１４によって分周されて、所望の周
波数範囲を掃引させることが可能なディザ化基準信号を
生じる。ディザ化基準信号が、位相検出器３１３に対す
るもう１つの入力である。
ンセサイザ３００の概略図である図４を参照する。図４
において、周波数シンセサイザ３００は、基準信号と位
相検出器３１３の帰還信号を交換することによって成り
立っている。ミクサ３１６において電圧制御発振器３１
７の出力を発振器３１５の出力でオフセットすることに
よって生じるＦｓｉｆ信号は、固定帯域フィルタ３６２
が後続する分周器３６１を用いて整数Ｊで分周される。
分周された信号は、さらに、位相検出器３１３の一方の
入力に送り込まれる。発振器３１１からの高周波基準信
号Ｆ１は、ＦＮＤ３１４によって分周されて、所望の周
波数範囲を掃引させることが可能なディザ化基準信号を
生じる。ディザ化基準信号が、位相検出器３１３に対す
るもう１つの入力である。
【００１６】Ｆｓｉｆが５０〜７０ＭＨｚの間で設定さ
れる事例について考察することにする。整数分周器３６
１は、その出力ができる限り高くなるように、ただし、
一般に１０ＭＨｚであるＦＮＤ３１４の出力周波数限界
を超えないように、５、６、７のいずれかのＪ値が与え
られている。例えば、５０ＭＨｚのＦｓｉｆの場合、Ｊ
は、位相検出器３１３への帰還信号が１０ＭＨｚになる
ように、５に設定される。発振器３１１からＦ１＝６０
０ＭＨｚの基準信号が出力される場合、ＦＮＤ３１４
は、位相検出器３１３の基準入力に１０ＭＨｚが得られ
るように、Ｎ．Ｆ＝６０に設定される。こうして、ルー
プがロックすると、ノイズ利得は２０ｌｏｇ（Ｆｓｉｆ
／Ｆｒｅｆ）＝２０ｌｏｇ（Ｊ）すなわち１４ｄＢにな
る。
れる事例について考察することにする。整数分周器３６
１は、その出力ができる限り高くなるように、ただし、
一般に１０ＭＨｚであるＦＮＤ３１４の出力周波数限界
を超えないように、５、６、７のいずれかのＪ値が与え
られている。例えば、５０ＭＨｚのＦｓｉｆの場合、Ｊ
は、位相検出器３１３への帰還信号が１０ＭＨｚになる
ように、５に設定される。発振器３１１からＦ１＝６０
０ＭＨｚの基準信号が出力される場合、ＦＮＤ３１４
は、位相検出器３１３の基準入力に１０ＭＨｚが得られ
るように、Ｎ．Ｆ＝６０に設定される。こうして、ルー
プがロックすると、ノイズ利得は２０ｌｏｇ（Ｆｓｉｆ
／Ｆｒｅｆ）＝２０ｌｏｇ（Ｊ）すなわち１４ｄＢにな
る。
【００１７】ノイズ利得は、図２に示す実施例によって
得られるものと同じであるが、この場合、乗数Ｘが５に
設定されて、Ｎ．Ｆが２５のＦＮＤに対して２５０ＭＨ
ｚの信号入力が生じ、１０ＭＨｚの出力信号が発生し、
１０ＭＨｚのＦｒｅｆにロックすることになる。しか
し、プログラマブル分周器Ｊは、コストが６０円未満
で、占有する基板領域が極めてわずかなデジタルＩＣで
ある。さらに、帯域フィルタは、低周波であり必要なＱ
がかなり低いので、極めて施工が容易である。従って、
図４に示す実施例は、低コストである。
得られるものと同じであるが、この場合、乗数Ｘが５に
設定されて、Ｎ．Ｆが２５のＦＮＤに対して２５０ＭＨ
ｚの信号入力が生じ、１０ＭＨｚの出力信号が発生し、
１０ＭＨｚのＦｒｅｆにロックすることになる。しか
し、プログラマブル分周器Ｊは、コストが６０円未満
で、占有する基板領域が極めてわずかなデジタルＩＣで
ある。さらに、帯域フィルタは、低周波であり必要なＱ
がかなり低いので、極めて施工が容易である。従って、
図４に示す実施例は、低コストである。
【００１８】図４に示す実施例には、図２に示すものに
比べると１つの欠点がある。周波数シンセサイザ１００
は、Ｎ．Ｆを線形に変化させることによってある周波数
範囲を線形に掃引させることが可能である。周波数シン
セサイザ３００の場合、出力周波数は、ＦＮＤへの入力
値に反比例する。このことは、一般に、固定周波数出力
の場合問題にはならない。しかし、Ｎ．Ｆを線形変化さ
せての周波数掃引は非線形になる。掃引範囲が狭い場合
には、非線形性はわずかであるため、無視することが可
能である。広い掃引範囲が必要になる場合、所望範囲の
Ｎ．Ｆ値を掃引発生器３５４を利用して非線形に掃引し
て、結局出力周波数の掃引は線形におこなうことができ
る。
比べると１つの欠点がある。周波数シンセサイザ１００
は、Ｎ．Ｆを線形に変化させることによってある周波数
範囲を線形に掃引させることが可能である。周波数シン
セサイザ３００の場合、出力周波数は、ＦＮＤへの入力
値に反比例する。このことは、一般に、固定周波数出力
の場合問題にはならない。しかし、Ｎ．Ｆを線形変化さ
せての周波数掃引は非線形になる。掃引範囲が狭い場合
には、非線形性はわずかであるため、無視することが可
能である。広い掃引範囲が必要になる場合、所望範囲の
Ｎ．Ｆ値を掃引発生器３５４を利用して非線形に掃引し
て、結局出力周波数の掃引は線形におこなうことができ
る。
【００１９】以上の説明及び添付の図面から、当該技術
者には本発明に対するさまざまな修正が明らかになるで
あろう。従って、本発明は、付属の特許請求の範囲によ
ってのみ制限されるものとする。しかしながら、本発明
の広汎な応用の可能性に鑑み、以下に本発明の実施態様
を幾つか例示する。
者には本発明に対するさまざまな修正が明らかになるで
あろう。従って、本発明は、付属の特許請求の範囲によ
ってのみ制限されるものとする。しかしながら、本発明
の広汎な応用の可能性に鑑み、以下に本発明の実施態様
を幾つか例示する。
【００２０】（実施態様１）周波数シンセサイザ［１０
０、３００］であって、発振器入力信号によって決まる
周波数Ｆoutを有する出力信号を発生するための出力発
振器［１７、３１７］と、周波数Ｆｓｉｆ＝Ｆｏｕｔ−
Ｆｏｆｆｓｅｔを有するサンプル値信号を発生するため
の差分回路［１６、３１６］と、周波数Ｆ１を有する基
準発振器出力信号を発生するための基準発振器［１１、
３１１］及びＦ１／Ｒに等しい周波数を有する信号を発
生するための第１の分周回路［１２、３１４］を含む、
周波数Ｆｒｅｆを有する基準信号を発生するための基準
回路と、第２の分周回路［１４、３６１］を含む周波数
Ｆｆｂを有する帰還信号を発生するための帰還信号発生
回路（ここで、Ｆｓｉｆ／Ｆｆｂ＜１０）と、前記基準
信号と前記帰還信号を比較して、前記発振器入力信号を
発生するための比較器［１３、２１３］が含まれてお
り、前記第１と第２の分周回路の一方が、１０より大き
い分周比Ｎ．Ｆを有する分数Ｎ分周器であることを特徴
とする、周波数シンセサイザ。
０、３００］であって、発振器入力信号によって決まる
周波数Ｆoutを有する出力信号を発生するための出力発
振器［１７、３１７］と、周波数Ｆｓｉｆ＝Ｆｏｕｔ−
Ｆｏｆｆｓｅｔを有するサンプル値信号を発生するため
の差分回路［１６、３１６］と、周波数Ｆ１を有する基
準発振器出力信号を発生するための基準発振器［１１、
３１１］及びＦ１／Ｒに等しい周波数を有する信号を発
生するための第１の分周回路［１２、３１４］を含む、
周波数Ｆｒｅｆを有する基準信号を発生するための基準
回路と、第２の分周回路［１４、３６１］を含む周波数
Ｆｆｂを有する帰還信号を発生するための帰還信号発生
回路（ここで、Ｆｓｉｆ／Ｆｆｂ＜１０）と、前記基準
信号と前記帰還信号を比較して、前記発振器入力信号を
発生するための比較器［１３、２１３］が含まれてお
り、前記第１と第２の分周回路の一方が、１０より大き
い分周比Ｎ．Ｆを有する分数Ｎ分周器であることを特徴
とする、周波数シンセサイザ。
【００２１】（実施態様２）前記第２の分周回路［１
４］が前記分数Ｎ分周器であることと、前記帰還信号発
生回路に、ＦｓｉｆのＸ倍に等しい周波数を有する逓倍
信号を発生するための周波数逓倍回路［１６１］が含ま
れ、前記分数Ｎ分周器が、前記逓倍信号から前記帰還信
号を発生することを特徴とする、実施態様１に記載の周
波数シンセサイザ［１００］。
４］が前記分数Ｎ分周器であることと、前記帰還信号発
生回路に、ＦｓｉｆのＸ倍に等しい周波数を有する逓倍
信号を発生するための周波数逓倍回路［１６１］が含ま
れ、前記分数Ｎ分周器が、前記逓倍信号から前記帰還信
号を発生することを特徴とする、実施態様１に記載の周
波数シンセサイザ［１００］。
【００２２】（実施態様３）前記周波数逓倍回路に、前
記サンプル値周波数をＸ倍するための整数倍回路［１６
１］と、Ｘ×Ｆｓｉｆの周りの所定周波数帯域外の周波
数を有する信号を阻止するための帯域フィルタ［１６
２］が含まれることを特徴とする、実施態様２に記載の
周波数シンセサイザ［１００］。
記サンプル値周波数をＸ倍するための整数倍回路［１６
１］と、Ｘ×Ｆｓｉｆの周りの所定周波数帯域外の周波
数を有する信号を阻止するための帯域フィルタ［１６
２］が含まれることを特徴とする、実施態様２に記載の
周波数シンセサイザ［１００］。
【００２３】（実施態様４）前記第１の分周回路［３１
４］が前記分数Ｎ分周器であることを特徴とする、実施
態様１に記載の周波数シンセサイザ［３００］。
４］が前記分数Ｎ分周器であることを特徴とする、実施
態様１に記載の周波数シンセサイザ［３００］。
【００２４】（実施態様５）さらに、前記分数Ｎ分周器
の前記分周比を時間の経過とともに変化させ、それによ
って、前記出力発振器［３１７］に対応する周波数範囲
を掃引させるための回路［３５４］が含まれていること
を特徴とする、実施態様１に記載の周波数シンセサイザ
［３００］。
の前記分周比を時間の経過とともに変化させ、それによ
って、前記出力発振器［３１７］に対応する周波数範囲
を掃引させるための回路［３５４］が含まれていること
を特徴とする、実施態様１に記載の周波数シンセサイザ
［３００］。
【図１】先行技術によるマイクロ波シンセサイザ１０の
概略図である。
概略図である。
【図２】本発明によるマイクロ波シンセサイザ１００の
第１の実施態様の概略図である。
第１の実施態様の概略図である。
【図３】本発明に利用可能なオフセット信号発生器２０
０の概略図である。
０の概略図である。
【図４】本発明のもう１つの実施態様による周波数シン
セサイザ３００の概略図である。
セサイザ３００の概略図である。
１１ 基準発振器 １２ 第１の分周回路 １３ 比較器 １４ 第２の分周回路 １６ 差分回路 １７ 出力発振器 １００ 周波数シンセサイザ １６１ 周波数逓倍回路 １６２ 帯域フィルタ ２１３ 比較器 ３００ 周波数シンセサイザ ３１１ 基準発振器 ３１４ 第１の分周回路 ３１６ 差分回路 ３１７ 出力発振器 ３５４ 掃引回路 ３６１ 第２の分周回路
フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ.
Claims (5)
- 【請求項１】周波数シンセサイザであって、 発振器入力信号によって決まる周波数Ｆoutを有する出
力信号を発生するための出力発振器と、 周波数Ｆｓｉｆ＝Ｆｏｕｔ−Ｆｏｆｆｓｅｔを有するサ
ンプル値信号を発生するための差分回路と、 周波数Ｆ１を有する基準発振器出力信号を発生するため
の基準発振器及びＦ１／Ｒに等しい周波数を有する信号
を発生するための第１の分周回路を含む、周波数Ｆ
ｒｅｆを有する基準信号を発生するための基準回路と、 第２の分周回路を含む周波数Ｆｆｂを有する帰還信号を
発生するための帰還信号発生回路（ここで、Ｆｓｉｆ／
Ｆｆｂ＜１０）と、 前記基準信号と前記帰還信号を比較して、前記発振器入
力信号を発生するための比較器が含まれており、前記第
１と第２の分周回路の一方が、１０より大きい分周比
Ｎ．Ｆを有する分数Ｎ分周器であることを特徴とする、 周波数シンセサイザ。 - 【請求項２】前記第２の分周回路が前記分数Ｎ分周器で
あることと、 前記帰還信号発生回路に、ＦｓｉｆのＸ倍に等しい周波
数を有する逓倍信号を発生するための周波数逓倍回路が
含まれ、前記分数Ｎ分周器が、前記逓倍信号から前記帰
還信号を発生することを特徴とする、請求項１に記載の
周波数シンセサイザ。 - 【請求項３】前記周波数逓倍回路に、前記サンプル値周
波数をＸ倍するための整数倍回路と、Ｘ×Ｆｓｉｆの周
りの所定周波数帯域外の周波数を有する信号を阻止する
ための帯域フィルタが含まれることを特徴とする、請求
項２に記載の周波数シンセサイザ。 - 【請求項４】前記第１の分周回路が前記分数Ｎ分周器で
あることを特徴とする、請求項１に記載の周波数シンセ
サイザ。 - 【請求項５】さらに、前記分数Ｎ分周器の前記分周比を
時間の経過とともに変化させ、それによって、前記出力
発振器に対応する周波数範囲を掃引させるための回路が
含まれていることを特徴とする、請求項１に記載の周波
数シンセサイザ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/733,870 US6636086B2 (en) | 2000-12-08 | 2000-12-08 | High performance microwave synthesizer using multiple-modulator fractional-N divider |
| US733870 | 2000-12-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002217724A true JP2002217724A (ja) | 2002-08-02 |
| JP2002217724A5 JP2002217724A5 (ja) | 2005-06-23 |
Family
ID=24949441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001375794A Pending JP2002217724A (ja) | 2000-12-08 | 2001-12-10 | 周波数シンセサイザ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6636086B2 (ja) |
| JP (1) | JP2002217724A (ja) |
| DE (1) | DE10159878B4 (ja) |
| GB (1) | GB2373936B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016056389A1 (ja) * | 2014-10-08 | 2016-04-14 | 日本電波工業株式会社 | 周波数シンセサイザ |
| US10153776B2 (en) | 2014-10-08 | 2018-12-11 | Nihon Dempa Kogyo Co., Ltd. | Frequency synthesizer |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070193868A1 (en) * | 2006-02-02 | 2007-08-23 | Delphi Technologies, Inc. | Multiplex signal system for vehicle steering column assembly |
| TWI431944B (zh) * | 2009-04-10 | 2014-03-21 | Hittite Microwave Corp | 具有降低分數式切換雜訊之分數式ｎ頻率合成器 |
| FR2973610B1 (fr) * | 2011-03-31 | 2013-11-01 | Thales Sa | Synthetiseur indirect de frequences a faible bruit de phase |
| EP3417352B1 (en) * | 2016-02-17 | 2022-09-07 | Jariet Technologies, Inc. | Band-pass clock distribution networks |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4516083A (en) * | 1982-05-14 | 1985-05-07 | Motorola, Inc. | Fast lock PLL having out of lock detector control of loop filter and divider |
| US4851787A (en) * | 1988-08-18 | 1989-07-25 | Avantek, Inc. | Low noise frequency synthesizer |
| US5065408A (en) * | 1990-04-26 | 1991-11-12 | Motorola, Inc. | Fractional-division synthesizer for a voice/data communications systems |
| US5055800A (en) * | 1990-04-30 | 1991-10-08 | Motorola, Inc. | Fractional n/m synthesis |
| US5146186A (en) * | 1991-05-13 | 1992-09-08 | Microsource, Inc. | Programmable-step, high-resolution frequency synthesizer which substantially eliminates spurious frequencies without adversely affecting phase noise |
| US5451910A (en) * | 1993-08-12 | 1995-09-19 | Northrop Grumman Corporation | Frequency synthesizer with comb spectrum mixer and fractional comb frequency offset |
| US5535432A (en) * | 1994-09-14 | 1996-07-09 | Ericsson Ge Mobile Communications Inc. | Dual-mode satellite/cellular phone with a frequency synthesizer |
| JP3327028B2 (ja) * | 1995-02-14 | 2002-09-24 | 松下電器産業株式会社 | 周波数シンセサイザ |
| FR2736776B1 (fr) * | 1995-07-13 | 1997-09-26 | Sgs Thomson Microelectronics | Synthetiseur de frequences |
| IL117058A (en) * | 1996-02-06 | 2000-06-29 | Israel State | Millimeter-wave (MMW) synthesizer with FSK modulation transmitter |
| DE19647474C2 (de) * | 1996-11-16 | 2003-03-13 | Rohde & Schwarz | Nach dem Prinzip der fraktionalen Frequenzsynthese arbeitender Frequenzsynthesizer |
| US6016069A (en) * | 1998-02-10 | 2000-01-18 | Ericsson Inc. | Attenuating systems and methods for acquiring synchronization in phase locked loops |
| US6005443A (en) * | 1998-03-19 | 1999-12-21 | Conexant Systems, Inc. | Phase locked loop frequency synthesizer for multi-band application |
| US6150890A (en) * | 1998-03-19 | 2000-11-21 | Conexant Systems, Inc. | Dual band transmitter for a cellular phone comprising a PLL |
-
2000
- 2000-12-08 US US09/733,870 patent/US6636086B2/en not_active Expired - Fee Related
-
2001
- 2001-12-06 DE DE10159878A patent/DE10159878B4/de not_active Expired - Fee Related
- 2001-12-07 GB GB0129373A patent/GB2373936B/en not_active Expired - Fee Related
- 2001-12-10 JP JP2001375794A patent/JP2002217724A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016056389A1 (ja) * | 2014-10-08 | 2016-04-14 | 日本電波工業株式会社 | 周波数シンセサイザ |
| US10153776B2 (en) | 2014-10-08 | 2018-12-11 | Nihon Dempa Kogyo Co., Ltd. | Frequency synthesizer |
Also Published As
| Publication number | Publication date |
|---|---|
| US6636086B2 (en) | 2003-10-21 |
| GB0129373D0 (en) | 2002-01-30 |
| US20020070768A1 (en) | 2002-06-13 |
| DE10159878B4 (de) | 2004-02-12 |
| GB2373936A (en) | 2002-10-02 |
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