JPS592209B2 - Pll発振回路 - Google Patents
Pll発振回路Info
- Publication number
- JPS592209B2 JPS592209B2 JP52065937A JP6593777A JPS592209B2 JP S592209 B2 JPS592209 B2 JP S592209B2 JP 52065937 A JP52065937 A JP 52065937A JP 6593777 A JP6593777 A JP 6593777A JP S592209 B2 JPS592209 B2 JP S592209B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- oscillator
- vco
- pll
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010355 oscillation Effects 0.000 title claims description 24
- 239000003990 capacitor Substances 0.000 description 7
- 230000035945 sensitivity Effects 0.000 description 5
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、位相比較器にデジタル方式の位相検波器を用
いたフェーズロックループ(PLL)u振回路に関する
ものである。
いたフェーズロックループ(PLL)u振回路に関する
ものである。
従来、例えば、良く知られているモトローラ社のMC4
044などのディジタル方式の位相検波器を使用したP
LL発振器では、モトローラ社が、1973年8月発行
している「フェーズロックドループシステム、データブ
ック(Ph ase−Lo ekedLoop Sxs
tems、 Data Book )Jに示されている
ように位相検波器の出力が基準発振周波数と電圧制御発
振器(VCO)の発振周波数の差が正カ負かによって
u 1 +ルベルカげ0″レベルの出力形式を取るため
に、VCOの発振周波数が基準周波数とどんなに異なっ
ていても、VCOの発振可能な周波数範囲であれば、必
ず基準周波数に引き込むことができ、しかもローパスフ
ィルタ(低域ろ波器LPF )のカットオフ周波数を十
分低くすると周波数変調(FM)性雑音を非常に少なく
することができる。
044などのディジタル方式の位相検波器を使用したP
LL発振器では、モトローラ社が、1973年8月発行
している「フェーズロックドループシステム、データブ
ック(Ph ase−Lo ekedLoop Sxs
tems、 Data Book )Jに示されている
ように位相検波器の出力が基準発振周波数と電圧制御発
振器(VCO)の発振周波数の差が正カ負かによって
u 1 +ルベルカげ0″レベルの出力形式を取るため
に、VCOの発振周波数が基準周波数とどんなに異なっ
ていても、VCOの発振可能な周波数範囲であれば、必
ず基準周波数に引き込むことができ、しかもローパスフ
ィルタ(低域ろ波器LPF )のカットオフ周波数を十
分低くすると周波数変調(FM)性雑音を非常に少なく
することができる。
しかし、PLL発振器は一般に広い周波数範囲を受は持
つことが多く、VCOの発振周波数範囲は広いことが要
求され、特に電源電圧が低い場合では少ない電圧範囲で
広い周波数範囲を受は持たなければならず、VCOの変
調感度を高くしなければならないため、PLL発振器内
のわずかな残留雑音によってもFM変調がかかり、これ
がFM性雑音として作用するという欠点があった。
つことが多く、VCOの発振周波数範囲は広いことが要
求され、特に電源電圧が低い場合では少ない電圧範囲で
広い周波数範囲を受は持たなければならず、VCOの変
調感度を高くしなければならないため、PLL発振器内
のわずかな残留雑音によってもFM変調がかかり、これ
がFM性雑音として作用するという欠点があった。
本発明はこの欠点を除くためにvCOにおける周波数可
変素子に並列に接続された複数個の可変容量ダイオード
とそれらに印加する電圧を制御する回路を付加すること
によって、PLL動作をする系の変調感度を下げ、PL
L発振器の残留雑音の影響によるFM性ノイズを少なく
すると同時に、変調感度を下げたことによるPLL発振
器の引き込み周波数範囲の低下を防ぐことを目的とした
ものである。
変素子に並列に接続された複数個の可変容量ダイオード
とそれらに印加する電圧を制御する回路を付加すること
によって、PLL動作をする系の変調感度を下げ、PL
L発振器の残留雑音の影響によるFM性ノイズを少なく
すると同時に、変調感度を下げたことによるPLL発振
器の引き込み周波数範囲の低下を防ぐことを目的とした
ものである。
以下、図面を用いて説明する。
第1図は従来のPLL回路である。
図において、1は電圧制御発振器(VCO)、2は基準
発振器(R・08C)、3はディジタル位相検波器(D
−PD)、4はローパスフィルタ(LPF)、5は可変
容量ダイオード、6はトランジスタ、7〜9はコンデン
サ、10〜12は抵抗である。
発振器(R・08C)、3はディジタル位相検波器(D
−PD)、4はローパスフィルタ(LPF)、5は可変
容量ダイオード、6はトランジスタ、7〜9はコンデン
サ、10〜12は抵抗である。
電圧制御発振器(VCO)1から出力と基準発振器(〇
−5C)2からの出力が、モトローラ社のMC4044
に代表されるようなディジクル位相検波器(D−PD)
3に加えられると、この出力がローパスフィルタ(LP
F)4を通って、VCOl内にある可変容量ダイオード
5に加わり、この系はループを作る。
−5C)2からの出力が、モトローラ社のMC4044
に代表されるようなディジクル位相検波器(D−PD)
3に加えられると、この出力がローパスフィルタ(LP
F)4を通って、VCOl内にある可変容量ダイオード
5に加わり、この系はループを作る。
位相検波器3の出力はvco iの発振周波数と基準発
振周波数との差が正または負であれば゛O″レベルまた
は″1″レベルというふうにその差が0を中心としてス
イッチングの繰り返し波形となる。
振周波数との差が正または負であれば゛O″レベルまた
は″1″レベルというふうにその差が0を中心としてス
イッチングの繰り返し波形となる。
このスイッチング波形をなめらかな制御信号に変えるの
がローパスフィルタ(LPF)4であり、PLL発振器
のFM性雑音はこのフィルタ4によっておさえられる。
がローパスフィルタ(LPF)4であり、PLL発振器
のFM性雑音はこのフィルタ4によっておさえられる。
しかしながら前述のごとくこのフィルタ4を通過する残
留雑音がダイオード5に加わるためにわずかな残留雑音
によってもVCOlはFMがかかり、これがFM性雑音
として作用してしまう欠点がある。
留雑音がダイオード5に加わるためにわずかな残留雑音
によってもVCOlはFMがかかり、これがFM性雑音
として作用してしまう欠点がある。
本発明による回路の一例を第2図に示す。
図において、21は電圧制御発振器(VCO)、22は
基準発振器(R・08C)、23はディジタル位相検波
器(D−PD)、24はローパスフィルタ(LPF)、
25.26は電圧比較器(COM)、2γはアップ・ダ
ウン・カウンタ、28はクロック発振器(C・0SC)
、29.53〜55はナンド回路(NAND)、31〜
35は可変容量ダイオード、40〜44.5γ、58は
コンデンサ、56はトランジスタ、70.71は抵抗、
60〜65はインバータ回路である。
基準発振器(R・08C)、23はディジタル位相検波
器(D−PD)、24はローパスフィルタ(LPF)、
25.26は電圧比較器(COM)、2γはアップ・ダ
ウン・カウンタ、28はクロック発振器(C・0SC)
、29.53〜55はナンド回路(NAND)、31〜
35は可変容量ダイオード、40〜44.5γ、58は
コンデンサ、56はトランジスタ、70.71は抵抗、
60〜65はインバータ回路である。
第2図の各部のタイムチャートを第3図a −kに示す
。
。
第2図の動作をこのタイムチャートに従って説明すると
、電源電圧Vccより低いV b>V aなる関係を有
する電源51.52の基準電圧Vb、Vaが電圧比較器
(コンパレータCOM)25,26に各々与えられてい
て、ローパスフィルタ24の出力■がV〈Vaなる時、
すなわちVcc21の発振周波数が基準発振周波数より
低い時、電圧比較器25.26の出力b s aは共に
゛1″レベルであり、ナンド回路55の出力Cが”1″
レベルになるためクロックゲート29が開き、この出力
gにクロック波形が現われる。
、電源電圧Vccより低いV b>V aなる関係を有
する電源51.52の基準電圧Vb、Vaが電圧比較器
(コンパレータCOM)25,26に各々与えられてい
て、ローパスフィルタ24の出力■がV〈Vaなる時、
すなわちVcc21の発振周波数が基準発振周波数より
低い時、電圧比較器25.26の出力b s aは共に
゛1″レベルであり、ナンド回路55の出力Cが”1″
レベルになるためクロックゲート29が開き、この出力
gにクロック波形が現われる。
なお、fはクロック発振器28の出力である。
この時、回路53の出力dは”0”ルベル、回路54の
出力eは”1″レベルとなるため、アップダウンカウン
タ27はダウンカウント動作を始めり、i、j、kには
そのバイナリ−出力が現われ、各々制御信号となる。
出力eは”1″レベルとなるため、アップダウンカウン
タ27はダウンカウント動作を始めり、i、j、kには
そのバイナリ−出力が現われ、各々制御信号となる。
この制御信号はインバータ回路62〜65を介して可変
容量ダイオード32〜35にそれぞれ加わり、■C02
1の発振周波数は上がってゆく。
容量ダイオード32〜35にそれぞれ加わり、■C02
1の発振周波数は上がってゆく。
ただし、第2図に示した回路では、ローパスフィルタ2
4の出力は、VCO21の発振周波数が基準発振周波数
より低い場合には低い電圧になる方向、高い場合には高
い電圧になる方向に変化するものとし、コンデンサ41
〜44についてはカウンタ27がバイナリ−カウンター
であるためhがl Q ll 、fl l llと変化
した時vCOの発振周波数がvCOの発振周波数範囲の
1/16程度変化するようにコンデンサ41を定め、同
様にIs Js kの0″、91111の変化に対し
て各々1/8.1/4.1/2程度変化するようにコン
デンサ42,43.44をそれぞれ定めであるものとす
る。
4の出力は、VCO21の発振周波数が基準発振周波数
より低い場合には低い電圧になる方向、高い場合には高
い電圧になる方向に変化するものとし、コンデンサ41
〜44についてはカウンタ27がバイナリ−カウンター
であるためhがl Q ll 、fl l llと変化
した時vCOの発振周波数がvCOの発振周波数範囲の
1/16程度変化するようにコンデンサ41を定め、同
様にIs Js kの0″、91111の変化に対し
て各々1/8.1/4.1/2程度変化するようにコン
デンサ42,43.44をそれぞれ定めであるものとす
る。
やがてvb>v>Vaになると電圧比較器25は反転し
″0゛レベルとなり、クロックゲート29が閉じてカウ
ンタはその時の状態を保ち続ける。
″0゛レベルとなり、クロックゲート29が閉じてカウ
ンタはその時の状態を保ち続ける。
この時すでにローパスフィルタ24から可容量ダイオー
ド31によるPLLの系は引き込み状態になっている。
ド31によるPLLの系は引き込み状態になっている。
さらにローパスフィルタ24の出力■が■〉vbの時、
すなわちVCO21の発振周波数が基準発振周波数より
高い時には、電圧比較器25.26の出力す、aは共に
0”レベルであり、クロックゲート29が開き、またd
は1″、eは゛°0″レベルになるため、カウンタ27
はアップカウント動作をして可変容量ダイオード32、
33、34 。
すなわちVCO21の発振周波数が基準発振周波数より
高い時には、電圧比較器25.26の出力す、aは共に
0”レベルであり、クロックゲート29が開き、またd
は1″、eは゛°0″レベルになるため、カウンタ27
はアップカウント動作をして可変容量ダイオード32、
33、34 。
35に加わる電圧を制御し、VCO21の発振周波数を
下げてゆき、やがて、ローパスフィルタ24の出力Vが
V a <V<V bになると電圧比較器25が反転し
てクロックゲート29を閉じ、カウンタ27はその状態
を保持する。
下げてゆき、やがて、ローパスフィルタ24の出力Vが
V a <V<V bになると電圧比較器25が反転し
てクロックゲート29を閉じ、カウンタ27はその状態
を保持する。
この時PLL発振回路は引き込み状態になっている。
第2図におけるVCO21の発振周波数範囲はカウンタ
27によって制御される可変容量ダイオード32,33
,34,35ど、ローパスフィルター24によって直接
制御される可変容量ダイオード31とになって決められ
、コンデンサー40はローパスフィルター24の出力電
圧の最大の変化に対してVCO21の発振周波数が発振
周波数範囲の1/16程度変化するように定めれば良い
から、VCO21のPLL動作をする可変容量ダイオー
ド31による変調感度は非常に小さくできた訳である。
27によって制御される可変容量ダイオード32,33
,34,35ど、ローパスフィルター24によって直接
制御される可変容量ダイオード31とになって決められ
、コンデンサー40はローパスフィルター24の出力電
圧の最大の変化に対してVCO21の発振周波数が発振
周波数範囲の1/16程度変化するように定めれば良い
から、VCO21のPLL動作をする可変容量ダイオー
ド31による変調感度は非常に小さくできた訳である。
以上説明したようにPLL発振器のvCOの周波数可変
素子に並列に可変容量ダイオードで複数個接続し、これ
らに加わる電圧を制御する回路を付加することにより、
PLLを構成する可変容量ダイオードが受けもつ周波数
範囲は挾くなる。
素子に並列に可変容量ダイオードで複数個接続し、これ
らに加わる電圧を制御する回路を付加することにより、
PLLを構成する可変容量ダイオードが受けもつ周波数
範囲は挾くなる。
すなわち本考案はPLL発振器の電源電圧が低い場合で
もVCOの変調感度を下げることができPLL発振器の
残留雑音によるFM変調の影響を少なくすることができ
、結果的にFM性ノイズを少なくすることができるとい
うすぐれた特徴を有する。
もVCOの変調感度を下げることができPLL発振器の
残留雑音によるFM変調の影響を少なくすることができ
、結果的にFM性ノイズを少なくすることができるとい
うすぐれた特徴を有する。
第1図は、従来のディジクル位相検波器を用いたPLL
発振回路である。 第2図は本発明によるPLL発振回路の一例である。 第3図は、第2図によって示された本考案による回路の
うち制御回路における各部の電圧を示すタイムチャート
である。 1.21:電圧制御発振器、、2,22:基準発振器、
3,23:ディジクル位相検波器、4,24:ローバス
フィルタ、5,31〜35:電圧可変容量ダイオード、
6,56:トランジスタ、7〜9.40〜44.57.
58:コンデンサ、10゜11.70.γ1:抵抗、2
5,26:電圧比較器1.21ニアツブダウンカウンタ
、28:クロック発振器、29.53〜55 : NA
ND回路、60〜65:反転バッファ又はインバータ回
路、51゜52:基準電圧。
発振回路である。 第2図は本発明によるPLL発振回路の一例である。 第3図は、第2図によって示された本考案による回路の
うち制御回路における各部の電圧を示すタイムチャート
である。 1.21:電圧制御発振器、、2,22:基準発振器、
3,23:ディジクル位相検波器、4,24:ローバス
フィルタ、5,31〜35:電圧可変容量ダイオード、
6,56:トランジスタ、7〜9.40〜44.57.
58:コンデンサ、10゜11.70.γ1:抵抗、2
5,26:電圧比較器1.21ニアツブダウンカウンタ
、28:クロック発振器、29.53〜55 : NA
ND回路、60〜65:反転バッファ又はインバータ回
路、51゜52:基準電圧。
Claims (1)
- 1 少なくとも、印加制御電圧に比例した周波数を発振
する電圧制御発振器と、その周波数を変化させる素子に
並列に接続された複数個の外部からの印加電圧により、
制御可能な可変容量ダイオードと、基準発振器と、前記
基準発振器の出力と前記電圧制御発振器の出力との位相
差を検波するディジクル位相検波器と、前記検波器の出
力に接続され、前記素子を制御する信号を出力する低域
ろ波器と、前記低域ろ波器の出力電圧を第1および第2
の基準電圧と比較する第1および第2の電圧比較器と、
前記第1および第2の電圧比較器の出力により制御され
るアップダウンカウンタと、前記アップダウンカウンタ
の出力を前記可変容量ダイオードに供給する手段を含む
ことを特徴とするPLL発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52065937A JPS592209B2 (ja) | 1977-06-03 | 1977-06-03 | Pll発振回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52065937A JPS592209B2 (ja) | 1977-06-03 | 1977-06-03 | Pll発振回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS54849A JPS54849A (en) | 1979-01-06 |
JPS592209B2 true JPS592209B2 (ja) | 1984-01-17 |
Family
ID=13301364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52065937A Expired JPS592209B2 (ja) | 1977-06-03 | 1977-06-03 | Pll発振回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS592209B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5776956U (ja) * | 1980-10-23 | 1982-05-12 | ||
JPS6045245B2 (ja) * | 1980-11-05 | 1985-10-08 | 日立金属株式会社 | 溶融金属の精練方法 |
JPS5843632A (ja) * | 1981-09-01 | 1983-03-14 | テクトロニツクス・インコ−ポレイテツド | 位相固定回路 |
JPS6283435A (ja) * | 1985-10-07 | 1987-04-16 | Mitsui Eng & Shipbuild Co Ltd | 硫黄、酸素及び窒素の各含有量が極めて低い鉄―ニッケル、及びコバルト―基合金の製造方法 |
JPS61250125A (ja) * | 1985-04-26 | 1986-11-07 | Mitsui Eng & Shipbuild Co Ltd | 高純度超極低硫黄合金の製造方法 |
EP0233478B1 (en) | 1986-01-17 | 1991-04-24 | Mitsui Engineering and Shipbuilding Co, Ltd. | Mold, method of producing mold and casting method |
-
1977
- 1977-06-03 JP JP52065937A patent/JPS592209B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS54849A (en) | 1979-01-06 |
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