JPS592209B2 - Ｐｌｌ発振回路 - Google Patents
Ｐｌｌ発振回路Info
- Publication number
- JPS592209B2 JPS592209B2 JP52065937A JP6593777A JPS592209B2 JP S592209 B2 JPS592209 B2 JP S592209B2 JP 52065937 A JP52065937 A JP 52065937A JP 6593777 A JP6593777 A JP 6593777A JP S592209 B2 JPS592209 B2 JP S592209B2
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- JP
- Japan
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- voltage
- output
- oscillator
- vco
- pll
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Links
- 230000010355 oscillation Effects 0.000 title claims description 24
- 239000003990 capacitor Substances 0.000 description 7
- 230000035945 sensitivity Effects 0.000 description 5
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、位相比較器にデジタル方式の位相検波器を用
いたフェーズロックループ（ＰＬＬ）ｕ振回路に関する
ものである。
いたフェーズロックループ（ＰＬＬ）ｕ振回路に関する
ものである。
従来、例えば、良く知られているモトローラ社のＭＣ４
０４４などのディジタル方式の位相検波器を使用したＰ
ＬＬ発振器では、モトローラ社が、１９７３年８月発行
している「フェーズロックドループシステム、データブ
ック（Ｐｈ ａｓｅ−Ｌｏ ｅｋｅｄＬｏｏｐ Ｓｘｓ
ｔｅｍｓ、 Ｄａｔａ Ｂｏｏｋ ）Ｊに示されている
ように位相検波器の出力が基準発振周波数と電圧制御発
振器（ＶＣＯ）の発振周波数の差が正カ負かによって
ｕ １ ＋ルベルカげ０″レベルの出力形式を取るため
に、ＶＣＯの発振周波数が基準周波数とどんなに異なっ
ていても、ＶＣＯの発振可能な周波数範囲であれば、必
ず基準周波数に引き込むことができ、しかもローパスフ
ィルタ（低域ろ波器ＬＰＦ ）のカットオフ周波数を十
分低くすると周波数変調（ＦＭ）性雑音を非常に少なく
することができる。
０４４などのディジタル方式の位相検波器を使用したＰ
ＬＬ発振器では、モトローラ社が、１９７３年８月発行
している「フェーズロックドループシステム、データブ
ック（Ｐｈ ａｓｅ−Ｌｏ ｅｋｅｄＬｏｏｐ Ｓｘｓ
ｔｅｍｓ、 Ｄａｔａ Ｂｏｏｋ ）Ｊに示されている
ように位相検波器の出力が基準発振周波数と電圧制御発
振器（ＶＣＯ）の発振周波数の差が正カ負かによって
ｕ １ ＋ルベルカげ０″レベルの出力形式を取るため
に、ＶＣＯの発振周波数が基準周波数とどんなに異なっ
ていても、ＶＣＯの発振可能な周波数範囲であれば、必
ず基準周波数に引き込むことができ、しかもローパスフ
ィルタ（低域ろ波器ＬＰＦ ）のカットオフ周波数を十
分低くすると周波数変調（ＦＭ）性雑音を非常に少なく
することができる。
しかし、ＰＬＬ発振器は一般に広い周波数範囲を受は持
つことが多く、ＶＣＯの発振周波数範囲は広いことが要
求され、特に電源電圧が低い場合では少ない電圧範囲で
広い周波数範囲を受は持たなければならず、ＶＣＯの変
調感度を高くしなければならないため、ＰＬＬ発振器内
のわずかな残留雑音によってもＦＭ変調がかかり、これ
がＦＭ性雑音として作用するという欠点があった。
つことが多く、ＶＣＯの発振周波数範囲は広いことが要
求され、特に電源電圧が低い場合では少ない電圧範囲で
広い周波数範囲を受は持たなければならず、ＶＣＯの変
調感度を高くしなければならないため、ＰＬＬ発振器内
のわずかな残留雑音によってもＦＭ変調がかかり、これ
がＦＭ性雑音として作用するという欠点があった。
本発明はこの欠点を除くためにｖＣＯにおける周波数可
変素子に並列に接続された複数個の可変容量ダイオード
とそれらに印加する電圧を制御する回路を付加すること
によって、ＰＬＬ動作をする系の変調感度を下げ、ＰＬ
Ｌ発振器の残留雑音の影響によるＦＭ性ノイズを少なく
すると同時に、変調感度を下げたことによるＰＬＬ発振
器の引き込み周波数範囲の低下を防ぐことを目的とした
ものである。
変素子に並列に接続された複数個の可変容量ダイオード
とそれらに印加する電圧を制御する回路を付加すること
によって、ＰＬＬ動作をする系の変調感度を下げ、ＰＬ
Ｌ発振器の残留雑音の影響によるＦＭ性ノイズを少なく
すると同時に、変調感度を下げたことによるＰＬＬ発振
器の引き込み周波数範囲の低下を防ぐことを目的とした
ものである。
以下、図面を用いて説明する。
第１図は従来のＰＬＬ回路である。
図において、１は電圧制御発振器（ＶＣＯ）、２は基準
発振器（Ｒ・０８Ｃ）、３はディジタル位相検波器（Ｄ
−ＰＤ）、４はローパスフィルタ（ＬＰＦ）、５は可変
容量ダイオード、６はトランジスタ、７〜９はコンデン
サ、１０〜１２は抵抗である。
発振器（Ｒ・０８Ｃ）、３はディジタル位相検波器（Ｄ
−ＰＤ）、４はローパスフィルタ（ＬＰＦ）、５は可変
容量ダイオード、６はトランジスタ、７〜９はコンデン
サ、１０〜１２は抵抗である。
電圧制御発振器（ＶＣＯ）１から出力と基準発振器（〇
−５Ｃ）２からの出力が、モトローラ社のＭＣ４０４４
に代表されるようなディジクル位相検波器（Ｄ−ＰＤ）
３に加えられると、この出力がローパスフィルタ（ＬＰ
Ｆ）４を通って、ＶＣＯｌ内にある可変容量ダイオード
５に加わり、この系はループを作る。
−５Ｃ）２からの出力が、モトローラ社のＭＣ４０４４
に代表されるようなディジクル位相検波器（Ｄ−ＰＤ）
３に加えられると、この出力がローパスフィルタ（ＬＰ
Ｆ）４を通って、ＶＣＯｌ内にある可変容量ダイオード
５に加わり、この系はループを作る。
位相検波器３の出力はｖｃｏ ｉの発振周波数と基準発
振周波数との差が正または負であれば゛Ｏ″レベルまた
は″１″レベルというふうにその差が０を中心としてス
イッチングの繰り返し波形となる。
振周波数との差が正または負であれば゛Ｏ″レベルまた
は″１″レベルというふうにその差が０を中心としてス
イッチングの繰り返し波形となる。
このスイッチング波形をなめらかな制御信号に変えるの
がローパスフィルタ（ＬＰＦ）４であり、ＰＬＬ発振器
のＦＭ性雑音はこのフィルタ４によっておさえられる。
がローパスフィルタ（ＬＰＦ）４であり、ＰＬＬ発振器
のＦＭ性雑音はこのフィルタ４によっておさえられる。
しかしながら前述のごとくこのフィルタ４を通過する残
留雑音がダイオード５に加わるためにわずかな残留雑音
によってもＶＣＯｌはＦＭがかかり、これがＦＭ性雑音
として作用してしまう欠点がある。
留雑音がダイオード５に加わるためにわずかな残留雑音
によってもＶＣＯｌはＦＭがかかり、これがＦＭ性雑音
として作用してしまう欠点がある。
本発明による回路の一例を第２図に示す。
図において、２１は電圧制御発振器（ＶＣＯ）、２２は
基準発振器（Ｒ・０８Ｃ）、２３はディジタル位相検波
器（Ｄ−ＰＤ）、２４はローパスフィルタ（ＬＰＦ）、
２５．２６は電圧比較器（ＣＯＭ）、２γはアップ・ダ
ウン・カウンタ、２８はクロック発振器（Ｃ・０ＳＣ）
、２９．５３〜５５はナンド回路（ＮＡＮＤ）、３１〜
３５は可変容量ダイオード、４０〜４４．５γ、５８は
コンデンサ、５６はトランジスタ、７０．７１は抵抗、
６０〜６５はインバータ回路である。
基準発振器（Ｒ・０８Ｃ）、２３はディジタル位相検波
器（Ｄ−ＰＤ）、２４はローパスフィルタ（ＬＰＦ）、
２５．２６は電圧比較器（ＣＯＭ）、２γはアップ・ダ
ウン・カウンタ、２８はクロック発振器（Ｃ・０ＳＣ）
、２９．５３〜５５はナンド回路（ＮＡＮＤ）、３１〜
３５は可変容量ダイオード、４０〜４４．５γ、５８は
コンデンサ、５６はトランジスタ、７０．７１は抵抗、
６０〜６５はインバータ回路である。
第２図の各部のタイムチャートを第３図ａ −ｋに示す
。
。
第２図の動作をこのタイムチャートに従って説明すると
、電源電圧Ｖｃｃより低いＶ ｂ＞Ｖ ａなる関係を有
する電源５１．５２の基準電圧Ｖｂ、Ｖａが電圧比較器
（コンパレータＣＯＭ）２５，２６に各々与えられてい
て、ローパスフィルタ２４の出力■がＶ〈Ｖａなる時、
すなわちＶｃｃ２１の発振周波数が基準発振周波数より
低い時、電圧比較器２５．２６の出力ｂ ｓ ａは共に
゛１″レベルであり、ナンド回路５５の出力Ｃが”１″
レベルになるためクロックゲート２９が開き、この出力
ｇにクロック波形が現われる。
、電源電圧Ｖｃｃより低いＶ ｂ＞Ｖ ａなる関係を有
する電源５１．５２の基準電圧Ｖｂ、Ｖａが電圧比較器
（コンパレータＣＯＭ）２５，２６に各々与えられてい
て、ローパスフィルタ２４の出力■がＶ〈Ｖａなる時、
すなわちＶｃｃ２１の発振周波数が基準発振周波数より
低い時、電圧比較器２５．２６の出力ｂ ｓ ａは共に
゛１″レベルであり、ナンド回路５５の出力Ｃが”１″
レベルになるためクロックゲート２９が開き、この出力
ｇにクロック波形が現われる。
なお、ｆはクロック発振器２８の出力である。
この時、回路５３の出力ｄは”０”ルベル、回路５４の
出力ｅは”１″レベルとなるため、アップダウンカウン
タ２７はダウンカウント動作を始めり、ｉ、ｊ、ｋには
そのバイナリ−出力が現われ、各々制御信号となる。
出力ｅは”１″レベルとなるため、アップダウンカウン
タ２７はダウンカウント動作を始めり、ｉ、ｊ、ｋには
そのバイナリ−出力が現われ、各々制御信号となる。
この制御信号はインバータ回路６２〜６５を介して可変
容量ダイオード３２〜３５にそれぞれ加わり、■Ｃ０２
１の発振周波数は上がってゆく。
容量ダイオード３２〜３５にそれぞれ加わり、■Ｃ０２
１の発振周波数は上がってゆく。
ただし、第２図に示した回路では、ローパスフィルタ２
４の出力は、ＶＣＯ２１の発振周波数が基準発振周波数
より低い場合には低い電圧になる方向、高い場合には高
い電圧になる方向に変化するものとし、コンデンサ４１
〜４４についてはカウンタ２７がバイナリ−カウンター
であるためｈがｌ Ｑ ｌｌ 、ｆｌ ｌ ｌｌと変化
した時ｖＣＯの発振周波数がｖＣＯの発振周波数範囲の
１／１６程度変化するようにコンデンサ４１を定め、同
様にＩｓ Ｊｓ ｋの０″、９１１１１の変化に対し
て各々１／８．１／４．１／２程度変化するようにコン
デンサ４２，４３．４４をそれぞれ定めであるものとす
る。
４の出力は、ＶＣＯ２１の発振周波数が基準発振周波数
より低い場合には低い電圧になる方向、高い場合には高
い電圧になる方向に変化するものとし、コンデンサ４１
〜４４についてはカウンタ２７がバイナリ−カウンター
であるためｈがｌ Ｑ ｌｌ 、ｆｌ ｌ ｌｌと変化
した時ｖＣＯの発振周波数がｖＣＯの発振周波数範囲の
１／１６程度変化するようにコンデンサ４１を定め、同
様にＩｓ Ｊｓ ｋの０″、９１１１１の変化に対し
て各々１／８．１／４．１／２程度変化するようにコン
デンサ４２，４３．４４をそれぞれ定めであるものとす
る。
やがてｖｂ＞ｖ＞Ｖａになると電圧比較器２５は反転し
″０゛レベルとなり、クロックゲート２９が閉じてカウ
ンタはその時の状態を保ち続ける。
″０゛レベルとなり、クロックゲート２９が閉じてカウ
ンタはその時の状態を保ち続ける。
この時すでにローパスフィルタ２４から可容量ダイオー
ド３１によるＰＬＬの系は引き込み状態になっている。
ド３１によるＰＬＬの系は引き込み状態になっている。
さらにローパスフィルタ２４の出力■が■〉ｖｂの時、
すなわちＶＣＯ２１の発振周波数が基準発振周波数より
高い時には、電圧比較器２５．２６の出力す、ａは共に
０”レベルであり、クロックゲート２９が開き、またｄ
は１″、ｅは゛°０″レベルになるため、カウンタ２７
はアップカウント動作をして可変容量ダイオード３２、
３３、３４ 。
すなわちＶＣＯ２１の発振周波数が基準発振周波数より
高い時には、電圧比較器２５．２６の出力す、ａは共に
０”レベルであり、クロックゲート２９が開き、またｄ
は１″、ｅは゛°０″レベルになるため、カウンタ２７
はアップカウント動作をして可変容量ダイオード３２、
３３、３４ 。
３５に加わる電圧を制御し、ＶＣＯ２１の発振周波数を
下げてゆき、やがて、ローパスフィルタ２４の出力Ｖが
Ｖ ａ ＜Ｖ＜Ｖ ｂになると電圧比較器２５が反転し
てクロックゲート２９を閉じ、カウンタ２７はその状態
を保持する。
下げてゆき、やがて、ローパスフィルタ２４の出力Ｖが
Ｖ ａ ＜Ｖ＜Ｖ ｂになると電圧比較器２５が反転し
てクロックゲート２９を閉じ、カウンタ２７はその状態
を保持する。
この時ＰＬＬ発振回路は引き込み状態になっている。
第２図におけるＶＣＯ２１の発振周波数範囲はカウンタ
２７によって制御される可変容量ダイオード３２，３３
，３４，３５ど、ローパスフィルター２４によって直接
制御される可変容量ダイオード３１とになって決められ
、コンデンサー４０はローパスフィルター２４の出力電
圧の最大の変化に対してＶＣＯ２１の発振周波数が発振
周波数範囲の１／１６程度変化するように定めれば良い
から、ＶＣＯ２１のＰＬＬ動作をする可変容量ダイオー
ド３１による変調感度は非常に小さくできた訳である。
２７によって制御される可変容量ダイオード３２，３３
，３４，３５ど、ローパスフィルター２４によって直接
制御される可変容量ダイオード３１とになって決められ
、コンデンサー４０はローパスフィルター２４の出力電
圧の最大の変化に対してＶＣＯ２１の発振周波数が発振
周波数範囲の１／１６程度変化するように定めれば良い
から、ＶＣＯ２１のＰＬＬ動作をする可変容量ダイオー
ド３１による変調感度は非常に小さくできた訳である。
以上説明したようにＰＬＬ発振器のｖＣＯの周波数可変
素子に並列に可変容量ダイオードで複数個接続し、これ
らに加わる電圧を制御する回路を付加することにより、
ＰＬＬを構成する可変容量ダイオードが受けもつ周波数
範囲は挾くなる。
素子に並列に可変容量ダイオードで複数個接続し、これ
らに加わる電圧を制御する回路を付加することにより、
ＰＬＬを構成する可変容量ダイオードが受けもつ周波数
範囲は挾くなる。
すなわち本考案はＰＬＬ発振器の電源電圧が低い場合で
もＶＣＯの変調感度を下げることができＰＬＬ発振器の
残留雑音によるＦＭ変調の影響を少なくすることができ
、結果的にＦＭ性ノイズを少なくすることができるとい
うすぐれた特徴を有する。
もＶＣＯの変調感度を下げることができＰＬＬ発振器の
残留雑音によるＦＭ変調の影響を少なくすることができ
、結果的にＦＭ性ノイズを少なくすることができるとい
うすぐれた特徴を有する。
第１図は、従来のディジクル位相検波器を用いたＰＬＬ
発振回路である。 第２図は本発明によるＰＬＬ発振回路の一例である。 第３図は、第２図によって示された本考案による回路の
うち制御回路における各部の電圧を示すタイムチャート
である。 １．２１：電圧制御発振器、、２，２２：基準発振器、
３，２３：ディジクル位相検波器、４，２４：ローバス
フィルタ、５，３１〜３５：電圧可変容量ダイオード、
６，５６：トランジスタ、７〜９．４０〜４４．５７．
５８：コンデンサ、１０゜１１．７０．γ１：抵抗、２
５，２６：電圧比較器１．２１ニアツブダウンカウンタ
、２８：クロック発振器、２９．５３〜５５ ： ＮＡ
ＮＤ回路、６０〜６５：反転バッファ又はインバータ回
路、５１゜５２：基準電圧。
発振回路である。 第２図は本発明によるＰＬＬ発振回路の一例である。 第３図は、第２図によって示された本考案による回路の
うち制御回路における各部の電圧を示すタイムチャート
である。 １．２１：電圧制御発振器、、２，２２：基準発振器、
３，２３：ディジクル位相検波器、４，２４：ローバス
フィルタ、５，３１〜３５：電圧可変容量ダイオード、
６，５６：トランジスタ、７〜９．４０〜４４．５７．
５８：コンデンサ、１０゜１１．７０．γ１：抵抗、２
５，２６：電圧比較器１．２１ニアツブダウンカウンタ
、２８：クロック発振器、２９．５３〜５５ ： ＮＡ
ＮＤ回路、６０〜６５：反転バッファ又はインバータ回
路、５１゜５２：基準電圧。
Claims (1)
- １ 少なくとも、印加制御電圧に比例した周波数を発振
する電圧制御発振器と、その周波数を変化させる素子に
並列に接続された複数個の外部からの印加電圧により、
制御可能な可変容量ダイオードと、基準発振器と、前記
基準発振器の出力と前記電圧制御発振器の出力との位相
差を検波するディジクル位相検波器と、前記検波器の出
力に接続され、前記素子を制御する信号を出力する低域
ろ波器と、前記低域ろ波器の出力電圧を第１および第２
の基準電圧と比較する第１および第２の電圧比較器と、
前記第１および第２の電圧比較器の出力により制御され
るアップダウンカウンタと、前記アップダウンカウンタ
の出力を前記可変容量ダイオードに供給する手段を含む
ことを特徴とするＰＬＬ発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52065937A JPS592209B2 (ja) | 1977-06-03 | 1977-06-03 | Ｐｌｌ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52065937A JPS592209B2 (ja) | 1977-06-03 | 1977-06-03 | Ｐｌｌ発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54849A JPS54849A (en) | 1979-01-06 |
| JPS592209B2 true JPS592209B2 (ja) | 1984-01-17 |
Family
ID=13301364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52065937A Expired JPS592209B2 (ja) | 1977-06-03 | 1977-06-03 | Ｐｌｌ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592209B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776956U (ja) * | 1980-10-23 | 1982-05-12 | ||
| JPS6045245B2 (ja) * | 1980-11-05 | 1985-10-08 | 日立金属株式会社 | 溶融金属の精練方法 |
| JPS5843632A (ja) * | 1981-09-01 | 1983-03-14 | テクトロニツクス・インコ−ポレイテツド | 位相固定回路 |
| JPS61250125A (ja) * | 1985-04-26 | 1986-11-07 | Mitsui Eng & Shipbuild Co Ltd | 高純度超極低硫黄合金の製造方法 |
| JPS6283435A (ja) * | 1985-10-07 | 1987-04-16 | Mitsui Eng & Shipbuild Co Ltd | 硫黄、酸素及び窒素の各含有量が極めて低い鉄―ニッケル、及びコバルト―基合金の製造方法 |
| EP0233478B1 (en) | 1986-01-17 | 1991-04-24 | Mitsui Engineering and Shipbuilding Co, Ltd. | Mold, method of producing mold and casting method |
-
1977
- 1977-06-03 JP JP52065937A patent/JPS592209B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54849A (en) | 1979-01-06 |
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