JPH0530089B2 - - Google Patents
Info
- Publication number
- JPH0530089B2 JPH0530089B2 JP54146213A JP14621379A JPH0530089B2 JP H0530089 B2 JPH0530089 B2 JP H0530089B2 JP 54146213 A JP54146213 A JP 54146213A JP 14621379 A JP14621379 A JP 14621379A JP H0530089 B2 JPH0530089 B2 JP H0530089B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- input
- loop filter
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010355 oscillation Effects 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims 2
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000010408 sweeping Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/12—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a scanning signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明はPLL（フエイズロツクドループ）回路
の引込用掃引装置に関するものである。
の引込用掃引装置に関するものである。
PLL回路の引込周波数範囲を拡大するために
電圧制御型発振器（以下VCOと略記する）の発
振周波数を変化させて引込動作がなされるが、そ
のためにVCO制御入力端子に、例えば鋸歯状波
等の三角波掃引用電圧を印加して、上限から下限
の間を掃引せしめて強制的に発振周波数を変化さ
せる方法が一般的に採られている。
電圧制御型発振器（以下VCOと略記する）の発
振周波数を変化させて引込動作がなされるが、そ
のためにVCO制御入力端子に、例えば鋸歯状波
等の三角波掃引用電圧を印加して、上限から下限
の間を掃引せしめて強制的に発振周波数を変化さ
せる方法が一般的に採られている。
かゝる掃引方法においては、三角波掃引用電圧
の発生のための発振器が必要であり、更には掃引
周波数は一般に非常に低く選定されるものである
から掃引発振器内に大容量のコンデンサをも必要
としいわゆるIC化の妨げとなつている。また掃
引周波数の上限及び下限を設定するには三角波掃
引用電圧の上端及び下端電圧レベルを設定する必
要があるが、三角波発振器においてその上下端レ
ベルを自由に設定することは容易でなく、よつて
設計の自由度が低下する。
の発生のための発振器が必要であり、更には掃引
周波数は一般に非常に低く選定されるものである
から掃引発振器内に大容量のコンデンサをも必要
としいわゆるIC化の妨げとなつている。また掃
引周波数の上限及び下限を設定するには三角波掃
引用電圧の上端及び下端電圧レベルを設定する必
要があるが、三角波発振器においてその上下端レ
ベルを自由に設定することは容易でなく、よつて
設計の自由度が低下する。
本発明の目的は三角波掃引用電圧の発生のため
の発振器を設けることなく、よつてそのためのコ
ンデンサをも必要とせずにIC化が容易がPLL回
路の引込用掃引装置を提供することである。
の発振器を設けることなく、よつてそのためのコ
ンデンサをも必要とせずにIC化が容易がPLL回
路の引込用掃引装置を提供することである。
本発明の他の目的は掃引周波数の上限と下限と
が容易に設定できもつて設計の自由度の大なる
PLL回路の引込用装置を提供することである。
が容易に設定できもつて設計の自由度の大なる
PLL回路の引込用装置を提供することである。
本発明のPLL回路の引込用掃引装置はループ
フイルタを掃引用三角波電圧発生用として兼用す
るようにしたもので、当該ループフイルタの入力
に異なるレベルの２つの直流電圧を選択的に印加
するようにし、そのときのVCOの制御入力端子
電圧を検出してこの電圧が所定の上限及び下限レ
ベルにそれぞれ達したときにループフイルタの入
力への直流印加電圧の切換を行つて掃引をなすよ
うにし、そして入力信号とVCOと出力信号との
位相が一致してPLL回路が引き込み動作をなし
た際にループフイルタの入力への直流電圧の印加
を停止せしめるようにしたものである。
フイルタを掃引用三角波電圧発生用として兼用す
るようにしたもので、当該ループフイルタの入力
に異なるレベルの２つの直流電圧を選択的に印加
するようにし、そのときのVCOの制御入力端子
電圧を検出してこの電圧が所定の上限及び下限レ
ベルにそれぞれ達したときにループフイルタの入
力への直流印加電圧の切換を行つて掃引をなすよ
うにし、そして入力信号とVCOと出力信号との
位相が一致してPLL回路が引き込み動作をなし
た際にループフイルタの入力への直流電圧の印加
を停止せしめるようにしたものである。
以下に図面に従つて本発明を説明する。
第１図は本発明の実施例を示す回路ブロツク図
であり、１０はPLL回路を示し、VCO２の出力
信号OUTと入力信号INとの周波数及び位相差を
検出してこの差に応じた信号を出力する位相比較
器３が設けられている。
であり、１０はPLL回路を示し、VCO２の出力
信号OUTと入力信号INとの周波数及び位相差を
検出してこの差に応じた信号を出力する位相比較
器３が設けられている。
この位相比較器３は第３図に示すように、例え
ば位相差が−90°から90°まで変化するような信号
Ａ，Ｂが入力されたとき、例えば2.5Vを中心に
入力信号Ａ，Ｂの位相差に応じて0Vから5Vまで
変化する差信号Ｘを出力するとともに、中心値で
ある2.5Vの固定値信号Ｙを出力するように構成
されている。
ば位相差が−90°から90°まで変化するような信号
Ａ，Ｂが入力されたとき、例えば2.5Vを中心に
入力信号Ａ，Ｂの位相差に応じて0Vから5Vまで
変化する差信号Ｘを出力するとともに、中心値で
ある2.5Vの固定値信号Ｙを出力するように構成
されている。
したがつて、第４図に示すように出力信号Ｘと
Ｙの差信号は、信号ＡとＢの位相差が−90°から
90°まで変化するに応じて−2.5Vから2.5Vまで変
化する。
Ｙの差信号は、信号ＡとＢの位相差が−90°から
90°まで変化するに応じて−2.5Vから2.5Vまで変
化する。
この差信号Ｘに相当する信号が、差動アンプ
OP1、抵抗R1，R2及びコンデンサC1よりなるル
ープフイルタ４の差動入力の逆相端子へ印加され
ている。当該ループフイルタ４の出力(A)はVCO
２の制御入力端子へ印加されてVCOの発振周波
数がこの制御電圧レベルに応じて可変されるもの
である。
OP1、抵抗R1，R2及びコンデンサC1よりなるル
ープフイルタ４の差動入力の逆相端子へ印加され
ている。当該ループフイルタ４の出力(A)はVCO
２の制御入力端子へ印加されてVCOの発振周波
数がこの制御電圧レベルに応じて可変されるもの
である。
２０は本発明による引込用掃引装置を示すもの
で、異なるレベルを有する直流電圧Vg及びVhが
それぞれ選択用スイツチ５及び６を介して更には
抵抗R3を介してループフイルタ４の差動入力の
逆相端子へ選択的に印加される。これら選択スイ
ツチ５及び６を制御するために、３入力NORゲ
ートG1及びG2よりなるＲ−Ｓフリツプフロツプ
７が設けられており、ゲートG1の出力(E)により
スイツチ５が制御され、他のゲートG2の出力(F)
によりスイツチ６が制御される。
で、異なるレベルを有する直流電圧Vg及びVhが
それぞれ選択用スイツチ５及び６を介して更には
抵抗R3を介してループフイルタ４の差動入力の
逆相端子へ選択的に印加される。これら選択スイ
ツチ５及び６を制御するために、３入力NORゲ
ートG1及びG2よりなるＲ−Ｓフリツプフロツプ
７が設けられており、ゲートG1の出力(E)により
スイツチ５が制御され、他のゲートG2の出力(F)
によりスイツチ６が制御される。
更にループフイルタ４の出力(A)すなわちVCO
２の制御入力端子の電圧レベルの上限及び下限を
定めるためにレベル比較器８及び９が設けられて
いる。一方の比較器８の逆相入力にはこの上限レ
ベルを定める基準電圧Vmが印加され、他方の比
較器９の正相入力には下限レベルを定める基準電
圧Vnが印加されており、両比較器８及び９の正
相及び逆相入力にはループフイルタ４の出力(A)が
印加されている。そして両比較器８及び９の出力
(D)及び(C)はそれぞれフリツプフロツプ７のゲート
G2及びG1の１入力となつてセツト、リセツト入
力として用いられている。
２の制御入力端子の電圧レベルの上限及び下限を
定めるためにレベル比較器８及び９が設けられて
いる。一方の比較器８の逆相入力にはこの上限レ
ベルを定める基準電圧Vmが印加され、他方の比
較器９の正相入力には下限レベルを定める基準電
圧Vnが印加されており、両比較器８及び９の正
相及び逆相入力にはループフイルタ４の出力(A)が
印加されている。そして両比較器８及び９の出力
(D)及び(C)はそれぞれフリツプフロツプ７のゲート
G2及びG1の１入力となつてセツト、リセツト入
力として用いられている。
最後に入力信号INとVCO２の出力信号OUTと
の位相クロツク状態を検出してロツクしたときに
例えば高レベルの出力(B)を発生するロツク検出器
１１が設けられており、この出力(B)がフリツプフ
ロツプ７のゲートG1及びG2の他入力となつてク
リヤ信号となる。
の位相クロツク状態を検出してロツクしたときに
例えば高レベルの出力(B)を発生するロツク検出器
１１が設けられており、この出力(B)がフリツプフ
ロツプ７のゲートG1及びG2の他入力となつてク
リヤ信号となる。
こゝで、VCO２の制御電圧(A)のレベルが高い
程その発振出力周波数も高くなり、スイツチ５及
び６はそれぞれ制御入力(E)及び(F)が高レベルのと
きにオンして低レベルのときにオフする如き電子
スイツチであるとする。そして直流電圧VgとVh
との関係はVg＞Vd＞Vhとなるように選定され
ているものとする。尚、Vdはループフイルタ４
の差動入力の正相端子に印加された電圧レベルで
あり、第３図の固定値信号Ｙに相当する。また、
Vdは例えば第３図のように位相差に応じて位相
差出力が0Vから5Vまで変化するような場合、そ
の位相差出力の中心値である2.5Vの固定値であ
る。
程その発振出力周波数も高くなり、スイツチ５及
び６はそれぞれ制御入力(E)及び(F)が高レベルのと
きにオンして低レベルのときにオフする如き電子
スイツチであるとする。そして直流電圧VgとVh
との関係はVg＞Vd＞Vhとなるように選定され
ているものとする。尚、Vdはループフイルタ４
の差動入力の正相端子に印加された電圧レベルで
あり、第３図の固定値信号Ｙに相当する。また、
Vdは例えば第３図のように位相差に応じて位相
差出力が0Vから5Vまで変化するような場合、そ
の位相差出力の中心値である2.5Vの固定値であ
る。
このとき、直流電圧Vg、Vhは各々5V、0Vに
設定される。この直流電圧VgまたはVhは、位相
ロツクされていないとき作動アンプOP１の逆相
入力に対して、位相差信号より支配的になる。
設定される。この直流電圧VgまたはVhは、位相
ロツクされていないとき作動アンプOP１の逆相
入力に対して、位相差信号より支配的になる。
第１図の回路動作を第２図に各部波形を参照し
つつ説明する。尚、両図において同一符号は同等
部分の波形を示すものであり(G)、(H)はそれぞれス
イツチ５，６のオンオフ状態を示している。
つつ説明する。尚、両図において同一符号は同等
部分の波形を示すものであり(G)、(H)はそれぞれス
イツチ５，６のオンオフ状態を示している。
また、（）はスイツチ５，６のオン・オフ状
態によつて差動アンプOP１の逆相端子に印加さ
れる電圧を示している。時刻t1まではフリツプフ
ロツプ７の出力(E)が低レベル、(F)が高レベルとな
つており、スイツチ５はオフ、スイツチ６はオン
であるからループフイルタ４の逆相入力には直流
電圧Vdよりも低いVhが印加されており、当該フ
イルタ４は差動入力（Vd−Vh）を積分する当該
器として動作する。よつて出力(A)は上昇しVCO
２の発振周波数もそれに応じて増大して行く。
態によつて差動アンプOP１の逆相端子に印加さ
れる電圧を示している。時刻t1まではフリツプフ
ロツプ７の出力(E)が低レベル、(F)が高レベルとな
つており、スイツチ５はオフ、スイツチ６はオン
であるからループフイルタ４の逆相入力には直流
電圧Vdよりも低いVhが印加されており、当該フ
イルタ４は差動入力（Vd−Vh）を積分する当該
器として動作する。よつて出力(A)は上昇しVCO
２の発振周波数もそれに応じて増大して行く。
時刻t1にて積分出力(A)の電圧は比較器８の基準
電圧Vmに達するのでその比較出力(D)が高レベル
に遷移する。よつてフリツプフロツプ７の出力は
反転して、スイツチ５がオン、スイツチ６がオフ
となる。従つて、ループフイルタ４の差動入力は
（Vd−Vg）となるが、Vd＞Vgであるために積
分出力(A)は下降を始め、よつてVCO２の発振周
波数も低下して行く。この時、出力(A)は電圧Vm
よりも低下するので比較器８の出力は瞬時に低レ
ベルへ復帰するが、フリツプフロツプ７への影響
はない。
電圧Vmに達するのでその比較出力(D)が高レベル
に遷移する。よつてフリツプフロツプ７の出力は
反転して、スイツチ５がオン、スイツチ６がオフ
となる。従つて、ループフイルタ４の差動入力は
（Vd−Vg）となるが、Vd＞Vgであるために積
分出力(A)は下降を始め、よつてVCO２の発振周
波数も低下して行く。この時、出力(A)は電圧Vm
よりも低下するので比較器８の出力は瞬時に低レ
ベルへ復帰するが、フリツプフロツプ７への影響
はない。
従つて、出力(A)は下降を続け、時刻t2において
基準電圧Vmに達し比較器９の出力(C)が高レベル
になり、フリツプフロツプ７は反転する。その結
果スイツチ５がオフ、スイツチ６がオンとなり、
再びフイルタ出力(A)は上昇を行う。この場合も、
比較器９の出力(C)は高レベルから瞬時に低レベル
へ復帰するがフリツプフロツプ７への影響はない
ことは前述のとおりである。そして時刻t3におい
て、入力信号INとVCO出力信号OUTとの位相が
一致すればロツク検出器１１の出力(B)が高レベル
となるから、フリツプフロツプ７の出力(E)、(F)は
共に低レベルとなり、スイツチ５及び６は共にオ
フとなる。よつて以後はPLL回路として正常動
作をなしてロツク状態を維持する。
基準電圧Vmに達し比較器９の出力(C)が高レベル
になり、フリツプフロツプ７は反転する。その結
果スイツチ５がオフ、スイツチ６がオンとなり、
再びフイルタ出力(A)は上昇を行う。この場合も、
比較器９の出力(C)は高レベルから瞬時に低レベル
へ復帰するがフリツプフロツプ７への影響はない
ことは前述のとおりである。そして時刻t3におい
て、入力信号INとVCO出力信号OUTとの位相が
一致すればロツク検出器１１の出力(B)が高レベル
となるから、フリツプフロツプ７の出力(E)、(F)は
共に低レベルとなり、スイツチ５及び６は共にオ
フとなる。よつて以後はPLL回路として正常動
作をなしてロツク状態を維持する。
次に何らかの原因により位相ロツクが時刻t4に
てはずれたとするか、ロツク検出器１１の出力(B)
は低レベルとなるから、フリツプフロツプ７のゲ
ートＧ１及びＧ２の入力はすべて低レベルとな
る。よつてゲートG1及びG2アンバランスによつ
てフリツプフロツプの状態が決定されて出力(E)、
(F)のいずれかが高レベルとなる。図においては、
出力(E)が高レベルとなつた場合を示しているが、
意図的にアンバランスを生ぜしめて（例えば一方
のゲート出力を他方のゲート入力に直結せずに抵
抗分圧する等の方法にて加えるようにして）掃引
方向を決定することも可能である。時刻t4以降は
それ以前にて説明した動作を繰返すことになる。
てはずれたとするか、ロツク検出器１１の出力(B)
は低レベルとなるから、フリツプフロツプ７のゲ
ートＧ１及びＧ２の入力はすべて低レベルとな
る。よつてゲートG1及びG2アンバランスによつ
てフリツプフロツプの状態が決定されて出力(E)、
(F)のいずれかが高レベルとなる。図においては、
出力(E)が高レベルとなつた場合を示しているが、
意図的にアンバランスを生ぜしめて（例えば一方
のゲート出力を他方のゲート入力に直結せずに抵
抗分圧する等の方法にて加えるようにして）掃引
方向を決定することも可能である。時刻t4以降は
それ以前にて説明した動作を繰返すことになる。
以上の説明から明白な如く、掃引周波数の上限
と下限は基準電圧Vm及びVnのレベルによつて
簡単に設定可能であり、また掃引素度は（Vd−
Vh）及び（Vg−Vd）なる電位差により上下方
向個別にそれぞれ設定でき、更には上下方向の掃
引速度を同時に変えたい場合には抵抗R3の値を
変えることによつても実現可能である。また、ル
ープフイルタを掃引用三角波電圧の発生のための
積分器として兼用するものであるから、特別なコ
ンデンサを必要とせずに、IC化は容易となる。
と下限は基準電圧Vm及びVnのレベルによつて
簡単に設定可能であり、また掃引素度は（Vd−
Vh）及び（Vg−Vd）なる電位差により上下方
向個別にそれぞれ設定でき、更には上下方向の掃
引速度を同時に変えたい場合には抵抗R3の値を
変えることによつても実現可能である。また、ル
ープフイルタを掃引用三角波電圧の発生のための
積分器として兼用するものであるから、特別なコ
ンデンサを必要とせずに、IC化は容易となる。
第１図は本発明の実施例の具体的構成を示すブ
ロツク図、第２図Ａ〜Ｉは第１図の各ブロツクの
動作波形を示す動作波形図、第３図は本発明の位
相比較器３の具体的構成の一例を示すブロツク
図、第４図は第３図の位相比較器３の出力Ｘ、Ｙ
の差出力と入力Ａ，Ｂの位相差との関係を示すグ
ラフである。 主要部分の符号の説明、１……PLL回路、２…
…VCO、４……ループフイルタ、５，６……選
択スイツチ、７……Ｒ−Ｓフリツプフロツプ、
８，９……レベル比較器、１１……ロツク検出
器。
ロツク図、第２図Ａ〜Ｉは第１図の各ブロツクの
動作波形を示す動作波形図、第３図は本発明の位
相比較器３の具体的構成の一例を示すブロツク
図、第４図は第３図の位相比較器３の出力Ｘ、Ｙ
の差出力と入力Ａ，Ｂの位相差との関係を示すグ
ラフである。 主要部分の符号の説明、１……PLL回路、２…
…VCO、４……ループフイルタ、５，６……選
択スイツチ、７……Ｒ−Ｓフリツプフロツプ、
８，９……レベル比較器、１１……ロツク検出
器。
Claims (1)
- 【特許請求の範囲】 １ ループフイルタの出力電圧により発振周波数
が制御される電圧制御型発振器の制御入力端子に
掃引用三角波電圧を加えてPLL回路の引き込み
をなすようにしたPLL回路の引込用掃引装置で
あつて、 前記ループフイルタの一方の入力にレベルの異
なる２つの直流電圧Vg、Vhを選択的に印加する
電圧印加手段と、 前記PLL回路の入力信号と前記電圧制御型発
振器の出力信号との位相差信号を検出し前記位相
差検出出力を前記ループフイルタの前記一方の入
力に印加するとともに、前記位相差検出出力の振
幅の平均値Vd（但し、Vg＞Vd＞Vhである）を
前記ループフイルタの他方の入力に印加する位相
比較手段と、 前記制御入力端子の電圧を検出してその電圧が
所定の上限及び下限レベルにそれぞれ達したとき
に前記ループフイルタの一方の入力へ印加される
前記直流電圧Vg、Vhの切換をなすように前記電
圧印加手段を制御する制御手段と、 前記PLL回路の入力信号と前記電圧制御型発
振器の出力信号との位相差信号を検出して両位相
が一致したことが検出されたときに前記ループフ
イルタの一方の入力への前記直流電圧Vg、Vhの
印加を停止せしめるように前記電圧印加手段を制
御する停止制御手段とを備えたことを特徴とする
PLL回路の引込掃引装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14621379A JPS5669934A (en) | 1979-11-12 | 1979-11-12 | Leading-in sweep device of pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14621379A JPS5669934A (en) | 1979-11-12 | 1979-11-12 | Leading-in sweep device of pll circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5669934A JPS5669934A (en) | 1981-06-11 |
| JPH0530089B2 true JPH0530089B2 (ja) | 1993-05-07 |
Family
ID=15402661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14621379A Granted JPS5669934A (en) | 1979-11-12 | 1979-11-12 | Leading-in sweep device of pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5669934A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0761008B2 (ja) * | 1986-02-13 | 1995-06-28 | 横河電機株式会社 | 信号発生回路 |
| JPS63173928U (ja) * | 1987-04-30 | 1988-11-11 | ||
| JP2844596B2 (ja) * | 1987-07-17 | 1999-01-06 | ソニー株式会社 | Ｐｌｌ回路 |
| FR2673789B1 (fr) * | 1991-03-08 | 1993-09-03 | Alcatel Espace | Demodulateur a boucle de phase. |
| US6031427A (en) * | 1997-03-06 | 2000-02-29 | Texas Instruments Incorporated | System for sweeping a phase lock loop into lock with automatic initiation and shutdown |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS523365A (en) * | 1975-06-26 | 1977-01-11 | Mitsubishi Electric Corp | Phase synchroneous circuit |
| JPS5443603A (en) * | 1977-09-13 | 1979-04-06 | Nec Corp | High-speed catching device for receiving signal |
-
1979
- 1979-11-12 JP JP14621379A patent/JPS5669934A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS523365A (en) * | 1975-06-26 | 1977-01-11 | Mitsubishi Electric Corp | Phase synchroneous circuit |
| JPS5443603A (en) * | 1977-09-13 | 1979-04-06 | Nec Corp | High-speed catching device for receiving signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5669934A (en) | 1981-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4510461A (en) | Phase lock loop having switchable filters and oscillators | |
| US4024414A (en) | Electrical circuit means for detecting the frequency of input signals | |
| JPH0530089B2 (ja) | ||
| US10566974B2 (en) | Radiation-hard precision voltage reference | |
| GB1157328A (en) | Electronic Analog Resolver | |
| US6483356B2 (en) | Sinusoidal signal generating circuit providing small phase difference with respect to reference signal and apparatus for driving oscillating element with circuit | |
| JPH10242756A (ja) | 電圧制御回路及びそれを用いた温度補償型圧電発振器 | |
| JP4857408B2 (ja) | 正弦波発生回路 | |
| JPH08274635A (ja) | 位相ロック回路 | |
| JPS592209B2 (ja) | Ｐｌｌ発振回路 | |
| JP2002050961A (ja) | フェイズロックループ回路 | |
| US4345219A (en) | Frequency agile hold-sample-hold phase detector | |
| US4242618A (en) | Speed controller for rotary machine | |
| JPS5832412B2 (ja) | 回転制御系における位相同期用基準信号形成方式 | |
| JPS5847331A (ja) | 信号発生器 | |
| JPS5936030Y2 (ja) | 掃引受信機 | |
| JPS6019325A (ja) | Ｐｌｌ回路の引込検出方式 | |
| JPH0733465Y2 (ja) | クロック形成回路 | |
| JP2532716B2 (ja) | 位相ずれ判定装置 | |
| KR0148180B1 (ko) | 클램프회로를 이용한 위상검출기 | |
| JPH10108484A (ja) | 振動アクチュエータ駆動装置 | |
| JPH03112378A (ja) | 超音波モータの駆動回路 | |
| JPH05199108A (ja) | Ｐｌｌ回路 | |
| JPH07131246A (ja) | 圧電発振器とその周波数調整方法 | |
| JPS595751A (ja) | 位相同期回路 |