CN103762961A - 生成触发脉冲序列的装置和方法 - Google Patents

Abstract

本发明公开了生成触发脉冲序列的装置和方法。该装置包括：触发控制器，当其使能端出现有效边沿时，输出第一电平；用于生成周期性的第一脉冲序列的晶体振荡器；利用触发控制器输出的第一电平选通第一脉冲序列以生成第二脉冲序列的第一选择器；对第二脉冲分频以生成具有预定的周期和占空比的第三脉冲序列的分频器；对第三脉冲序列中的脉冲计数的计数器；比较器，如果计数信号小于比较门限，则比较器输出第一电平，否则输出第二电平；以及利用比较器输出的第一电平选通第三脉冲序列以生成触发脉冲序列的第二选择器。根据本发明可生成持续时间、周期和占空比可调的并且不易受温度影响的高精度触发脉冲序列，大大提高了硅机组工作的稳定性。

Description

生成触发脉冲序列的装置和方法

技术领域

本发明涉及电子电路领域，特别涉及电力机车的电子电路领域。

背景技术

电力机车上的硅整流元件通常是通过控制装置产生触发脉冲来导通，导通后实现将交流电转化为直流电或者将直流电转化为交流电的操作，以供机车的各种控制电路使用。

现有的触发脉冲生成电路一般是通过单稳态芯片（如74HC4538）、精密电容和精密电阻组成，在电力机车上不同的整流电路的组成与功能不尽相同，对于脉冲的参数要求也不尽相同。而要改变参数以适应要求，只能依靠改变电容电阻，计算和精确选择电容电阻需要大量的工作，因此所生成的触发脉冲序列的周期和占空比不易于调整。并且精密电容和精密电阻易受环境温度影响，从而将导致触发脉冲的频率或者脉冲宽度发生漂移，会影响机车硅机组的工作稳定性。

发明内容

本发明公开了使用晶体振荡器和可编程逻辑控制器件（例如，CPLD或FPGA）来生成周期和占空比可调的触发脉冲序列的装置和方法，所生成的触发脉冲序列精度高，且几乎不受温度变化的影响。

根据本发明的一个方面提供了一种生成触发脉冲序列的装置，该装置可包括：触发控制器，可被配置为其使能端出现有效边沿时，其输出端输出第一电平，否则其输出端输出第二电平；晶体振荡器，晶体振荡器可用于生成周期性的第一脉冲序列；第一选择器，其第一输入端与触发控制器的输出端相连，第二输入端与晶体振荡器的输出端相连，第一选择器被配置为当其第一输入端为选通电平时，其输出为其第二输入端的输入；分频器，与第一选择器的输出端相连，用于生成具有预定周期和预定占空比的第三脉冲序列；计数器，与分频器相连，对第三脉冲序列中的脉冲计数；比较器，与计数器相连，将计数器输出的计数信号与比较门限相比较，如果计数信号小于比较门限，则比较器输出第一电平，否则输出第二电平；以及第二选择器，其第一输入端与比较器的输出端相连，其第二输入端与分频器的输出端相连，第二选择器被配置为当其第一输入端为选通电平时，其输出为其第二输入端的输入。

所述触发控制器可包括复位端，比较器的输出端与触发控制器的复位端相连。

计数器可包括清零端，比较器的输出端与计数器的清零端相连。

优选地，晶体振荡器可以是温度补偿晶体振荡器。

优选地，分频器、计数器和比较器可以用可编程控制逻辑器件来实现。

根据本发明的另一方面提供了一种生成触发脉冲序列的方法，包括：当输入触发控制器的触发使能信号出现有效边沿时，触发控制器可输出第一电平；可利用晶体振荡器生成第一脉冲序列；可利用触发控制器输出的第一电平选通第一脉冲序列，以生成第二脉冲序列；可利用分频器对第二脉冲序列进行分频，生成具有预定周期和预定占空比的第三脉冲序列；可用计数器对第三脉冲序列中的脉冲计数，并可用比较器比较计数器输出的计数信号和比较门限以输出脉冲信号，如果计数信号小于比较门限，则输出第一电平，否则输出第二电平；以及可利用比较输出的脉冲信号的第一电平选通第三脉冲序列，得到预定周期、预定占空比并且预定宽度的脉冲序列。

上述方法还可包括当计数信号达到比较门限后，复位触发控制器使其输出第二电平，并将计数器的计数信号清零。

可利用比较器输出的第二电平来复位触发控制器和/或将计数器清零。

优选地晶体振荡器可以是温度补偿晶体振荡器。

优选地，上述方法中用到的分频器、计数器和比较器可以用可编程控制逻辑器件来实现。

本发明所公开的装置和方法能生成高精度且不易受温度变化影响的触发脉冲序列，且序列宽度、脉冲的周期和占空比都易于被调整。本发明应用方便并且能大大提高了机车硅机组工作的稳定性，特别适合于对触发脉冲精度要求很高的交直交逆变器。

附图说明

图1示出了根据本发明的一个实施方式的触发脉冲序列生成装置的示意图；以及

图2示出了根据本发明的一个实施方式的生成高精度触发脉冲序列的方法。

具体实施方式

根据本发明的一个方面提供了一种生成触发脉冲序列的装置，该装置可包括：触发控制器，可被配置为其使能端出现有效边沿时，其输出端输出第一电平，否则其输出端输出第二电平；晶体振荡器，晶体振荡器可用于生成周期性的第一脉冲序列；第一选择器，其第一输入端与触发控制器的输出端相连，第二输入端与晶体振荡器的输出端相连，第一选择器被配置为当其第一输入端为选通电平时，其输出为其第二输入端的输入；分频器，与第一选择器的输出端相连，用于生成具有预定周期和预定占空比的第三脉冲序列；计数器，与分频器相连，对第三脉冲序列中的脉冲计数；比较器，与计数器相连，将计数器输出的计数信号与比较门限相比较，如果计数信号小于比较门限，则比较器输出第一电平，否则输出第二电平；以及第二选择器，其第一输入端与比较器的输出端相连，其第二输入端与分频器的输出端相连，第二选择器被配置为当其第一输入端为选通电平时，其输出为其第二输入端的输入。

图1示出了根据本发明的一个实施方式的触发脉冲序列生成装置的示意图。设需生成预定宽度为4毫秒的周期为1微秒的触发脉冲序列。触发脉冲序列的触发使能信号被送至触发控制器U1的使能端。触发控制器U1被配置为当其使能端出现有效边沿时，可输出第一电平（高电平或低电平，用于与触发控制器U1可输出的第二电平进行区分），否则输出第二电平。触发控制器U1的输出被连接至第一选择器U3的第一输入端，以作为第一选择器U3的选通信号。可理解，如果触发控制器U1输出的第一电平不是第一选择器U3的选通电平，则先对触发控制器U1输出的信号逻辑取非后再输入至第一选择器U3的第一输入端。第一选择器U3的第二输入端可连接至晶体振荡器U2的输出端，晶体振荡器U2可输出高频周期性信号，例如，可将晶体振荡器U2设置为输出16MHz的方波。为进一步提高输出的脉冲序列精度，晶体振荡器U2可选择温度补偿晶体振荡器。第一选择器U3被设置为当其第一输入端（即选通信号输入端）为选通电平时，其输出为其第二输入端的输入（例如，输出和输入间可有一定延时），而当其第一输入端为非选通电平时，其输出无效（例如，低电平）。第一选择器U3将选通后的高频（例如，16MHz）周期信号传送至分频器U4的输入端。分频器U4被配置为根据预定的周期和占空比对输入信号进行分频，可通过设置分频器U4的参数而改变其输出信号的周期和占空比，例如，如果设最终所需的触发脉冲序列的周期为1微秒（即可视为频率为1MHz），则可将分频器U4设置为16分频的分频器。分频器U4的输出端连接至计数器U5的第一输入端（例如，时钟端），分频器U4将分频后的具有预定周期（例如，1微秒，即频率为1MHz）和预定占空比（例如，50%）的周期性信号送至计数器U5。计数器U5被设置为对其第一输入端输入的脉冲序列计数并且输出计数结果。计数器U5的输出端可连接至比较器U6的输入端。比较器U6被设置为当其收到的计数信号小于比较门限时可输出第一电平（高电平或者低电平，用于与比较器U6可输出的另一种电平进行区分），而当其收到的信号大于等于比较门限时可输出第二电平，从而输出预定宽度的脉冲信号。可通过设置比较器U6的比较门限来改变其所输出的脉冲宽度，例如，计算器的计数对象为周期是1微秒（即频率为1MHz）的信号时，如果所需的脉冲宽度为4毫秒，则可将比较门限设置为4000。比较器U6的输出端连接至第二选择器U7的第一输出端以作为第二选择器的选通信号，可理解，如果比较器U6输出的第一电平不是第二选择器U7的选通电平（例如，比较器U6输出的有效脉冲是高电平，而第二比较器U7是低选通），则可先对比较器U6的输出信号逻辑取非，然后再输出给第二选择器U7。第二选择器U7的第二输入端可连接至分频器U4的输出端。第二选择器U7被配置为当其第一输入端为选通电平时，其输出为其第二输入端的输入（例如，输出和输入间可有一定的延时），而当第一输入端为非选通电平时，输出为无效信号（例如，低电平）。触发控制器U1还可包括复位端，计数器U5还可包括清零端，可将比较器U6的输出连接至（或取非连接至）触发控制器U1的复位端和计数器Ｕ5的清零端，当比较器U6输出第二电平时，触发控制器U1被复位（即输出变为第二电平），计数器U5被清零。

优选地，上述部件中除晶体振荡器U2外，其余部件中的部分（例如，分频器、计数器和/或比较器）或全部可用可编程逻辑控制器件（例如，CPLD或FPGA）来实现，因此可通过修改其参数配置来方便地控制输出脉冲序列的周期、占空比和持续时间（即整个脉冲序列的预定宽度）。

图2示出了根据本发明的一个实施方式的生成高精度触发脉冲序列的方法。

第一步S1，当输入触发控制器的触发使能信号出现有效边沿时，触发控制器输出第一电平（即有效电平）；

第二步S2，利用晶体振荡器生成第一脉冲序列；

第三步S3，利用触发控制器输出的第一电平选通第一脉冲序列，以生成第二脉冲序列，第二脉冲序列的周期和占空比与第一周期序列相同；

第四步S4，对第二脉冲序列分频，以生成具有预定周期和预定占空比的第三脉冲序列；

第五步S5，用计数器对第三脉冲序列中的脉冲进行计数，并用比较器比较计数器输出的计数信号和比较门限，以生成预定宽度的脉冲信号，例如，当计数信号小于比较门限，则输出第一电平，否则输出第二电平；

第六步S6，利用比较器输出的第一电平选通第三脉冲序列，以输出预定宽度（即持续时间）的具有预定周期和预定占空比的触发脉冲序列；以及

第七步S7，当计数信号达到比较门限后，对触发控制器复位，使其输出第二电平，并将计数器清零，使其计数信号被置为零。

优选地，图2示出的实施方式中所采用的晶体振荡器可选择温度补偿晶体振荡器。

优选地，上述步骤中，除S2外，其余操作中的部分（例如，分频、计数和/或比较等）或全部可由可编程逻辑控制器件（例如，CPLD或FPGA）来执行，可修改（例如，在代码中）可编程逻辑控制器件的参数来修改最终输出的触发脉冲序列的预订周期、预订占空比和预定宽度。

本领域技术人员可理解，上述实施方式中描述的第一电平和第二电平都是相对于同一端口的信号的不同状态进行区分，上述的不同端口上的第一电平或第二电平可能是不同的，例如，可能触发控制器U1输出的第一电平指高电平，而比较器U6输出的第一电平指低电平。同理，不同端口的选通电平也可能是不同的。

本发明的具体实施方式仅是对逻辑关系的示例性说明。本公开中的“相连”和“连接”可以指直接相连，也可以指对信号进行特定处理（例如逻辑取非）后再相连，这由各部件端口的性质所决定。相应地，任何和所有修改、变化或等效安排应考虑进本发明的范围，并且本发明的详细范围将通过随附的权利要求书公开。

Claims (10)

1.一种生成触发脉冲序列的装置，所述装置包括：

触发控制器，被配置为其使能端出现有效边沿时，其输出端输出第一电平，否则其输出端输出第二电平；

晶体振荡器，所述晶体振荡器用于生成周期性的第一脉冲序列；

第一选择器，其第一输入端与所述触发控制器的输出端相连，第二输入端与所述晶体振荡器的输出端相连，所述第一选择器被配置为当其第一输入端为选通电平时，其输出为其第二输入端的输入；

分频器，与所述第一选择器的输出端相连，用于生成具有预定周期和预定占空比的第三脉冲序列；

计数器，与所述分频器相连，对所述第三脉冲序列中的脉冲计数；

比较器，与所述计数器相连，比较所述计数器输出的计数信号和比较门限，如果所述计数信号小于所述比较门限，则所述比较器输出第一电平，否则输出第二电平；以及

第二选择器，其第一输入端与所述比较器的输出端相连，其第二输入端与所述分频器的输出端相连，所述第二选择器被配置为当其第一输入端为选通电平时，其输出为其第二输入端的输入。

2.根据权利要求1所述的装置，其中所述触发控制器包括复位端，所述比较器的输出端与所述触发控制器的复位端相连。

3.根据权利要求1或2所述的装置，其中所述计数器包括清零端，所述比较器的输出端与所述计数器的清零端相连。

4.根据权利要求1所述的装置，其中所述晶体振荡器是温度补偿晶体振荡器。

5.根据权利要求1所述的装置，其中所述分频器、所述计数器和所述比较器是用可编程控制逻辑器件来实现的。

6.一种生成触发脉冲序列的方法，包括：

当输入触发控制器的触发使能信号出现有效边沿时，所述触发控制器输出第一电平；

利用晶体振荡器生成第一脉冲序列；

利用所述触发控制器输出的所述第一电平选通所述第一脉冲序列，以生成第二脉冲序列；

利用分频器对所述第二脉冲序列进行分频，生成具有预定周期和预定占空比的第三脉冲序列；

用计数器对所述第三脉冲序列中的脉冲计数，并用比较器比较所述计数器输出的计数信号和比较门限以输出脉冲信号，如果所述计数信号小于比较门限，则输出第一电平，否则输出第二电平；以及

利用比较输出的所述脉冲信号的所述第一电平选通所述第三脉冲序列，得到预定周期、预定占空比并且预定宽度的脉冲序列。

7.根据权利要求6所述的方法，包括：

当所述计数信号达到所述比较门限后，复位所述触发控制器使其输出第二电平，并将所述计数器的所述计数信号清零。

8.根据权利要求7所述的方法，利用所述比较器输出的所述第二电平来复位所述触发控制器和/或将所述计数器清零。

9.根据权利要求6所述的方法，其中所述晶体振荡器是温度补偿晶体振荡器。

10.根据权利要求6-9中任意一个权利要求所述的方法，其中所述分频器、所述计数器和所述比较器是用可编程控制逻辑器件来实现的。

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