CN102130684A - 压控振荡器的保护电路 - Google Patents
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Abstract
本发明公开一压控振荡器的保护电路，包含基准电压产生电路、放电回路、比较电路、延时网络以及逻辑控制电路，其主要通过检测电荷泵的输出电压控制放电回路产生中间电平的控制电压，并于控制电压高于第一基准电压或低于第二基准电压时，在逻辑控制电路的控制下将VCO的控制电压控制在第一基准电压与第二基准电压之间，以使VCO控制电压在中间电平的情况下，VCO进而选择别的工作频率曲线，同时，该逻辑控制电路的控制信号则是由两个比较电路的输出经若干基准时钟延时后经逻辑运算产生的。可见，本发明可以达到使VCO的输出频率不至于过高/低，保证系统正常工作的目的。
Description
技术领域
本发明关于一种压控振荡器的保护电路，特别是关于多曲线压控振荡器的保护电路。
背景技术
随着集成电路技术的高速发展，锁相环(PLL)电路得到了越来越多的关注，目前锁相环电路在超大规模集成电路及片上系统中扮演着不可或缺的角色。
图1是现有锁相环电路的方块图。输入参考源Fin，输出振荡信号Fout。该输入参考源Fin与一反馈信号Fback同时输入至鉴相器101进行相位或频率比较，产生对应的误差信号送入至电荷泵102，并经环路滤波器103对累积对应的电量而产生压控电压，最后由压控振荡器104根据压控电压决定工作点，并输出对应的振荡信号Fout，其中，该反馈信号Fback为该振荡信号经过分频器105产生，可见，锁相环电路的关键部件是压控振荡器(VCO)。
现有压控振荡器(VCO)为了涵盖比较广的操作频率，发展出多曲线VCO，多曲线VCO是一种通过减小VCO增益来取得良好抖动性能的方法。图2为现有技术中多曲线VCO的多操作曲线图，如图2所示，每一操作曲线对应不同范围的工作频率，对于压控振荡器而言，输入压控电压，则所输出振荡信号Fout取决于所选定的操作曲线。
可见，多曲线VCO会随着外部工作电压/温度变化选择不同的操作曲线，这对于VCO本身来说是没有任何问题的，但对于系统来说可能存在问题，例如，在DDR2系统中，时钟基准为200MHz，数字模块可接收的时钟最高为基准的120％，即200*120％＝240MHz，如果锁相环频率从190MHz跳到390MHz，则DDR2系统可能无法正常工作。
综上所述，可知先前技术的多曲线VCO由于工作电压及温度的变化导致改变操作曲线而可能使系统无法正常工作的问题，因此实有必要提出改进的技术手段，来解决此一问题。
发明内容
为克服上述现有技术的多曲线VCO由于工作电压及温度的变化导致改变操作曲线而可能使系统无法正常工作的缺点，本发明的主要目的在于提供一种压控振荡器的保护电路，其使经过环路滤波器后形成的压控电压不会过高/低，从而达到控制压控振荡器输出频率的目的，避免系统无法正常工作。
为达上述及其它目的，本发明一种压控振荡器的保护电路，至少包含：
基准电压产生电路，连接于一可控电源正端与该可控电源负端之间，用于产生一第一基准电压及第二基准电压，其中该第一基准电压大于该第二基准电压：
放电回路，连接于一电荷泵输出端，以在该电荷泵输出的控制下产生一控制电压，当该控制电压大于该第一基准电压或低于该第二基准电压时，该放电回路在一逻辑控制电路的控制下，将该控制电压拉低或提升至一第三基准电压
比较电路，至少包含第一比较器与第二比较器，其正输入端连接该控制电压，负输入端分别接该第一基准电压与该第二基准电压，输出端分别输出第一输出电压与第二输出电压；
延时网络，连接至该比较电路的输出端，其包含多个级联的D型触发器，以对该比较电路的输出进行多级延时后输出；以及
逻辑控制电路，至少包含第一两输入与非门与第一反相器，该第一两输入与非门的两输入端分别接第二级D型触发器的正相输出端与第三级D型触发器的反相输出端，输出互补控制信号至该第一反相器形成一控制信号，该控制信号与该互补控制信号输出至该放电回路以控制该放电回路对该控制电压充放电。
进一步地，该放电回路至少包含一电流镜电路、第三电容、一传输管以及第三基准电压产生电路，其中该电流镜电路在该电荷泵输出控制下产生一镜像电流，该镜像电流通过对该第三电容充放电形成该控制电压，同时，该控制电压通过该传输管连接至产生该第三基准电压的该第三基准电压产生电路，以于该控制电压大于该第一基准电压时，在该传输管的控制下将该控制电压拉低或提升至该第三基准电压，该传输管栅极接该控制信号与该互补控制信号。
进一步地，该电流镜电路饱含栅极互联的第二PMOS晶体管与第三PMOS晶体管，其中该第二PMOS晶体管与该第三PMOS晶体管源极均接至该可控电源，该第二PMOS晶体管栅漏互连并连接至该电荷泵输出端，该第三PMOS晶体管漏极通过该第三电容接该可控电源负端，产生该控制电压，并且该第三PMOS晶体管漏极通过该传输管连接至该第三基准电压产生电路。
进一步地，该第三基准电压产生电路至少包含连接于该可控电源与该可控电源负端之间的相互串联的第五电阻与第六电阻，该第五电阻与该第六电阻的中间节点通过该传输管连接至该第三PMOS晶体管漏极。
进一步地，该基准电压产生电路至少包含第一PMOS晶体管、第一NMOS晶体管以及电阻电容网络，该电阻电容网络至少包含第一电容、第二电容及串联的第一电阻、第二电阻、第三电阻与第四电阻，该第一PMOS晶体管源极接该可控电源正端，栅极接该可控电源负端，漏极通过串联的该第一电阻、该第二电阻、该第三电阻及该第四电阻接至该第一NMOS晶体管漏极，该第一NMOS晶体管栅极接该可控电源正端，源极接该可控电源负端，同时，该第一电阻与该第二电阻的中间节点通过该第一电容接地或该可控电源负端，该第三电阻与该第四电阻的中间节点通过该第二电容接该可控电源负端，其中，该第一电阻与该第二电阻的中间节点输出该第一基准电压，该第三电阻与该第四电阻的中间节点输出该第二基准电压。
进一步地，该延时网络包含四个级联的D型触发器，该比较电路的输出端连接至第一级D型触发器的输入端，每级D型触发器的正相输出端连接至下一级D型触发器的输出端，时钟输入端均连接至基准时钟脉冲，设置端接该可控电源负端。
进一步地，该第三基准电压大于该第二基准电压而小于该第一基准电压。
进一步地，该可控电源负端为地。
与现有技术相比，本发明压控振荡器的保护电路通过电荷泵输出控制放电回路产生控制电压，并于控制电压高于第一基准电压或低于第二基准电压时，由逻辑控制电路控制将控制电压拉低或提升至位于第一基准电压与第二基准电压之间，以使VCO控制电压在中间电平的情况下，VCO进而选择别的工作频率曲线，同时该逻辑控制电路的控制信号则是由比较电路的输出经若干基准时钟延时后逻辑产生的，通过本发明，其输出的输出信号持续高/低电平的时间有限，从而经后续的环路滤波器形成的压控电压不会过高/低，进而使压控振荡器的输出频率不至于过高/低，保证系统正常工作。
附图说明
图1为现有锁相环电路的方块图；
图2为现有技术中多曲线VCO的多操作曲线图；
图3为本发明一种压控振荡器保护电路较佳实施例的电路结构图；
图4为图3中延时网络的电路示意图；
图5为图3中逻辑控制电路的电路示意图；
图6为本发明较佳实施例的仿真结果图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图3为本发明一种压控振荡器保护电路较佳实施例的电路结构图。如图3所示，本发明一种压控振荡器保护电路连接于电荷泵与环路滤波器之间，包括基准产生电路301、放电回路302、比较电路303、延时网络304以及逻辑控制电路305。
其中基准产生电路301用于产生第一基准电压VHOA及第二基准电压VLOA，并将其输出至比较电路303。进一步来说，基准电压产生电路301包括PMOS晶体管P1、NMOS晶体管N1以及电阻R1/R2/R3/R4和电容C1/C2组成的电阻电容网络，PMOS晶体管P1源极接VD18，栅极接VG18，本发明中，VD18表示电源或某可控电源正端，VG18表示地或某可控电源低端，为叙述方便，以下均统一用VD18和VG18表述，PMOS晶体管P1的漏极通过相互串联的电阻R1/R2/R3/R4连接至NMOS晶体管N1漏极，NMOS晶体管N1栅极接VD18，源极接VG18，电容C1连接在电阻R1与R2的中间节点A与VG18之间，电容C2连接在电阻R3与R4的中间节点B与VG18之间，在此，电阻R1与R2的中间节点输出第一基准电压VHOA，电阻R3与R4的中间节点输出第二基准电压VLOA。
放电回路302至少包括电流镜电路、传输管T1、电容C3以及第三基准电压产生电路，其中，电流镜电路包括栅极互连的PMOS晶体管P2及P3，PMOS晶体管P2与P3的源极均连接至VD18，PMOS晶体管P2栅漏相接，并连接至电荷泵的输出端CP，其输出电流通过P2管镜像到P3管，同时，PMOS晶体管P3的漏极通过电容接至VG18，以通过对电容C3充放电形成控制电压VCTR提供至比较电路303，另外，PMOS晶体管P3的漏极还通过传输管T1连接至第三基准电压产生电路，本发明较佳实施例中，第三基准电压产生电路包含连接于VD18与VG18之间的相互串联的电阻R5与R6，其中间节点C形成第三基准电压Vref，传输管T1的一端则连接至C点，并且，在本发明较佳实施例中，VLOA＜Vref＜VHOA，这样当控制电压VCTR升高至高于第一基准电压VHOA或低于第二基准电压VHOA时，在传输管T1的控制下则将控制电压VCTR放电拉低或充电提高至第三基准电压Vref，以使PLL的VCO的控制电压在中间电平的情况下，VCO进而选择别的工作频率曲线，进一步地，传输管T1的控制栅连接至逻辑控制电路305，由逻辑控制电路305控制其通断。
比较电路303至少包括第一比较器308与第二比较器309，其中，PMOS晶体管P3的漏极接至第一比较器308与第二比较器309的正输入端VIP，第一基准电压VHOA及第二基准电压VLOA分别接至第一比较器308与第二比较器309的负输入端VIN，第一比较器308将第一基准电压VHOA与第三基准电压Vref进行比较后输出第一输出电压VH至延时网络304，而第二比较器309将第二基准电压VHOA与第三基准电压Vref进行比较后输出第二输出电压VL，当然，第一比较器308与第二比较器309均与VD18、VG18连接，以为其提供工作电源。
图4为图3中延时网络的电路示意图，如图4所示，延时网络304至少包含若干个级联的D型触发器以对第一输出电压VH进行若干时钟的延时，在本发明较佳实施例中，采用了四个D型触发器D1/D2/D3/D4，其中，第一比较器308的第一输出电压VH输出至D型触发器D1的输入端DIN，D1的正相输出端输出第一延时电压VH1D至D2的输入端DIN，D2的正相输出端Q输出第二延时电压VH2D至D3的输入端DIN，D3的正相输出端Q输出第三延时电压VH3D至D4的输入端DIN，D4的正相输出端Q输出第四延时电压VH4D，同时，D3的反相输出端QB输出第三互补延时电压VH3DB，D4的反相输出端输出第四互补延时电压VH4DB，D1/D2/D3/D4的时钟输入端CPI接基准时钟脉冲FREF，设置端RST接VG18，同时，每个D型触发器也均都连接至VD18与VG18以获得相应的工作电源。
图5为图3中逻辑控制电路的电路示意图，如图5所示，逻辑控制电路305至少包括第一两输入与非门310以及第一反相器311，其中第一两输入与非门310的两输入端分别连接至D型触发器D2的正相输出端Q与D型触发器D3的反相输出端QB，其输出端输出互补控制信号KAIB至第一反相器311反相后形成控制信号KAI，在此，控制信号KAI与互补控制信号KAIB均被输出至传输管T1的控制栅以控制传输管T1的通断，同时，第一两输入与非门310与第一反相器311也都分别与VD18及VG18相连。
图6为本发明较佳实施例的仿真结果图，横坐标为时间，纵坐标为电压，以下将配合图3-图6进一步分析本发明工作原理：当包含本发明的系统工作时，VD18接高电平或某可控电源正端，而VG18接低电平或某可控电源低端，这样由于PMOS晶体管P1栅极接低电平，源极接高电平，则PMOS晶体管P1导通，NMOS晶体管N1栅极接高电平，源极接低电平而导通，电阻电容网络R1/R2/R3/R4和C1/C2在节点A和B获得第一基准电压VHOA与第二基准电压VLOA，而R5/R6在C点形成第三基准电压Vref，电荷泵的输出CP通过PMOS晶体管P2和镜像PMOS晶体管P3对电容C3充电形成控制电压VCTR，控制电压VCTR接至第一比较器308与第二比较器309的正输入端VIP，同时通过传输管T1接至第三基准电压Vref，第一比较器308与第二比较器309的负输入端分别接第一基准电压VHOA与第二基准电压VLOA，其输出为第一输出电压VH与第二输出电压VL，第一输出电压VH经基准时钟FREF延时2个基准时钟得到第二延时电压VH2D，延时3个基准时钟得到第三延时电压VH3D，其互补输出为第三互补延时电压VH3DB，延时4个基准时钟为第四延时电压VH4D，互补输出为第四互补延时电压VH4DB，第二延时电压VH2D和第三互补延时电压VH3DB经第一两输入与非门310后形成一个时钟周期的低电平互补控制信号KAIB，经第一反相器311反向后得到一个时钟周期的高电平控制信号KAI，控制信号KAI和互补控制信号KAIB加在传输管T1控制栅上，将C点的第三基准电压Vref接至控制电压VCTR，若控制电压VCTR高于第一基准电压VHOA时，则将控制电压VCTR降至第三基准电压Vref(VLOA＜VREF＜VHOA)，若电荷泵的CP低电平使控制电压VCTR升高至高于第一基准电压VHOA，则持续若干基准时钟(此处为3个基准时钟)后会被传输管T1拉至低于VHOA的第三基准电压Vref，从而限制第一输出电压VH高电平的持续时间不至于过长，这样其延时信号VH2D就不会持续过长，VH2D和延时后的互补时钟VH4DB经与非门逻辑运算后再取反，获得输出信号(未示出)，则此输出信号表明VCO进入另外一条频率较高的曲线，从而经环路滤波后形成的压控电压不会过高，从而使压控振荡器的输出频率不至于过高。当然，需要说明的是，于本发明实施例中主要只列举了当VCO控制电压高于第一基准电压时的情况，同理可得当VCO控制电压低于第二基准电压时的情况。
综上所述，本发明压控振荡器的保护电路主要连接于电荷泵与环路滤波器之间，其主要通过检测电荷泵的输出控制放电回路产生控制电压，并于控制电压高于第一基准电压或低于第二基准电压时，在逻辑控制电路的控制信号控制下将控制电压放电拉低或充电提高至第一基准电压与第二基准电压之间，以使比较电路的高/低电平输出持续时间不至于过长，同时该逻辑控制电路的控制信号则是由比较电路的高/低电平输出经若干基准时钟延时后经逻辑运算产生的，可见，通过本发明，其输出的输出信号表明VCO进入另外一条频率较高的曲线，从而经后续的环路滤波器形成的压控电压不会过高/低，进而使压控振荡器的输出频率不至于过高/低，保证系统正常工作。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。
Claims (8)
1.一种压控振荡器的保护电路，至少包含：
基准电压产生电路，连接于一可控电源正端与该可控电源负端之间，用于产生一第一基准电压及第二基准电压，其中该第一基准电压大于该第二基准电压；
放电回路，连接于一电荷泵输出端，以在该电荷泵输出的控制下产生一控制电压，当该控制电压大于该第一基准电压或低于该第二基准电压时，该放电回路在一逻辑控制电路的控制下，将该控制电压拉低或提升至一第三基准电压
比较电路，至少包含第一比较器与第二比较器，其正输入端连接该控制电压，负输入端分别接该第一基准电压与该第二基准电压，输出端分别输出第一输出电压与第二输出电压；
延时网络，连接于该比较电路的输出端，其包含多个级联的D型触发器，以对比较电路的输出进行多级延时输出；以及
逻辑控制电路，至少包含第一两输入与非门与第一反相器，该第一两输入与非门的两输入端分别接第二级D型触发器的正相输出端与第三级D型触发器的反相输出端，输出互补控制信号至该第一反相器形成一控制信号，该控制信号与该互补控制信号输出至该放电回路以控制该放电回路对该控制电压充放电。
2.如权利要求1所述的压控振荡器的保护电路，其特征在于：该放电回路至少包含一电流镜电路、第三电容、一传输管以及第三基准电压产生电路，其中该电流镜电路在该电荷泵输出控制下产生一镜像电流，该镜像电流通过对该第三电容充放电形成该控制电压，同时，该控制电压通过该传输管连接至产生该第三基准电压的该第三基准电压产生电路，以于该控制电压大于该第一基准电压时，在该传输管的控制下将该控制电压拉低或提升至该第三基准电压，该传输管栅极接该控制信号与该互补控制信号。
3.如权利要求2所述的压控振荡器的保护电路，其特征在于：该电流镜电路饱含栅极互联的第二PMOS晶体管与第三PMOS晶体管，其中该第二PMOS晶体管与该第三PMOS晶体管源极均接至该可控电源，该第二PMOS晶体管栅漏互连并连接至该电荷泵输出端，该第三PMOS晶体管漏极通过该第三电容接该可控电源负端，产生该控制电压，并且该第三PMOS晶体管漏极通过该传输管连接至该第三基准电压产生电路。
4.如权利要求3所述的压控振荡器的保护电路，其特征在于：该第三基准电压产生电路至少包含连接于该可控电源与该可控电源负端之间的相互串联的第五电阻与第六电阻，该第五电阻与该第六电阻的中间节点通过该传输管连接至该第三PMOS晶体管漏极。
5.如权利要求1所述的压控振荡器的保护电路，其特征在于：该基准电压产生电路至少包含第一PMOS晶体管、第一NMOS晶体管以及电阻电容网络，该电阻电容网络至少包含第一电容、第二电容及串联的第一电阻、第二电阻、第三电阻与第四电阻，该第一PMOS晶体管源极接该可控电源正端，栅极接该可控电源负端，漏极通过串联的该第一电阻、该第二电阻、该第三电阻及该第四电阻接至该第一NMOS晶体管漏极，该第一NMOS晶体管栅极接该可控电源正端，源极接该可控电源负端，同时，该第一电阻与该第二电阻的中间节点通过该第一电容接地或该可控电源负端，该第三电阻与该第四电阻的中间节点通过该第二电容接该可控电源负端，其中，该第一电阻与该第二电阻的中间节点输出该第一基准电压，该第三电阻与该第四电阻的中间节点输出该第二基准电压。
6.如权利要求1所述的压控振荡器的保护电路，其特征在于：该延时网络包含四个级联的D型触发器，该比较电路的输出端连接至至第一级D型触发器的输入端，每级D型触发器的正相输出端连接至下一级D型触发器的输出端，时钟输入端均连接至基准时钟脉冲，设置端接该可控电源负端。
7.如权利要求4或5或6所述的压控振荡器的保护电路，其特征在于：该第三基准电压大于该第二基准电压而小于该第一基准电压。
8.如权利要求1所述的压控振荡器的保护电路，其特征在于：该可控电源负端为地。
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Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140428 |
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| TA01 | Transfer of patent application right |
Effective date of registration: 20140428 Address after: 201203 Shanghai Zhangjiang hi tech park Zuchongzhi Road No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201203 Shanghai Guo Shou Jing Road, Pudong New Area Zhangjiang hi tech Park No. 818 Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |
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