CN101753137B - 具有启动电路的锁相环 - Google Patents

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Abstract

一种具有启动电路的锁相环，包括压控振荡器(VCO)，其包括具有输入电压的电压输入节点；以及启动电路。启动电路包括第一电流通路和第二电流通路。第一电流通路具有第一电流，并配置为第一电流随输入电压的降低而升高，随输入电压的升高而降低。第二电流通路具有第二电流，并配置为第二电流随输入电压的降低而降低，随输入电压的升高而升高。VCO进一步包括：第三电流通路，其将第一电流的第一比例和第二电流的第二比例组合为组合电流；和电流控制振荡器(CCO)，其包括接收组合电流的输入并输出AC信号。

Description

具有启动电路的锁相环
技术领域
本发明一般涉及电路，更具体地涉及包括启动电路的锁相环电路，更具体地涉及不具有门控(gating)电路的锁相环电路。
背景技术
锁相环(PLL)电路广泛用于集成电路设计，如接收机的设计。PLL电路基本上为闭环频率控制系统，其运行基于输入信号和输出信号之间的相位差的相位敏感检测。
图1示出了传统的PLL电路，其包括鉴频鉴相器(PFD)20、泵22、环路滤波器24、压控振荡器(VCO)26、反馈(FB)分频器28和启动电路32。输入信号S_in输入到PLL电路，输出信号S_out由PLL生成。
启动电路32的原理图在图2中示出。启动电路32包括循环计数器34，其计数输入信号S_in的周期数并控制加到图1中的节点36的电压Vcoin。从输入信号的第一个周期开始，图2中的开关38关断，电压加到二极管40，这样分开的电压Vcoin输出到图1中的节点36。因此，包括电容的环路滤波器24被充电，并且由于电容的充电，节点36的电压Vcoin增加。因此VCO26输出的信号S_vco的频率F_vco增加。
循环计数器34和整个启动电路32在一定数目之后，例如，输入信号S_in的64个周期之后被关掉。在这个时刻，信号S_vco的频率F_vco为初始频率。可以理解，初始频率受到几个因素的影响。例如，对于50MHz的输入信号，启动电路32导通1.28微秒。然而，当输入信号具有10MHz频率时，启动电路32导通6.4微秒。输入信号的频率这样明显的差别导致了PLL电路的锁定时间的差别。例如，锁定时间可以是1.28微秒或6.4微秒。
另外，在启动电路32关断的时候，初始频率可能已经超出规格说明所限定的最小运行频率。因而这样高的频率在它降低之前不能被PLL电路发出。再次参考图1，添加门控电路30以门控(gate)初始频率。门控电路30阻止由VCO26生成的信号被PLL电路发出，直到频率降低到目标频率。为了完成这样的功能，门控电路30需要比较由VCO26生成的信号和具有目标频率的参考信号。然而，由于VCO26生成的信号和参考信号之间的相位差，门控电路30可能输出具有窄于需要的脉冲的毛刺(glitch)信号。
传统的PLL电路的另一个问题由工艺、电压和温度(PVT)变化造成，尽管具有同样的设计，但是在不同的工艺拐点上工作，如快-快(FF)拐点、慢-慢(SS)拐点等等，其导致不同的PLL电路。甚至对于相同的输入信号，工作在FF拐点的电路的初始频率可能超过了最小运行频率，然而工作在SS拐点的电路的初始频率具有远低于最小运行频率的初始频率。为了保证不超过最小运行频率，PLL电路的设计可以进行调整，这样工作在FF拐点的电路的初始频率也低于最小运行频率。不幸的是，这可能导致工作在SS拐点的电路不能开始振荡。因此，传统的PLL电路具有难以克服的敏感问题。因此需要新型的PLL电路和新型的启动电路。
发明内容
根据本发明的一个方面，一种锁相环(PLL)电路包括压控振荡器(VCO)，其包括具有输入电压的电压输入节点；以及启动电路。启动电路包括第一电流通路和第二电流通路。第一电流通路具有第一电流，并配置为第一电流随输入电压的降低而升高，随输入电压的升高而降低。第二电流通路具有第二电流，并配置为第二电流随输入电压的降低而降低，随输入电压的升高而升高。VCO进一步包括第三电流通路，其将第一电流的第一部分和第二电流的第二部分组合为组合电流；以及电流控制振荡器(CCO)，包括接收组合电流的输入并输出AC信号。
根据本发明的另一个方面，一种PLL电路包括：第一输入节点；第一输出节点；环路滤波器，其包括第二输出节点；以及启动电路。启动电路包括第一电流通路，其包括第一PMOS晶体管，其中PMOS晶体管的栅极连接到第二输出节点；第二电流通路，其镜像第一电流通路的电流。PLL电路还包括第三电流通路，其包括具有连接到第二输出节点的栅极的第一NMOS晶体管，其中第二电流通路和第三电流通路并联；第五电流通路，其镜像第四电流通路的电流；以及CCO，其包括接收第五电流通路的电流的第二输入节点。
根据本发明的又一个方面，一种PLL电路包括：第一PMOS晶体管，其包括第一栅极、第一漏极和第一源极；第一NMOS晶体管，其包括连接到第一栅极的第二栅极，第二漏极，和第二源极；第二NMOS晶体管，其包括第三栅极，连接到第一漏极和第三栅极的第三漏极，和连接到地的第三源极；第三NMOS晶体管，包括连接到第三栅极的第四栅极，第四漏极和连接到地的第四源极；第二PMOS晶体管，其包括第五栅极，连接到第五栅极和第二漏极的第五漏极，以及连接到电源节点的第五源极；第三PMOS晶体管，其包括连接到第五栅极的第六栅极，第六漏极，和连接到电源节点的第六源极；以及CCO，其包括连接到第六漏极的输入节点。
本发明的有益效果包括由于其不再需要启动电路计数输入信号的周期因而不受输入信号的频率的影响，改进了PLL电路的可靠性。另外，不需要门控电路。
附图说明
为了更加全面的理解本发明及其有益效果，以下结合附图进行说明，其中：
图1为包括启动电路和门控电路的传统的锁相环(PLL)电路的示意图；
图2为图1所示的启动电路的示意图，其中启动电路包括周期计数器；
图3为包括不包含周期计数器的启动电路的PLL电路的示意图；
图4为图3所示的启动电路的示例电路图；
图5为作为启动电路的输入电压的函数的流经PMOS晶体管和NMOS晶体管的电流的示意图；
图6为作为启动电路的输入电压的函数的流入电流控制振荡器(CCO)的总电流的示意图；
图7为作为启动电路的输入电压的函数的PLL电路的输出信号的频率的示意图；以及
图8为本发明的仿真结果示意图，其中对于不同的工艺拐点进行了多个仿真。
具体实施方式
下面详细讨论本发明优选的实施例的制造和使用。应当理解的是，无论如何，示出的实施例提供了很多可在广泛多种场景中实施的适用的发明构思。所讨论的特定的实施例仅是制造和使用本发明的特定方法，并不是对本发明的范围的限制。
本发明提供了一种新型的锁相环(PLL)电路和相应的启动电路。也讨论了优选实施例的变化和操作。在本发明的多个附图和示出的实施例中，相同的标号用于标注相同的元件。
图3示出了传统PLL电路100，其包括鉴频鉴相器(PFD)50，泵52，环路滤波器54，压控振荡器(VCO)56，其包括启动电路58，以及反馈(FB)分频器60。启动电路58可以是VCO56的内部电路或外部电路。输入节点61接收输入信号S_in，其具有频率F_in。需要注意的是，频率F_in可以从最小运行频率变化到最大运行频率，该频率由PLL电路设计的规格说明来限定。PLL电路100的输出节点62输出具有频率F_out的信号S_out。在PLL电路100运行期间，节点64具有电压Vcoin，该电压也用于控制VCO56的运行。由于电压Vcoin为在环路滤波器54生成(和/或通过其生成)的电压，所以电压Vcoin也称为环路滤波器54的输出电压。因此，节点64虽然有时可以同时作为环路滤波器54的输入节点和输出节点，但是将它称为环路滤波器54的输出节点。
图4示出了示例的VCO56和启动电路58。VCO56还包括电流控制振荡器(CCO)65，其接收VCO56内所生成的电流，向节点62输出信号。启动电路58具有以下功能，在电压Vcoin仍然为低时，生成用于驱动CCO65的足够高的电流，这样可以生成输出信号S_out(图3)。然而，当电压Vcoin足够高以维持VCO的运行时，启动电路58可能基本不运行，提供电流的功能由PLL电路100的另一个部分接管。
在示范性的实施例中，启动电路58包括电阻器R1，PMOS晶体管P1，以及NMOS晶体管N2和N3。晶体管P1的栅极连接到节点64，从而具有电压Vcoin。晶体管N2的栅极和漏极互连。NMOS晶体管N2和N3的栅极互连，并且它们的源极连接到地。因此，NMOS晶体管N2和N3形成电流镜。流经晶体管P1和N2的电流I1镜像反射到流经NMOS晶体管N3的电流I2。因此，电流I2与电流I1成比例。如果NMOS晶体管N2和N3具有相同的尺寸，则电流I2可能甚至与电流I1相等。
NMOS晶体管N3的漏极连接到节点72，其也是NMOS晶体管N1的漏极。NMOS晶体管N1的栅极也连接到节点64，因此具有电压Vcoin。NMOS晶体管N1可以具有流经其中的电流I3。在节点72，电流I2和电流I3被组合成为电流I4。通过另外一对PMOS晶体管P2和P3，电流I4为电流Itotal的镜像，其输入到CCO65以在节点62生成输出信号。PMOS晶体管P2和P3可以直接地，或通过电阻器R1，连接到具有电源电压的电源节点，例如，VDD。为了简单，在下面的讨论中，假定NMOS晶体管N2和N3具有相同的尺寸，PMOS晶体管P2和P3具有相同的尺寸，这样电流I1等于电流I2，电流I4等于电流Itotal。本领域技术人员可以理解，如果这些晶体管具有不同的尺寸，由于电流I2与电流I1成比例，电流Itotal与电流I4成比例，下面讨论的VCO56和启动电路58的运行仍然可以应用。
在PLL电路100的启动阶段的开始，尽管输入信号S_in被加到输入节点61(图3)，但是电压Vcoin仍然为0V。这导致PMOS晶体管P1(参考图4)导通，高初始电流I1_init流经晶体管P1和N2。同时，由于NMOS晶体管N1的栅电压小于它的阈值电压，所以基本没有电流流经NMOS晶体管N1。从而电流I4基本等于电流I1_init，电流Itotal基本等于电流I1_init。
初始电流Itotal，其在描述的示例中等于电流I1_init，足够高以驱动CCO65在节点62输出具有频率F_out的信号S_out。输出信号反馈到FB分频器60(图3)，这样具有分开的频率的信号输出到节点74。PFD50(图3)检测节点61和74的信号之间的相位和/或频率差，如果输出频率高于需要的频率(目标频率)，则控制泵52将环路滤波器54放电以降低电压Vcoin，如果输出频率低于目标频率，则控制泵52将环路滤波器54充电以增加电压Vcoin。因为初始电流I1_init设计为保证输出节点62的输出信号的初始频率低于最小运行频率，所以如果PLL电路100设计合适则电压Vcoin总是增加。
再次参考图3，由于包括PFD50、泵52、环路滤波器54、VCO56和FB分频器60的闭合环路的反馈，电压Vcoin增加，因此电流I1减小。同时，电压Vcoin的增加最终导致晶体管N1导通。随着时间，电流I3也增加。图5示意性的示出了作为电压Vcoin的函数的PMOS晶体管P1的电流I1和NMOS晶体管N1的电流I3。图6示意性的示出了最终的电流Itotal，在讨论的例子中，其等于电流I1和I3的和(或等于电流I1的某一比例和电流I3的某一比例的和)。
在设计启动电路58和VCO56期间，两种设计考虑需要实现。首先，在输出节点62的输出信号S_out的初始频率(参考图3)应当不超过最小运行频率。因此，流入CCO65(图4)的初始总电流Itotal_init(图6)需要调整。这可以通过，例如，增加电阻器R1(图4)，并调整R1的值来实现。第二，参考图6，随着电压Vcoin的增加，电流Itotal在它再次增加之前实际上减小了。在Itotal_low点，输出信号S_out不应当具有基本等于0Hz的频率。这个条件可以使用图7来解释，图7示出了作为电压Vcoin的函数的输出信号S_out的频率F_out。在图7中，频率f_low不应当接近0Hz。否则，在NMOS晶体管N1导通之前，CCO65的振荡将停止，PLL电路100将不能生成具有最小运行频率的信号。这个条件可以通过确保NMOS晶体管N1在PMOS晶体管P1关断之前导通而得以实现。另外，希望在PMOS晶体管P1关断时，NMOS晶体管N1已经具有对于所有工艺拐点的运行足够高的电流。
有利地，本发明的实施例使用启动电路生成初始电流来启动PLL电路，代替充电初始电压。因为启动电路不再计数输入信号S_in的周期数目，所以不受输入信号S_in的频率F_in的影响。另外，仿真结果已经示出，本发明的实施例较少受到工艺、电压和温度(PVT)变化的影响。在仿真中，使用65nm技术形成的PLL电路具有频率范围从500MHz到1000MHz的输入信号。仿真结果在图8中示出，其显示了对于所有PVT工艺拐点，最大初始频率大约为300MHz，低于最小运行频率500MHz。因此，不需要门控电路。最小初始频率f_low大约为20MHz，其刚好高于0Hz。这意味着CCO65能够甚至在PMOS晶体管P1关断的时候保持振荡。因此，满足了两个设计需求。
尽管详细描述了示出的实施例及其有益效果，但是应当理解的是，在不偏离限定在附加的权利要求中的本发明的精神和范围的情况下，可以做出各种变化、替代和改造。此外，本申请的保护范围不限于本说明书中描述的工艺、设备、制造、物质的组成、装置、方法和步骤的具体实施例。由于本领域的普通技术人员将很容易从本发明所公开的内容得到启示，因此根据本发明的内容，目前存在的或之后开发出的、与这里所描述的相关实施例发挥基本相同的作用或达到基本相同的效果的工艺、机器、制造、物质的成分、装置、方法或步骤可能被利用。因此，所附的权利要求目的在于把工艺、机器、制造、物质的成分、装置、方法或步骤包括在其范围之内。另外，每个权利要求构成了一个独立的实施例，多个权利要求和实施例的组合包括在本发明的保护范围之内。

Claims (15)

1.一种锁相环电路，包括：
压控振荡器，包括：
电压输入节点，其具有输入电压；
启动电路，包括具有第一电流的第一电流通路，配置为使所述第一电流随所述输入电压的降低而升高，随所述输入电压的升高而降低；
具有第二电流的第二电流通路，配置为使所述第二电流随所述输入电压的降低而降低，随所述输入电压的升高而升高；
第三电流通路，其将所述第一电流以第一比例和所述第二电流以第二比例组合为组合电流；以及
电流控制振荡器，其包括接收所述组合电流的输入并输出AC信号。
2.根据权利要求1所述的锁相环电路，其中所述第一电流通路包括具有连接到电压输入节点的栅极的PMOS晶体管，其中所述第一电流流经所述PMOS晶体管的源-漏通路。
3.根据权利要求2所述的锁相环电路，其中所述第一电流通路进一步包括串联到所述PMOS晶体管的源-漏通路的电阻器。
4.根据权利要求2所述的锁相环电路，其中所述第二电流通路包括第一NMOS晶体管，其具有连接到所述电压输入节点的栅极，其中所述第二电流流经所述第一NMOS晶体管的源-漏通路。
5.根据权利要求4所述的锁相环电路，其中所述第一电流通路进一步包括第二NMOS晶体管，其漏极连接到所述PMOS晶体管的漏极，其中所述锁相环电路进一步包括第三NMOS晶体管，其栅极连接到所述第二NMOS晶体管的栅极和漏极，其漏极连接到所述第一NMOS晶体管的漏极。
6.根据权利要求1所述的锁相环电路，进一步包括：
鉴频鉴相器，其具有用于接收来自所述锁相环电路外部的信号的第一输入、第二输入和输出；
环路滤波器；
泵，其输入连接到所述鉴频鉴相器的输出，其输出连接到所述环路滤波器的输入节点；以及
反馈分频器，其输入连接到所述电流控制振荡器的输出，其输出连接到所述鉴频鉴相器的第二输入。
7.根据权利要求6所述的锁相环电路，其中所述锁相环电路不具有直接连接到所述鉴频鉴相器的第一输入的附加的启动电路。
8.根据权利要求1所述的锁相环电路，其中所述压控振荡器配置为当所述第二电流等于0时，所述输出AC信号的频率大于0Hz。
9.根据权利要求1所述的锁相环电路，其中所述组合电流等于所述第一电流和所述第二电流的和。
10.一种锁相环电路，包括：
第一输入节点；
第一输出节点；
环路滤波器，其包括第二输出节点；
启动电路，包括：
第一电流通路，其包括第一PMOS晶体管，其中所述第一PMOS晶体管的栅极连接到所述第二输出节点；以及
第二电流通路，其镜像所述第一电流通路的电流；
第三电流通路，其包括第一NMOS晶体管，其栅极连接到所述第二输出节点，其中所述第二电流通路和所述第三电流通路并联；
第四电流通路，其串联到所述第二电流通路和所述第三电流通路；
第五电流通路，其镜像所述第四电流通路的电流；以及
电流控制振荡器，其包括接收所述第五电流通路的电流的第二输入节点。
11.根据权利要求10所述的锁相环电路，其中所述第一电流通路进一步包括第二NMOS晶体管，其漏极连接到所述第一PMOS晶体管的漏极，其中所述第二电流通路包括第三NMOS晶体管，其栅极连接到所述第二NMOS晶体管的栅极和漏极，其漏极连接到所述第一NMOS晶体管的漏极。
12.根据权利要求10所述的锁相环电路，其中所述第四电流通路包括第二PMOS晶体管，所述第一NMOS晶体管的漏极连接到所述第二PMOS晶体管的漏极，其中所述第五电流通路包括第三PMOS晶体管，其栅极连接到所述第二PMOS晶体管的栅极和漏极，其漏极连接到所述电流控制振荡器的第二输入节点，其源极连接到电源节点。
13.根据权利要求10所述的锁相环电路，其中所述第一电流通路进一步包括串联到所述第一PMOS晶体管的源-漏通路的电阻器。
14.一种锁相环电路，包括：
第一PMOS晶体管，其包括第一栅极、第一漏极和第一源极；
第一NMOS晶体管，其包括连接到所述第一栅极的第二栅极，第二漏极和第二源极；
第二NMOS晶体管，其包括第三栅极、连接到所述第一漏极和第三栅极的第三漏极和连接到地的第三源极；
第三NMOS晶体管，包括连接到所述第三栅极的第四栅极、连接到所述第二漏极的第四漏极和连接到地的第四源极；
第二PMOS晶体管，其包括第五栅极、连接到所述第五栅极和所述第二漏极的第五漏极和连接到电源节点的第五源极；
第三PMOS晶体管，其包括连接到所述第五栅极的第六栅极、第六漏极和连接到所述电源节点的第六源极；以及
电流控制振荡器，其包括连接到所述第六漏极的输入节点。
15.根据权利要求14所述的锁相环电路，进一步包括串联到所述第一PMOS晶体管的源-漏通路的电阻器。
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