JP2012054828A - 分周回路及び集積回路 - Google Patents

Abstract

【課題】分周器の発振を防止する分周回路を提供する。
【解決手段】クロック信号Ｖｃを所定の分周比にて分周する分周器２０を備え、分周器の発振を防止する分周回路１であって、クロック信号のピーク電圧Ｖｃｐを検出してピーク値を保持するピーク検出器３０と、分周器が正常動作するために必要なクロック信号の振幅ｖｐに対応した参照電圧Ｖｒｅｆを出力する参照電圧発生器４０と、ピーク検出器により検出されたピーク値と参照電圧とを比較する比較器５０と、を備え、分周器に分周開始を指示する制御信号を入力する制御端子を備え、制御端子に比較器の出力信号Ｖｅを接続し、ピーク値が参照電圧を超えたときに、比較器は、分周器の制御端子に分周開始を指示する制御信号を出力する
【選択図】図１

Description

本発明は、半導体装置の分周器のスタートアップ時における発振を防止する発明に関する。本発明は、周波数分周器や位相同期ループ、或いは周波数シンセサイザなどに応用できる技術である。

近年の高速通信技術の発達によって、基準クロックの発生装置には高い周波数が求められるようになった。このような基準クロックを分周して用いる場合、基準クロックが定常状態になるまでの期間、分周器の入力は中間ノードになり、分周器が発振するということがある。
従来では基準クロックと分周器の間にＡＣカップリングなどを施し、基準クロックのＤＣバイアスの影響を受けない処置をしていたが、高速なクロックになると、ＡＣカップリングから分周器の入力までの配線抵抗や、容量分圧によって、十分な振幅が取れないことがある。
分周器を用いた半導体装置の例として、特許文献１には、電圧制御発振器の出力信号の周波数が所定の周波数より高いとき、電圧制御発振器の出力信号を周波数分周して、主分周器に提供するデッドロック防止回路を備えた位相同期ループ回路が記載されている。
また、特許文献２には、パワーオンリセット回路により低電源電圧状態を検出し、低電源電圧状態又は分周回路の非発振状態のとき、初期化回路が電圧制御発振回路に入力される充放電回路の出力電圧をトランジスタにより強制放電させ、電源投入時の低電源電圧又は高速な電圧制御発振器の発振による分周回路の停止によるデッドロックを防止する回路が記載されている。

しかしながら、特許文献１及び２の何れの回路においても、デッドロックを防止するように動作しているが、分周器自体の発振に関しては考慮されていないという問題がある。本発明は上述の事情に鑑みてなされたものであり、分周器の発振を防止する回路を付加することにより、分周器の誤動作、及び、位相同期ループ等、分周器を利用した装置の誤動作を防止することの可能な分周回路を提供することを目的とする。

上記の課題を解決するために、請求項１に記載の発明は、クロック信号を所定の分周比にて分周する分周器を備え、該分周器の発振を防止する分周回路であって、前記クロック信号のピーク電圧を検出して該ピーク電圧を保持するピーク検出器と、前記分周器が正常動作するために必要な前記クロック信号の振幅に対応した参照電圧を出力する参照電圧発生器と、前記ピーク検出器により検出されたピーク電圧と前記参照電圧とを比較する比較器と、を備え、前記分周器に分周開始を指示する制御信号を入力する制御端子を備え、該制御端子に前記比較器の出力信号を接続し、前記ピーク電圧が前記参照電圧を超えたときに、前記比較器は、前記分周器の制御端子に分周開始を指示する制御信号を出力する分周回路を特徴とする。
請求項２に記載の発明は、前記ピーク検出器はダイオードとキャパシタにより構成され、前記クロック信号が前記ダイオードにより整流され、整流された直流電圧を前記キャパシタに充電することにより、前記ピーク電圧を保持する請求項１記載の分周回路を特徴とする。

請求項３に記載の発明は、前記ピーク検出器はＭＯＳトランジスタのソースフォロア回路とダイオードとキャパシタとを備え、前記クロック信号が前記ソースフォロアに入力され、前記ソースフォロアの出力信号が前記ダイオードにより整流され、整流された直流電圧を前記キャパシタに充電することにより、前記ピーク電圧を保持する請求項１記載の分周回路を特徴とする。
請求項４に記載の発明は、前記参照電圧発生器は、電源電圧と接地電圧間を抵抗分割して前記参照電圧を生成する請求項１乃至３の何れか一項記載の分周回路を特徴とする。

請求項５に記載の発明は、前記参照電圧発生器は第１のトランジスタのドレインと接地電圧との間に接続された電流源と、該第１のトランジスタと同一特性を有する第２のトランジスタのドレインと接地電圧との間に接続された抵抗とを備え、前記各トランジスタのゲート同士を接続すると共に、該ゲートと前記第１のトランジスタのドレインとを接続することにより、前記参照電圧は、前記電流源の電流値と前記抵抗の積により決定される請求項１乃至３の何れか一項記載の分周回路を特徴とする。
請求項６に記載の発明は、前記クロック信号が制御電圧に応じた発振周波数でクロック信号を出力する電圧制御発振器により生成される請求項１乃至５の何れか一項記載の分周回路を特徴とする。
請求項７に記載の発明は、請求項１乃至６の何れか一項記載の分周回路を備えた集積回路を特徴とする。

クロック信号がある程度の振幅以上となったときに分周器の動作が始まるので、分周器の誤動作を防止することが可能となる。

本発明に係る分周回路の基本的な回路構成図である。 発振器の発生するクロック信号が定常状態となり、分周器が分周を開始するまでの遷移状態を示した各信号の様子を示す図である。 ピーク検出器の回路構成の一例を示す図である。 クロック信号が定常状態にあるときのクロック信号のピーク電圧と、ピーク検出器が出力するピーク出力電圧との関係を示す模式図である。 ピーク検出器の回路構成の他の例を示す図である。 クロック信号が定常状態にあるときの各信号の関係を示す模式図である。 参照電圧発生器の回路構成の一例を示す図である。 参照電圧発生器の回路構成の他の例を示す図である。 本発明に係る分周回路を備えた位相同期ループの回路構成を示す図である。

〔分周回路の基本構成〕
本発明に係る分周回路について図１に基づいて説明する。図１は、本発明に係る分周回路の基本的な回路構成図である。本発明に係る分周回路は、クロック信号を発生させる発振器のスタートアップ時における分周器の誤動作を防止するために、クロック信号のピーク電圧が所定の電圧を超えたときにのみ、分周器を動作させるようにした点に特徴がある。
分周回路１は、発振器１０の発生させたクロック信号Ｖｃが入力されるとともに、クロック信号Ｖｃを所定の分周比にて分周した分周信号Ｐを出力する分周器２０と、クロック信号Ｖｃが入力されるとともにクロック信号Ｖｃの最大値であるピーク電圧Ｖｃｐを検出して保持し、ピーク出力電圧Ｖｐｏを出力するピーク検出器３０と、分周器２０が正常動作するために必要なクロック信号Ｖｃの振幅ｖｐに対応した参照電圧Ｖｒｅｆを出力する参照電圧発生器４０と、ピーク出力電圧Ｖｐｏと参照電圧Ｖｒｅｆとを比較して、その結果を比較信号Ｖｅとして出力する比較器５０と、を備える。また、分周器２０は、比較信号Ｖｅが入力される制御端子（不図示）を備えている。
比較信号Ｖｅは、２値の電圧レベル（ハイレベル：Ｖｅ１、ローレベル：Ｖｅ０）を持つ出力イネーブル信号であり、比較器５０は、
Ｖｒｅｆ＞Ｖｐｏのとき、比較信号Ｖｅ０を出力し、
Ｖｒｅｆ＜Ｖｐｏのとき、比較信号Ｖｅ１を出力する。
出力された比較信号Ｖｅは分周器２０の制御端子に入力される。分周器２０は、比較信号Ｖｅの電圧レベルがハイレベル（比較信号Ｖｅ１：分周開始を指示する制御信号）のとき、クロック信号Ｖｃを分周して分周信号Ｐを出力する。逆に、比較信号Ｖｅの電圧レベルがローレベル（比較信号Ｖｅ０）のとき、分周器２０は、クロック信号Ｖｃを分周しない。即ち、クロック信号Ｖｃのレベルが参照電圧Ｖｒｅｆを超えた時点で分周を開始するように制御される。

図２は、発振器の発生するクロック信号が定常状態となり、分周器が分周を開始するまでの遷移状態を示した各信号の様子を示す図である。なお図２は、分周器２０による分周が２分周の例を示している。各信号について、横軸が時間、縦軸が電圧を示している。
図中、時間ｔ０から時間ｔ１までは、発振器１０が発振を開始する前の状態を示し、時間ｔ１から時間ｔ２までは、発振器のスタートアップ状態を示し、時間ｔ２以降は、発振器の動作がほぼ安定した状態を示している。
＜時間ｔ０から時間ｔ１＞
発振器１０が発振していないので、クロック信号Ｖｃは、中心電圧Ｖｃｍ［Ｖ］とピーク電圧Ｖｃｐ［Ｖ］は等しく、ピーク検出器３０に入力されるピーク電圧はＶｃｐ［Ｖ］である。ピーク検出器３０は、ピーク電圧Ｖｃｐに基づいてピーク出力電圧Ｖｐｏを出力する。
図示するように、ピーク出力電圧Ｖｐｏは参照電圧Ｖｒｅｆよりも小さいので、比較器５０は比較信号Ｖｅ０を出力する。このとき分周器２０は分周動作を行わないため、分周信号を出力せず、分周器２０の出力は０である。
＜時間ｔ１から時間ｔ２＞
発振器１０が発振を開始し、それに伴ってクロック信号Ｖｃの振幅が増大する様子を示している。なお、図中ｖｐｎ（ｎは整数）は、クロック信号Ｖｃの振幅を示す。
時間の経過に伴い、クロック信号Ｖｃの最大値（ピーク電圧Ｖｃｐ）は、Ｖｃｍ＋ｖｐ１［Ｖ］から、Ｖｃｍ＋ｖｐ２［Ｖ］へと変化する。また、このときピーク出力電圧Ｖｐｏとして、Ｖｍ＋ｖｐ１［Ｖ］と、Ｖｍ＋ｖｐ２［Ｖ］が、クロック信号Ｖｃの振幅の増大に伴って出力される。なお、Ｖｍはピーク出力電圧Ｖｐｏにおいて、クロック信号Ｖｃの中心電圧Ｖｃｍに対応する仮想的な中心電圧である。
しかしながら、ピーク出力電圧Ｖｐｏは参照電圧Ｖｒｅｆより小さいので、比較器５０からは比較信号Ｖｅ０が出力される。従って分周器２０の出力は０のまま、つまり分周器２０は非動作状態のままである。

＜時間ｔ２以降＞
時間ｔ２以降においてはピーク電圧Ｖｃｐがさらに増大する。また、ピーク電圧Ｖｃｐの増大に伴ってピーク出力電圧Ｖｐｏも増大して、ピーク検出器３０からはＶｍ＋ｖｐ３［Ｖ］と、Ｖｍ＋ｖｐ４［Ｖ］が出力される。時間ｔ２以降においては、ピーク出力電圧Ｖｐｏが参照電圧Ｖｒｅｆより大きくなるので、比較器５０は比較信号Ｖｅ１を出力し、分周器２０はクロック信号Ｖｃの分周動作を開始し、分周信号Ｐが出力される。
このように、参照電圧Ｖｒｅｆとピーク出力電圧Ｖｐｏとを比較することにより、クロック信号Ｖｃが所定の発振振幅を有するようになってから、分周器２０を動作させることができるので、分周器２０の入力が中間ノードになっても分周器２０が発振しない分周回路１を提供することが可能である。

〔ピーク検出器の構成（１）〕
ピーク検出器の具体的構成について図３及び図４に基づいて説明する。図３は、ピーク検出器の回路構成の一例を示す図である。図４は、クロック信号が定常状態にあるときのクロック信号のピーク電圧と、ピーク検出器が出力するピーク出力電圧との関係を示す模式図である。
図３に示すようにピーク検出器３０は、閾値電圧Ｖｔｈ［Ｖ］のｎ−ｍｏｓトランジスタのゲートとドレインを短絡してダイオードとしたダイオード３１と、ダイオード３１のソースと接地電圧との間に接続されたキャパシタ３２とを備えている。クロック信号Ｖｃは入力端子３３に入力され、ピーク出力電圧Ｖｐｏは出力端子３４から出力される。即ち、クロック信号Ｖｃはダイオード３１により半波整流されてキャパシタ３２に充電され、クロック信号Ｖｃのピーク電圧と略等しい直流電圧がキャパシタ３２に充電されてピーク電圧を生成する（図４参照）。

図４の模式図においては、横軸が時間、縦軸が電圧を示している。図中、コモンモード電圧Ｖｃｍはクロック信号Ｖｃの中心電圧を示し、ピーク電圧Ｖｃｐはクロック信号Ｖｃの最大値を示す。図示するように、ピーク出力電圧Ｖｐｏは、ダイオード３１の閾値Ｖｔｈの分だけＤＣバイアスが小さくなるので、ピーク電圧Ｖｃｐよりも小さくなる。
具体的には、ピーク出力電圧Ｖｐｏは、以下の式で与えられる。
Ｖｐｏ＝Ｖｃｐ−Ｖｔｈ ・・・（１）

〔ピーク検出器の構成（２）〕
他の例に係るピーク検出器の具体的構成について図５及び図６に基づいて説明する。図５は、ピーク検出器の回路構成の他の例を示す図である。図６は、クロック信号が定常状態にあるときの各信号の関係を示す模式図である。この例に係るピーク検出器６０は、ソースフォロア回路を有している点に特徴がある。なお、ピーク検出器３０と同一の構成には同一の符号を付してその説明を省略する。また、図６の模式図においては、図中左側にクロック信号Ｖｃを示し、図中右側にソースフォロア（ＳＦ）出力信号Ｖｓｆを示している。
図５に示すようにピーク検出器６０は、ダイオード３１とキャパシタ３２に対して、ｎ−ｍｏｓトランジスタ６１とｎ−ｍｏｓトランジスタ６１のソースと接地電圧との間に抵抗素子６２を接続したソースフォロア６３を直列に接続した構成である。このようにソースフォロア６３を接続することで、入力端子３３から見たインピーダンスを上げることが可能である。
ｎ−ｍｏｓトランジスタ６１の閾値電圧（第一の閾値電圧）をＶｔｈ１とし、ダイオード３１の閾値電圧（第二の閾値電圧）をＶｔｈ２とすると、各電圧は以下のように与えられる。なお、第一のコモンモード電圧Ｖｃｍ１はクロック信号Ｖｃの中心電圧であり、第二のコモンモード電圧Ｖｃｍ２はＳＦ出力信号Ｖｓｆの中心電圧である。
Ｖｓｆ＝Ｖｃ−Ｖｔｈ１ ・・・（２）
Ｖｃｍ２＝Ｖｃｍ１−Ｖｔｈ１ ・・・（３）
Ｖｐｏ＝Ｖｃｐ−Ｖｔｈ１−Ｖｔｈ２ ・・・（４）

〔参照電圧発生器の構成（１）〕
参照電圧発生器の具体的構成について図７に基づいて説明する。図７は、参照電圧発生器の回路構成の一例を示す図である。
参照電圧発生器４０は、直列に接続された抵抗素子４１、４２を備えた抵抗分割回路であり、電源電圧と接地電圧間を抵抗分割して参照電圧Ｖｒｅｆを生成する。生成された参照電圧Ｖｒｅｆは、出力端子４３から出力される。抵抗素子４１をＲ１［Ω］、抵抗素子４２をＲ２［Ω］、電源電圧Ｖｄｄ［Ｖ］、接地電圧Ｖｓｓ［Ｖ］としたとき、参照電圧Ｖｒｅｆ［Ｖ］は以下の式で与えられる。
Ｖｒｅｆ＝Ｒ２／（Ｒ１＋Ｒ２）×（Ｖｄｄ−Ｖｓｓ） ・・・（５）

ここで、クロック信号Ｖｃの振幅ｖｐが２００［ｍＶ］以上のときに分周器２０の振幅を開始する場合のＶｒｅｆを、ピーク検出器３０、６０のそれぞれについて求める。
＜（ｉ）ピーク検出器３０の場合＞
振幅ｖｐ＝２００［ｍＶ］のときのピーク電圧Ｖｃｐは、
Ｖｃｐ＝Ｖｃｍ＋２００［ｍＶ］ ・・・（６）
（１）式より、Ｖｐｏ＝Ｖｃｐ−Ｖｔｈ なので、
Ｖｐｏ＝Ｖｃｍ＋２００［ｍＶ］−Ｖｔｈ ・・・（７）
となる。従って、（７）式におけるＶｐｏ以上となるように、Ｖｒｅｆを定めればよい。
＜（ｉｉ）ピーク検出器６０の場合＞
（ｉ）と同様に考えると、（６）式と（４）式より、
Ｖｐｏ＝Ｖｃｍ＋２００［ｍＶ］−Ｖｔｈ１−Ｖｔｈ２ ・・・（８）
となる。従って、（８）式におけるＶｐｏ以上となるように、Ｖｒｅｆを定めればよい。
ピーク検出器３０、６０のいずれにおいても、Ｒ１，Ｒ２は上記を満たすＶｒｅｆになるように定めれば良い。

〔参照電圧発生器の構成（２）〕
他の例に係る参照電圧発生器の具体的構成について図８に基づいて説明する。図８は、参照電圧発生器の回路構成の他の例を示す図である。
参照電圧発生器７０は、ｎ−ｍｏｓトランジスタ７１と、ｎ−ｍｏｓトランジスタ７１のドレインと接地電圧との間に接続された電流源７２（Ｉ［Ａ］）と、ｎ−ｍｏｓトランジスタ７３と、ｎ−ｍｏｓトランジスタ７３のドレインと接地電圧との間に接続された抵抗素子７４（Ｒ［Ω］）とを備える。参照電圧Ｖｒｅｆは、出力端子７５から出力される。ｎ−ｍｏｓトランジスタ７１、７３は、特性の同じトランジスタであり、ゲート同士が接続されている。

参照電圧発生器７０において、参照電圧Ｖｒｅｆは以下のように与えられる。
Ｖｒｅｆ＝Ｒ×Ｉ ・・・（９）
Ｖｒｅｆ、Ｒ、Ｉの値は、所望するクロック信号Ｖｃの振幅ｖｐと、ピーク検出器の特性、すなわちピーク出力電圧Ｖｐｏに基づいて決定すればよい。具体的には、参照電圧発生器４０の例にて説明したようにＶｒｅｆを決定し、決定されたＶｒｅｆを満たすようにＲ、Ｉの値を決定すればよい。
なお、参照電圧発生器４０、７０においては、製造プロセスや温度、電源電圧の変動によるトランジスタの特性ばらつきや、抵抗分圧値のばらつきを考慮してＶｒｅｆを決定することが望ましい。

〔位相同期ループ〕
本発明に係る分周回路を位相同期ループに適用することが可能である。図９は、本発明に係る分周回路を備えた位相同期ループの回路構成を示す図である。
図示するように、位相同期ループ１００は、発振器として電圧制御発振器１０１、位相周波数検出器１０２、チャージポンプ１０３、及びループフィルタ１０４が直列に接続された構成を有し、電圧制御発振器１０１と移送周波数検出器１０２との間に、図１に示す分周回路１が接続されている。分周回路１は、Ｎ分周器としての分周器２０を備えている。
分周器２０は電圧制御発振器１０１から出力されるクロック信号Ｖｃの振幅ｖｐが所定の大きさを満たさず、（ピーク出力電圧Ｖｐｏ）＜（参照電圧Ｖｒｅｆ）となる場合、分周が始まらないので、位相同期ループ１００において分周器２０の誤動作を防止することが可能である。
よって、分周器２０の発振による位相同期ループ１００のデッドロックを防止することが可能である。

１…分周回路、１０…発振器、２０…分周器、３０…ピーク検出器、３１…ダイオード、３２…キャパシタ、３３…入力端子、３４…出力端子、４０…参照電圧発生器、４１、４２…抵抗素子、４３…出力端子、５０…比較器、６０…ピーク検出器、６１…ｎ−ｍｏｓトランジスタ、６２…抵抗素子、６３…ソースフォロア、７０…参照電圧発生器、７１…ｎ−ｍｏｓトランジスタ、７２…電流源、７３…ｎ−ｍｏｓトランジスタ、７４…抵抗素子、７５…出力端子、１００…位相同期ループ、１０１…電圧制御発振器、１０２…位相周波数検出器、１０２…移送周波数検出器、１０３…チャージポンプ、１０４…ループフィルタ、Ｖｃ…クロック信号、Ｖｃｐ…ピーク電圧、Ｖｃｍ…コモンモード電圧（中心電圧）、ｖｐ…振幅、Ｖｔｈ…閾値電圧、Ｖｍ…仮想的な中心電圧、Ｖｐｏ…ピーク出力電圧、Ｖｒｅｆ…参照電圧、Ｖｅ…比較信号、Ｐ…分周信号

特開２００６−１７４４５９公報 特開平１１−１０３２４９号公報

Claims (7)

1. クロック信号を所定の分周比にて分周する分周器を備え、該分周器の発振を防止する分周回路であって、
   前記クロック信号のピーク電圧を検出して該ピーク電圧を保持するピーク検出器と、
   前記分周器が正常動作するために必要な前記クロック信号の振幅に対応した参照電圧を出力する参照電圧発生器と、
   前記ピーク検出器により検出されたピーク電圧と前記参照電圧とを比較する比較器と、を備え、
   前記分周器に分周開始を指示する制御信号を入力する制御端子を備え、該制御端子に前記比較器の出力信号を接続し、
   前記ピーク電圧が前記参照電圧を超えたときに、前記比較器は、前記分周器の制御端子に分周開始を指示する制御信号を出力することを特徴とする分周回路。
2. 前記ピーク検出器はダイオードとキャパシタにより構成され、
   前記クロック信号が前記ダイオードにより整流され、整流された直流電圧を前記キャパシタに充電することにより、前記ピーク電圧を保持することを特徴とする請求項１記載の分周回路。
3. 前記ピーク検出器はＭＯＳトランジスタのソースフォロア回路とダイオードとキャパシタとを備え、
   前記クロック信号が前記ソースフォロアに入力され、前記ソースフォロアの出力信号が前記ダイオードにより整流され、整流された直流電圧を前記キャパシタに充電することにより、前記ピーク電圧を保持することを特徴とする請求項１記載の分周回路。
4. 前記参照電圧発生器は、電源電圧と接地電圧間を抵抗分割して前記参照電圧を生成することを特徴とする請求項１乃至３の何れか一項記載の分周回路。
5. 前記参照電圧発生器は第１のトランジスタのドレインと接地電圧との間に接続された電流源と、該第１のトランジスタと同一特性を有する第２のトランジスタのドレインと接地電圧との間に接続された抵抗とを備え、前記各トランジスタのゲート同士を接続すると共に、該ゲートと前記第１のトランジスタのドレインとを接続することにより、
   前記参照電圧は、前記電流源の電流値と前記抵抗の積により決定されることを特徴とする請求項１乃至３の何れか一項記載の分周回路。
6. 前記クロック信号が制御電圧に応じた発振周波数でクロック信号を出力する電圧制御発振器により生成されることを特徴とする請求項１乃至５の何れか一項記載の分周回路。
7. 請求項１乃至６の何れか一項記載の分周回路を備えたことを特徴とする集積回路。

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