CN108449085B - 锁相环和电子系统 - Google Patents

Abstract

一种锁相环和电子系统，所述锁相环包括：电荷泵和压控振荡器，所述电荷泵和所述压控振荡器之间经由充放电节点耦接；所述锁相环还包括：第一充电电路，适于在控制信号的作用下，对所述充放电节点充电；预充电控制电路，适于检测第一电源电压和第二电源电压，并根据检测结果生成所述控制信号，在所述第一电源电压建立完成时，所述控制信号控制所述第一充电电路开始对所述充放电节点充电，在所述第一电源电压建立完成且第二电源电压建立完成时，所述控制信号控制所述第一充电电路停止对所述充放电节点充电；其中，所述第一电源电压为所述锁相环的供电电压。本发明的方案可以实现锁相环上电后的快速锁定。

Description

锁相环和电子系统

技术领域

本发明涉及电子电路设计领域，特别涉及一种锁相环和电子系统。

背景技术

锁相环(Phase Locked Loop，简称PLL)是一种典型的反馈控制电路，利用外部输入的参考频率信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪。在众多的电子系统的应用中，锁相环可用于为所述电子系统提供时钟信号。

电子电路中广泛采用电荷泵锁相环，如图1所示，锁相环100可以包括顺次串联的鉴频鉴相器(Phase Frequency Detector，简称PFD)10、电荷泵(Charge Pump，简称CP)20、压控振荡器(VoltageControlledOscillator，简称VCO)40，并形成环路。可选地，所述锁相环100还可以包括环路滤波器(一般为低通滤波器(Low Pass Filter，简称LPF))30，耦接于所述电荷泵20和所述压控振荡器40之间，其中，所述鉴频鉴相器10的输入端输入有参考信号fref，所述压控振荡器40输出锁相环输出信号fout；进一步可选地，所述锁相环100还可以包括分频器(Divider)50，适于对所述压控振荡器40所输出的信号进行分频并输出至所述鉴频鉴相器10的输入端。在实际应用中，通常会对锁相环100的锁定时间有要求，由于锁相环100的锁定时间与压控振荡器40的输出频率息息相关，因此希望在锁相环100的环路工作开始时压控振荡器40能够被快速地预设为目标频率附近。锁相环100上电的快速锁定意味着响应于锁相环100输出的时钟信号的数据的快速建立和传输。

在锁相环100的内部机制中，为了上电快速锁定，上电时需要尽快提高所述压控振荡器40的输入端的电压，以使得所述压控振荡器40输出的频率信号与所述目标频率接近。所述电荷泵20可以包括充电电路(图未示)和放电电路(图未示)。在锁相环100上电时，其输出的频率信号频率为零，因此，所述鉴频鉴相器10输出的鉴频鉴相信号指示所述电荷泵20中的充电电路对所述压控振荡器40的输入端充电。相对而言此充电过程较慢，使得锁相环100从上电到锁定需要毫秒级的时间，显然无法满足锁相环100上电快速锁定的需求。

发明内容

本发明解决的技术问题是如何实现锁相环上电后的快速锁定。

为解决上述技术问题，本发明实施例提供一种锁相环，包括：电荷泵和压控振荡器，所述电荷泵和所述压控振荡器之间经由充放电节点耦接；还包括：第一充电电路，适于在控制信号的作用下，对所述充放电节点充电；预充电控制电路，适于检测第一电源电压和第二电源电压，并根据检测结果生成所述控制信号，在所述第一电源电压建立完成时，所述控制信号控制所述第一充电电路开始对所述充放电节点充电，在所述第一电源电压建立完成且第二电源电压建立完成时，所述控制信号控制所述第一充电电路停止对所述充放电节点充电；其中，所述第一电源电压为所述锁相环的供电电压。

可选地，所述预充电控制电路包括：延迟电路，适于对所述第一电源电压进行延迟，以输出延迟电源电压；驱动电路，适于在所述第一电源电压的供电下，提高其输入端接收的信号的驱动能力，并经由其输出端输出所述控制信号；第一开关电路，其电源端接收所述延迟电源电压，其输出端耦接所述驱动电路的输入端，当所述第一开关电路的输入端接收第一逻辑电平时，所述第一开关电路的输出端输出所述第一逻辑电平，当所述第一开关电路的输入端接收不同于所述第一逻辑电平的第二逻辑电平时，所述第一开关电路的输出端输出所述第二逻辑电平；第二开关电路，其电源端接收所述第二电源电压，其输出端耦接所述第一开关电路的输入端，当所述第二电源电压未建立时，所述第二开关电路的输出端输出所述第一逻辑电平，当所述第二电源电压建立时，所述第二开关电路的输出端所述第二逻辑电平。

可选地，所述延迟电路包括：电阻，其第一端接收所述第一电源电压；电容，其第一端耦接所述电阻的第二端并输出所述延迟电源电压，其第二端接地。

可选地，所述延迟电路还包括：第一缓冲器，适于对所述延迟电源电压进行整形。

可选地，所述驱动电路包括第二缓冲器，所述第二缓冲器由所述第一电源电压供电，所述第二缓冲器的输入端耦接所述驱动电路的输入端，所述第二缓冲器的输出端耦接所述驱动电路的输出端。

可选地，所述第一逻辑电平为逻辑低电平，所述第二逻辑电平为逻辑高电平；所述第一开关电路包括：第一P型开关，在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端耦接所述驱动电路的输入端，其第一端接收所述延迟电源电压；第二P型开关，在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端耦接所述第一P型开关的第二端，所述第二P型开关的第一端接收所述延迟电源电压，所述第二P型开关的第二端耦接所述驱动电路的输入端；第一N型开关，在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端耦接所述第一开关电路的输入端，其第一端耦接所述第一P型开关的第二端，其第二端接地；反相器，其电源端接收所述延迟电源电压，其输入端耦接所述第一开关电路的输入端；第二N型开关，在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端耦接所述反相器的输出端，其第一端耦接所述驱动电路的输入端，其第二端接地。

可选地，所述第二开关电路包括：第一PMOS管，其栅极耦接所述驱动电路的输出端，所述第一PMOS管的源极接收所述第二电源电压，所述第一PMOS管的衬底耦接所述第二开关电路的输出端；第二PMOS管，其栅极接收所述第二电源电压，其漏极耦接所述驱动电路的输出端，所述第二PMOS管的源极耦接所述第二PMOS管的衬底、所述第一PMOS管的漏极以及所述第一PMOS管的衬底。

可选地，所述第一充电电路包括第三PMOS管，其源极接收所述第一电源电压，其漏极耦接所述充放电节点，其栅极接收所述控制信号。

可选地，所述电荷泵包括第二充电电路和放电电路，所述电荷泵适于响应于鉴频鉴相信号，经由所述第二充电电路对所述充放电节点充电，和/或经由所述放电电路对所述充放电节点放电。

可选地，所述第二充电电路包括第四PMOS管，所述第四PMOS管的栅极接收所述鉴频鉴相信号，所述第四PMOS管的漏极耦接所述充放电节点，所述第四PMOS管的宽长比小于所述第三PMOS管的宽长比。

可选地，所述锁相环还包括：鉴频鉴相器，所述鉴频将相器的输入端耦接所述锁相环的输入端并接收锁相环输入信号，所述鉴频鉴相器的输出端耦接所述电荷泵的输入端。

可选地，所述锁相环还包括：分频器，所述分频器的输入端耦接所述压控振荡器的输出端并接收锁相环输出信号，所述分频器的输出端耦接所述鉴频鉴相器的输入端。

为解决上述技术问题，本发明实施例还提供一种电子系统，包括以上所述的锁相环以及由所述锁相环提供时钟信号的工作电路，其中，所述第二电源电压为所述工作电路的供电电压。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例的锁相环中可以包括：电荷泵、压控振荡器、第一充电电路和预充电控制电路。其中，所述电荷泵和所述压控振荡器之间经由充放电节点耦接；所述第一充电电路适于在控制信号的作用下，对所述充放电节点充电；所述第一充电电路由所述预充电控制电路控制，所述预充电控制电路适于在第一电源电压(所述第一电源电压为所述锁相环的供电电压)建立完成时，其生成的所述控制信号控制所述第一充电电路开始对所述充放电节点充电，通过在锁相环上电时同时采用所述第一充电电路以及所述电荷泵中包含的充电电路对所述充放电节点(也即所述压控振荡器的输入端)充电，使得所述压控振荡器的输入端被快速充电而导致电压陡增，以使得所述压控振荡器的输出端(也即所述锁相环的输出端)输出的信号频率可以快速达到锁相环的目标频率附近，以达到上电快速锁定的目的；所述预充电控制电路还适于检测第二电源电压，在所述第一电源电压建立完成且第二电源电压建立完成时，所述控制信号控制所述第一充电电路停止对所述充放电节点充电，使得所述第一充电电路仅在所述锁相环上电后的一段时间内有效工作，在所述第一充电电路停止工作后，所述电荷泵中的充电电路和/或放电电路将根据锁相环中的鉴频鉴相器反馈的鉴频鉴相信号对所述压控振荡器的输入端的电压进行微调，使得所述锁相环输出的频率信号精准地达到所述目标频率。

此外，本发明实施例的电子系统可以包括以上所述的锁相环以及由所述锁相环提供时钟信号的工作电路，其中，所述第二电源电压可以为所述工作电路的供电电压。也即所述第一充电电路开始充电和停止充电的触发均采用了所述电子系统中的供电电压，而无需引入外部的控制电压，锁相环电路的结构得以简化。

进一步而言，所述第一充电电路可以包括第三PMOS管，所述电荷泵中的充电电路可以包括第四PMOS管，所述第四PMOS管的宽长比小于所述第三PMOS管的宽长比。也即本发明方案在上电时可以采用大尺寸(也即宽长比)和小尺寸的MOS管对所述充放电节点进行充电，在所述第二电源电压建立后，大尺寸的所述第三PMOS管关断，后续对锁相环输出频率的精细控制由小尺寸的所述第四PMOS管配合电荷泵中的放电电路进行，本发明方案可以兼顾锁相环的频率调节精度以及功耗。

附图说明

图1是现有技术中的一种锁相环的示意性结构框图。

图2是一种图1所示的锁相环中的电荷泵的电路图。

图3是图1所示的锁相环在上电时的效果仿真图。

图4是图1所示的锁相环在稳定后的效果仿真图。

图5是本发明实施例一种锁相环的示意性结构框图。

图6是本发明实施例另一种锁相环的示意性结构框图。

图7是图6所示的锁相环在上电时的效果仿真图。

图8是图6所示的锁相环在稳定后的效果仿真图。

图9是本发明实施例又一种锁相环的示意性结构框图。

具体实施方式

如背景技术部分所述，锁相环可用于为所述电子系统提供时钟信号，为了时钟信号的快速建立，响应于锁相环输出的时钟信号的数据的快速建立和传输，亟需锁相环在上电后达到快速锁定。

本申请发明人提供了一种图1所示的锁相环100中的电荷泵20的电路图(如图2所示)，并综合对锁相环100在上电时的工作机制进行了分析。

一并参照图1和图2，所述电荷泵20可以包括电流源I1，由NMOS管N1和N2组成的N型电流镜、由PMOS管P1和P2组成的P型电流镜，以及NMOS管N3和限流电阻R1。所述P型电流镜输出充电电流IP_P，所述NMOS管N3输出放电电流IP_N。在所述电荷泵20中，所述充电电路可以包括NMOS管N4、PMOS管P3和限流电阻R2和R3；所述放电电路可以包括NMOS管N5、PMOS管P4和限流电阻R4和R5。所述电荷泵20可以根据所述鉴频鉴相器10输出的鉴频鉴相信号(也即图2中的充电差分信号up和upb、放电差分信号down和downb)，经由所述NMOS管N4和PMOS管P3对所述压控振荡器40的输入端(也即图2中的充放电节点active)充电，和/或经由所述NMOS管N5和PMOS管P4对所述压控振荡器40的输入端放电，以控制所述压控振荡器40的输入端的电压幅度，进一步地控制所述锁相环100所输出的信号的频率。

实际上，为了得到高频率精度的时钟信号，锁相环一般采用单电源供电，以防止其他电源系统的噪声引入；而且，将所述电荷泵20中的充电电路和放电电路中的MOS的尺寸(也即宽长比)设计的较小，有利于在环路控制时，采用较小的频率步进控制锁相环的输出。此外，也为了满足电路低功耗需求，所述充电电路充电电流和放电电路的放电电流较小。因此，在锁相环100上电时，由于其输出的频率信号频率为零，所述充电电路需快速对所述充放电节点进行充电，而限制于其尺寸，其充电速度较慢。

本申请发明人进行了仿真，根据图3和图4所示的仿真图也可以看出，在时间为0的时刻，锁相环100开始上电，上电后，在鉴频鉴相信号up和down的作用下，锁相环输出的信号的频率也不断上升，逐渐逼近锁相环100的输入端输入的参考信号(图中未示出)，其中，鉴频鉴相信号up为逻辑高电平，充放电节点active的电压上升。在经过约1.1ms后，锁相环100输出的信号的频率与所述参考信号的频率趋于一致，充放电节点active的电压(充放电节点active处存在少量信号毛刺)也趋于稳定，锁相环100进入锁定状态。对应于不同频率的参考信号，所述充放电节点active的电压趋于稳定的幅度不同。可知，图1所示的锁相环100从上电到锁定需要毫秒级的时间。

针对以上所述的技术问题，本发明实施例提出一种锁相环，相比于现有技术，能够更快速地上电锁定至目标频率，以满足电子系统对时钟信号的快速建立的需求。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

在本发明一具体实施例中，如图5所示，锁相环200可以包括：电荷泵201和压控振荡器202，所述电荷泵201和所述压控振荡器202之间经由充放电节点active耦接，也即所述充放电节点active分别耦接所述电荷泵201的输出端和所述压控振荡器202的输入端，其中，所述压控振荡器202的输出端耦接所述锁相环200的输出端。

根据背景技术可知，锁相环200中的电荷泵201中可以包括第二充电电路(参考图2中的充电电路)和放电电路(参考图2中的放电电路)。

所述锁相环200还可以包括：第一充电电路203和预充电控制电路204，所述第一充电电路203适于在控制信号detect的作用下，对所述充放电节点active充电，而所述预充电控制电路204适于产生所述控制信号detect，以控制所述第一充电电路203的工作情况。

进一步而言，所述预充电控制电路204适于检测第一电源电压VDDPLL和第二电源电压VDDcore，所述第一电源电压VDDPLL为所述锁相环200的供电电压。所述预充电控制电路204根据检测结果生成所述控制信号detect，在所述第一电源电压VDDPLL建立完成时，所述控制信号detect控制所述第一充电电路203开始对所述充放电节点active充电，在所述第一电源电压VDDPLL建立完成且第二电源电压VDDcore建立完成时，所述控制信号detect控制所述第一充电电路203停止对所述充放电节点active充电。

本发明实施例的锁相环200在上电时，可以同时采用所述第一充电电路203以及所述电荷泵201中包含的第二充电电路对所述充放电节点active(也即所述压控振荡器202的输入端)进行充电，所述压控振荡器202的输入端被快速充电而导致电压陡增，以使得所述压控振荡器202的输出端(也即所述锁相环200的输出端)输出的锁相环输出信号的频率可以快速达到锁相环200的目标频率附近，以达到上电快速锁定的目的。

进一步地，在所述第一电源电压VDDPLL建立完成且第二电源电压VDDcore建立完成时，所述控制信号detect控制所述第一充电电路203停止对所述充放电节点active充电，使得所述第一充电电路203仅在所述锁相环200上电后的一段时间内有效工作，在所述第一充电电路203停止工作后，所述电荷泵201中的第二充电电路和/或放电电路可以根据锁相环200中的鉴频鉴相器输出的鉴频鉴相信号(图中未示出)对所述压控振荡器202的输入端的电压进行微调，使得所述锁相环200输出的锁相环输出信号的频率精准地达到所述目标频率。

需要说明的是，所述预充电控制电路204适于对所述第一电源电压VDDPLL进行检测，也即在所述锁相环200上电时，开始控制所述第一充电电路203对所述充放电节点active进行充电。但是，本实施例不限制所述预充电控制电路204直接接入所述第一电源电压VDDPLL，所述预充电控制电路204也可以直接对接入的与所述第一电源电压VDDPLL同时建立(所述同时建立允许合理的时间误差)的其他电压进行检测。

此外，本实施例不限制所述第二电源电压VDDcore的来源，所述第二电源电压VDDcore可以是任意外部输入的电压，只要可以满足适当的上电时序，并综合所述第一充电电路203的充电速度，使得在所述第一充电电路203将所述充放电节点active的电压充到预设的电压范围内时，作用于所述预充电控制电路204被其检测，使得所述预充电控制电路204控制所述第一充电电路203停止充电即可。

下面综合图5和图6对所述锁相环200的具体实施方式进行详细说明。

如图6所示，在具体实施中，所述预充电控制电路204可以包括延迟电路2041、驱动电路2042、第一开关电路2043和第二开关电路2044。

其中，所述延迟电路2041适于对所述第一电源电压VDDPLL进行延迟，以输出延迟电源电压VDDPLL_delay。

所述驱动电路2042适于在所述第一电源电压VDDPLL的供电下，提高其输入端接收的信号的驱动能力，并经由其输出端输出所述控制信号detect。

当所述第一电源电压VDDPLL建立时，所述驱动电路2042可以使得其输出的所述控制信号detect的逻辑电平(例如逻辑低电平)使得所述第一充电电路203开始对所述充放电节点active充电。进一步地，由于在锁相环200上电时，所述第一开关电路2043中的所有内部节点的初始电压状态为逻辑0(也即逻辑低电平)，可能使得所述控制信号detect为逻辑高电平，所述控制信号detect的逻辑状态将在所述第一电源电压VDDPLL建立时停止所述第一充电电路203开始对所述充放电节点active充电，这意味着所述第一开关电路2043的内部节点与所述驱动电路2042存在竞争，不符合电路的设计逻辑。

因此，所述第一开关电路2043适于采用所述延迟电源电压VDDPLL_delay进行供电，也即所述第一开关电路2043的电源端接收所述延迟电源电压VDDPLL_delay，所述第一开关电路2043的输出端耦接所述驱动电路2042的输入端，并且二者耦接于第一节点node1，以避免所述第一开关电路2043的内部节点与所述驱动电路2042之间的竞争。

当所述第一开关电路2043的输入端接收第一逻辑电平时，所述第一开关电路2043的输出端输出所述第一逻辑电平，当所述第一开关电路2043的输入端接收不同于所述第一逻辑电平的第二逻辑电平时，所述第一开关电路2043的输出端输出所述第二逻辑电平。

所述第二开关电路2044的电源端接收所述第二电源电压VDDcore，所述第二开关电路2044的输出端耦接所述第一开关电路2043的输入端，并且二者耦接于第二节点node2，当所述第二电源电压VDDcore未建立时，所述第二开关电路2044的输出端输出所述第一逻辑电平，当所述第二电源电压VDDcore建立时，所述第二开关电路2044的输出端所述第二逻辑电平。

具体而言，所述延迟电路2041可以包括但不限于电阻R和电容C。其中，所述电阻R的第一端接收所述第一电源电压VDDPLL；所述电容C的第一端耦接所述电阻的第二端并输出所述延迟电源电压VDDPLL_delay，所述电容C的第二端接地。

需要说明的是，所述电阻R和电容C可以对应地为等效电阻和等效电容，可以对应地采用多个电阻串联和/或并联和多个电容串联和/或并联实现；所述电阻R和电容C还可以对应地为可等效为电阻的电路单元和可等效为电容的电路单元，或采用它们串联和/或并联实现。

进一步地，所述延迟电路2041还可以包括但不限于第一缓冲器BUF1，所述第一缓冲器BUF1由所述第一电源电压VDDPLL供电，适于对所述延迟电源电压VDDPLL_delay进行整形，使得所述延迟电源电压VDDPLL_delay中的上升沿更加陡峭，具有更短的建立时间。

具体而言，所述驱动电路2042可以包括但不限于第二缓冲器BUF2，所述第二缓冲器BUF2由所述第一电源电压VDDPLL供电，所述第二缓冲器BUF2的输入端耦接所述驱动电路2042的输入端，所述第二缓冲器BUF2的输出端耦接所述驱动电路2042的输出端。

其中，所述第一缓冲器BUF1和/或所述第二缓冲器BUF2可以包括偶数个级联的第一反相器(图未示)，但不限于此。

作为一个非限制性的例子，所述第一逻辑电平可以为逻辑低电平，所述第二逻辑电平可以为逻辑高电平。

所述第一开关电路2043可以包括但不限于图中未单独标示的第一P型开关、第二P型开关、第一N型开关、第二反相器和第二N型开关。

进一步而言，所述第一P型开关在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端耦接所述驱动电路2042的输入端，其第一端接收所述延迟电源电压VDDPLL_delay。例如所述第一P型开关可以为PMOS管(参照图6中的PMOS管P5)，但不限于此，所述第一P型开关还可以是三极管或者其他开关元件。

所述第二P型开关在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端耦接所述第一P型开关的第二端，所述第二P型开关的第一端接收所述延迟电源电压VDDPLL_delay，所述第二P型开关的第二端耦接所述驱动电路2042的输入端。例如所述第二P型开关可以为PMOS管(参照图6中的PMOS管P6)，但不限于此，所述第二P型开关也可以是三极管或者其他开关元件。

所述第一N型开关在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端耦接所述第一开关电路2043的输入端，其第一端耦接所述第一P型开关的第二端，其第二端接地。例如所述第一N型开关可以为NMOS管(参照图6中的NMOS管N1)，但不限于此，所述第一N型开关还可以是三极管或者其他开关元件。

所述第二反相器的电源端接收所述延迟电源电压VDDPLL_delay，所述第二反相器的输入端耦接所述第一开关电路2043的输入端。具体地，所述第二反相器可以由NMOS管N3和PMOS管P7组成，由于反相器是本领域中常规的电路结构，因此，所述第二反相器的具体电路结构此处不再赘述。

所述第二N型开关在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端耦接所述第二反相器的输出端，其第一端耦接所述驱动电路2042的输入端，其第二端接地。例如所述第二N型开关可以为NMOS管(参照图6中的NMOS管N2)，但不限于此，所述第二N型开关还可以是三极管或者其他开关元件。

需要说明的是，所述第一开关电路2043还可以为其他开关电路，只要可以满足检测所述第二节点node2的逻辑电平，输出与所述第二节点node2相同的逻辑电平即可，此处不再一一举例。

作为一个非限制性的例子，所述第二开关电路2044可以包括但不限于第一PMOS管P1和第二PMOS管P2。

其中，所述第一PMOS管P1的栅极耦接所述驱动电路2042的输出端，所述第一PMOS管P1的源极接收所述第二电源电压VDDcore，所述第一PMOS管P1的衬底耦接所述第二开关电路2044的输出端。所述第二PMOS管P2的栅极接收所述第二电源电压VDDcore，其漏极耦接所述驱动电路2042的输出端，所述第二PMOS管P2的源极耦接所述第二PMOS管P2的衬底、所述第一PMOS管P1的漏极以及所述第一PMOS管P1的衬底。

在具体实施中，所述第一充电电路203可以包括但不限于第三PMOS管P3，其源极接收所述第一电源电压VDDPLL，其漏极耦接所述充放电节点active，其栅极接收所述控制信号detect。

如背景技术所述，所述电荷泵201可以包括第二充电电路(图未示)和放电电路(图未示)，所述电荷泵201适于响应于鉴频鉴相信号(图未示)，经由所述第二充电电路对所述充放电节点active充电，和/或经由所述放电电路对所述充放电节点active放电。

在具体实施中，所述第二充电电路可以包括第四PMOS管(图未示)，所述第四PMOS管的栅极接收所述鉴频鉴相信号，所述第四PMOS管的漏极耦接所述充放电节点active。

进一步地，由于在本实施例中，所述第三PMOS管P3直接由所述第一电源电压VDDPLL供电，所述第一电源电压VDDPLL同时为所述锁相环200供电，因此其输出电流相对较大，可达到百毫安级。MOS管的尺寸决定其开启时可以通过的最大电流，管子尺寸越大，通过电流能力越强，充电速度越快，因此，设置所述第三PMOS管P3的宽长比大于所述第四PMOS管的宽长比。相对而言，所述第四MOS管受到锁相环频率调节精度影响，相对而言尺寸较小，充、放电精度高，充、放电的速度慢。若无特殊说明，本文中的MOS管的尺寸代表MOS管的宽长比。

在本实施例中，所述锁相环200在上电时可以采用大尺寸和小尺寸的MOS管对所述充放电节点active进行充电，在所述第二电源电压VDDcore建立后，大尺寸的所述第三PMOS管P3关断，后续对锁相环输出频率的精细控制由小尺寸的所述第四PMOS管配合电荷泵201中的放电电路进行，可以兼顾锁相环200的频率调节精度以及功耗。

下面继续结合图6对所述锁相环200的工作方式进行说明。

由电阻R和电容C组成的所述延迟电路2041使得所述锁相环200在刚刚上电(也即所述第一电源电压VDDPLL建立)时，所述延迟电源电压VDDPLL_delay相对于所述第一电源电压VDDPLL具有一定延迟，使得由延迟电源电压VDDPLL_delay的第一开关电路2043不能工作，使得所述第一节点node1为逻辑低电平(PMOS管P5和P6导通，但是所述延迟电源电压VDDPLL_delay未建立)，而所述第二缓冲器BUF2在其输入端为逻辑低电平时也输出逻辑低电平的控制信号detect，所述控制信号detect控制所述第三PMOS管P3导通，所述充放电节点active被充电。此时，所述延迟电源电压VDDPLL_delay和第二电源电压VDDcore均未建立，第二反相器不工作，所述第一PMOS管P1导通，所述第二节点node2为逻辑低电平。

当经过一段时间，所述延迟电源电压VDDPLL_delay建立，所述第二反相器工作，则MOS管N2的栅极控制其导通，所述控制信号detect维持逻辑低电平，所述充放电节点active继续被充电。

当所述第二电源电压VDDcore建立时，由于所述控制信号detect为逻辑低电平，所述第一PMOS管P1导通，则所述第二节点node2的电压等于所述第二电源电压VDDcore，所述第二PMOS管P2关断，NMOS管N1导通，NMOS管N3导通，PMOS管P7关断，NMOS管N2关断，PMOS管P2导通，使得所述第一节点node的电压等于所述延迟电源电压VDDPLL_delay，则所述控制信号detect变为逻辑高电平使得所述第三PMOS管P3停止向所述充放电节点active充电。

进一步地，如图7和图8所示，在所述锁相环200刚刚上电，也即所述第一电源电压VDDPLL建立时，所述第一充电电路203和所述第二充电电路(鉴频鉴相信号up时钟为高电平)一起对所述充放电节点active充电，使其电压陡增。当所述第二电源电压VDDcore建立后，所述充放电节点active的电压停止上升，在鉴频鉴相信号down的作用下，不断逼近输入至锁相环200输入端的锁相环输入信号(图中未示出)。在经过约50μs后，锁相环输出信号(表示为fout)与锁相环输入信号的频率趋于一致，充放电节点active的电压(充放电节点active处存在少量信号毛刺)也趋于稳定。相比于图1所示的现有技术的锁相环100，本发明实施例锁相环200从上电到锁定需要几十微秒的时间，可以达到上电后的快速锁定。

需要说明的是，本文中的“逻辑高电平”和“逻辑低电平”是相对的逻辑电平，对其具体电压范围并不做限定。

在本发明另一具体实施例中，如图9所示，锁相环300可以包括电荷泵201、压控振荡器202、第一充电电路203和预充电控制电路204。它们的相关信息请参照前述实施例的描述，此处不再赘述。

所述锁相环300还可以包括鉴频鉴相器205，所述鉴频鉴相器205的输入端耦接所述锁相环300的输入端，并直接或者间接地接收锁相环输入信号fref，例如，锁相环输入信号fref可以经由第一分频器206分频，再传输至所述鉴频鉴相器205的输入端，所述鉴频鉴相器205的输出端耦接所述电荷泵201的输入端，所述鉴频鉴相器205传输鉴频鉴相信号up和down至所述电荷泵201。

进一步地，所述锁相环300还可以包括：第二分频器207，所述第二分频器207的输入端耦接所述压控振荡器202的输出端并接收锁相环输出信号fout，所述第二分频器207的输出端耦接所述鉴频鉴相器205的输入端。所述第二分频器207按照预设的分频比将所述锁相环输出信号fout进行分频，再反馈至所述鉴频鉴相器205的输入端，以实现锁相环300的倍频，其倍频的倍数等于所述分频比互为倒数。

此外，所述锁相环300还可以包括驱动器电路208，具体地，可以包括单个或者多个驱动单元(例如图9中示出的第一至第七驱动单元)。所述多个驱动单元)可以分别对所述锁相环输出信号fout进行驱动能力增强和/或相位调整，以生成驱动能力较强、隶属于同一时钟域但相位不同的多个时钟信号(参照图中的fout1至fout7)。

本发明方案还公开了一种电子系统，包括所述锁相环200或锁相环300，以及由所述锁相环200或锁相环300提供时钟信号的工作电路，其中，所述第二电源电压VDDcore为所述工作电路的供电电压。也即所述第一充电电路203开始充电和停止充电的触发均采用了所述电子系统中的供电电压，而无需引入外部的控制电压，锁相环电路的结构得以简化。

在具体实施中，所述电子系统可以是承载于印制电路板(PCB)上的电路模块，可以是芯片(IC)，也可以是一个知识产权(Intellectual Property，简称IP)核，本实施例不进行特殊限制。

在具体实施中，电子系统中可以包括IO(Input/Output)接口电路，所述IO接口电路可以采用第三电源电压供电，由于IO接口电路为数字电路，锁相环200为模拟电路，因此，所述第三电源电压可以与所述第一电源电压之间电气隔离，也即二者是同时建立、同时撤销的。

在本实施例中，所述预充电控制电路可以对所述第三电源电压进行检测，所述第一充电电路中第三PMOS管的源极也可以接收所述第三电源电压。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种锁相环，包括：电荷泵和压控振荡器，所述电荷泵和所述压控振荡器之间经由充放电节点耦接；

其特征在于，还包括：

第一充电电路，适于在控制信号的作用下，对所述充放电节点充电；

预充电控制电路，适于检测第一电源电压和第二电源电压，并根据检测结果生成所述控制信号，在所述第一电源电压建立完成时，所述控制信号控制所述第一充电电路开始对所述充放电节点充电，在所述第一电源电压建立完成且第二电源电压建立完成时，所述控制信号控制所述第一充电电路停止对所述充放电节点充电；

其中，所述第一电源电压为所述锁相环的供电电压；

所述预充电控制电路包括：

延迟电路，适于对所述第一电源电压进行延迟，以输出延迟电源电压；

驱动电路，适于在所述第一电源电压的供电下，提高其输入端接收的信号的驱动能力，并经由其输出端输出所述控制信号；

第一开关电路，其电源端接收所述延迟电源电压，其输出端耦接所述驱动电路的输入端，当所述第一开关电路的输入端接收第一逻辑电平时，所述第一开关电路的输出端输出所述第一逻辑电平，当所述第一开关电路的输入端接收不同于所述第一逻辑电平的第二逻辑电平时，所述第一开关电路的输出端输出所述第二逻辑电平；

第二开关电路，其电源端接收所述第二电源电压，其输出端耦接所述第一开关电路的输入端，当所述第二电源电压未建立时，所述第二开关电路的输出端输出所述第一逻辑电平，当所述第二电源电压建立时，所述第二开关电路的输出端所述第二逻辑电平。

2.根据权利要求1所述的锁相环，其特征在于，所述延迟电路包括：

电阻，其第一端接收所述第一电源电压；

电容，其第一端耦接所述电阻的第二端并输出所述延迟电源电压，其第二端接地。

3.根据权利要求2所述的锁相环，其特征在于，所述延迟电路还包括：

第一缓冲器，适于对所述延迟电源电压进行整形。

4.根据权利要求1所述的锁相环，其特征在于，所述驱动电路包括第二缓冲器，所述第二缓冲器由所述第一电源电压供电，所述第二缓冲器的输入端耦接所述驱动电路的输入端，所述第二缓冲器的输出端耦接所述驱动电路的输出端。

5.根据权利要求1所述的锁相环，其特征在于，所述第一逻辑电平为逻辑低电平，所述第二逻辑电平为逻辑高电平；

所述第一开关电路包括：

第一P型开关，在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端耦接所述驱动电路的输入端，其第一端接收所述延迟电源电压；

第二P型开关，在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端耦接所述第一P型开关的第二端，所述第二P型开关的第一端接收所述延迟电源电压，所述第二P型开关的第二端耦接所述驱动电路的输入端；

第一N型开关，在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端耦接所述第一开关电路的输入端，其第一端耦接所述第一P型开关的第二端，其第二端接地；

反相器，其电源端接收所述延迟电源电压，其输入端耦接所述第一开关电路的输入端；

第二N型开关，在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端耦接所述反相器的输出端，其第一端耦接所述驱动电路的输入端，其第二端接地。

6.根据权利要求5所述的锁相环，其特征在于，所述第二开关电路包括：

第一PMOS管，其栅极耦接所述驱动电路的输出端，所述第一PMOS管的源极接收所述第二电源电压，所述第一PMOS管的衬底耦接所述第二开关电路的输出端；

第二PMOS管，其栅极接收所述第二电源电压，其漏极耦接所述驱动电路的输出端，所述第二PMOS管的源极耦接所述第二PMOS管的衬底、所述第一PMOS管的漏极以及所述第一PMOS管的衬底。

7.根据权利要求1至6任一项所述的锁相环，其特征在于，所述第一充电电路包括第三PMOS管，其源极接收所述第一电源电压，其漏极耦接所述充放电节点，其栅极接收所述控制信号。

8.根据权利要求7所述的锁相环，其特征在于，其中，所述电荷泵包括第二充电电路和放电电路，所述电荷泵适于响应于鉴频鉴相信号，经由所述第二充电电路对所述充放电节点充电，和/或经由所述放电电路对所述充放电节点放电。

9.根据权利要求8所述的锁相环，其特征在于，所述第二充电电路包括第四PMOS管，所述第四PMOS管的栅极接收所述鉴频鉴相信号，所述第四PMOS管的漏极耦接所述充放电节点，所述第四PMOS管的宽长比小于所述第三PMOS管的宽长比。

10.根据权利要求1至6任一项所述的锁相环，其特征在于，还包括：鉴频鉴相器，所述鉴频鉴相器的输入端耦接所述锁相环的输入端并接收锁相环输入信号，所述鉴频鉴相器的输出端耦接所述电荷泵的输入端。

11.根据权利要求10所述的锁相环，其特征在于，还包括：分频器，所述分频器的输入端耦接所述压控振荡器的输出端并接收锁相环输出信号，所述分频器的输出端耦接所述鉴频鉴相器的输入端。

12.一种电子系统，其特征在于，包括权利要求1至11任一项所述的锁相环以及由所述锁相环提供时钟信号的工作电路，其中，所述第二电源电压为所述工作电路的供电电压。

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