JP2012010308A - リファレンスリークの発生や位相ノイズを低減できるｐｌｌ回路 - Google Patents

Abstract

【課題】リファレンスリークを低減することができ、位相ノイズを抑制することができるＰＬＬ回路を提供する。
【解決手段】切り替え機能付き周波数位相比較器は、入力されるロック検出信号に基づいて、入力される２つの信号の立ち上がりエッジを検出することにより当該２つの信号の位相差を検出する周波数比較と、入力される２つの信号の電圧レベルを検出することにより当該２つの信号の位相差を検出する位相比較とを切り替えて行う。
【選択図】図１

Description

本発明は、ＰＬＬ回路(Phase Locked Loop)などのクロック生成回路に関し、特に、ＰＬＬの動作状態に応じて周波数位相比較器を制御する技術に関する。

図１３は特許文献１に示す従来のＰＬＬ回路での構成要素である周波数位相比較器３００を示す。

図１３において、基準信号ＦＲＥＦと比較信号ＦＶＣＯとは各々入力端子１０，２０に入力され、各々インバータ１，２を介してエッジ比較器５０に入力される。エッジ比較器５０は、基準信号ＦＲＥＦおよび比較信号ＦＶＣＯの比較結果に応じた位相誤差出力信号ＵＰまたはＤＮを、各々の出力信号端子３０，４０に出力している。

特許文献１には、図１３に示すような周波数位相比較器において、周波数位相比較器からのＵＰ信号とＤＮ信号とが同時に同じ期間だけＬｏｗ状態となるように動作させて、リファレンスリークの発生や位相ノイズ増加の要因を排除することが提案されている。

また、特許文献２には、同期クロック生成回路において、ロック検出信号でチャージポンプの電流値を切り替えて、ロック後のリファレンスリークの発生や位相ノイズ増加の要因を排除することが提案されている。

また、特許文献３には、位相比較器およびチャージポンプ回路において、位相誤差信号を遅延回路に通し、位相差が大きいときにはチャージポンプ回路の出力時間を大きく、位相差が小さいときには位相雑音が悪化しない程度にチャージポンプ回路１７の出力時間を小さくすることによって、ロック後の位相ノイズを低減することが提案されている。

また、特許文献４には、チャージポンプ回路において、チャージポンプの出力電圧値の変動に依存するチャージポンプ電流の変動を抑制する電流補正回路を備え、チャージポンプ電流のミスマッチによってリファレンスノイズが悪化するのを防止することが開示されている。

また、特許文献５には、チャージポンプ回路において、位相誤差出力信号の遅延手段を備え、特許文献１と同様に不感帯を減少させ、リファレンスリークの発生や位相ノイズ増加の要因を排除することが提案されている。

なお、特許文献１、４、５に開示されたＰＬＬ回路では、周波数位相比較器が用いられている。

また、特許文献２、３に開示されたＰＬＬ回路では、位相比較器という名称が用いられているが、ループフィルタや周波数シンセサイザという記述があるように、本来の位相比較器を意味するものではなく、周波数位相比較器を意味するものであることは明白である。

また、特許文献６には、周波数比較器と位相比較器とを個別に使用してＰＬＬ回路を構成することが開示されているが、提案されているのは周波数比較器の回路構成であり、位相比較器の位相誤差出力の動作波形や、周波数比較器と位相比較器とを切り替えて動作させるという内容には言及されていない。すなわちフィードバックループとして周波数比較と位相比較との２つのループを持つことを基本とし、そこに使用される周波数比較器を安定に動作させるという内容が開示されているに過ぎない。

さらには、特許文献７には、基準信号と比較信号の本来の位相差分に対応するのに必要な充放電のみを、チャージポンプで行うことで動作を安定化させることが開示されているが、設定遅延量を不感帯幅以下にする必要があり、比較の位相が一致してロックしている状態では誤差出力としては充電電流も放電電流も発生しないので、不感帯を生じさせるという欠点を内在させている。

特開平１１−２３４１２３号公報 特開平８−３０７２５４号公報 特開２０００−１６５２３５号公報 特開２０００−３２３９８５号公報 特開２００７−２９５１６５号公報 特開２００１−１９６９２５号公報 特開２０００−１３４０９１号公報

前述したように、図１３に示す従来の周波数位相比較器は、不感帯防止のために遅延素子３の作用により、ＵＰ信号とＤＮ信号とを同時に出力するようにしている。図１４は図１３のＵＰ信号３０およびＤＮ信号４０の出力波形を示したものである。図１４は基準信号ＦＲＥＦ１０の基準位相（立ち上がりタイミング）に対し、比較信号ＦＶＣＯ２０が位相遅れの場合（ａ）と、位相進みの場合（ｂ）と、位相一致の場合（ｃ）とにおけるＵＰ信号３０およびＤＮ信号４０の信号波形図を示している。図１４に示すように、遅れまたは進みの位相差が微小でも遅延素子３による遅延量（Ｄ）の間は、ＵＰ信号３０とＤＮ信号４０とが同時に出力される。

図１５は、ＵＰ電流の出力期間であるＵＰ信号３０とＤＮ電流の出力期間であるＤＮ信号４０とが位相差に対して変化する様子を表したものである。図１５に示すように、位相差の大小にかかわらず、ＵＰ電流３０とＤＮ電流４０とは遅延素子３による遅延量（Ｄ）により常に出力されている。ここで、遅延素子３による遅延量（Ｄ）は、不感帯幅（ｘ）よりわずかに大きい値（ｘ＋δ）に設定される。

遅延量（Ｄ）を大きくし過ぎると、ＵＰ電流とＤＮ電流とが同時に出力される期間が長くなるので、このＵＰ信号とＤＮ信号とが同時に出力される期間にチャージポンプ電流の充電電流（図１４（ａ）の場合）と放電電流（図１４（ｂ）の場合）との間でずれが生じると、これを補正するように定常的な位相誤差が生じ、ずれにより生じたその位相誤差期間に流れるＵＰ電流３０もしくはＤＮ電流４０により、ループフィルタの電圧変動を招くことになる。

その結果、上述したような特許文献に開示された構成では、位相比較周波数でのスプリアス（リファレンスリーク）が生じる結果となっていた。前記の充電電流と放電電流とのずれは、ループフィルタの電圧の大きさによってチャージポンプ出力を構成する電流源の出力抵抗が変化することからも生じる。

以上のようにして生じるスプリアスはロック状態でのジッターの劣化という現象を引き起こすため極力抑制しなければならない。しかしながら、前記理由に加え、遅延素子３の遅延量は、同時出力期間が不感帯以上の幅になるように設定することが必要なため、電流のずれが生じる期間を小さくすることはできなかった。

さらに、従来の周波数比較回路は、構成する素子数が多く、それ自体が熱雑音を発生する要因にもなっていた。

そこで、本発明は、リファレンスリークを低減することができ、位相ノイズを抑制することができるＰＬＬ回路を提供することを目的とする。

前記目的を達成するため、本発明に係るＰＬＬ回路は、位相誤差出力信号が入力されるチャージポンプと、前記チャージポンプの出力で充放電されるループフィルタと、前記ループフィルタの電圧により発振周波数が制御される発振器と、基準信号と前記発振器の出力信号とが入力されて前記基準信号と前記発振器の出力信号に基づく比較信号との前記位相誤差出力信号を得る切り替え機能付き周波数位相比較器とを備え、前記切り替え機能付き周波数位相比較器は、入力されるロック検出信号に基づいて、入力される２つの信号の立ち上がりエッジを検出することにより当該２つの信号の位相差を検出する周波数比較と、入力される２つの信号の電圧レベルを検出することにより当該２つの信号の位相差を検出する位相比較とを切り替えて行うものである。

前記切り替え機能付き周波数位相比較器は、前記周波数比較を行う周波数比較回路と、前記位相比較を行う位相比較回路と、前記切り替え機能付き周波数位相比較器が前記周波数比較回路による前記周波数比較または前記位相比較回路による前記位相比較を行なうよう、前記ロック検出信号に基づいて前記切り替え機能付き周波数位相比較器の動作を切り替える切り替え部と、前記位相比較回路において位相比較が有効な期間（比較期間）を示す信号（比較期間信号）が入力される比較期間信号入力端子を備え、前記比較期間信号が所定の電圧レベルである場合に、前記位相比較回路において位相比較を行うこととしてもよい。

また、前記切り替え機能付き周波数位相比較器は、前記周波数比較を行う周波数比較回路と、前記周波数比較回路にリセット信号を入力するリセット信号入力端子と、リセット解除処理手段とを備え、前記リセット解除処理手段は、位相誤差出力を出力しないリセット状態において前記リセット信号が入力された後、前記基準信号と前記比較信号とが所定の電圧レベルとなった場合に、前記リセット状態の解除が可能となるような制約を前記周波数比較回路に付加することとしてもよい。

また、前記ＰＬＬ回路は、前記発振器の出力を分周する分周器を備え、前記基準信号と前記分周器の出力信号との位相差を前記位相誤差出力信号としてもよい。

前記切り替え機能付き周波数位相比較器は、前記比較期間信号および前記基準信号が入力されるロック検出信号生成部を備え、前記ロック検出生成部は、前記基準信号と前記比較期間信号とから前記ロック検出信号を生成することとしてもよい。

また、前記切り替え機能付き周波数位相比較器は、入力される前記比較期間信号に応じて前記位相比較回路において前記位相誤差出力信号を出力する前記比較期間を制限することとしてもよい。

前記切り替え機能付き周波数位相比較器の前記位相比較回路は、前記位相誤差出力信号として、前記基準信号と前記比較信号の電圧レベルを検出して出力することとしてもよい。

前記位相比較回路は、前記比較期間において、前記基準信号の電圧レベルと前記比較信号の反転信号を所定の遅延時間遅延させた第１の遅延信号の電圧レベルとがそれぞれ所定の電圧レベルである期間だけ前記比較信号の位相が前記基準信号の位相より遅れていることを示すＵＰ信号を出力し、前記比較期間において、前記比較信号の電圧レベルと前記基準信号の反転信号を所定の遅延時間遅延させた第２の遅延信号の電圧レベルとがそれぞれ所定の電圧レベルである期間だけ前記比較信号の位相が前記基準信号の位相より進んでいることを示すＤＮ信号を出力する位相比較出力信号生成回路を含んでいてもよい。

さらに、前記比較期間信号は、前記比較信号の電圧レベルが第１のレベルから当該第１のレベルより高い第２のレベルに切り換わるときを含む前記比較期間において電圧レベルが第１のレベルより高い第２のレベルとなる信号であり、前記位相比較出力信号生成回路は、前記比較信号を反転する第１のインバータと、前記比較信号を所定の遅延時間遅延させる第１の遅延器と、前記第１の遅延信号と前記基準信号と前記比較期間信号とが入力される第１のＮＡＮＤ回路と、前記基準信号を反転する第２のインバータと、前記基準信号を所定の遅延時間遅延させる第２の遅延器と、前記第２の遅延信号と前記比較信号と前記比較期間信号とが入力される第２のＮＡＮＤ回路とを有してもよい。

前記ロック検出信号生成部は、前記比較期間信号に基づく前記比較期間内に前記基準信号が所定の電圧レベルに切り替わる回数が所定の回数検知された場合に前記ロック検出信号を生成することとしてもよい。

本発明のＰＬＬ回路によれば、ロック検出信号に応じて、基準信号と比較信号との位相差が小さくロック状態に近い状態では、切り替え機能付き周波数位相比較器において周波数比較を行わずに、位相比較を行って位相誤差出力信号を出力し、基準信号と比較信号との位相差が大きい状態では、切り替え機能付き周波数位相比較器において周波数比較を行って位相誤差出力信号を出力する。

このように、ロック検出信号で切り替え制御を行う切り替え機能付き周波数位相比較器を用いて、位相差が比較的大きい場合においては、周波数比較回路により位相誤差出力信号が出力されるため、ロック状態までの時間を短くすることができ、ロック状態に近い状態ではリファレンスリークが生じにくい位相比較回路により位相誤差出力信号が出力されるので、チャージポンプ電流のミスマッチによるリファレンスリークを抑制でき、スプリアスやノイズ量を低減することが可能になる。

また、位相比較回路自体が少ない素子数で構成できるため、熱雑音を抑制することも可能である。

本発明のＰＬＬ回路によればロック状態に近い状態にあるときには位相比較回路において基準信号と比較信号との電圧レベル同士を比較することにより、位相比較回路から出力される位相誤差出力がチャージポンプに供給されループフィルタを介してＶＣＯにフィードバックされるので、基準信号に対する外乱による突発的な位相誤差が出力されるのを防止することができ、安定な動作を継続することができる。

さらに、本発明のＰＬＬ回路によれば、周波数位相比較回路においてリセット状態の解除タイミングを、２つの入力信号が両方所定の電圧レベルである期間に行うという制約を付加することで、周波数引き込み動作の開始時に、間違った位相誤差が出力されるのを防止できる。これにより、電源投入後やリセット解除後からのロック時間を短縮することができる。

以上のように、電源投入やリセット解除後のロックイン時間を短縮しつつ、ロック状態でのリファレンスリークに起因するスプリアスやジッターを低減できる。

本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。

図１は本発明の実施形態１におけるＰＬＬ回路の構成例を示す図である。 図２は本発明の実施形態２におけるＰＬＬ回路の構成例を示す図である。 図３は本発明の実施形態３におけるＰＬＬ回路の構成例を示す図である。 図４は図１に示すＰＬＬ回路における切り替え機能付き周波数位相比較器の内部構成を示す図である。 図５は図２に示すＰＬＬ回路における切り替え機能付き周波数位相比較器の内部構成を示す図である。 図６は図３に示すＰＬＬ回路における切り替え機能付き周波数位相比較器の内部構成を示す図である。 図７は図４に示す切り替え機能付き周波数位相比較回路における位相比較回路の内部構成を示す図である。 図８は図７に示す位相比較回路に入力される比較信号と比較期間信号との位相関係を示す図である。 図９−１は図７に示す位相比較回路の各信号の出力波形を示す図である。 図９−２は図７に示す位相比較回路の各信号の出力波形を示す図である。 図９−３は図７に示す位相比較回路において位相遅れかつその位相差が微小である場合の各信号の出力波形を示す図である。 図９−４は図７に示す位相比較回路において位相進みかつその位相差が微小である場合の各信号の出力波形を示す図である。 図１０は図７に示す位相比較回路における基準信号と比較信号との位相差と、ＵＰ信号に基づくチャージポンプの電流（ＵＰ電流）の出力期間およびＤＮ信号に基づくチャージポンプの電流（ＤＮ電流）の出力期間との関係を示す図である。 図１１は図５に示す周波数比較回路の内部構成を示す図である。 図１２は図１１に示す周波数比較回路の電源投入直後のＵＰ信号およびＤＮ信号の出力波形を示す図である。 図１３は従来の周波数比較回路の回路構成図である。 図１４は従来の周波数比較回路のリセット解除後の出力波形を示す図である。 図１５は従来の周波数比較回路の位相差と位相誤差電流の関係を示す図である。 図１６は従来の周波数比較回路のリセット解除後の出力波形を示す図である。

以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない場合もある。

（実施形態１）
図１に、本発明の実施形態１におけるＰＬＬ回路の構成を示す。このＰＬＬ回路は、切り替え機能付き周波数位相比較器５００と、チャージポンプ７００と、ループフィルタ７５０と、電圧制御発振器（ＶＣＯ）８００と、電圧制御発振器８００の出力を分周する分周器９００とを備える。

ＶＣＯ８００はループフィルタ７５０の電圧によってその発振周波数が制御され、ループフィルタ７５０はチャージポンプ７００の出力電流によりループフィルタ７５０を構成するコンデンサが充放電され、それに応じて電圧が変化する。チャージポンプ７００には、切り替え機能付き周波数位相比較器５００から出力される位相誤差出力信号（ＵＰ信号およびＤＮ信号）が入力され、当該位相誤差出力信号に応じた電流を出力する。切り替え機能付き周波数位相比較器５００には、基準信号ＦＲＥＦ１０とＶＣＯ８００の出力信号に基づく信号（分周器９００の分周出力信号）である比較信号ＦＶＣＯとが入力され、当該基準信号ＦＲＥＦ１０と比較信号ＦＶＣＯとの位相が比較される。切り替え機能付き周波数位相比較器５００は、機能切り替え信号として入力されるロック検出信号ＰＬＬＬＯＣＫ７０に基づいて、入力される２つの信号の立ち上がりエッジを検出することにより当該２つの信号の位相差を検出する周波数比較と、入力される２つの信号の電圧レベルを検出することにより当該２つの信号の位相差を検出する位相比較とを切り替えて行うよう構成されている。

さらに、この周波数位相比較器５００には位相比較を行う位相比較回路（後述）において位相比較が有効な期間（比較期間）を示す比較期間信号ＷＩＮＤＯＷ８０が入力されている。

図４に、図１に示すＰＬＬ回路における切り替え機能付き周波数位相比較器５００の内部構成図を示す。切り替え機能付き周波数位相比較器５００は、周波数比較を行う周波数比較回路３００と、位相比較を行う位相比較回路２００とを有し、基準信号ＦＲＥＦ１０および比較信号ＦＶＣＯ２０が、それぞれに入力される。位相比較回路２００には、比較期間信号ＷＩＮＤＯＷ８０も入力される。周波数比較回路３００は、基準信号ＦＲＥＦ１０および比較信号ＦＶＣＯ２０の位相差に基づいた位相誤差出力信号であるＵＰ信号３０およびＤＮ信号４０を出力する。また、位相比較回路２００は、基準信号ＦＲＥＦ１０および比較信号ＦＶＣＯ２０の位相差に基づいた位相誤差出力信号であるＵＰ信号３１およびＤＮ信号４１を出力する。さらに、切り替え機能付き周波数位相比較器５００は、切り替え機能付き周波数位相比較器５００が周波数比較回路３００による周波数比較または位相比較回路２００による位相比較を行うよう、ロック検出信号ＰＬＬＬＯＣＫ７０に基づいて切り替え機能付き周波数位相比較器５００の動作を切り替える切り替え部４００を有している。そして、ロック検出信号ＰＬＬＬＯＣＫ７０によって切り替え部４００が周波数比較回路３００の出力信号であるＵＰ信号３０およびＤＮ信号４０と位相比較回路２００の出力信号であるＵＰ信号３１およびＤＮ信号４１との何れを出力するかを切り替える。

なお、周波数比較回路３００には周波数比較だけでなく位相比較も可能である周波数位相比較回路も含まれる。本実施形態においては、周波数比較回路３００として周波数位相比較回路を用いる場合であっても周波数比較のみ行うように構成される。

具体的には、切り替え部４００は、周波数比較回路３００から出力されるＵＰ信号３０およびＤＮ信号４０をそれぞれ反転させるインバータ４０１，４０２と、各インバータ４０１，４０２の出力とロック検出信号ＰＬＬＬＯＣＫ７０とがそれぞれ入力されるＯＲ回路４０３，４０４と、位相比較回路２００から出力されるＵＰ信号３１およびＤＮ信号４１とロック検出信号ＰＬＬＬＯＣＫ７０とがそれぞれ入力されるＮＡＮＤ回路４０５，４０６と、ＯＲ回路４０３の出力とＮＡＮＤ回路４０５の出力とが入力され、ＵＰ信号３３を出力するＮＡＮＤ回路４０７と、ＯＲ回路４０４の出力とＮＡＮＤ回路４０６の出力とが入力され、ＤＮ信号４４を出力するＮＡＮＤ回路４０８とを有している。これにより、ロック検出信号ＰＬＬＬＯＣＫ７０の電圧レベルが第１の電圧レベルＬｏである場合（ロック状態を検出していない場合）、ＮＡＮＤ回路４０５，４０６の出力が位相比較回路２００のＵＰ信号３１およびＤＮ信号４１に拘わらず第２の電圧レベルＨｉを保持するため、切り替え部４００は、周波数比較回路３００から出力されるＵＰ信号３０およびＤＮ信号４０を出力端子３３，４４から出力する。また、ロック検出信号ＰＬＬＬＯＣＫ７０の電圧レベルが第１の電圧レベルＬｏから第２の電圧レベルＨｉに立ち上がった場合（ロック状態が検出された場合）、ＯＲ回路４０３，４０４の出力が周波数比較回路３００のＵＰ信号３０およびＤＮ信号４０に拘わらず第２の電圧レベルＨｉを保持するため、切り替え部４００は、位相比較回路２００のＵＰ信号３１およびＤＮ信号４１を出力端子３３，４４から出力する。

このように、切り替え機能付き周波数位相比較器５００は、ロック検出信号ＰＬＬＬＯＣＫ７０に応じて、出力端子３３，４４からそれぞれ対応するＵＰ信号およびＤＮ信号を出力する。

切り替えの動作を詳しく説明する。ロック検出信号ＰＬＬＬＯＣＫ７０の電圧レベルが第１の電圧レベルＬｏの期間は、ＰＬＬが過渡応答の状態であり、周波数比較による位相誤差検出が有効である。従って、切り替え機能付き周波数位相比較器５００は周波数比較回路３００の出力信号であるＵＰ信号３０およびＤＮ信号４０を有効な出力信号として出力端子３３，４４のそれぞれに出力させる。

ＰＬＬがロック状態に近づくとロック検出信号ＰＬＬＬＯＣＫ７０の電圧レベルが第１の電圧レベルＬｏからそれよりも高い第２の電圧レベルＨｉに移行すると、切り替え機能付き周波数位相比較器５００は、周波数比較を行う周波数比較回路３００を切り離し、位相比較回路２００の出力信号であるＵＰ信号３１およびＤＮ信号４１を有効な出力信号として出力端子３３，４４のそれぞれに出力させる。ロック検出信号ＰＬＬＬＯＣＫ７０は、比較期間信号ＷＩＮＤＯＷ８０が所定の電圧レベル（Ｈｉ）である比較期間において、基準信号ＦＲＥＦ１０が所定の電圧レベル（Ｈｉ）に切り替わる回数が連続して所定回数（Ｎ回）検知されることで生成（第１の電圧レベルＬｏから第２の電圧レベルＨｉに移行）される。

図７に、図４に示す切り替え機能付き周波数位相比較回路における位相比較回路２００の内部構成図を示す。位相比較回路２００は、比較期間信号ＷＩＮＤＯＷ８０が所定の電圧レベル（Ｈｉ）である比較期間において、位相比較を行うよう構成されている。具体的には、位相比較回路２００は、比較期間において、基準信号ＦＲＥＦ１０の電圧レベルと比較信号ＦＶＣＯ２０の反転信号を所定の遅延時間遅延させた第１の遅延信号Ａの電圧レベルとがそれぞれ所定の電圧レベルである期間だけ比較信号ＦＶＣＯの位相が基準信号ＦＲＥＦの位相より遅れていることを示すＵＰ信号３１を出力し、比較期間において、比較信号ＦＶＣＯ２０の電圧レベルと基準信号ＦＲＥＦ１０の反転信号を所定の遅延時間遅延させた第２の遅延信号Ｂの電圧レベルとがそれぞれ所定の電圧レベルである期間だけ比較信号ＦＶＣＯ２０の位相が基準信号ＦＲＥＦ１０の位相より進んでいることを示すＤＮ信号４１を出力する位相比較出力信号生成回路を含んでいる。より具体的には、位相比較出力信号生成回路は、比較信号ＦＶＣＯ２０を反転する第１のインバータ４と、比較信号ＦＶＣＯ２０を所定の遅延時間遅延させる第１の遅延器５と、第１の遅延信号Ａと基準信号ＦＲＥＦ１０と比較期間信号ＷＩＮＤＯＷ８０とが入力される第１のＮＡＮＤ回路８と、基準信号を反転する第２のインバータ６と、基準信号ＦＲＥＦ１０を所定の遅延時間遅延させる第２の遅延器７と、第２の遅延信号Ｂと比較信号ＦＶＣＯ２０と比較期間信号ＷＩＮＤＯＷ８０とが入力される第２のＮＡＮＤ回路９とを有している。ここで、遅延器５，７の遅延時間は、ＵＰ信号とＤＮ信号との間で各信号がそれぞれチャージポンプ７００に入力されるまでの時間に差がある場合には、これを補正すべく遅延時間を異ならせてもよいし、この時間差がない場合は同一遅延時間としてもよい。

位相比較回路２００をこのように構成することにより、基準信号ＦＲＥＦ１０と比較信号ＦＶＣＯ２０との電圧レベルを比較することができるので、その論理演算を行い、２つの信号の位相差を検出する。基準信号ＦＲＥＦ１０と比較信号ＦＶＣＯ２０の反転信号との論理積は比較信号の遅れ位相を検出し、基準信号ＦＲＥＦ１０の反転信号と比較信号ＦＶＣＯ２０との論理積は比較信号の進み位相を検出する。

比較期間信号ＷＩＮＤＯＷ８０は、基準信号ＦＲＥＦ１０および比較信号ＦＶＣＯ２０の比較タイミングを立ち上がりエッジ同士に限定し、立ち下がりエッジ側での位相誤差検出を無効にする。位相比較回路２００において出力される位相誤差信号は、ＵＰ信号３１のみパルス出力となる信号、ＤＮ信号４１のみパルス出力となる信号およびＵＰ信号３１とＤＮ信号４１との両方がパルス出力となる信号の３通り（３相出力）となる。

また、比較期間信号ＷＩＮＤＯＷ８０が第１のレベルＬｏである期間において、位相誤差出力であるＵＰ信号３１およびＤＮ信号４１は、両方ともパルス出力されないので、チャージポンプ７００の電流は発生せず、ループフィルタ７５０は電圧保持状態となる。

図７に示す位相比較回路２００においては、ラッチを使用したエッジ検出タイプ（周波数と位相の比較を行う周波数位相比較回路５０（後述））とは異なり、ノイズによるエッジを誤検出することによるロック状態の解除といった問題が生じないため、安定したロック状態を継続できる。

図８は、図７に示す位相比較回路に入力される比較信号ＦＶＣＯ２０と比較期間信号ＷＩＮＤＯＷ８０との位相関係を示す図である。

位相比較回路２００に入力される比較期間信号ＷＩＮＤＯＷ８０は、比較信号ＦＶＣＯの電圧レベルが第１のレベルＬｏから当該第１のレベルＬｏより高い第２のレベルＨｉに切り換わるとき（すなわち立ち上がりエッジ）を含む比較期間において電圧レベルが第１のレベルＬｏより高い第２のレベルＨｉとなる信号として設定されている。すなわち、比較信号ＦＶＣＯ２０の比較タイミングエッジ（立ち上がりエッジ）の時間の前後に所定の幅を有するパルスが生成される信号として比較期間信号ＷＩＮＤＯＷ８０が設定されている。

図９−１および図９−２に、図７に示す位相比較回路２００の各信号の出力波形図を示す。図９−１（ａ）および図９−２（ａ）は比較信号ＦＶＣＯが基準信号ＦＲＥＦに対して遅れて立ち上がる位相遅れの状態を示す波形図であり、図９−１（ｂ）および図９−２（ｂ）は比較信号ＦＶＣＯが基準信号ＦＲＥＦに対して先に立ち上がる位相進みの状態を示す波形図であり、図９−１（ｃ）および図９−２（ｃ）は比較信号ＦＶＣＯが基準信号ＦＲＥＦと同時に立ち上がる位相一致の状態を示す波形図である。図９−１は基準信号ＦＲＥＦと比較信号ＦＶＣＯとの位相差が比較的大きい場合（位相差αまたはβが遅延期間Ｄより大きい場合）を示す波形図であり、図９−２は基準信号ＦＲＥＦと比較信号ＦＶＣＯとの位相差が比較的小さい場合（位相差αまたはβが遅延期間Ｄ以下である場合）を示す波形図である。なお、図８に示した比較期間信号ＷＩＮＤＯＷ８０は、基準信号ＦＲＥＦと比較信号ＦＶＣＯとの立ち上がりエッジ同士の位相誤差をＵＰ３１、ＤＮ４１とするために入力されているので、図９−１においては、立ち上がりエッジ近傍の出力波形を示している。

前述したように、図９−１の内部信号Ａは、図７に示す位相比較回路２００において比較信号ＦＶＣＯ２０を第1のインバータ４で反転し、第1の遅延器５で遅延させた第1の遅延信号であり、内部信号Ｂは、位相比較回路２００において基準信号ＦＲＥＦ１０を第２のインバータ６で反転し、第２の遅延器７で遅延させた信号である。図９−１（ａ）および図９−２（ａ）に示すように、位相遅れの場合は基準信号ＦＲＥＦ１０と内部信号Ａとの間で生じたＨｉレベルの重なり期間が生じ、この期間（すなわち、基準信号ＦＲＥＦ１０が立ち上がってから比較信号ＦＶＣＯ２０が立ち上がった後所定の遅延期間Ｄを経過するまでの間）がＵＰ信号３１となる。また、図９−１（ｂ）および図９−２（ｂ）に示すように、位相進みの場合は比較信号ＦＶＣＯ２０と内部信号Ｂとの間で生じたＨｉレベルの重なり期間が生じ、この期間（すなわち、比較信号ＦＶＣＯが立ち上がってから基準信号ＦＲＥＦが立ち上がった後所定の遅延期間Ｄを経過するまでの間）がＤＮ信号４１となる。また、図９−１（ｃ）および図９−２（ｃ）に示すように、位相一致の場合は、基準信号ＦＲＥＦ１０と内部信号ＡのＨｉレベルの重なり期間と、比較信号ＦＶＣＯ２０と内部信号ＢのＨｉレベルの重なり期間とが同時に生じて、ＵＰ信号３１とＤＮ信号４１とが同じタイミングで出力される。

従来構成においては、位相一致の場合に、その周波数位相比較器において不感帯防止のための遅延素子３の作用により、ＵＰ信号３０とＤＮ信号４０とを同時に出力するようにしているため、このＵＰ信号とＤＮ信号とが同時に出力される期間にチャージポンプ電流の充電電流と放電電流との間でずれが生じると、これを補正するように定常的な位相誤差が生じ、ずれにより生じたその位相誤差期間に流れるＵＰ電流３０もしくはＤＮ電流４０により、ループフィルタの電圧変動を招くことになる。これにより、電圧制御発振器８００から出力される比較信号ＦＶＣＯの定期的な変動が生じ、位相比較周波数でのスプリアス（リファレンスリーク）が生じる結果となっていた。

これに対し、上記構成の位相比較回路２００では位相差がほとんどなくなると、それまで出力がなかったＵＰ信号もしくはＤＮ信号が出力し始めて不感帯幅ｘ以上のパルス幅になると、ＵＰ信号３１およびＤＮ信号４１の何れか一方だけでなく両方の信号パルスが出力され、両パルス幅の差分が位相誤差量となるので、不感帯が生じることを有効に防止しつつ、ＵＰ信号とＤＮ信号の同時出力期間にチャージポンプ電流にずれがあってもその補正としてＵＰ信号とＤＮ信号の両方が寄与することができるので、定常的な位相誤差が発生する期間を従来の半分に低減することができる。

このように、位相差がほとんどないロック状態である場合には、ＵＰ信号３１とＤＮ信号４１とのパルス幅の差分が位相誤差量となることからＵＰ信号３１およびＤＮ信号４１の最小パルス幅に拘わらず、位相誤差量を小さくすることができるので、特に位相差がほとんどない場合において、定常位相差を小さくしてロック状態を安定化させることができ、スプリアスを有効に抑制することができる。

また、位相比較回路２００自体がラッチを有するエッジ検出タイプの比較回路に比べて少ない素子数で構成できるので、熱雑音を抑制することも可能である。

ここで、位相差が微小である場合についてより詳しく説明する。

図９−２（ａ）に示すように、位相遅れの場合は、ＵＰ信号３１は、位相差（α）に第１の遅延器５の遅延期間（Ｄ）を加えた時間（α＋Ｄ）のパルス幅を有する信号が出力される。一方のＤＮ信号４１は、第２の遅延器７の遅延期間（Ｄ）から位相差（α）を引いた時間（Ｄ−α）のパルス幅を有する信号として定義されるが、図９−２（ａ）においてこの時間（Ｄ−α）は不感帯幅（ｘ）より短いため、パルスが出力されない。したがって、ＵＰ信号３１のみ出力されることとなる。ここで、遅延器５，７の遅延時間は、不感帯幅（ｘ）よりわずかに（δ）だけ大きい値（ｘ＋δ）に設定される。これにより、ＤＮ信号４１の上記時間（Ｄ−α）は、下記の（１）式で表される。

Ｄ−α＝（ｘ＋δ）−α ・・・（１）
＞ｘ （α＜δ）
≦ｘ （α≧δ）

したがって、位相差が極めて微小（α＜δ）となる場合以外（α≧δ）は、ＤＮ信号４１はパルスが出力されない。一方、位相が極めて小さい場合（α＜δ）は、ＤＮ信号４１は不感体幅（ｘ）より大きくなり、パルスが出力される。

図９−３に、図７に示す位相比較回路２００において位相遅れかつその位相差が微小である場合の各信号の出力波形図を示す。図９−３（ａ）は位相差αが遅延期間Ｄより小さくかつ時間（Ｄ−α）が不感体幅（ｘ）より小さい場合の出力波形図であり、図９−３（ｂ）は位相差αが遅延期間Ｄより小さくかつ時間（Ｄ−α）が不感体幅（ｘ）以上である（図９−３（ａ）よりも位相差αが小さい）場合の出力波形図であり、図９−３（ｃ）は位相差αが０である場合の出力波形図である。図９−３（ａ）に示すように、位相差αが遅延期間Ｄより小さくなると、ＵＰ信号３１（α＋Ｄの期間）が出力されるとともに、ＤＮ信号４１（Ｄ−αの期間）が定義されるが、この時間（Ｄ−α）が不感体幅（ｘ）より小さい場合には、ＤＮ信号４１は実際には出力されない（図９−２(ａ)と同じ状態）。ところが、さらに位相差αが小さくなって時間（Ｄ−α）が不感体幅（ｘ）以上となった場合には、図９−３（ｂ）に示すように、ＵＰ信号３１に加えて、ＤＮ信号４１も出力される。時間（Ｄ−α）が不感体幅（ｘ）以上となった後は、位相差αが小さくなるにつれてＵＰ信号３１はパルス幅が小さくなる一方、ＤＮ信号４１はパルス幅が大きくなる。そして、図９−３（ｃ）に示すように、位相差αが０になった場合には、ＵＰ信号３１とＤＮ信号４１とは遅延期間Ｄとなる同じパルス幅で出力される。

以上のように、位相差αが遅延期間Ｄに対して極めて小さくなった場合には、ＵＰ信号３１におけるパルス幅の減少量とＤＮ信号４１におけるパルス幅の増加量とに応じて位相誤差が出力されるため、位相比較ゲインが２倍になる。ゲインが２倍になることにより、チャージポンプの電流を１／２にすることも可能であり、これにより電流ミスマッチの差分を小さくできる。

同様に、図９−２（ｂ）に示すように、位相進みの場合は、ＤＮ信号４１は、位相差（β）に第２の遅延器７の遅延時間（Ｄ）を加えた時間（β＋Ｄ）のパルスを有する信号が出力される。一方のＵＰ信号３１は、第１の遅延器５の遅延時間（Ｄ）から位相差（β）を引いた時間（Ｄ−β）のパルス幅を有する信号として定義されるが、図９−２（ｂ）においてこの時間（Ｄ−β）は不感帯幅（ｘ）より短いため、パルスが出力されない。したがって、ＤＮ信号４１のみ出力されることとなる。ここで、遅延器５，７の遅延時間は、不感帯幅（ｘ）よりわずかに（δ）だけ大きい値に設定される。これにより、ＵＰ信号３１の上記時間（Ｄ−β）は、下記の（２）式で表わされる。

Ｄ−β＝（ｘ＋δ）−β ・・・（２）
＞ｘ （β＜δ）
≦ｘ （β≧δ）

したがって、位相差が極めて微小（β＜δ）となる場合以外（β≧δ）は、ＵＰ信号３１はパルスが出力されない。一方、位相が極めて小さい場合（β＜δ）は、ＵＰ信号３１は不感体幅（ｘ）より大きくなり、パルスが出力される。

図９−４に、図７に示す位相比較回路２００において位相進みかつその位相差が微小である場合の各信号の出力波形図を示す。図９−４（ａ）は位相差βが遅延期間Ｄより小さくかつ時間（Ｄ−β）が不感体幅（ｘ）より小さい場合の出力波形図であり、図９−４（ｂ）は位相差βが遅延期間Ｄより小さくかつ時間（Ｄ−β）が不感体幅（ｘ）以上である（図９−４（ａ）よりも位相差βが小さい）場合の出力波形図であり、図９−４（ｃ）は位相差βが０である場合の出力波形図である。図９−４（ａ）に示すように、位相差βが遅延期間Ｄより小さくなると、ＤＮ信号４１（β＋Ｄの期間）が出力されるとともに、ＵＰ信号３１（Ｄ−βの期間）が定義されるが、この時間（Ｄ−β）が不感体幅（ｘ）より小さい場合には、ＵＰ信号３１は実際には出力されない（図９−２(ｂ)と同じ状態）。ところが、さらに位相差βが小さくなって時間（Ｄ−β）が不感体幅（ｘ）以上となった場合には、図９−４（ｂ）に示すように、ＤＮ信号４１に加えて、ＵＰ信号３１も出力される。時間（Ｄ−β）が不感体幅（ｘ）以上となった後は、位相差βが小さくなるにつれてＤＮ信号４１はパルス幅が小さくなる一方、ＵＰ信号３１はパルス幅が大きくなる。そして、図９−４（ｃ）に示すように、位相差βが０になった場合には、ＵＰ信号３１とＤＮ信号４１とは遅延期間Ｄとなる同じパルス幅で出力される。

以上のように、位相差βが遅延期間Ｄに対して極めて小さくなった場合には、ＤＮ信号４１におけるパルス幅の減少量とＵＰ信号３１におけるパルス幅の増加量とに応じて位相誤差が出力されるため、位相比較ゲインが２倍になる。ゲインが２倍になることにより、チャージポンプの電流を１／２にすることができ、電流ミスマッチの差分を小さくできる。

以上のように、第１の遅延器５の遅延時間と第２の遅延器７の遅延時間とが等しくかつ各遅延時間が不感帯（ｘ）をわずかに超える遅延時間（Ｄ＝ｘ＋δ）として設定されている。これにより、位相一致の場合は、図９−２（ｃ）に示すように、遅延時間Ｄのパルス幅を有するＵＰ信号３１とＤＮ信号４１とが同時に出力される。ここで、時間（Ｄ−α）または時間（Ｄ−β）が不感体幅（ｘ）より大きくなる場合（すなわち、位相差αまたはβが微小値（δ）より小さい場合）には、ＵＰ信号３１およびＤＮ信号４１がともに発生する。微小値（δ）を限りなく０にする（遅延時間Ｄを不感体幅ｘとほとんど同じ値とする）ことで、ＵＰ信号３１およびＤＮ信号４１がともに発生する場合を少なくすることができる。

図１０は、図７に示す位相比較回路２００における基準信号ＦＲＥＦ１０と比較信号ＦＶＣＯ２０との位相差と、ＵＰ信号３１に基づくチャージポンプの電流（ＵＰ電流）の出力期間およびＤＮ信号４１に基づくチャージポンプの電流（ＤＮ電流）の出力期間との関係を表している。

図１０に示すように、遅延時間（Ｄ）における微小値（δ）をできるだけ小さくすることにより、ＵＰ信号３１およびＤＮ信号４１が同時に発生する場合は、ほとんどなくなるため、位相一致状態において同時に出力される充電電流ＵＰ３１と放電電流ＤＮ４１との間でミスマッチ（期間のずれ）が生じた場合であっても、それを補正しようとするチャージ電流が継続的に出力されないため、定常的に位相差が生じることを防止することができる。したがって、本発明の実施形態１の構成によれば、従来は位相比較毎に生じていたループフィルタの電圧変動を抑制することができるので、スプリアスやジッターを低減することができる。これにより、特性を劣化させることなくチャージポンプ電流（ＵＰ電流およびＤＮ電流）の電流値を低減させることができる。

本実施形態のようなＰＬＬ回路によれば、ロック検出信号ＰＬＬＬＯＣＫ７０に応じて、基準信号ＦＲＥＦ１０と比較信号ＦＶＣＯ２０との位相差が小さくロック状態に近い状態では、切り替え機能付き周波数位相比較器５００において周波数比較を行わずに、位相比較を行って位相誤差出力信号（ＵＰ信号およびＤＮ信号）を出力し、基準信号ＦＲＥＦ１０と比較信号ＦＶＣＯ２０との位相差が大きい状態では、切り替え機能付き周波数位相比較器５００において周波数比較を行って位相誤差出力信号を出力する。このように、ロック検出信号ＰＬＬＬＯＣＫ７０で切り替え制御を行う切り替え機能付き周波数位相比較器５００を用いて、位相差が比較的大きい場合においては、周波数比較回路３００により位相誤差出力信号が出力されるため、ロック状態までの時間を短くすることができ、ロック状態に近い状態ではリファレンスリークが生じにくい位相比較回路２００により位相誤差出力信号が出力されるので、チャージポンプ電流のミスマッチによるリファレンスリークを抑制でき、スプリアスやノイズ量を低減することが可能になる。

（実施形態２）
図２に、本発明の実施形態２におけるＰＬＬ回路の構成図を示す。本実施形態において実施形態１と同様の構成については同じ符号を付し説明を省略する。本実施形態におけるＰＬＬ回路は、実施形態１におけるＰＬＬ回路において切り替え機能付き周波数位相比較回路５００の代わりにリセット入力端子を設けた切り替え機能付き周波数位相比較器５５０を設けたものである。

図５に、図２に示すＰＬＬ回路における切り替え機能付き周波数位相比較器５５０の内部構成を示す。図５に示すように、本実施形態の周波数位相比較器５５０は、周波数比較回路３５０にリセット信号ＮＲＳＴ６０が入力されるように構成されている。図１１に、図５に示す周波数比較回路の内部構成を示す。

周波数比較回路３５０は、周波数比較を行う周波数比較部５０と、リセット信号ＮＲＳＴ６０を入力するリセット信号入力処理部１００と、リセット解除処理手段とを有している。リセット解除処理手段は、基準信号ＦＲＥＦ１０とリセット信号入力処理部１００の出力信号とが入力され、両信号のＮＡＮＤ出力を周波数比較部５０に出力するＮＡＮＤ回路１１と、比較信号ＦＶＣＯ２０とリセット信号入力処理部１００の出力信号とが入力され、両信号のＮＡＮＤ出力を周波数比較部５０に出力するＮＡＮＤ回路２２とを有している。周波数比較部５０は、図１３に示す既知の周波数比較器が適用される。

リセット信号入力処理部１００は、基準信号ＦＲＥＦと比較信号ＦＶＣＯとが入力されるＮＯＲ回路１０１と、クロック入力端子がＮＯＲ回路１０１の出力端子に接続されているレベルラッチ１０２とを有している。ＮＯＲ回路１０１は、基準信号ＦＲＥＦ１０と比較信号ＦＶＣＯ２０とがともに所定の電圧レベル（第１の電圧レベルＬｏ）のときに第２の電圧レベルＨｉを出力してクロック入力端子Ｇに入力される。このタイミングで、レベルラッチ１０２の入力端子Ｄとリセット入力端子Ｒとに入力されるリセット信号ＮＲＳＴ６０がレベルラッチ１０２の出力端子Ｑに出力される。このレベルラッチ１０２の出力端子Ｑは、ＮＡＮＤ回路１１，２２および遅延器３の入力端子にその出力が接続されるＡＮＤ回路５１の他方の入力に接続されている。

図１２に、図１１に示す周波数比較回路３５０の電源投入直後のＵＰ信号３０およびＤＮ信号４０の出力波形を示す。図１２において時刻ｔ_１以前は位相誤差出力を出力しないリセット状態となっている。リセット信号ＮＲＳＴ６０は、時刻ｔ₁において電源をオンしたり初期リセット動作が指示されることにより、リセット状態を継続する第１の電圧レベルＬｏからリセット状態を解除する第２の電圧レベルＨｉに切り替わるが、基準信号ＦＲＥＦ１０およびお比較信号ＦＶＣＯ２０のいずれかの電圧レベルが所定の電圧レベル（Ｌｏ）似ない場合には、周波数比較部５０のリセット状態が継続される。基準信号ＦＲＥＦ１０と比較信号ＦＶＣＯ２０とがともにＬｏｗレベルになる時刻ｔ₂となると、初めてレベルラッチ１０２の出力信号が第１の電圧レベルＬｏから第２の電圧レベルＨｉへ移行し、ＮＡＮＤ回路１１，２２およびＡＮＤ回路５１が第２の電圧レベルＨｉを出力可能となるため、周波数比較部５０のリセット状態が解除される。

したがって、その後の時刻ｔ₃に到来する基準信号ＦＲＥＦの立ち上がりのタイミングからＵＰ信号３０が出力され、時刻ｔ₅に到来する比較信号ＦＶＣＯ２０の立ち上がりのタイミングでＵＰ信号３０の出力が終了する。この結果、ＵＰ信号３０によって比較信号ＦＶＣＯの位相が進められ、基準信号ＦＲＥＦの周波数に引き込まれる。

比較例として、図１６に、リセット信号ＮＲＳＴ６０入力処理部１００がない従来の周波数位相比較器３００（図１３）の電源投入直後のＵＰ３０およびＤＮ４０の出力波形を示す。図１６に示すように、従来の構成においても、時刻ｔ₁でリセット信号ＮＲＳＴ６０が解除されるのは同じであるが、比較信号ＦＶＣＯ２０がＨｉレベルのときに解除されるので、時刻ｔ_３に基準信号ＦＲＥＦ１０の立ち上がりエッジが到来するまで、すなわち時刻ｔ₁から時刻ｔ₃までの期間にＤＮ信号４０が出力されてしまう。比較信号ＦＶＣＯ２０は基準信号ＦＲＥＦ１０より位相が遅れているので、ＵＰ信号３０が出力されるべきであるが、逆にＤＮ信号４０が出力されてしまう。このことは、電源投入からの位相同期に要する時間であるロック時間の増大を招くこととなる。

また、図１６においては、時刻ｔ₄から時刻ｔ₅までの期間に本来のＵＰ信号３０が出力されるが、時刻ｔ₁から時刻ｔ₃に出力したＤＮ４０信号と相殺されるものではない。

これに対し、以上のように、本発明の実施形態２によれば、立ち上がりエッジを適切に検出することができるため、ロック時間を短縮することができ、しかもスプリアスやジッターを低減することができる。

（実施形態３）
図３に、本発明の実施形態３におけるＰＬＬ回路の構成図を示す。本実施形態において実施形態２と同様の構成については同じ符号を付し説明を省略する。

本実施形態におけるＰＬＬ回路が実施形態２と異なる点は、切り替え機能付き周波数位相比較器５５５が比較期間信号ＷＩＮＤＯＷ８０および基準信号ＦＲＥＦ１０に応じてロック検出信号ＰＬＬＬＯＣＫを生成するロック検出信号生成部６００を備えていることである。

図６に、図３に示すＰＬＬ回路における切り替え機能付き周波数位相比較器５５５の内部構成図を示す。図６に示すように、ロック検出信号生成部６００には、比較期間信号ＷＩＮＤＯＷがデータ信号として、基準信号ＦＲＥＦ１０がクロック信号として入力されている。

ロック検出信号生成部６００は、図８に示すような比較期間信号ＷＩＮＤＯＷ８０に基づく比較期間内に基準信号ＦＲＥＦが所定の電圧レベル（Ｈｉ）に切り替わる回数（すなわち立ち上がりエッジの数）が所定の回数検知された場合にロック検出信号ＰＬＬＬＯＣＫ７０を生成する。このように、ロック検出信号ＰＬＬＬＯＣＫ７０を基準信号ＦＲＥＦおよび比較期間信号ＷＩＮＤＯＷ８０から容易に生成することができるため、ロック状態の検出を簡単な回路で容易に実現することができる。

この実施形態３に示すＰＬＬ回路においても、他の実施形態のＰＬＬ回路と同様に、ロック時間を短縮しつつ、誤差電流ミスマッチに起因するスプリアスやジッターを低減できる。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。例えば、複数の上記実施形態における各構成要素を任意に組み合わせることとしてもよい。以上に示した実施形態１〜３において、切り替え機能付き周波数位相比較器５００、５５０、５５５は、周波数比較回路３００、３５０と位相比較回路２００とを切り替えるロック検出信号ＰＬＬＬＯＣＫ７０が第２の電圧レベルＨｉとなった場合に位相比較回路２００に切り替えることとしているが、ロック検出信号ＰＬＬＬＯＣＫ７０が第１の電圧レベルＬｏとなった場合に位相比較回路２００に切り替えることとしてもよい。

以上のように、本発明によるＰＬＬ回路は、ロック時間を短縮しつつ、誤差電流にミスマッチが生じたとしても、それを補正することによる定常位相差が生じにくいため、従来において位相比較のタイミングで周期的に生じていたループフィルタの電圧変動を抑制し、スプリアスやジッターを低減することができるので、半導体集積回路における同期クロック生成回路等として有用である。

上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。

４ 第１のインバータ
５ 第１の遅延器
６ 第２のインバータ
７ 第２の遅延器
８ 第１のＮＡＮＤ回路
９ 第２のＮＡＮＤ回路
５０ 周波数比較部
１００ リセット信号入力処理部
２００ 位相比較回路
３００，３５０ 周波数比較回路
４００ 切り替え部
５００，５５０，５５５ 切り替え機能付き周波数位相比較器
６００ ロック検出信号生成部
７００ チャージポンプ
７５０ ループフィルタ
８００ 電圧制御発振器（ＶＣＯ）
９００ 分周器

Claims (10)

1. 位相誤差出力信号が入力されるチャージポンプと、
   前記チャージポンプの出力で充放電されるループフィルタと、
   前記ループフィルタの電圧により発振周波数が制御される発振器と、
   基準信号と前記発振器の出力信号とが入力されて前記基準信号と前記発振器の出力信号に基づく比較信号との前記位相誤差出力信号を得る切り替え機能付き周波数位相比較器とを備え、
   前記切り替え機能付き周波数位相比較器は、入力されるロック検出信号に基づいて、入力される２つの信号の立ち上がりエッジを検出することにより当該２つの信号の位相差を検出する周波数比較と、入力される２つの信号の電圧レベルを検出することにより当該２つの信号の位相差を検出する位相比較とを切り替えて行うことを特徴とするＰＬＬ回路。
2. 請求項１において、
   前記切り替え機能付き周波数位相比較器は、
   前記周波数比較を行う周波数比較回路と、
   前記位相比較を行う位相比較回路と、
   前記切り替え機能付き周波数位相比較器が前記周波数比較回路による前記周波数比較または前記位相比較回路による位相比較を行うよう、前記ロック検出信号に基づいて前記切り替え機能付き周波数位相比較器の動作を切り替える切り替え部と、
   前記位相比較回路において位相比較が有効な期間（比較期間）を示す信号（比較期間信号）が入力される比較期間信号入力端子を備え、
   前記比較期間信号が所定の電圧レベルである場合に、前記位相比較回路において位相比較を行うことを特徴とするＰＬＬ回路。
3. 請求項１において、
   前記切り替え機能付き周波数位相比較器は、
   前記周波数比較を行う周波数比較回路と、前記周波数比較回路にリセット信号を入力するリセット信号入力端子と、リセット解除処理手段とを備え、
   前記リセット解除処理手段は、位相誤差出力を出力しないリセット状態において前記リセット信号が入力された後、前記基準信号と前記比較信号とが所定の電圧レベルとなった場合に、前記リセット状態の解除が可能となるような制約を前記周波数比較回路に付加することを特徴とするＰＬＬ回路。
4. 請求項１において、
   前記ＰＬＬ回路は、前記発振器の出力を分周する分周器を備え、
   前記基準信号と前記分周器の出力信号との位相差を前記位相誤差出力信号とすることを特徴とするＰＬＬ回路。
5. 請求項２において、
   前記切り替え機能付き周波数位相比較器は、前記比較期間信号および前記基準信号が入力されるロック検出信号生成部を備え、
   前記ロック検出生成部は、前記基準信号と前記比較期間信号とから前記ロック検出信号を生成することを特徴とするＰＬＬ回路。
6. 請求項２において、
   前記切り替え機能付き周波数位相比較器は、入力される前記比較期間信号に応じて前記位相比較回路において前記位相誤差出力信号を出力する前記比較期間を制限することを特徴とするＰＬＬ回路。
7. 請求項１において、
   前記切り替え機能付き周波数位相比較器の前記位相比較回路は、前記位相誤差出力信号として、前記基準信号と前記比較信号の電圧レベルを検出して出力することを特徴とするＰＬＬ回路。
8. 請求項２において、
   前記位相比較回路は、前記比較期間において、前記基準信号の電圧レベルと前記比較信号の反転信号を所定の遅延時間遅延させた第１の遅延信号の電圧レベルとがそれぞれ所定の電圧レベルである期間だけ前記比較信号の位相が前記基準信号の位相より遅れていることを示すＵＰ信号を出力し、前記比較期間において、前記比較信号の電圧レベルと前記基準信号の反転信号を所定の遅延時間遅延させた第２の遅延信号の電圧レベルとがそれぞれ所定の電圧レベルである期間だけ前記比較信号の位相が前記基準信号の位相より進んでいることを示すＤＮ信号を出力する位相比較出力信号生成回路を含んでいることを特徴とするＰＬＬ回路。
9. 請求項８において、
   前記比較期間信号は、前記比較信号の電圧レベルが第１のレベルから当該第１のレベルより高い第２のレベルに切り換わるときを含む前記比較期間において電圧レベルが第１のレベルより高い第２のレベルとなる信号であり、
   前記位相比較出力信号生成回路は、
   前記比較信号を反転する第１のインバータと、
   前記比較信号を所定の遅延時間遅延させる第１の遅延器と、
   前記第１の遅延信号と前記基準信号と前記比較期間信号とが入力される第１のＮＡＮＤ回路と、
   前記基準信号を反転する第２のインバータと、
   前記基準信号を所定の遅延時間遅延させる第２の遅延器と、
   前記第２の遅延信号と前記比較信号と前記比較期間信号とが入力される第２のＮＡＮＤ回路とを有することを特徴とするＰＬＬ回路。
10. 請求項５において、
    前記ロック検出信号生成部は、前記比較期間信号に基づく前記比較期間内に前記基準信号が所定の電圧レベルに切り替わる回数が所定の回数検知された場合に前記ロック検出信号を生成することを特徴とするＰＬＬ回路。
    

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