TW201822469A - 混合式鎖相迴路 - Google Patents

混合式鎖相迴路 Download PDF

Info

Publication number
TW201822469A
TW201822469A TW106127128A TW106127128A TW201822469A TW 201822469 A TW201822469 A TW 201822469A TW 106127128 A TW106127128 A TW 106127128A TW 106127128 A TW106127128 A TW 106127128A TW 201822469 A TW201822469 A TW 201822469A
Authority
TW
Taiwan
Prior art keywords
hybrid
signal
pll
oscillator
frequency
Prior art date
Application number
TW106127128A
Other languages
English (en)
Other versions
TWI691171B (zh
Inventor
蔡宗憲
沈瑞濱
張智賢
謝正祥
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201822469A publication Critical patent/TW201822469A/zh
Application granted granted Critical
Publication of TWI691171B publication Critical patent/TWI691171B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本揭露提供混合式鎖相迴路(PLL)，其組合數位控制迴路與類比控制迴路之優點。例如，一混合式PLL包含一數位控制迴路，該數位控制迴路接收一參考輸入訊號及該混合式PLL之一輸出訊號且產生一數位調諧字組。該混合式PLL進一步包含一類比控制迴路，該類比控制迴路接收該參考輸入訊號及該混合式PLL之該輸出訊號且產生一輸出電壓。該混合式PLL亦包含一混合式振盪器。該數位控制迴路之一振盪器控制器使用該數位調諧字組來控制該混合式振盪器且在該混合式PLL之一頻率追蹤操作模式期間停用該類比控制迴路。該振盪器控制器在該混合式PLL之相位追蹤操作模式期間啟用該類比控制迴路以控制該混合式振盪器。

Description

混合式鎖相迴路
本發明實施例係有關混合式鎖相迴路。
本揭露大體上係關於鎖相迴路電路。 一鎖相迴路(PLL)電路係一電子控制電路，其產生具有鎖定至一輸入參考訊號之相位之一相位之一輸出時脈訊號。例如，一PLL可用於調整一振盪器，使得由振盪器產生之一訊號之一頻率及相位匹配一參考輸入訊號之頻率及相位。一PLL電路通常用於通信裝置、電腦及其他電子裝置中。一類比PLL電路使用類比組件來提供鎖相架構。此等類比組件包含一相位偵測器、一電壓控制振盪器(VCO)及VCO輸出訊號與相位偵測器之一輸入埠之間的一回饋路徑。藉由將輸入參考訊號連接至相位偵測器之另一輸入埠，相位偵測器之輸出可用於調整VCO輸出訊號之相位及/或頻率，直至該相位及/或頻率鎖定至輸入參考訊號。 亦可使用所有數位組件來實施一PLL電路。此一PLL電路稱為一全數位PLL (ADPLL)電路。類似於其類比對應物，一ADPLL電路使用一回饋路徑來返回一數位控制振盪器(DCO)時脈訊號以基於來自一時間轉數位轉換器(TDC)之輸出及一參考相位訊號而產生一數位相位誤差訊號。回應於數位相位誤差訊號，調整DCO時脈訊號之相位。
根據本發明的一實施例，一種混合式鎖相迴路(PLL)包括：一數位控制迴路，其經組態以接收一參考輸入訊號及該混合式PLL之一輸出訊號且產生一數位調諧字組；一類比控制迴路，其經組態以接收該參考輸入訊號及該混合式PLL之該輸出訊號且產生一輸出電壓；及一混合式振盪器，其耦合至該數位控制迴路及該類比控制迴路，其中該數位控制迴路包括一振盪器控制器，該振盪器控制器經組態以：使用該數位調諧字組來控制該混合式振盪器且在該混合式PLL之一頻率追蹤操作模式期間停用該類比控制迴路；及在該混合式PLL之相位追蹤操作模式期間啟用該類比控制迴路以控制該混合式振盪器。 根據本發明的一實施例，一種混合式PLL包括：一數位控制迴路，其使用數位組件來實施且經組態以在一頻率追蹤模式期間操作；一類比控制迴路，其使用類比組件來實施且經組態以在一相位追蹤模式期間操作；及一振盪器控制器，其經組態以：接收一誤差訊號；判定該誤差訊號之一趨勢；比較該誤差訊號之該趨勢與該誤差訊號之一先前趨勢，及在偵測到該該誤差訊號之該趨勢之一改變之後啟用或停用該類比控制迴路。 根據本發明的一實施例，一種用於操作一混合式鎖相迴路(PLL)之方法包括：在該混合式PLL之一頻率追蹤操作模式期間：使用由一數位控制迴路產生之一數位調諧字組來控制一混合式振盪器；及停用一類比控制迴路；及在該混合式PLL之一相位追蹤操作模式期間：啟用該類比控制迴路以控制該混合式振盪器。
下列揭露提供用於實施所提供標的物之不同構件之許多不同實施例或實例。在下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意欲為限制性。例如，本揭露可在各種實例中重複元件符號及/或字母。此重複本身並不指定所論述之各種實施例及/或組態之間的一關係。 應注意，在說明書中對「一項實施例」、「一實施例」、「一實例實施例」、「例示性」等之提及指示，所描述之實施例可包含一特定構件、結構或特性，但每一實施例可未必包含特定構件、結構或特性。再者，此等片語未必係指相同實施例。此外，當結合一實施例描述一特定構件、結構或特性時，無論是否明確描述，結合其他實施例實現此構件、結構或特性在熟習此項技術者之知識範圍內。 應理解，本文中之措辭或術語係出於描述目的且非限制目的，使得熟習此項技術者依據本文中之教示來解釋本說明書之術語或措辭。 如本文中使用之術語「約」指示一給定數量之值變化達該值之±10%，除非另外提及。 本揭露之一鎖相迴路(PLL) (諸如一混合式鎖相迴路以提供一實例)可用於調整其振盪器，使得由振盪器產生之一輸出訊號之一頻率及/或一相位與一參考輸入訊號之一頻率及/或一相位成比例。PLL包含一相位及/或頻率偵測器，該相位及/或頻率偵測器提供表示輸出訊號與參考輸入訊號之間在一頻率及/或相位上之一差異之一誤差訊號。可量測此誤差訊號以確保輸出訊號之頻率及/或相位與參考訊號之頻率及/或相位成比例。例如，隨著PLL調整振盪器，輸出訊號之頻率及/或相位可逐漸變得更接近參考輸入訊號之頻率。當輸出訊號之頻率及相位與參考輸入訊號之頻率及/或相位成比例時，據稱PLL鎖定至參考輸入訊號上。輸出訊號之頻率及/或相位變得與參考輸入訊號之頻率及/或相位成比例所花費之時間可稱為鎖定時間。 在一實施例中，本揭露之混合式PLL在一頻率追蹤模式中操作以將輸出訊號之頻率調整為與參考輸入訊號之一頻率成比例或在一相位追蹤模式中操作以將輸出訊號之一相位調整為匹配參考輸入訊號之任何變化。由混合式PLL之一數位控制迴路來執行頻率追蹤模式。混合式PLL之數位控制迴路(DCL)可提供快速追蹤以減少鎖定時間。另一方面，由混合式PLL之一類比控制迴路來執行相位追蹤模式。混合式PLL之類比控制迴路(ACL)可在穩態下提供極少量化雜訊或不提供量化雜訊。藉由組合DCL與ACL，混合式PLL可解決有關一類比PLL (APLL)之一電壓控制振盪器(VCO)之大增益及由一全數位PLL (ADPLL)導致之量化雜訊之問題。 圖1係根據本揭露之一實施例之一例示性混合式PLL 100之一方塊圖。一參考輸入訊號101表示具有一頻率fREF 及一相位fREF 之一第一時變訊號(諸如一正弦波以提供一些實例)。類似地，一輸出訊號151表示具有一頻率fOUT 及一相位fOUT 之一第二時變訊號。在本文中，第一時變訊號之頻率fREF 及相位fREF 分別稱為fREF 及相位fREF 。類似地，第二時變訊號之頻率fOUT 及相位fOUT 分別稱為fOUT 及相位fOUT 。混合式PLL 100調整輸出訊號151，使得頻率fOUT 及/或相位fOUT 與頻率fREF 及/或相位fREF 成比例。混合式PLL 100可在頻率追蹤模式中操作以將頻率fOUT 調整為與頻率fREF 成比例或在相位追蹤模式中操作以將相位fOUT 調整為匹配或實質上匹配相位fREF 。 可使用一頻率偵測器111、一數位迴路濾波器113、一振盪器控制器115、一回饋除頻器131、一相位頻率偵測器(PFD) 133、一電荷泵及類比濾波器135及一混合式振盪器153來實施混合式PLL 100。 混合式PLL 100之組件可劃分為三個部分：DCL 110、ACL 130及振盪器電路150。DCL 110包含頻率偵測器111、數位迴路濾波器113及振盪器控制器115且經組態以執行混合式PLL 100之頻率追蹤模式。可使用數位組件來實施DCL 110之組件。DCL 110經組態以產生一數位訊號(數位調諧字組107)，該數位訊號在混合式PLL之頻率追蹤操作模式期間控制混合式振盪器153。 在一項實施例中，ACL 130包含回饋驅動器131、相位頻率偵測器133及電荷泵及類比濾波器135且經組態以執行混合式PLL 100之相位追蹤模式。可使用類比組件或使用類比及數位組件來實施ACL 130之組件。例如，可使用類比組件來實施ACL 130之電荷泵及濾波器135；且可使用類比及/或數位組件來實施ACL 130之相位頻率偵測器133及回饋除頻器131。ACL 130經組態以產生一類比訊號(輸出電壓121 (VCOIN))，該類比訊號在混合式PLL之相位追蹤操作模式期間控制混合式振盪器153。 在此實施例中，PLL 100之振盪器電路150包含混合式振盪器153且經組態以提供頻率追蹤模式中之離散頻率調諧及相位追蹤模式中之連續頻率調諧。在一個實例中，使用類比組件來實施混合式振盪器153。可使用類比組件來實施振盪器電路150之組件。替代性地，ACL 130可包含回饋除頻器131及相位頻率偵測器133。在此實例中，電荷泵及類比濾波器135可包含於具有混合式振盪器153之振盪器電路150中。在此實例之一項實施例中，可使用類比組件來實施振盪器電路150。 頻率偵測器111接收輸入訊號101及輸出訊號151。頻率偵測器111比較輸出訊號151之頻率fOUT 與輸入訊號101之頻率fREF 以提供一誤差訊號103。在一個實例中，頻率偵測器111經組態以在比較頻率之前將輸出訊號151及輸入訊號101之至少一者轉換為數位訊號。頻率偵測器111提供數位誤差訊號103。若誤差訊號103係零或接近於零，則其指示輸出訊號151之頻率fOUT 正在追蹤輸入訊號101之頻率fREF 及/或係輸入訊號101之頻率fREF 之一倍數。 數位迴路濾波器113經組態以在DCL模式中控制混合式PLL 100之頻寬。數位迴路濾波器113接收誤差訊號103。誤差訊號103表示一第三時變訊號之一數位表示。在一個實例中，數位迴路濾波器113抑制第三時變訊號中在其頻寬以外之高頻分量以提供第三時變訊號之在其頻寬內之一直流電(DC)或近DC分量之樣本作為訊號105。 振盪器控制器115自數位迴路濾波器113接收訊號105及參考輸入訊號101。振盪器控制器115經組態以分析訊號105及參考輸入訊號101且產生數位調諧字組107及追蹤訊號109。在混合式PLL 100使用DCL 110之頻率追蹤模式期間，數位調諧字組107用於控制混合式振盪器153之頻率。在一個實例中，振盪器控制器115藉由將訊號105乘以一正規化值(NROMRO =fREF /GainRO )而產生數位調諧字組107以提供程序效應消除。在一個實例中，DCL之正規化值之公差可達到約±100%。而且，一不正確正規化值僅可影響追蹤時間而非混合式PLL 100之穩定性。振盪器控制器115亦可包含一重定時功能以在數位調諧字組轉變時避免頻率突變(glitch)。數位調諧字組107係至混合式振盪器153之一輸入訊號以調諧混合式振盪器153之頻率。混合式PLL 100之DCL 110藉由調諧數位調諧字組107而執行頻率追蹤模式。在一個實例中，數位調諧字組107可為一5位元二進位碼，其可提供一寬的頻率調諧範圍。 除產生數位調諧字組107以外，振盪器控制器115亦控制混合式PLL 100之整體組態及操作。振盪器控制器115組態混合式PLL 100以操作使用DCL 110之頻率追蹤模式。在使用DCL 110之頻率追蹤模式中，振盪器控制器115藉由將追蹤訊號109設定為一第一邏輯位準(例如，低邏輯位準)而停用追蹤訊號109。混合式振盪器153調整輸出訊號151以在頻率追蹤模式中，基於所接收數位調諧字組107來調整頻率fOUT 。其後，振盪器控制器115監測訊號105 (其係基於誤差訊號103而產生)以判定切換至相位追蹤模式之一條件。一旦振盪器控制器115偵測到切換條件，振盪器控制器115便組態混合式PLL 100以在使用ACL 130之相位追蹤模式中操作(例如，啟用ACL 130)。切換條件指示頻率fREF 足夠接近於頻率fOUT 以允許混合式振盪器在使用ACL 130之相位追蹤操作模式中鎖定至參考輸入訊號101上。 在使用ACL 130之相位追蹤操作模式中，振盪器控制器115藉由將追蹤訊號109設定為一第二邏輯位準(例如，高邏輯位準)而啟用追蹤訊號109。混合式振盪器153使用ACL 130來調整輸出訊號151以在相位追蹤模式中調整相位fOUT 。當相位頻率偵測器133之誤差訊號輸出之相位分量最小化時，相位fOUT 足夠接近於相位fREF 。在此狀況中，混合式振盪器鎖定至參考輸入訊號101上，以便追蹤頻率fREF 及相位fREF 之任何變化。 根據一個實例，振盪器控制器115經組態以藉由監測訊號105 (其基於誤差訊號103產生)來判定切換條件以判定一趨勢，例如，訊號105中之一正趨勢、一平坦趨勢及/或一負趨勢。在2016年4月5日申請且標題為「Automatic Detection of Change in PLL Locking Trend」之美國專利申請案第15/135,212號中論述此趨勢偵測程序之一實例，該案之全部內容以引用的方式併入。正趨勢指示訊號105之一數位值自訊號105之一先前值增大，平坦趨勢指示訊號105之數位值實質上未自訊號105之先前值改變，且負趨勢指示訊號105之數位值自訊號105之先前值減小。一旦振盪器控制器115偵測到訊號105之趨勢之一第一改變(例如，自正趨勢至平坦趨勢或負趨勢至平坦趨勢)，振盪器控制器115便組態混合式PLL 100以使用ACL 130在相位追蹤模式中操作。 類似地，當混合式PLL 100經組態以使用ACL 130在相位追蹤模式中操作時，振盪器控制器115經組態以監測誤差訊號103以判定是否發生誤差訊號之趨勢之一第二改變。趨勢之第二改變可包含自平坦趨勢至正趨勢或自一平坦趨勢至負趨勢之一改變。趨勢之第二改變可指示輸出訊號151之頻率不再足夠接近於參考輸入訊號101之頻率。若振盪器控制器115偵測到誤差訊號103之趨勢之一第二改變，則振盪器控制器115組態混合式PLL 100以使用DCL 110再次在頻率追蹤模式中操作。 根據一些實施例，ACL 130包含回饋除頻器131、相位頻率偵測器133及電荷泵及類比濾波器135。在混合式PLL 100進入使用ACL 130之相位追蹤模式之前，將追蹤訊號109設定為第一邏輯位準(例如，低邏輯位準)且將輸出電壓121 (VCOIN)設定為一固定電壓(例如，VDD/2)。當振盪器控制器115藉由將追蹤訊號109設定為一第二邏輯位準(例如，高邏輯位準)而啟用追蹤訊號109時，混合式PLL 100開始在使用ACL 130之相位追蹤模式中操作。 回饋除頻器131係由輸出訊號151驅動之一同步高速除頻器。回饋除頻器131接收輸出訊號151且產生回饋訊號123。相位頻率偵測器133接收回饋訊號123及參考輸入訊號101。相位頻率偵測器133經組態以偵測回饋訊號123與參考輸入訊號101之間的相位差(及/或頻率差)。相位頻率偵測器133產生具有窄脈衝寬度(例如，約40 ps)之兩個輸出訊號——UP訊號125及DN訊號127。將脈衝訊號UP訊號125及DN訊號127輸入至電荷泵及類比濾波器135。儘管圖1被描述為具有相位頻率偵測器133，但應注意，亦可使用其他相位偵測器/比較器。 電荷泵及類比濾波器135可包含一電荷泵及一迴路濾波器。電荷泵及類比濾波器135之電荷泵將UP訊號125及DN訊號127轉換為一對應UP/DN電流。電荷泵及類比濾波器135之類比濾波器將電荷泵之UP/DN電流輸出轉換為輸出電壓121 (VCOIN)。將輸出電壓121 (VCOIN)輸入至混合式振盪器153。如在上文論述，在使用混合式PLL 100之DCL 110之頻率追蹤模式期間，將追蹤訊號109 (其經輸入至電荷泵及類比濾波器135)設定為第一邏輯位準(例如，低邏輯位準)且因此將輸出電壓121 (VCOIN)設定為一固定電壓(例如，VDD/2)。當混合式PLL 100開始在使用ACL 130之相位追蹤模式中操作時，將追蹤訊號109設定為一第二邏輯位準(例如，高邏輯位準)且將輸出電壓121 (VCOIN)用於相位追蹤。在使用ACL 130之相位追蹤模式期間，凍結數位調諧字組107。 混合式振盪器153經組態以接收數位調諧字組107及輸出電壓121 (VCOIN)且產生輸出訊號151。如在上文論述，在使用DCL 110之頻率追蹤模式期間使用數位調諧字組107 (例如，一32溫度計碼)。在使用由DCL 110產生之數位調諧字組107之情況下，混合式振盪器153將輸出訊號151之頻率fOUT 調整為在足夠接近於或比調諧之前更接近於參考輸入訊號101之頻率fREF 之一範圍中。另一方面，在使用ACL 130之相位追蹤模式期間使用輸出電壓121 (VCOIN)。在一個實例中，輸出電壓121 (VCOIN)係在約0.2伏特或0.3伏特至VDD (例如，核心供應電壓)之調諧範圍中之一連續電壓。混合式振盪器153根據由ACL 130產生之輸出電壓121 (VCOIN)微調輸出訊號151之頻率fOUT 且調整輸出訊號151之相位fOUT 以追蹤參考輸入訊號之頻率fREF 及相位fREF 。 圖2繪示根據本揭露之一些實施例之混合式PLL 100之時序圖。圖表200繪示輸出訊號151之頻率fOUT 對時間。如在圖表200中繪示，在圖表200之頻率追蹤模式中，混合式PLL 100使用DCL 110來追蹤參考輸入訊號101之頻率fREF 。在圖表200之相位追蹤模式中，混合式PLL 100使用ACL 130來追蹤參考輸入訊號101之相位fREF 。相位追蹤模式亦包含微調輸出訊號151之頻率fOUT ，使得混合式PLL 100追蹤參考輸入訊號101之頻率fREF 及相位fREF 。 圖表210繪示數位調諧字組107對時間。在圖表210之頻率追蹤模式期間，由DCL 110基於輸出訊號151之頻率fOUT 與參考輸入訊號101之頻率fREF 之間的差異來調整數位調諧字組107。在頻率追蹤模式期間，在圖表200中繪示之輸出訊號151之頻率fOUT 遵循如在圖表210中繪示之數位調諧字組107。當滿足切換條件(頻率追蹤操作模式與相位追蹤操作模式之間的切換)時，混合式PLL 100切換至使用ACL 130之相位追蹤模式。在圖表210之相位追蹤模式期間，數位調諧字組107係固定的。 圖表220繪示輸出電壓121 (VCOIN)對時間。在頻率追蹤操作模式期間，停用電荷泵及類比濾波器135。因此，輸出電壓121 (VCOIN)保持於一固定電壓。在一項例示性實施例中，固定電壓可為VDD之一半(例如，0.38伏特)。然而，本揭露之實施例不限於此值。當混合式PLL 100自使用DCL 110之頻率追蹤模式切換至使用ACL 130之相位追蹤模式時，啟用ACL 130及電荷泵及類比濾波器135。因此，由ACL 130基於輸出訊號151之相位fOUT 與參考輸入訊號101之相位fREF 之間的差異來調整輸出電壓121 (VCOIN)。在相位追蹤操作模式期間，類比控制迴路之輸出電壓(VCOIN 121)追蹤參考輸入訊號之頻率。 圖表230繪示追蹤訊號109對時間。在頻率追蹤操作模式中，藉由將追蹤訊號109設定為第一邏輯位準(例如，低邏輯位準)而停用追蹤訊號109。在使用ACL 130之相位追蹤模式中，振盪器控制器115藉由將追蹤訊號109設定為第二邏輯位準(例如，高邏輯位準)而啟用追蹤訊號109。圖表240繪示當混合式PLL 100鎖定至參考輸入訊號上時之鎖定時間。當輸出訊號之頻率及相位與參考輸入訊號之頻率及/或相位成比例時發生鎖定。 圖3A繪示根據本揭露之一實施例之可與混合式PLL 100一起實施之一混合式振盪器之一例示性實施方案。在一個實例中，圖3A之混合式振盪器300可為圖1之混合式振盪器153之一實施方案。可使用一數位調諧組(DTB) 301、一類比調諧組(ATB) 303、一電流鏡305及一電流控制振盪器307來實施混合式振盪器300。 數位調諧組301包含一或多個電流源及一或多個開關。數位調諧組301之各電流源串聯連接至建構數位調諧組301之一個數位調諧位元之一開關。數位調諧位元彼此並聯連接。由數位調諧字組來控制組301之各數位調諧位元之開關。數位調諧字組可包含圖1之數位調諧字組107。數位調諧組301可經組態以提供一寬的頻率調諧範圍。根據一個實例，可使用32個5位元二進位碼將數位調諧組301之頻率調諧範圍劃分為32個步階。例如，2.4 GHz之一頻率範圍可劃分為32個步階，各具有75 MHz之一步階大小。應注意，亦可使用其他頻率範圍及/或其他步階數目。根據一個實例，數位調諧字組107可為控制數位調諧組301之一溫度計碼。一溫度計碼可表示一自然數N，其中N個1之後緊跟一0 (若自然數被理解為非負整數)或N-1個1之後緊跟一0 (若自然數被理解為嚴格正整數)。在此實例中，數位組301之電流源數目可等於頻率範圍中之步階數目。 可由一金屬氧化物半導體場效電晶體(MOSFET) (諸如但不限於一n通道MOSFET)來實施類比調諧組303。在一個實例中，類比調諧組303之電晶體具有接收圖1之類比訊號輸出電壓121 (VCOIN)之一閘極終端。在此實例中，類比調諧組303之電晶體之源極終端可耦合至一低電壓(諸如接地)且亦可耦合至數位調諧組301。類比調諧組303之電晶體之汲極終端可耦合至電流鏡305且亦可耦合至數位調諧組301。類比調諧組303經組態以在使用ACL 130之混合式PLL 100之相位追蹤模式期間操作且經組態以將輸出電壓121 (VCOIN)轉換為一輸出電流。類比調諧組303將一連續及微調機制提供至混合式PLL 100。在一個實例中(如關於圖3B更詳細論述)，類比調諧組303提供針對一0.25伏特調諧電壓之一750 MHz調諧範圍。ACL 130及類比調諧組303執行混合式PLL 100之相位追蹤模式，且因此在混合式PLL 100之穩態操作中引入極小量化雜訊或不引入量化雜訊，如通常在ADPLL中所見。應注意，所繪示之類比調諧組303經呈現作為一實例，且亦可使用其他類比調諧組電路。 混合式振盪器300進一步包含一電流鏡305。在一側上，電流鏡305耦合至數位調諧組301及類比調諧組303。在另一側上，電流鏡305耦合至電流控制振盪器(CCO) 307。電流鏡305經組態以組合數位調諧組301與類比調諧組305之電流且驅動CCO 307。在一非限制實例中，電流鏡305可包含兩個p通道MOFSET 309及311。在此實例中，電晶體309及311之源極終端耦合至VDD。電晶體309之汲極終端及閘極終端彼此耦合且亦耦合至數位調諧組301及類比調諧組303 (例如，耦合至類比調諧組303之電晶體之汲極)。電晶體309及311之閘極終端彼此耦合，且電晶體311之汲極終端耦合至CCO 307。應注意，圖3A中之電流鏡305之實施方案係一例示性實施方案且亦可使用其他實施方案(例如，主動電流鏡、高電源供應抑制比(PSRR)主動電流鏡、寬擺幅電流鏡、威爾森(Wilson)電流鏡等)。 混合式振盪器300亦包含電流控制振盪器(CCO) 307。CCO 307可包含一環形振盪器且可使用單端或差分多級來實施。儘管CCO 307繪示為具有五級之一單端環形振盪器，但本揭露之實施例不限於此實例且可使用其他CCO。CCO 307耦合至電流鏡305。電流鏡305經組態以藉由控制供應至CCO 307之電流量來控制CCO以產生輸出訊號151。一般言之，CCO 307之頻率將隨著來自電流鏡305之增大電流供應而增大。當混合式PLL 100在使用DCL 110之頻率追蹤模式中操作時，數位調諧字組107控制數位調諧組301，該數位調諧組301繼而透過電流鏡305來控制CCO 307。當混合式PLL 100在使用ACL 130之相位追蹤模式中操作時，輸出電壓121 (VCOIN)控制類比調諧組303，該類比調諧組301繼而透過電流鏡305來控制CCO 307。 圖3B繪示根據本揭露之一實施例之一頻率配置340。圖3B之頻率配置340繪示被圖3A之數位調諧組301覆蓋之一頻率範圍342及被圖3A之類比調諧組303覆蓋之一頻率範圍344。應注意，頻率配置340係一例示性配置且可使用任何其他頻率配置。 在圖3B之例示性配置中，數位調諧組301可具有2.4 GHz之一頻率範圍。在此實例中，藉由類比調諧組之頻率範圍除以一常數(例如，在此實例中，10)而判定數位調諧組之步階大小。在此實例中，常數10係類比調諧組對數位調諧組之步階大小之一覆蓋比。換言之，類比調諧組之頻率範圍覆蓋數位調諧組之一步階大小之10倍。在圖3B之實例中，數位調諧組之頻率範圍2.4 GHz劃分為32個步階(例如，輸入至混合式振盪器115之溫度計碼)。因此，數位調諧組之頻率範圍中之各步階係一75 MHz步階。數位調諧組之頻率範圍中之各步階對應於類比調諧組之頻率範圍之一分率。考量上文論述之常數10，類比調諧組之頻率範圍將為750 MHz。在給定針對類比調諧組之0.25伏特之一電壓範圍(自0.2伏特至0.45伏特)之情況下，類比調諧組之VCO增益將為3 GHz/V。 圖3B之頻率配置可概括成三個等式。第一等式係類比調諧組之頻率範圍等於VCO之增益乘以電壓範圍。第二等式係數位調諧組之步階大小等於類比調諧組之頻率範圍除以一常數(例如，一覆蓋比，例如，在上文實例中，10)。第三等式係數位調諧組之步階數目等於數位調諧組之頻率範圍除以數位調諧組之一步階大小。在一個實例中，數位調諧組之VCO增益、電壓範圍及頻率範圍係來自(例如)設計規格之已知值。因此，可使用上文論述之等式來計算類比調諧組之頻率範圍、數位調諧組之步階大小及數位調諧組之步階數目。 圖4A繪示根據本揭露之一實施例之可與混合式PLL 100一起實施之一混合式振盪器之另一例示性實施方案。在一個實例中，圖4A之混合式振盪器400可為圖1之混合式振盪器153之一實施方案。可使用一數位調諧組(DTB) 401、一類比調諧組(ATB) 403、一主動電流鏡405及一電流控制振盪器(CCO) 407來實施混合式振盪器400。混合式振盪器400之數位調諧組401、類比調諧組403及電流控制振盪器407類似於圖3A之混合式振盪器300之數位調諧組301、類比調諧組303及一電流控制振盪器307且因此不單獨論述。 使用主動電流鏡405進一步實施圖4A之混合式振盪器400。圖3A之混合式振盪器300之電流鏡305被主動電流鏡405取代。在一項實施例中，主動電流鏡405可包含兩個p通道MOFSET、一放大器及一電阻器-電容器電路(RC電路)。根據一個實例，使用混合式振盪器400可增強混合式PLL之電源供應抑制比(PSRR)。 圖4B繪示根據本揭露之一實施例之可與混合式PLL 100一起實施之一電流控制振盪器(CCO)之一例示性實施方案。在一個實例中，可使用圖4B之實例來實施圖3A之混合式振盪器300之CCO 307及/或圖4A之混合式振盪器400之CCO 407。圖4B繪示組合低功率振盪器核心431與高效能振盪器核心433之一多核心CCO 430。低功率振盪器核心431與高效能振盪器核心433之間的一個差異係環形單元中之各裝置之通道長度。環形單元可由三態反向器來組態以確保可在停用振盪器核心時完全關閉振盪器核心。在一個實例中，低功率振盪器核心431中之各反向器之通道長度可為18 nm。在此實例中，高效能振盪器核心433中之各反向器之通道長度可為80 nm。在2014年9月26日申請且標題為「Digitally Controlled Oscillator」之美國專利申請公開案第2016-0072514號中論述一多核心CCO之另一實例，該案之全部內容以引用的方式併入。應注意，圖4B之多核心CCO 430係一CCO之一例示性實施方案且亦可使用其他實施方案。 圖5係根據本揭露之一例示性實施例之一例示性混合式PLL 500之一方塊圖。圖5繪示混合式PLL之一更詳細實施方案，諸如混合式PLL 100。可使用一頻率偵測器511、一數位迴路濾波器513、一振盪器控制器515、一回饋除頻器531、一相位頻率偵測器533、一電荷泵及類比濾波器535及一混合式振盪器553來實施混合式PLL 500。 如在圖5中繪示，頻率偵測器511包含一參考累加器540、一變數累加器541、一求和元件542、一品質監測器545及一除頻器546。除頻器546接收參考輸入訊號501及一頻率控制碼547，該頻率控制碼547係輸出訊號551之所要頻率除以參考輸入訊號501之頻率之比。參考累加器540接收除頻器546之輸出且產生一參考訊號Rr，該參考訊號Rr係頻率控制碼547在參考輸入訊號501之一主動邊緣處之一累加。 變數累加器541接收除頻器547之輸出及輸出訊號551。變數累加器541使輸出訊號551之各主動邊緣上之一計數遞增，且產生一變數訊號Rv。求和元件542判定參考訊號Rr與變數訊號Rv之間的差異以判定誤差訊號503。總而言之，頻率偵測器511經組態以將參考輸入訊號501與輸出訊號551之間的差異轉換為一數位碼(誤差訊號503)。 將誤差訊號503提供至數位迴路濾波器513。數位迴路濾波器513取決於誤差訊號503來控制一正規化調諧字組NTW 505。數位迴路濾波器513包含用於衰減較高頻率下之非所要雜散(spur)及相位雜訊之一低通濾波器。例如，數位迴路濾波器513將誤差訊號503按比例縮小達2α 以產生正規化調諧字組NTW 505。在一個實例中，正規化調諧字組NTW 505可為具有正負號2補數之一二進位訊號。 使用一偵測器561、一解碼器562、一追蹤趨勢偵測器563、一追蹤訊號產生器564、一零相位重啟(ZPR)產生器565及一系統重設產生器566來實施振盪器控制器515。偵測器561經組態以接收正規化調諧字組505且將正規化調諧字組505轉換為一振盪器調諧碼OTW 567。例如，偵測器561藉由將正規化調諧字組NTW 505乘以一正規化值而將正規化調諧字組NTW 505正規化為振盪器調諧碼OTW 567。解碼器562經組態以接收OTW 567且將OTW 567轉換為數位調諧字組507 (諸如由混合式振盪器553辨識之一溫度計碼)。 除產生數位調諧字組507以外，OTW 567亦可用於偵測追蹤趨勢。在一個實例中，追蹤趨勢偵測器563經組態以接收OTW 567且經組態以判定何時應進行頻率追蹤模式與相位追蹤模式之間的切換。如在上文論述且亦在下文更詳細論述，追蹤模式偵測可包含一自中間追蹤方法、一趨勢偵測方法等。若追蹤趨勢偵測器563判定混合式PLL 500在使用DCL 110之頻率追蹤模式中操作，則追蹤趨勢偵測器563觸發至追蹤訊號產生器564之一訊號568以將追蹤訊號509設定於一第一邏輯位準(例如，低邏輯位準)。透過一反向器將追蹤訊號509提供至充電泵及類比濾波器535且更特定言之提供至分壓器571。當追蹤訊號509處於第一邏輯位準(例如，低邏輯位準)時，啟用分壓器571且由分壓器571將電荷泵573及類比迴路濾波器572之輸出電壓設定為一固定電壓。 若追蹤趨勢偵測器563判定混合式PLL 500在使用ACL 130之相位追蹤模式中操作，則追蹤趨勢偵測器563觸發至追蹤訊號產生器564之一訊號568以將追蹤訊號509設定於一第二邏輯位準(例如，高邏輯位準)。當追蹤訊號509處於第二邏輯位準(例如，高邏輯位準)時，關閉分壓器571以釋放VCOIN 521。另外，將追蹤訊號509輸入至偵測器561。當追蹤訊號509處於第二邏輯位準(例如，高邏輯位準)時，偵測器561凍結OTW 567。因此，對於相位追蹤模式，混合式PLL 500將使用ACL 130來操作。在相位追蹤模式期間，混合式PLL 500作為部分使用相位頻率偵測器533及除頻器531之一類比PLL操作。在一個實例中，除頻器531可包含一回饋除頻器581及一輸出除頻器582。 在其中使用DCL 110及混合式振盪器553來執行混合式PLL 500之操作之頻率追蹤模式期間，頻率偵測器511將參考輸入訊號501與輸出訊號551之間的差異轉換為誤差訊號503。數位迴路濾波器513取決於誤差訊號503來控制一正規化調諧字組NTW 505。由於追蹤訊號509處於第一邏輯位準(例如，低邏輯位準)，故啟用偵測器561以將正規化調諧字組NTW 505轉換為振盪器調諧碼OTW 567。此外，解碼器562經組態以接收OTW 567且將OTW 567轉換為數位調諧字組507。數位調諧字組507用於控制混合式振盪器553以追蹤參考輸入訊號501之頻率。 根據一些實施例，當混合式PLL 500自頻率追蹤操作模式進入相位追蹤操作模式時，振盪器控制器515之ZPR產生器565經組態以將一脈衝發送至參考累加器540以用於使參考累加器540之輸出對準於變數累加器之輸出。在一個實例中，由ZPR產生器565發送之脈衝之脈衝寬度約為參考輸入訊號501之一個週期。根據一些實施例，系統重設產生器566經組態以判定混合式PLL 500是否需要重新進行頻率追蹤。系統重設產生器566經組態以檢查(例如)來自相位頻率偵測器533之一LD訊號。若LD訊號自一高邏輯位準降至一低邏輯位準，則意謂混合式PLL 500需要重新進行頻率追蹤。因此，系統重設產生器566經組態以發送一訊號(在一個實例中，具有約參考輸入訊號501之一個週期之一脈衝寬度之一rstn_acc/rstn_sys訊號)至混合式PLL中之各區塊。系統重設產生器566上之輸入接針「en_auto_rst」可停用或啟用此功能。 振盪器控制器515且更特定言之追蹤趨勢偵測器563及追蹤訊號產生器564經組態以追蹤趨勢，判定一趨勢之一改變及改變追蹤訊號509之邏輯位準。當追蹤訊號509改變為一第二邏輯位準(例如，高邏輯位準)時，將停用偵測器561且混合式PLL 500將使用ACL 130來追蹤參考輸入訊號之相位。在相位追蹤模式中，追蹤訊號509停用分壓器571以釋放VCOIN 521。在相位追蹤操作模式期間，ACL 130及混合式振盪器553可作為一類比PLL操作。將(自混合式振盪器553輸出之)輸出訊號551饋送至回饋除頻器531之除頻器581中。將回饋除頻器531之輸出(其係輸出訊號551除以一值)饋送至相位頻率偵測器533。相位頻率偵測器533經組態以偵測回饋訊號(回饋除頻器581之輸出)與參考輸入訊號501之間的相位差(及/或頻率差)。相位頻率偵測器533產生兩個輸出訊號——UP訊號及DN訊號。將脈衝訊號UP訊號及DN訊號輸入至電荷泵573。電荷泵573將脈衝訊號UP訊號及DN訊號轉換為一UP/DN電流。類比濾波器572將電荷泵573之UP/DN電流輸出轉換為輸出電壓521 (VCOIN)。將輸出電壓521 (VCOIN)輸入至混合式振盪器553。 傳統上，類比濾波器可佔據一PLL面積之大部分且可由振盪器之增益及PLL之頻寬主導類比濾波器之面積。相較於一單功率類比PLL，使用一雙功率類比PLL可減小PLL之大小(在一個實例中，此面積改變約為47%)。相較於一雙功率類比PLL，本揭露之實施例之混合式PLL可減小PLL之面積。在一個實例中，面積改變相較於雙功率類比PLL約為40%且相較於單功率類比PLL約為70%。本揭露之實施例之混合式PLL中之此面積減小至少部分歸因於振盪器之增益之減小(由於類比控制迴路之頻率範圍之減小)。換言之，本揭露之實施例之混合式PLL將一寬的頻率範圍(例如，2.4 GHz)分割為(例如) 32個較小頻率範圍。由於類比控制迴路所使用之頻率範圍較小，故振盪器之增益亦減小，此導致混合式PLL之面積的減小。 圖6描繪繪示根據本揭露之一些實施例之趨勢偵測之圖。在一個實例中，可使用圖600及一趨勢程序來描述混合式PLL 100及/或500之鎖定程序。在另一實例中，可使用圖610及620來描述混合式PLL 100及/或500之鎖定程序。 在基於圖600之鎖定程序中，混合式PLL 100及/或500自混合式PLL 100及/或500之頻率範圍之最低頻率(f_bottom)開始鎖定程序，其中數位調諧字組係0。混合式PLL 100及/或500依步階增大頻率，直至混合式PLL 100及/或500達到自頻率追蹤模式切換至相位追蹤模式之準則。可基於上文論述之趨勢機制來判定此準則。此鎖定程序600可使用如在上文描述且亦在2016年4月5日申請且標題為「Automatic Detection of Change in PLL Locking Trend」之美國專利申請案第15/135,212號中論述之趨勢偵測程序，該案之全部內容以引用的方式併入且亦在下文關於圖620來概括。 根據另一實例，在基於圖610之鎖定程序中，混合式PLL 100及/或500自PLL之頻率範圍之中間頻率開始鎖定程序(例如，中間數位調諧字組)。作為一比較，圖600繪示追蹤時間對於3 GHz之一參考頻率係11個參考循環且對於1.5 GHz之一參考頻率係4個循環。另一方面，圖610繪示追蹤時間對於3 GHz之一參考頻率係4個參考循環且對於1.5 GHz之一參考頻率係3個循環。 圖620結合圖610來繪示一例示性趨勢偵測程序(例如，自中間追蹤)。在此實例中，圖1之振盪器控制器115藉由分析訊號105 (其自誤差訊號103導出)來監測誤差訊號103以判定一趨勢，例如，誤差訊號103中之一正趨勢、一平坦趨勢及/或一負趨勢。當頻率fOUT 及頻率fREF 收斂時，誤差訊號103減小，且誤差訊號103在頻率fOUT 及頻率fREF 發散時增大。如在圖620中展示，例如，當頻率fOUT 與頻率fREF 收斂時，誤差訊號103可具有一正趨勢。例如，當頻率fOUT 自頻率fREF 發散時，誤差訊號103可具有一負趨勢。例如，當頻率fOUT 與頻率fREF 大致成比例時，誤差訊號103可具有一平坦趨勢。根據本揭露之一實施例，當混合式PLL 100及/或500偵測到趨勢之一改變(自正趨勢至平坦趨勢)時，振盪器控制器115可起始自使用DCL 110之頻率追蹤至使用ACL 130之相位追蹤模式之追蹤模式改變。 圖7繪示根據本揭露之一實施例之模擬波形。圖表701繪示輸入至圖1之混合式振盪器153之輸出電壓121 (VCOIN)。當混合式PLL 100及/或500在使用數位控制迴路之頻率追蹤模式中操作時(展示為圖7上之範圍705)，輸出電壓121 (VCOIN)係固定的。當混合式PLL 100及/或500在使用類比控制迴路之相位追蹤模式中操作時(展示為圖7上之範圍707)，輸出電壓121 (VCOIN)控制混合式振盪器153。在此實例中，如在圖表701中展示，混合式PLL 100及/或500在約60個參考循環(例如，1.2 μs)之後鎖定至參考輸入訊號。 圖表703繪示圖1之輸出訊號151之頻率。混合式PLL 100及/或500在範圍705中，在使用數位控制迴路之頻率追蹤模式中操作，此花費約0.2 μs。混合式PLL 100及/或500在範圍707中，在使用類比控制迴路之相位追蹤模式中操作，此花費約1 μs。在此實例中，鎖定頻率係2.9923 GHz。 圖表710繪示一ADPLL、一類比PLL及本揭露之混合式PLL 100及/或500之間的鎖定時間之一比較。如在條711中展示，類比PLL花費約900個參考循環來鎖定至參考輸入訊號之頻率及/或相位。條712繪示一ADPLL花費約290個參考循環來鎖定。對於本揭露之實施例之混合式PLL 100及/或500，條715展示約60個參考循環係足以鎖定。 圖8係繪示根據本揭露之一實施例之振盪器控制器115之一例示性操作控制流程之一流程圖。可藉由處理邏輯來執行圖8之方法800，該處理邏輯可包括硬體(例如，電路、專用邏輯、可程式化邏輯、微碼等)、軟體(例如，在一處理裝置上執行之指令)或其等之一組合。應瞭解，可能無需所有步驟來執行本文中提供之揭露。此外，如一般技術者將理解，可同時或依不同於圖8中展示之一順序來執行一些步驟。 應參考圖1描述方法800。然而，方法800不限於該例示性實施例。而且，振盪器控制器115之操作不限於此操作控制流程且其他操作控制流程在本揭露之範疇及精神內。 在此例示性方法中，混合式PLL 100及/或500自PLL之頻率範圍之中間頻率開始鎖定程序。在801處，振盪器控制器115判定用於鎖定程序之頻率範圍之中間頻率。在803處，振盪器控制器115 (且更特定言之，例如，追蹤趨勢偵測器563)透過分析訊號105來監測誤差訊號103。如在上文論述，自通過數位迴路濾波器113之誤差訊號103導出訊號105。監測誤差訊號103可包含收集訊號105之一或多個樣本。 在805處，振盪器控制器115 (且更特定言之，例如，追蹤趨勢偵測器563)基於來自訊號105之一或多個收集樣本來判定誤差訊號103之趨勢以判定誤差訊號103之趨勢。在807處，振盪器控制器115繼續監測誤差訊號103。例如，振盪器控制器115收集訊號105之一或多個額外樣本且針對額外樣本判定誤差訊號103之趨勢。振盪器控制器115 (且更特定言之，例如，追蹤趨勢偵測器563)比較新趨勢與初始趨勢以判定誤差訊號103之趨勢是否已改變。方法800保留在805直至振盪器控制器115 (且更特定言之，例如，追蹤趨勢偵測器563)偵測到誤差訊號103之趨勢之一改變。當偵測到改變時，方法移動至807。 在809處，振盪器控制器115可基於誤差訊號103之所偵測的趨勢之改變而在數位控制迴路110與類比控制迴路130之間切換。例如，振盪器控制器115組態混合式PLL 100以停止使用DCL 110 (停用DCL 110或DCL 100之至少部分)且組態混合式PLL 100以使用ACL 130 (啟用ACL 130)。混合式振盪器153將使ACL 130用於混合式PLL 100之相位追蹤操作模式。 類似地，振盪器控制器115可組態混合式PLL 100以停止使用ACL 130 (停用ACL 130)且組態混合式PLL 100以使用DCL 110 (啟用DCL 110或DCL 110之至少部分)。混合式振盪器153將使DCL 110用於混合式PLL 100之頻率追蹤操作模式。例如，使用由DCL 110產生之數位調諧字組107及/或507來控制混合式振盪器153。操作控制流程可轉至809以繼續針對誤差訊號103之趨勢之其他改變監測誤差訊號103。 前述實施方式揭示一種混合式PLL，其包含一數位控制迴路，該數位控制迴路接收一參考輸入訊號及該混合式PLL之一輸出訊號且產生一數位調諧字組。該混合式PLL進一步包含一類比控制迴路，該類比控制迴路接收該參考輸入訊號及該混合式PLL之該輸出訊號且產生一輸出電壓。該混合式PLL亦包含一混合式振盪器，該混合式振盪器耦合至該數位控制迴路及該類比控制迴路。該數位控制迴路包含一振盪器控制器。該振盪器控制器使用該數位調諧字組來控制該混合式振盪器且在該混合式PLL之一頻率追蹤操作模式期間停用該類比控制迴路。該振盪器控制器在該混合式PLL之相位追蹤操作模式期間啟用該類比控制迴路以控制該混合式振盪器。 前述實施方式另外揭示一種混合式PLL，其包含一數位控制迴路，該數位控制迴路使用數位組件來實施且在一頻率追蹤模式期間操作。該混合式PLL亦包含一類比控制迴路，該類比控制迴路使用類比組件來實施且在一相位追蹤模式期間操作。該混合式PLL進一步包含一振盪器控制器。該振盪器控制器接收一誤差訊號，判定該誤差訊號之一趨勢，且比較該誤差訊號之該趨勢與該誤差訊號之一先前趨勢。該振盪器控制器在偵測到該誤差訊號之趨勢之一改變之後進一步啟用或停用該類比控制迴路。 前述實施方式另外揭示一種用於操作一混合式鎖相迴路(PLL)之方法。該方法包含在該混合式PLL之一頻率追蹤操作模式期間，使用由一數位控制迴路產生之一數位調諧字組來控制一混合式振盪器且停用一類比控制迴路。該方法進一步包含在該混合式PLL之一相位追蹤操作模式期間，啟用該類比控制迴路以控制該混合式振盪器。 本揭露之實施例之混合式PLL組合數位PLL與類比PLL之優點。換言之，本揭露之實施例之混合式PLL組合數位控制迴路之快速追蹤及振盪器增益減小與類比控制迴路之連續調諧機制及無量化雜訊。此外，本揭露之實施例之混合式PLL之面積可小於傳統PLL。而且，本揭露之實施例之混合式PLL可改良由(例如)電源之雜訊促成之抖動。本揭露之實施例之混合式PLL亦可放置於無一專用電源之一晶片上之任何處。因此，本揭露之實施例之混合式PLL亦可在任何情況下被視為可在一低功率消耗模式及/或一高效能模式中操作之PLL。 前述揭露概括若干實施例之特徵，使得熟習此項技術者可更好理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易地使用本揭露作為設計或修改用於執行本文中介紹之實施例之相同目的及/或達成相同優點之其他程序及結構之一基礎。熟習此項技術者亦應認識到，此等等效架構並不脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇之情況下在本文中作出各種改變、替代及更改。
100‧‧‧混合式鎖相迴路(PLL)
101‧‧‧參考輸入訊號
103‧‧‧誤差訊號
105‧‧‧訊號
107‧‧‧數位調諧字組
109‧‧‧追蹤訊號
110‧‧‧數位控制迴路(DCL)
111‧‧‧頻率偵測器
113‧‧‧數位迴路濾波器
115‧‧‧振盪器控制器
121‧‧‧輸出電壓(VCOIN)
123‧‧‧回饋訊號
125‧‧‧UP訊號
127‧‧‧DN訊號
130‧‧‧類比控制迴路(ACL)
131‧‧‧回饋除頻器
133‧‧‧相位頻率偵測器(PFD)
135‧‧‧電荷泵及類比濾波器
150‧‧‧振盪器電路
151‧‧‧輸出訊號
153‧‧‧混合式振盪器
200‧‧‧圖表
210‧‧‧圖表
220‧‧‧圖表
230‧‧‧圖表
240‧‧‧圖表
300‧‧‧混合式振盪器
301‧‧‧數位調諧組(DTB)
303‧‧‧類比調諧組(ATB)
305‧‧‧電流鏡
307‧‧‧電流控制振盪器
309‧‧‧p通道金屬氧化物半導體場效電晶體(MOFSET)/電晶體
311‧‧‧p通道金屬氧化物半導體場效電晶體(MOFSET)/電晶體
340‧‧‧頻率配置
342‧‧‧頻率範圍
344‧‧‧頻率範圍
400‧‧‧混合式振盪器
401‧‧‧數位調諧組(DTB)
403‧‧‧類比調諧組(ATB)
405‧‧‧主動電流鏡
430‧‧‧多核心電流控制振盪器(CCO)
431‧‧‧低功率振盪器核心
433‧‧‧高效能振盪器核心
500‧‧‧混合式鎖相迴路(PLL)
501‧‧‧參考輸入訊號
503‧‧‧誤差訊號
505‧‧‧正規化調諧字組NTW
507‧‧‧數位調諧字組
509‧‧‧追蹤訊號
511‧‧‧頻率偵測器
513‧‧‧數位迴路濾波器
515‧‧‧振盪器控制器
521‧‧‧輸出電壓(VCOIN)
531‧‧‧回饋除頻器
533‧‧‧相位頻率偵測器
535‧‧‧電荷泵及類比濾波器
540‧‧‧參考累加器
541‧‧‧變數累加器
542‧‧‧求和元件
545‧‧‧品質監測器
546‧‧‧除頻器
547‧‧‧頻率控制碼
551‧‧‧輸出訊號
553‧‧‧混合式振盪器
561‧‧‧偵測器
562‧‧‧解碼器
563‧‧‧追蹤趨勢偵測器
564‧‧‧追蹤訊號產生器
565‧‧‧零相位重啟(ZPR)產生器
566‧‧‧系統重設產生器
567‧‧‧振盪器調諧碼OTW
568‧‧‧訊號
571‧‧‧分壓器
572‧‧‧類比迴路濾波器
573‧‧‧電荷泵
581‧‧‧回饋除頻器
582‧‧‧輸出除頻器
600‧‧‧圖
610‧‧‧圖
620‧‧‧圖
701‧‧‧圖表
703‧‧‧圖表
705‧‧‧範圍
707‧‧‧範圍
710‧‧‧圖表
711‧‧‧條
713‧‧‧條
715‧‧‧條
801‧‧‧步驟
803‧‧‧步驟
805‧‧‧步驟
807‧‧‧步驟
809‧‧‧步驟
當結合隨附圖式閱讀時自下列實施方式最佳地理解本揭露之態樣。應注意，根據行業中之常見實踐，各種構件未按比例繪製。實際上，為清晰論述，各種構件之尺寸可任意增大或減小。 圖1係根據本揭露之一實施例之一例示性混合式PLL之一方塊圖。 圖2繪示根據本揭露之一實施例之一例示性混合式PLL之時序圖。 圖3A係根據本揭露之一實施例之可與一混合式PLL一起實施之一混合式振盪器之一例示性實施方案。 圖3B係根據本揭露之一實施例之一頻率配置。 圖4A係根據本揭露之一實施例之可與一混合式PLL一起實施之一混合式振盪器之另一例示性實施方案。 圖4B係根據本揭露之一實施例之可與一混合式PLL一起實施之一電流控制振盪器(CCO)之一例示性實施方案。 圖5係根據本揭露之一實施例之一混合式PLL之一更詳細實施方案。 圖6描繪繪示根據本揭露之一些實施例之趨勢偵測之圖。 圖7繪示根據本揭露之一實施例之模擬波形。 圖8係繪示根據本揭露之一實施例之一例示性操作控制流程之一流程圖。 現將參考隨附圖式描述闡釋性實施例。在圖式中，相同元件符號大體上指示相同、功能上類似及/或結構上類似之元件。

Claims (20)

  1. 一種混合式鎖相迴路(PLL)，其包括： 一數位控制迴路，其經組態以接收一參考輸入訊號及該混合式PLL之一輸出訊號且產生一數位調諧字組； 一類比控制迴路，其經組態以接收該參考輸入訊號及該混合式PLL之該輸出訊號且產生一輸出電壓；及 一混合式振盪器，其耦合至該數位控制迴路及該類比控制迴路， 其中該數位控制迴路包括一振盪器控制器，該振盪器控制器經組態以： 使用該數位調諧字組來控制該混合式振盪器且在該混合式PLL之一頻率追蹤操作模式期間停用該類比控制迴路；及 在該混合式PLL之相位追蹤操作模式期間啟用該類比控制迴路以控制該混合式振盪器。
  2. 如請求項1之混合式PLL，其中該數位控制迴路進一步包括： 一頻率偵測器，其經組態以比較該參考輸入訊號之一第一頻率與該混合式PLL之該輸出訊號之一第二頻率以提供一誤差訊號。
  3. 如請求項1之混合式PLL，其中該類比控制迴路包括： 一相位偵測器，其經組態以比較該參考輸入訊號之一第一相位與使用相關聯該混合式PLL之該輸出訊號之一訊號表示之一第二時變訊號之一第二相位以提供一誤差訊號。
  4. 如請求項1之混合式PLL，其中混合式振盪器包括： 一數位調諧組，其耦合至該數位控制迴路且經組態以接收該數位調諧字組； 一類比調諧組，其耦合至該類比控制迴路且經組態以接收該輸出電壓； 一電流鏡，其耦合至該數位調諧組及該類比調諧組；及 一電流控制振盪器，其耦合至該電流鏡。
  5. 如請求項4之混合式PLL，其中該電流鏡包括一主動電流鏡。
  6. 如請求項4之混合式PLL，其中該數位調諧組包括複數個電流源，其中各電流源與一開關串聯耦合且由該數位調諧字組控制該等開關。
  7. 如請求項1之混合式PLL，其中： 在該頻率追蹤操作模式期間，將該類比控制迴路之該輸出電壓設定為一固定電壓；且 在該相位追蹤操作模式期間，該類比控制迴路之該輸出電壓追蹤該參考輸入訊號之頻率。
  8. 如請求項1之混合式PLL，其中該振盪器控制器經組態以在該混合式PLL之該頻率追蹤操作模式期間將一追蹤訊號設定為一第一邏輯位準且在該混合式PLL之該相位追蹤操作模式期間將該追蹤訊號設定為一第二邏輯位準。
  9. 如請求項1之混合式PLL，其中該振盪器控制器包括： 一偵測器，其經組態以接收一誤差訊號且產生一振盪器調諧碼；及 一追蹤趨勢偵測器，其經組態以： 接收該振盪器調諧碼； 偵測在該頻率追蹤操作模式與該相位追蹤操作模式之間切換之一條件；及 當偵測到該條件時，產生一輸出訊號。
  10. 如請求項9之混合式PLL，其中該振盪器控制器進一步包括： 一追蹤訊號產生器，其經組態以： 接收該追蹤趨勢偵測器之該輸出訊號；及 基於該追蹤趨勢偵測器之該輸出訊號而產生一追蹤訊號， 其中該追蹤訊號產生器在該混合式PLL之該頻率追蹤操作模式期間將該追蹤訊號設定為一第一邏輯位準且在該混合式PLL之該相位追蹤操作模式期間將該追蹤訊號設定為一第二邏輯位準。
  11. 如請求項10之混合式PLL，其中該類比控制迴路經組態以接收該追蹤訊號且經組態以在將該追蹤訊號設定為該第一邏輯位準時，將該輸出電壓設定為一固定值。
  12. 如請求項1之混合式PLL，其中使用數位組件來實施該數位控制迴路。
  13. 如請求項12之混合式PLL，其中使用類比組件來實施該類比控制迴路。
  14. 如請求項13之混合式PLL，其中使用類比組件來實施該混合式振盪器。
  15. 一種混合式PLL，其包括： 一數位控制迴路，其使用數位組件來實施且經組態以在一頻率追蹤模式期間操作； 一類比控制迴路，其使用類比組件來實施且經組態以在一相位追蹤模式期間操作；及 一振盪器控制器，其經組態以： 接收一誤差訊號； 判定該誤差訊號之一趨勢； 比較該誤差訊號之該趨勢與該誤差訊號之一先前趨勢，及 在偵測到該誤差訊號之該趨勢之一改變之後啟用或停用該類比控制迴路。
  16. 如請求項15之混合式PLL，其中該趨勢包括： 一正趨勢，其指示該誤差訊號之一值已自該誤差訊號之一先前值增大； 一負趨勢，其指示該誤差訊號之該值已自該誤差訊號之該先前值減小；或 一平坦趨勢，其指示該誤差訊號之該值實質上未自該誤差訊號之該先前值改變。
  17. 如請求項15之混合式PLL，其中該振盪器控制器經組態以在該混合式PLL之該頻率追蹤操作模式期間將一追蹤訊號設定為一第一邏輯位準且在該混合式PLL之該相位追蹤操作模式期間將該追蹤訊號設定為一第二邏輯位準。
  18. 如請求項15之混合式PLL，其進一步包括： 一混合式振盪器，其耦合至該數位控制迴路及該類比控制迴路，其中使用類比組件來實施該混合式振盪器。
  19. 一種用於操作一混合式鎖相迴路(PLL)之方法，該方法包括： 在該混合式PLL之一頻率追蹤操作模式期間： 使用由一數位控制迴路產生之一數位調諧字組來控制一混合式振盪器；及 停用一類比控制迴路；及 在該混合式PLL之一相位追蹤操作模式期間： 啟用該類比控制迴路以控制該混合式振盪器。
  20. 如請求項19之方法，其進一步包括： 在該混合式PLL之該頻率追蹤操作模式期間將一追蹤訊號設定為一第一邏輯位準；及 在該混合式PLL之該相位追蹤操作模式期間將該追蹤訊號設定為一第二邏輯位準。
TW106127128A 2016-11-30 2017-08-10 混合式鎖相迴路 TWI691171B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662428146P 2016-11-30 2016-11-30
US62/428,146 2016-11-30
US15/428,841 US10164649B2 (en) 2016-11-30 2017-02-09 Hybrid phase lock loop
US15/428,841 2017-02-09

Publications (2)

Publication Number Publication Date
TW201822469A true TW201822469A (zh) 2018-06-16
TWI691171B TWI691171B (zh) 2020-04-11

Family

ID=62117376

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106127128A TWI691171B (zh) 2016-11-30 2017-08-10 混合式鎖相迴路

Country Status (5)

Country Link
US (3) US10164649B2 (zh)
KR (1) KR102101745B1 (zh)
CN (1) CN108123712B (zh)
DE (1) DE102017118543A1 (zh)
TW (1) TWI691171B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI718774B (zh) * 2019-11-21 2021-02-11 連恩微電子有限公司 時脈資料回復電路與其頻率維持方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6663256B2 (ja) * 2016-03-11 2020-03-11 株式会社Ｎｔｔドコモ 無線通信システム及び管理装置
US9853807B2 (en) * 2016-04-21 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic detection of change in PLL locking trend
US10164649B2 (en) * 2016-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid phase lock loop
KR102293922B1 (ko) * 2017-06-02 2021-08-26 에스케이하이닉스 주식회사 오실레이터
US10848138B2 (en) * 2018-09-21 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for precision phase skew generation
US10659059B2 (en) * 2018-10-02 2020-05-19 Texas Instruments Incorporated Multi-phase clock generation circuit
US10826505B1 (en) * 2019-06-24 2020-11-03 Nxp B.V. All digital phase locked loop (ADPLL) with frequency locked loop
US10826467B1 (en) * 2019-07-09 2020-11-03 Nxp B.V. High-accuracy dual-mode free running oscillator
CN110504960A (zh) * 2019-08-22 2019-11-26 上海华力微电子有限公司 压控振荡器电路及锁相环电路
CN113556121B (zh) * 2020-04-23 2024-03-29 瑞昱半导体股份有限公司 锁相回路装置与频率产生方法
US11070214B1 (en) * 2020-10-14 2021-07-20 Mellanox Technologies Denmark Aps Test circuit for a digital phase-locked loop
US11736113B2 (en) * 2021-07-09 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Automatic hybrid oscillator gain adjustor circuit
CN114978206B (zh) * 2022-05-17 2023-07-25 清华大学 准平衡频移键控调制方法及准平衡调频发射机

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4272729A (en) 1979-05-10 1981-06-09 Harris Corporation Automatic pretuning of a voltage controlled oscillator in a frequency synthesizer using successive approximation
US5278522A (en) * 1992-11-19 1994-01-11 Codex, Corp. High frequency voltage controlled oscillator
US5382921A (en) 1992-11-23 1995-01-17 National Semiconductor Corporation Automatic selection of an operating frequency in a low-gain broadband phase lock loop system
US5487093A (en) 1994-05-26 1996-01-23 Texas Instruments Incorporated Autoranging digital analog phase locked loop
JP3308846B2 (ja) * 1997-03-14 2002-07-29 株式会社東芝 位相同期回路及び記録再生装置
US6028460A (en) * 1998-06-08 2000-02-22 Comtech Communications Corp. Hybrid analog-digital phase lock loop multi-frequency synthesizer
US6674824B1 (en) * 1998-08-18 2004-01-06 National Science Council Method and circuitry for controlling a phase-locked loop by analog and digital signals
US6097244A (en) * 1998-12-17 2000-08-01 Centillium Communications, Inc. Highly-linear continuous-time filter for a 3-volt supply with PLL-controlled resistor and digitally-controlled capacitor
US6249685B1 (en) * 1998-12-21 2001-06-19 Texas Instruments Incorporated Low power fractional pulse generation in frequency tracking multi-band fractional-N phase lock loop
US6308049B1 (en) * 1998-12-21 2001-10-23 Texas Instruments Incorporated Fractional-spurs suppression scheme in frequency tracking multi-band fractional-N phase lock loop
CN1232043C (zh) * 2002-03-01 2005-12-14 瑞昱半导体股份有限公司 混合式锁相回路及其控制方法
US7349514B2 (en) 2003-04-01 2008-03-25 Seiko Epson Corporation Frequency/phase locked loop clock synthesizer using an all digital frequency detector and an analog phase detector
US7177611B2 (en) * 2004-07-07 2007-02-13 Texas Instruments Incorporated Hybrid control of phase locked loops
US7084709B1 (en) * 2004-11-19 2006-08-01 Colin Wai Mun Leong Hybrid analog/digital phase lock loop frequency synthesizer
US7180377B1 (en) * 2005-01-18 2007-02-20 Silicon Clocks Inc. Method and apparatus for a hybrid phase lock loop frequency synthesizer
US7755437B2 (en) * 2005-08-24 2010-07-13 Qualcomm Incorporated Phase locked loop system having locking and tracking modes of operation
US7239188B1 (en) * 2005-11-01 2007-07-03 Integrated Device Technology, Inc. Locked-loop integrated circuits having speed tracking circuits therein
US7583117B2 (en) * 2006-04-20 2009-09-01 Realtek Semiconductor Corp. Delay lock clock synthesizer and method thereof
US7692501B2 (en) 2007-09-14 2010-04-06 Intel Corporation Phase/frequency detector and charge pump architecture for referenceless clock and data recovery (CDR) applications
TWI358907B (en) * 2008-08-15 2012-02-21 Univ Nat Chiao Tung Digital fast-locking frequency synthesizer
CN102217399B (zh) * 2009-02-17 2014-05-07 华为技术有限公司 用于生成载频信号的方法和设备
US8553827B2 (en) * 2009-10-20 2013-10-08 Qualcomm Incorporated ADC-based mixed-mode digital phase-locked loop
US8339165B2 (en) * 2009-12-07 2012-12-25 Qualcomm Incorporated Configurable digital-analog phase locked loop
US9112507B2 (en) 2010-03-09 2015-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-locked loop start up circuit
US8154350B2 (en) * 2010-03-17 2012-04-10 Texas Instruments Incorporated PLL with continuous and bang-bang feedback controls
US8169242B2 (en) 2010-05-13 2012-05-01 Ati Technologies Ulc Programmable fine lock/unlock detection circuit
KR101199780B1 (ko) * 2010-06-11 2012-11-12 (주)에프씨아이 주파수 합성기의 주파수 보정 장치 및 그 방법
CN101989080A (zh) * 2010-12-03 2011-03-23 沈阳工业大学 用变增益零相位误差跟踪和扰动观测实现轮廓加工的方法
US8368437B2 (en) 2011-03-02 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Phase locked loop with charge pump
US8373460B2 (en) * 2011-03-28 2013-02-12 Freescale Semiconductor, Inc. Dual loop phase locked loop with low voltage-controlled oscillator gain
US8461885B2 (en) * 2011-06-08 2013-06-11 Analog Devices, Inc. Hybrid digital-analog phase locked loops
US8736385B2 (en) * 2011-07-27 2014-05-27 GlobalFoundries, Inc. Ring oscillator based voltage control oscillator having low-jitter and wide bandwidth
US8456207B1 (en) 2011-11-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lock detector and method of detecting lock status for phase lock loop
US8547151B2 (en) 2011-11-30 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Phase-locked loops that share a loop filter
WO2013137863A1 (en) * 2012-03-13 2013-09-19 Rambus Inc. Clock and data recovery having shared clock generator
US8698567B2 (en) * 2012-04-02 2014-04-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Phase-locked loop calibration system and method
US9503103B2 (en) 2012-04-30 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Phase locked loop with a frequency multiplier and method of configuring the phase locked loop
US8890626B2 (en) 2012-08-15 2014-11-18 Taiwan Semiconductor Manufacturing Company Limited Divider-less phase locked loop (PLL)
TWI492545B (zh) * 2012-09-14 2015-07-11 Univ Nat Chiao Tung 具有增益校正之鎖相迴路、用於鎖相迴路之增益量測方法、校正方法及抖動量測方法
US9065454B2 (en) 2012-11-29 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Phase locked loop with self-calibration
US8593189B1 (en) 2013-01-31 2013-11-26 Taiwan Semiconductor Manufacturing Company Limited Phase locked loop (PLL) with multi-phase time-to-digital converter (TDC)
US8570082B1 (en) 2013-02-27 2013-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. PVT-free calibration circuit for TDC resolution in ADPLL
US8779812B1 (en) * 2013-02-28 2014-07-15 Texas Instruments Incorporated Hybrid PLL/FLL circuit to provide a clock
US8922253B2 (en) 2013-05-24 2014-12-30 Intel IP Corporation Hybrid phase-locked loops
US8872558B1 (en) 2013-05-24 2014-10-28 Intel IP Corporation Hybrid phase-locked loops
US9319051B2 (en) * 2013-05-28 2016-04-19 Broadcom Corporation Digital PLL with hybrid phase/frequency detector and digital noise cancellation
US20140354335A1 (en) * 2013-05-28 2014-12-04 Broadcom Corporation Digital Phase Locked Loop with Hybrid Delta-Sigma Phase/Frequency Detector
US9490818B2 (en) * 2013-11-27 2016-11-08 Silicon Laboratories Inc. Cancellation of delta-sigma quantization noise within a fractional-N PLL with a nonlinear time-to-digital converter
US9705514B2 (en) * 2013-11-27 2017-07-11 Silicon Laboratories Inc. Hybrid analog and digital control of oscillator frequency
US9312865B2 (en) * 2013-12-05 2016-04-12 Samsung Display Co., Ltd. Bimodal serial link CDR architecture
US9432030B2 (en) 2013-12-05 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and operating method of PLL
US9270290B2 (en) 2014-01-07 2016-02-23 Taiwan Semiconductor Manufacturing Company Ltd. Masking circuit and time-to-digital converter comprising the same
US9685141B2 (en) * 2014-01-31 2017-06-20 Samsung Display Co., Ltd. MDLL/PLL hybrid design with uniformly distributed output phases
US9537492B2 (en) * 2014-06-20 2017-01-03 Analog Devices, Inc. Sampled analog loop filter for phase locked loops
US9496882B2 (en) 2014-09-05 2016-11-15 Taiwan Semiconductor Manufacturing Company Ltd. Digitally controlled oscillator
US9634677B2 (en) * 2015-07-23 2017-04-25 Mediatek Inc. Clock generator and integrated circuit using the same and injection-locked phase-locked loop control method
US9853807B2 (en) 2016-04-21 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic detection of change in PLL locking trend
US10164649B2 (en) * 2016-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid phase lock loop
US10355702B2 (en) * 2017-07-18 2019-07-16 Qualcomm Incorporated Hybrid phase-locked loop
US20190288695A1 (en) * 2018-03-13 2019-09-19 Texas Instruments Incorporated Three loop phase-locked loop

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI718774B (zh) * 2019-11-21 2021-02-11 連恩微電子有限公司 時脈資料回復電路與其頻率維持方法

Also Published As

Publication number Publication date
CN108123712A (zh) 2018-06-05
US20200091919A1 (en) 2020-03-19
KR20180062335A (ko) 2018-06-08
TWI691171B (zh) 2020-04-11
DE102017118543A1 (de) 2018-05-30
KR102101745B1 (ko) 2020-04-21
US20180152192A1 (en) 2018-05-31
US10164649B2 (en) 2018-12-25
US10749537B2 (en) 2020-08-18
US20190158102A1 (en) 2019-05-23
CN108123712B (zh) 2022-03-29
US10523221B2 (en) 2019-12-31

Similar Documents

Publication Publication Date Title
TWI691171B (zh) 混合式鎖相迴路
US8854095B2 (en) Fast lock acquisition and detection circuit for phase-locked loops
US7755413B2 (en) Combination of analog and digital feedback for adaptive slew rate control
US7764129B1 (en) Phase-lock loop startup circuit and voltage controlled oscillator reference generator
US8686768B2 (en) Phase locked loop
US7738618B2 (en) Multiband PLL arrangement and a method of controlling such arrangement
US8264258B1 (en) Phase lock loop circuit
US7920000B2 (en) PLL circuit and method of controlling the same
US7342426B2 (en) PLL with controlled VCO bias
US8618851B2 (en) Phase-locked loop apparatus and tuning voltage providing circuit thereof
CN109660253B (zh) 一种数字振幅控制的压控振荡器
US20230344434A1 (en) Automatic Hybrid Oscillator Gain Adjustor Circuit
KR20150054508A (ko) 전자 장치에서 공정 편차를 보상하기 위한 장치 및 방법
US8253499B2 (en) Charge pump and phase detection apparatus, phase-locked loop and delay-locked loop using the same
US8816732B2 (en) Capactive load PLL with calibration loop
US7310401B2 (en) Programmable frequency detector for use with a phase-locked loop
US9083360B2 (en) Lock detecter and clock generator having the same
KR20160076644A (ko) 서브 샘플링 위상 고정 루프를 기반으로 한 확산 스펙트럼 클럭 발생기 및 그의 자동 캘리브레이션 방법
Chen et al. A fast-lock analog multiphase delay-locked loop using a dual-slope technique
JP5643725B2 (ja) Ｐｌｌ
KR20210026977A (ko) 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로 및 방법