JP4586730B2

JP4586730B2 - クロックデータ再生回路

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Inventors: 茂己和田
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Description

本発明は、データ信号より識別用クロックを再生し入力データ信号を識別・再生するクロックデータ再生回路に関する。

この種の従来のクロックデータ再生回路について以下に説明する。図８は、後記非特許文献１に開示されているクロックデータ再生回路の構成を示す図である。図８を参照すると、このクロックデータ再生回路は、２つの入力信号の位相を比較し、比較結果を出力する位相比較器（ＰｈａｓｅＤｅｔｅｃｔｏｒ）６０２と、位相比較結果信号を積分する積分回路６０３と、積分回路６０３からの出力電圧に基づき発振周波数を可変させる電圧制御発振器（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ；「ＶＣＯ」と略記する）６０４を備え、これらは、フィードバックループ（帰還閉路）６０１を構成している。積分回路６０３は、低域通過フィルタ（Ｌｏｗ−ｐａｓｓフィルタ）より構成され、あるいは「ループフィルタ回路」ともいい、「ＬＰＦ」とも略記される。

ＶＣＯ６０４からの出力信号は、位相比較器６０２の一の入力端に帰還入力され、位相比較器６０２の他の入力端には、入力データ信号（ＤａｔａＩｎ）が入力される。

クロックデータ再生回路には、入力データ信号の識別再生のために識別器６０５が設けられている。識別器６０５は、例えばＤ型フリップフロップ（エッジトリガー型レジスタ）より構成され、データ入力端に入力される入力データ信号（ＤａｔａＩｎ）をクロック入力端に入力される識別用クロック信号の立ち上がり又は立ち下がりエッジに応じてサンプルしサンプルした結果を出力データ信号（ＤａｔａＯｕｔ）としてデータ出力端から出力する。識別器６０５は、「Ｄ−ＦＦ」、「Ｒｅｔｉｍｅｒ」（リタイマー）、あるいは「Ｄｅｃｉｓｉｏｎ回路」（判定回路）ともいう。識別器６０５のクロック入力端には、ＶＣＯ６０４からの出力クロック信号（ＣｌｏｃｋＯｕｔ；識別用クロック）が入力され、ＶＣＯ６０４からの出力クロック信号で同期がとられる。積分回路６０３は、伝送データ信号のクロック周期に対して、十分長い時定数を持つ構成とされている。

図８に示した従来のクロックデータ再生回路の動作について以下に説明する。

図９は、図８の位相比較器６０２の位相比較特性を示す図である。図９において、横軸は位相差、縦軸は位相比較器の出力である。伝送データ信号のクロック周期を２πとして、入力データ信号（ＤａｔａＩｎ）と、ＶＣＯ６０４の出力である識別用クロック（ＣｌｏｃｋＯｕｔ）の位相差φが、
−π＜φ＜０である時は、位相比較器６０２は、負値の出力を出力する。
０＜φ＜πである時は、位相比較器６０２は、正値の出力を出力する。
一方、位相比較器６０２の２つの入力端に入力される２つの信号に位相差が無い時（φ＝０）は、位相比較器６０２の出力は零となる。

ＶＣＯ６０４は、位相比較器６０２の出力からのフィードバックを受け、−π／２＜φ＜π／２の範囲で、位相差φが零となる方向に、発振周波数を可変させ、やがて、位相差φ＝０となり、同期をとることができる。

図１０（ａ）乃至図１０（ｃ）は、この時の様子をタイミングチャートにて示したものである。図１０（ａ）は、識別用クロック（＝ＶＣＯ６０４の出力クロック）の位相が進んでいる場合のものであり、位相比較器６０２は、入力データ信号の変化点と、識別用クロックの立ち下がりのタイミング位相を比較し、位相差に応じた負の値を出力する。積分回路６０３は、伝送データ信号の周期に対して十分大きな時定数で、位相比較器６０２の出力を積分し、出力がロウレベルへ徐々に遷移していく。積分回路６０３の出力は、ＶＣＯ６０４の制御電圧として入力され、発振周波数を低下させる。このようなフィードバック構成により、入力データの変化点と識別用クロックの立ち下がりタイミングが一致する方向に位相差φが減少していく。

一方、図１０（ｂ）は、識別用クロック（＝ＶＣＯ６０４の出力クロック）の位相が遅れている場合のタイミングチャートを示している。前記と同様に、位相比較器６０２は正の値を出力し、積分回路６０３の出力は徐々にハイレベルへ遷移していく。これにより、ＶＣＯ６０４の発振周波数は高くなり、入力データの変化点と、識別用クロックの立ち下がりタイミングが一致する方向に、位相差φが減少していく。

図１０（ｃ）は、入力データ信号の変化点と識別用クロックの立ち下がりタイミングが一致した同期状態でのタイミングチャートを示している。この場合、位相比較器６０２及び積分回路６０３とも零出力となり、ＶＣＯ６０４の発振周波数は固定される。このため、入力データ信号の変化点と識別用クロックの立ち下がりは常に一致した状態で維持される。

以上のように、従来のクロックデータ再生回路は、入力データ信号の変化点と、識別用クロックの立ち下がりが一致する同期状態に収束する。このため、入力データ信号（ＤａｔａＩｎ）に同期したクロック信号（ＣｌｏｃｋＯｕｔ）を再生することができる。

また、識別器６０５においては、再生されたクロック信号（ＣｌｏｃｋＯｕｔ）を用いることで、最適な識別位相で、データ信号を識別、再生できる。

図１１は、後記特許文献１に開示されているクロックデータ再生回路の構成を示す図である。以下、図１１を参照して、従来のクロックデータ再生回路について説明する。クロック抽出手段９０１は、伝送データ信号から変化点信号を抽出するためのものである。位相同期手段９０２では、変化点信号を基に、電圧制御発振器（ＶＣＯ）９０９の発振周波数を伝送データ信号に同期させる。クロック遅延手段９０３は、伝送データ信号と可変遅延回路９１２の出力クロックを位相比較器９１０にて位相比較し、ある一定時間だけクロックを遅延させる。

識別器９０４では、伝送データ信号をクロック遅延手段９０３から供給されるクロックにてデータ識別、再生している。かかる構成により、伝送データ信号の変化点に対して、ある一定時間だけクロックを自動的に遅延することが可能となっている。

なお、データ入力信号（ＤＡＴＡＩＮ）に位相同期したクロック信号として、ＶＣＯ発振信号を出力する位相同期ループ回路と、データ入力信号に対してクロック信号を出力する位相シフト回路と、リタイミングされた識別再生信号をリタイミングデータとして出力する識別再生機能を備えデータ信号（ＤＡＴＡＯＵＴ）を出力するリタイミング回路と、位相同期ループ回路が生成する抽出クロックが位相シフト回路を介してデータラッチ回路に入力されるデータ入力信号を用いて信号レベルのラッチを行って位相情報をおのおの生成する位相シフト制御回路と、を備えた位相同期装置が知られている（例えば特許文献２参照）。後述される本発明は、この特許文献２に記載される構成と、例えば位相シフトの制御、構成が相違している。一例として、後に詳細に説明されるように本発明の一つの側面によれば、識別器（出力クロック信号で受信データをサンプル）からの出力データ信号（ＤＡＴＡＯＵＴ）と入力データ信号（ＤＡＴＡＩＮ）の位相差を位相比較回路で比較し、位相比較結果に基づき、ＶＣＯ発振信号の位相をシフトさせている。一方、特許文献２に記載される構成では、位相シフト制御回路は、入力データ信号（ＤＡＴＡＩＮ）を出力クロック信号でラッチするラッチ出力の値に基づき位相シフト回路の位相を制御している。

「デザインオブインテグレーテッド・サーキッツフォアオプチカルコミュニケーションズ」（"Design of Integrated Circuits for Optical Communications"）、ISBN0-07-282258-9、第２９７頁特開２０００−２２８６６０号公報（第６頁、第６図）特開２０００−２１６７６３号公報（第５、６頁、第１図）

上記した従来のクロックデータ再生回路では、伝送データ信号に含まれる同符号連続信号に対処するため、積分回路の時定数を、伝送データ信号の周期に対して、十分大きくとる必要がある。すなわち、伝送データ信号の変化点が無い状態でも、ＶＣＯの発振周波数が変化しないように、積分回路の応答時間（時定数）を十分長くとり、ＶＣＯに供給するクロック制御電圧を安定化させることが必要とされている。

しかしながら、このような構成では、図１２（ａ）に示すように、データの変動に対する積分回路の出力（ＶＣＯ制御信号）の応答時間が長いため、図１２（ｂ）示すように、伝送データ信号の揺らぎや変動に対して、クロックデータ再生回路が素早く追従せず、正確なクロックとデータ再生を再び出力し始めるまでの時間が長くなる、という問題がある。

一方、応答時間を短縮するため積分回路の時定数を小さくした場合には、図１２（ｃ）に示したように、同符号連続信号時のクロック制御電圧の変動量が大きくなり、クロックの同期はずれや位相雑音の増加が発生する、という問題がある。

上記２つの問題は、互いにトレードオフの関係にあり、両立できない課題（２つの問題を同時に解決することができないという課題）となっていた。

図１１に示した回路構成では、伝送データ信号の変化点に追従して、ある一定の遅延をクロックに与えることが可能となっている。しかしながら、最適な識別位相で、識別器９０４を動作させるためには、入力する伝送データ信号に対して、最適な遅延時間を、予め回路定数として設定しておく必要がある。通常、この遅延時間は、伝送データ速度や回路構成に大きく左右されるため、最適な回路定数を設定することは難しい。

したがって、本発明は、上記課題の認識に基づき創案されたものであって、その主たる目的は、前記した応答時間における問題点を改善するとともに、最適な識別位相を自動制御することで、回路定数の設定を不要とするクロックデータ再生回路を提供することにある。

本願で開示される発明は、前記目的を達成するものであり、以下のようなものである。

本発明の一のアスペクト（側面）に係るクロックデータ再生回路は、発振周波数が可変制御される発振器から出力されるクロック信号を、入力データ信号に位相同期させる位相同期用ループを有し、さらに、前記入力データ信号を識別用クロック信号に応じてサンプルする識別回路で識別され出力される出力データ信号と、前記入力データ信号との位相差を検出する位相比較回路と、前記位相比較回路からの比較結果出力に基づき、前記発振器から出力されるクロック信号の位相をシフトさせる位相シフト回路と、を有し、前記位相シフト回路からの出力クロック信号が前記識別用クロック信号として前記識別回路に供給される構成とされている。

本発明の別のアスペクトに係るクロックデータ再生回路は、クロック信号と受信データ信号との位相差を検出する第１の位相比較回路を少なくとも含む第１のフィードバックループと、受信データ信号を入力とする識別回路と、前記識別回路で識別され出力されるデータ信号と前記受信データ信号との位相差を検出する第２の位相比較回路と、を含む第２のフィードバックループと、前記第１及び第２のフィードバックループで制御され、再生されたクロック信号を出力するクロック再生回路を備え、前記識別回路の識別用クロック信号として、前記クロック再生回路から出力されるクロック信号が供給される構成とされる。

本発明において、前記第１のフィードバックループは、入力される制御信号電圧に基づき発振周波数を可変させる電圧制御発振回路と、前記電圧制御発振回路から出力されるクロック信号と前記受信データ信号とを入力して位相差を検出する第１の位相比較回路と、前記第１の位相比較回路の出力を積分し積分出力を前記電圧制御発振回路に制御信号として供給する第１の積分回路と、を含み、前記第２のフィードバックループは、前記受信データ信号を入力する識別回路と、前記識別回路の出力と前記受信データ信号とを入力して位相差を検出する第２の位相比較回路と、前記第２の位相比較回路の出力を所定の時定数で積分する第２の積分回路と、前記電圧制御発振回路から出力されるクロック信号を入力し前記第２の積分回路の積分出力を入力し、入力したクロック信号の位相を前記積分出力に応じてシフトさせて出力する位相シフト回路と、を含み、前記位相シフト回路から出力されるクロック信号が、前記識別回路に識別用クロックとして供給されるとともに、出力クロック信号として供給される構成とされる。

本発明の他のアスペクトに係るクロックデータ再生回路は、入力されるリファレンスクロック信号と、再生されたクロック信号との位相差を検出する第１の位相比較回路を含む第１のフィードバックループと、受信データ信号を入力とする識別回路と、前記識別回路にて識別した信号と前記受信データ信号との位相差を検出する第２の位相比較回路を含む第２のフィードバックループと、を有し、前記識別回路の識別用クロックが、前記第１及び第２のフィードバックループで制御されるクロック再生回路より供給される構成とされる。

本発明において、前記第１のフィードバックループは、入力される制御信号電圧に基づき発振周波数を可変させる電圧制御発振回路と、前記電圧制御発振回路から出力されるクロック信号とリファレンスクロック信号とを入力して位相差を検出する第１の位相比較回路と、前記第１の位相比較回路の出力を積分し積分出力を前記電圧制御発振回路に制御信号として供給する第１の積分回路と、を含み、前記第２のフィードバックループは、前記受信データ信号を入力する識別回路と、前記識別回路の出力と前記受信データ信号とを入力して位相差を検出する第２の位相比較回路と、前記第２の位相比較回路の出力を所定の時定数で積分する第２の積分回路と、前記電圧制御発振回路から出力されるクロック信号を入力し前記第２の積分回路の積分出力を入力し、入力したクロック信号の位相を前記積分出力に応じてシフトさせて出力する位相シフト回路と、を含み、前記位相シフト回路から出力されるクロック信号が、前記識別回路に識別用クロックとして供給されるとともに、出力クロック信号として供給される、構成とされる。

本発明のさらに別のアスペクトに係るクロックデータ再生回路において、前記第１の位相比較回路にて、前記電圧制御発振器からのクロック信号と比較する信号として、受信データ信号とリファレンスクロック信号を選択する選択回路を有する構成としてもよい。

本発明において、前記第１のフィードバックループは、リファレンスクロック信号と前記受信クロック信号を入力し選択制御信号に基づき一方を出力する選択回路と、入力される制御信号電圧に基づき発振周波数を可変させる電圧制御発振回路と、前記電圧制御発振器からのクロック信号と比較する信号として、前記電圧制御発振回路から出力されるクロック信号と、前記選択回路からの信号とを入力して位相差を検出する第１の位相比較回路と、前記第１の位相比較回路の出力を積分し積分出力を前記電圧制御発振回路に制御信号として供給する第１の積分回路と、を含み、前記第２のフィードバックループは、前記受信データ信号を入力する識別回路と、前記識別回路の出力と前記受信データ信号とを入力して位相差を検出する第２の位相比較回路と、前記第２の位相比較回路の出力を所定の時定数で積分する第２の積分回路と、前記電圧制御発振回路から出力されるクロック信号を入力し前記第２の積分回路の積分出力を入力し、入力したクロック信号の位相を前記積分出力に応じてシフトさせて出力する位相シフト回路と、を含み、前記位相シフト回路から出力されるクロック信号が、前記識別回路に識別用クロックとして供給されるとともに、出力クロック信号として供給される構成としてもよい。

本発明において、前記第１のフィードバックループの時定数が、前記第２のフィードバックループの時定数よりも大きい値とされる構成としてもよい。
本発明によれば、入力データ信号を識別用クロック信号に応じて識別し出力データ信号を出力する識別回路と、前記入力データ信号又は基準クロック信号を入力し前記入力した信号に同期したクロック信号を生成するクロック生成回路と、を含むクロックデータ再生回路において、前記出力データ信号と前記入力データ信号の位相差を検出し前記位相差の積分結果に基づき、前記クロック信号の位相をシフトし前記識別回路に前記識別用クロック信号として供給するフィードバックループ回路を含む構成としてもよい。

本発明によれば、電圧制御発振器の発振周波数を制御する第１のフィードバックループと、データ再生用の第２のフィードバックループが分離されており、クロックの周波数と位相を個別に制御することができる。

このため、本発明によれば、従来のクロックデータ再生回路で課題とされていた、追従時間と、同符号連続信号時の安定性と、に関するトレードオフの関係を、特段に緩和することを可能としており、伝送データ信号の揺らぎや変動に対する追従速度の改善と高いクロック品質を両立させることができる、という顕著な効果を奏する。

しかも、本発明によれば、伝送データ信号と識別後のデータ信号を比較し、フィードバックを掛けているため、伝送データ速度や回路構成によらず、最適な識別位相に自動的に調整され、十分大きな位相余裕を確保できる。

本発明の第１の実施例の構成を示す図である。本発明の第２の実施例の構成を示す図である。本発明の第３の実施例の構成を示す図である。本発明の第３の実施例の構成を示す図である。（ａ）乃至（ｃ）は本発明の実施例の動作を説明するためのタイミング図である。本発明で用いられる位相シフタの構成の一例を示す図である。積分回路の時定数とＶＣＯ制御信号の関係を説明するための図である（図７（ａ）、（ｂ）は比較例、図７（ｃ）は本発明）。従来のクロックデータ再生回路の構成を示す図である。位相比較器の特性を示す図である。従来のクロックデータ再生回路の動作を説明するタイミング図である。従来のクロックデータ再生回路の構成を示す図である。受信データ信号とＶＣＯ制御信号の関係を示す図。

符号の説明

１１〜１４マイクロストリップ線路
１５、１６ダイオード
１０１受信データ信号
１０２クロック信号
１０３電圧制御発振器（ＶＣＯ）
１０４第１のフィードバックループ
１０５識別器（Ｄ−ＦＦ）
１０６出力データ信号
１０７第２のフィードバックループ
１０８位相シフタ
１０９第１の位相比較器
１１０第１の積分回路（ＬＰＦ１）
１１１第２の位相比較器
１１２第２の積分回路（ＬＰＦ２）
２０１受信データ信号
２０２クロック信号
２０３電圧制御発振器（ＶＣＯ）
２０４第１のフィードバックループ
２０５識別器
２０６出力データ信号
２０７第２のフィードバックループ
２０８位相シフタ
２０９第１の位相比較器
２１０第１の積分回路
２１１第２の位相比較器
２１２第２の積分回路
２１５セレクタ制御信号
３０１受信データ信号
３０２クロック信号
３０３電圧制御発振器（ＶＣＯ）
３０４第１のフィードバックループ
３０５識別器
３０６出力データ信号
３０７第２のフィードバックループ
３０８位相シフタ（位相シフト回路）
３０９第１の位相比較器
３１０第１の積分回路（ＬＰＦ１）
３１１第２の位相比較器
３１２第２の積分回路（ＬＰＦ２）
３１３リファレンスクロック信号
４０１リファレンスクロック信号
４０２セレクタ
４０３セレクタ制御端子
６０１フィードバックループ
６０２位相比較器
６０３積分回路
６０４電圧制御発振器
６０５識別器
９０１クロック抽出手段
９０２位相同期手段
９０３クロック遅延手段
９０４識別器
９０９電圧制御発振器
９１０位相比較器
９１２可変遅延回路
１１０１制御端子

本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。

本発明の実施の形態の一例について説明する。本発明の一実施の形態は、第１の入力端に入力される入力データ信号と、第２の入力端に入力されるクロック信号との位相を比較し比較結果を出力端から出力する第１の位相比較回路（図２の２０９）と、第１の位相比較回路（２０９）の出力信号を入力して積分する第１の積分回路（図２の２１０）と、第１の積分回路（２１０）からの出力信号を入力端から入力し、前記出力信号に基づき、発振周波数を可変させ出力端からクロック信号を出力するクロック再生回路（２０３、例えば電圧制御発振器で構成される）と、を有し、クロック再生回路（２０３）から出力されるクロック信号は第１の位相比較回路（２０９）の第２の入力端に帰還入力され、これらは、第１の帰還（フィードバック）ループを構成する。またデータ入力端に前記受信データ信号を入力しクロック入力端に入力される識別クロック信号に基づき前記受信データ信号を識別し出力端からデータ信号を出力する識別回路（図２の２０５）と、第１の入力端に入力される識別回路（２０５）からのデータ信号と、第２の入力端に入力される前記受信データ信号との位相を比較し比較結果を出力端から出力する第２の位相比較回路（図２の２１１）と、第２の位相比較回路（２１１）の出力信号を入力して積分する第２の積分回路（図２の２１２）と、クロック再生回路（２０３）から出力されるクロック信号を入力端から入力し、第２の積分回路（２１２）からの出力信号を制御信号入力端から入力し、前記出力信号に基づき、クロック再生回路（２０３）から出力される前記クロック信号の位相をシフトさせて出力端から出力する位相シフト回路（図２の２０８）と、を含み、位相シフト回路（２０８）から出力されるクロック信号が、識別回路（２０５）の識別クロック信号として供給されることで、識別回路（２０５）、第２の位相比較回路（２１１）、第２の積分回路（２１２）、位相シフト回路（２０８）は第２の帰還ループを構成する。

このように、本発明によれば、ＶＣＯの発振周波数を制御する第１のフィードバックループと、データ再生用の第２のフィードバックループが分離されており、クロックの周波数と位相を個別に制御することができる。追従時間と、同符号連続信号時の安定性に関するトレードオフの関係を、特段に緩和することが可能となり、伝送データ信号の揺らぎや変動に対する追従速度の改善と高いクロック品質を両立できる。本実施例によれば、伝送データ信号と識別後のデータ信号を比較し、フィードバックを掛けているため、伝送データ速度や回路構成によらず、最適な識別位相に自動的に調整され、十分大きな位相余裕を確保することができる。以下、具体的な実施例に即して説明する。

図１は、本発明の第１の実施例のクロックデータ再生回路の構成を示す図である。図１を参照すると、この実施例のクロックデータ再生回路は、受信データ信号１０１とＶＣＯ１０３の出力信号の位相差を検出する第１の位相比較器１０９を含む第１のフィードバックループ１０４と、受信データ信号１０１を、識別器１０５にて識別した信号と受信データ信号１０１との位相差を検出する第２の位相比較器１１１と、を含む第２のフィードバックループ１０７を備えている。

第１のフィードバックループ１０４は、第１の位相比較器１０９と、第１の積分回路（低域通過フィルタ）１１０と、電圧制御発振器（ＶＣＯ）１０３を備えている。

第２のフィードバックループ１０７は、第２の位相比較器１１１と、第２の積分回路（低域通過フィルタ）１１２と、位相シフタ１０８と、識別器１０５を備えている。

本実施例において、識別器１０５は、マスタとスレーブの２段のフリップフロップ（ラッチ）よりなるエッジトリガー型レジスタよりなり、マスターラッチはクロック端子に入力されるクロック信号のロウレベルでデータ入力端子の入力データ信号を受けて保持出力し、スレーブラッチは、クロック信号のハイレベルで、マスターラッチの出力を受けて保持出力する。マスターラッチの出力が第２の位相比較回路１１１に入力され、スレーブラッチからのデータ出力が出力データ信号１０６とされる。

第１、第２の位相比較器１０９、１１１は、前記したように、図９に示した特性を持つ排他的論理和にて構成される。

位相シフタ１０８は、例えば図６に示すようなダイオード１５、１６と、マイクロストリップ線路１１、１２、１３、１４からなる、反射型のアナログ移相器で構成されており、位相遅延の制御は、制御端子１１０１を電圧（ダイオードのカソード端子電圧）を可変制御することで行われる。

本実施例では、ＶＣＯ１０３の発振周波数を制御する第１のフィードバックループ１０４と、データ再生用の第２のフィードバックループ１０７とを分離しているため、クロックの発振周波数と位相を独立に制御することができる。

このため、図７（ａ）、図７（ｂ）に示すような、従来のクロックデータ再生回路の積分回路（ローパスフィルタ）の時定数の設定の場合と相違して、図７（ｃ）に示すように、第１の積分回路（ＬＰＦ１）１１０の時定数を大きく、第２の積分回路（ＬＰＦ２）１１２の時定数を小さく設定することが可能となる。なお、図７は、本発明と、従来の回路の積分回路の時定数とＶＣＯ制御信号の積分出力電圧を比較して模式的に示した図である。

次に図５を参照して、本実施例の動作について説明する。図５（ａ）乃至図５（ｃ）は、図１に示した実施例において、クロックデータの再生動作の後、新たに受信データ信号が変化した場合のタイミング動作を模式的に示したタイミング図である。

まず、受信データ信号の位相が進んだ場合について、図５（ａ）を参照して説明する。図５（ａ）では、受信データ信号の位相は、識別用クロックより位相はφ進んでいる。

この場合、第１の位相比較器１０９は、受信データ信号の変化点と、識別用クロックの立ち下がりのタイミングを比較し、位相差に応じた値を出力する。本実施例においては、第１の積分回路１１０の時定数が十分大きいため、当初、積分回路１１０の出力電圧は、殆ど変動せず、このため、ＶＣＯ１０３の発振周波数も変化しない。

一方、第２の位相比較器１１１も、受信データ信号の変化点と、識別後のデータ出力（識別器１０５の出力）の変化点を比較し、その位相差に応じた値を、出力する。このとき、第２のフィードバックループ１０７における第２の積分回路１１２の時定数は、第１の積分回路１１０の時定数よりも小さな値であるため、出力積分値が変動し、位相シフタ１０８の遅延量が、まず最適値へと遷移する。

このため、本実施例によれば、追従時間が速く、同期がとれた、正確なデータの識別再生が実現され、クロック再生を、前述した従来のクロックデータ再生回路よりも、短時間で実現できる。

さらに、時間が経過した場合には、第１の積分回路１１０の出力積分値のゆっくりとした変化に応じて、ＶＣＯ１０３の発振周波数も変化する。

本実施例によれば、第２のフィードバックループ１０７は、常に、より早く遅延量を最適化するため、正確なデータと、クロック再生の同期状態は維持され、やがて、２つのフィードバックループ１０４、１０７は、同期のとれた安定状態へと遷移する。

図５（ｂ）は、受信データ信号の位相が遅れた場合を示している。図５（ｂ）では、受信データ信号の位相は識別クロックより位相はφ遅れている。この場合、前記説明と同様にして、追従時間が短い状態で、クロックデータ再生回路は、安定動作に至る。

図５（ｃ）は、受信データ信号の位相に変化が無い場合を示している。この場合、第１の第１のフィードバックループ１０４の積分回路１１０は、受信データ信号の基本周波数に比較して十分に大きい時定数のため、同符号連続信号に対しても、安定した積分値を出力する。このため、ＶＣＯ１０３からのクロック信号は、ジッタや位相雑音の少ない安定した周波数特性となる。

一方、第２のフィードバックループ１０７は、受信データ信号１０１と、識別再生後のデータ信号の位相を比較している。このため、識別用クロック信号は、位相シフタ１０８により、受信データ信号に対して、最適な遅延量に自動的に調整される。

本実施例は、同符号連続信号への安定性と、応答速度の改善を両立させることができる。さらに最適なクロック信号となる位相遅延を自動調整することができる。

図２は、本発明の第２の実施例の構成を示す図である。図２を参照すると、この実施例のクロックデータ再生回路は、ＶＣＯ２０３と、受信データ信号２０１とＶＣＯ出力の位相差を検出する第１の位相比較器２０９と、第１の積分回路２１０からなる第１のフィードバックループ２０４を有している。また、識別器２０５と、受信データ２０１を識別器２０５にて識別した信号と受信データ２０１との位相差を検出する第２の位相比較器２１１と、チャージポンプ回路付きの第２の積分回路２１２と、位相シフタ２０８からなる第２のフィードバックループ２０７を有している。位相比較器２０９は、図９に示した特性を持つ排他的論理和で構成され、位相比較器２１１は位相周波数比較器からなり、位相シフタ２０８は、ベクトル合成型の移相器で構成されている。

本実施例では、ＶＣＯ２０３の発振周波数を制御する第１のフィードバックループ２０４と、データ再生用の第２のフィードバックループ２０７が分離しているため、ＶＣＯ２０３の発振周波数と位相を独立に制御できる。このため、図７（ｃ）に示すように、従来の積分回路の時定数設定と違い、第１の積分回路２１０の時定数を大きく、第２の積分回路２１２の時定数を小さく設定することが可能となる。

次に、本実施例の動作について図５を参照して説明する。受信データ信号の位相が進んだ場合について、図５（ａ）を参照して説明する。前記実施例と同様、第１の位相比較器２０９は受信データ信号の変化点と識別用クロック（＝ＶＣＯ２０３出力）の立ち下がりのタイミングを比較し、位相差に応じた値を出力する。第１の積分回路２１０の時定数が十分大きく、積分値は始めは殆ど変動せず、ＶＣＯ２０３の発振周波数も変化しない。一方、第２の位相比較器２１１も、受信データ信号の変化点と識別後のデータ出力の変化点を比較し、その位相差に応じた値を、パルス出力する。このとき、第２のフィードバックループ２０７における第２の積分回路２１２の時定数を、第１の積分回路２１０のものよりも小さくしておくと、出力の積分値が素早く応答し、位相シフタ２０８の遅延量がまず最適値へと遷移する。さらに時間が経過した場合には、第１の積分回路２１０の出力積分値のゆっくりとした変化に応じ、ＶＣＯ２０３の発振周波数も変化する。第２のフィードバックループ２０７が常により早く遅延量を最適化するため、正確なデータとクロック再生の同期状態は維持され、やがて２つのフィードバックループ２０４、２０７は、同期がとれ安定状態へと遷移する。

受信データ信号の位相が遅れた場合、前記実施例の説明において、図５（ｂ）を参照し説明したとおり、追従時間が短い状態で、安定動作に至る。

さらに、受信データ信号の位相に変化が無い場合、図５（ｃ）に示すように、第１のフィードバックループ２０４の第１の積分回路２１０は、受信データ信号の基本周波数に比較して十分に大きい時定数のため、同符号連続信号に対しても安定した積分値を出力する。

このため、ＶＣＯ２０３からのクロック信号は、ジッタや位相雑音の少ない安定した周波数特性となる。一方、第２のフィードバックループ２０７は、受信データ信号２０１と識別再生後のデータ信号の位相を比較している。この時、第２の位相比較器２１１、チャージポンプ回路付きの第２の積分回路２１２、及び、位相シフタ２０８の構成により、同符号連続信号時には、それ以前の積分値出力が、位相シフタ２０８の制御電圧として、維持されている。このため、第１と第２のフィードバックループ２０４、２０７の時定数は互いに独立に設定することができる。

また識別用クロック信号は、位相シフタ２０８により、受信データ信号２０１に対して最適な遅延量に自動的に調整されている。

このように、本発明の第２の実施例は、前記した従来のクロックデータ回路と相違して、同符号連続信号への安定性と応答速度の改善を両立させることができ、さらに、最適なクロック信号となる位相遅延を自動調整することを可能としている。

図３は、本発明の第３の実施例の構成を示す図である。図３を参照すると、この実施例のクロックデータ再生回路は、ＶＣＯ３０３と、リファレンスクロック信号３１３とＶＣＯ３０３の出力の位相差を検出する第１の位相比較器３０９と、第１のループフィルタ（ＬＰＦ）回路をなす第１の積分回路（ＬＰＦ１）３１０とを有している。また、識別器３０５と、受信データ３０１を識別器３０５にて識別した信号と受信データ３０１との位相差を検出する第２の位相比較器３１１と、第２の積分回路（ＬＰＦ２）３１２と、位相シフタ３０８とからなる第２のフィードバックループ３０７を有している。

第１の位相比較器３０９と第２の位相比較器３１１は、図９に示した特性を持つ排他的論理和より構成される。位相シフタ３０８は、図６に示した反射型の移相器で構成されている。

本実施例では、リファレンスクロック信号３１３により、ＶＣＯ３０３の発振周波数を制御する第１のフィードバックループ３０４と、データ再生用の第２のフィードバックループ３０７とが分離している。このため、ＶＣＯ３０３を、回路に供給されたリファレンスクロック信号３１３に同期させたまま、データ識別、再生の正常動作が可能である。

本実施例によれば、第１の積分回路３１０の時定数を大きく、第２の積分回路３１２の時定数を小さくすることで、安定したクロック再生信号の実現と、応答速度の大幅な改善を両立させることができる。

図４は、本発明の第４の実施例の構成を示す図である。図４を参照すると、この実施例のクロックデータ再生回路は、ＶＣＯ２０３と、セレクタ制御端子４０３の信号に基づき、リファレンスクロック信号４０１と受信データ信号２０１の切り替えを行うセレクタ回路４０２と、セレクタ回路４０２の出力信号と、ＶＣＯ２０３から出力されるクロック信号の位相差を検出する第１の位相比較器２０９と、第１の積分回路（ＬＰＦ１）２１０からなる第１のフィードバックループ２０４を有している。また、識別器２０５と、受信データ２０１を識別器２０５にて識別した信号と受信データ２０１との位相差を検出する第２の位相比較器２１１と、第２の積分回路（ＬＰＦ２）２１２と、位相シフタ２０８とからなる第２のフィードバックループ２０７を有している。

第１の位相比較器２０９と第２の位相比較器２１１は、図９に示した特性を持つ排他的論理和で構成され、位相シフタ２０８は、図６に示した反射型の移相器で構成されている。

本実施例では、セレクタ回路４０２の出力信号と、ＶＣＯ２０３の出力信号の位相比較により、ＶＣＯ発振周波数を制御する第１のフィードバックループ２０４と、データ再生用の第２のフィードバックループ２０７が分離している。

ＶＣＯ２０３は、リファレンスクロック信号４０１に同期させたまま、データ識別、再生の正常動作が可能である。

さらに、本実施例において、受信データ信号がオフラインの時には、リファレンスクロック信号４０１とＶＣＯ２０３の同期をとり、受信データ信号がオンラインとなった時には、セレクタ制御信号２１５を切り替えることで、セレクタ４０２が受信データ信号２０１を選択し、これにより、受信データ信号２０１に、ＶＣＯ２０３からのクロック信号を位相同期させることができる。

本実施例によれば、クロックデータ再生回路のロックイン時間（同期がとれるまでの時間）を大幅に減少することができる。また、本実施例によれば、第２のフィードバック回路２０７の時定数を比較的小さな値としておくことで、データ信号の変動に対する応答速度を、短縮することができる。

このように、本実施例によれば、より早いロックイン時間、安定したクロック再生信号、素早い応答速度の全てを実現することができる。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成に限定されるものでなく、特許請求の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明に係るクロック再生回路は、入力データ信号からデータ信号を識別・再生するクロックデータ再生機能を含むインタフェース回路、半導体装置、電子機器、情報通信装置等に利用することができる。

Claims

発振周波数が可変制御される発振器を有し前記発振器から出力されるクロック信号と、入力データ信号とを位相同期させる位相同期用ループと、
前記入力データ信号を識別用クロック信号に応じて識別して出力する識別回路と、
前記識別回路で識別出力された出力データ信号と、前記入力データ信号との位相差を検出する位相比較回路と、
前記位相比較回路からの比較結果出力に基づき、前記発振器から出力されるクロック信号の位相をシフトさせる位相シフト回路と、
を有し、前記位相シフト回路から出力されるクロック信号が前記識別用クロック信号として前記識別回路に供給される、ことを特徴とするクロックデータ再生回路。
入力される制御信号電圧に基づき発振周波数を可変させる電圧制御発振回路と、
前記電圧制御発振回路から出力されるクロック信号と、受信データ信号とを入力し、入力した２つの信号の位相差を検出する第１の位相比較回路と、
前記第１の位相比較回路の出力を積分し出力電圧を前記電圧制御発振回路に制御信号電圧として供給する第１の積分回路と、
を含む第１のフィードバックループと、
前記受信データ信号を入力する識別回路と、
前記識別回路から出力されるデータ信号と前記受信データ信号とを入力し、入力した２つの信号の位相差を検出する第２の位相比較回路と、
前記第２の位相比較回路から出力を積分する第２の積分回路と、
前記電圧制御発振回路から出力されるクロック信号と、前記第２の積分回路の積分出力とを入力し、入力した前記クロック信号の位相を、入力した前記積分出力に応じてシフトさせて出力する位相シフト回路と、
を含む第２のフィードバックループと、
を備え、
前記位相シフト回路から出力されるクロック信号が、前記識別回路に識別用クロックとして供給されるとともに、出力クロック信号として出力される、ことを特徴とするクロックデータ再生回路。
入力される制御信号電圧に基づき発振周波数を可変させる電圧制御発振回路と、
前記電圧制御発振回路から出力されるクロック信号と、入力されるリファレンスクロック信号とを入力して位相差を検出する第１の位相比較回路と、
前記第１の位相比較回路の出力を積分し出力電圧を前記電圧制御発振回路に制御信号電圧として供給する第１の積分回路と、
を含む第１のフィードバックループと、
受信データ信号を入力する識別回路と、
前記識別回路から出力されるデータ信号と前記受信データ信号とを入力し、入力した２つの信号の位相差を検出する第２の位相比較回路と、
前記第２の位相比較回路の出力を積分する第２の積分回路と、
前記電圧制御発振回路から出力されるクロック信号と、前記第２の積分回路の積分出力とを入力し、入力した前記クロック信号の位相を、入力した前記積分出力に応じてシフトさせて出力する位相シフト回路と、
を含む第２のフィードバックループと、
を備え、
前記位相シフト回路から出力されるクロック信号が、前記識別回路に識別用クロックとして供給されるとともに、出力クロック信号として出力される、ことを特徴とするクロックデータ再生回路。
前記第１の位相比較回路が、前記クロック信号と位相を比較する信号として、前記受信データ信号と、リファレンスクロック信号のいずれかを選択する選択回路を有する、ことを特徴とする請求項３記載のクロックデータ再生回路。
前記第１のフィードバックループの時定数が、前記第２のフィードバックループの時定数よりも大きい値とされている、ことを特徴とする請求項１乃至４のいずれか一に記載のクロックデータ再生回路。
前記第１の積分回路の時定数が、前記第２の積分回路の時定数よりも大きい値とされている、ことを特徴とする請求項２又は３に記載のクロックデータ再生回路。
第１の入力端に入力される入力データ信号と、第２の入力端に入力されるクロック信号との位相を比較し比較結果を出力端から出力する第１の位相比較回路と、
前記第１の位相比較回路の出力信号を入力して積分する第１の積分回路と、
前記第１の積分回路からの出力信号を入力端から入力し、前記第１の積分回路からの出力信号に基づき、発振周波数を可変させ、出力端からクロック信号を出力するクロック再生回路と、
を有し、前記クロック再生回路から出力されるクロック信号は前記第１の位相比較回路の第２の入力端に帰還入力され、
データ入力端に前記入力データ信号を入力し、クロック入力端に入力される識別用クロック信号に基づき前記入力データ信号を識別し、出力端からデータ信号を出力する識別回路と、
第１の入力端に入力される前記識別回路からのデータ信号と、第２の入力端に入力される前記入力データ信号との位相を比較し、比較結果を出力端から出力する第２の位相比較回路と、
前記第２の位相比較回路の出力信号を入力して積分する第２の積分回路と、
前記クロック再生回路から出力される前記クロック信号を入力端から入力し、前記第２の積分回路からの出力信号を制御信号入力端から入力し、前記出力信号に基づき、前記クロック再生回路から出力される前記クロック信号の位相をシフトさせて出力端から出力する位相シフト回路と、
を含み、
前記位相シフト回路から出力されるクロック信号が、前記識別回路に前記識別用クロック信号として供給される、ことを特徴とするクロックデータ再生回路。
入力データ信号を識別用クロック信号に応じて識別し出力データ信号を出力する識別回路と、前記入力データ信号又は基準クロック信号を入力し前記入力した信号に同期したクロック信号を生成するクロック生成回路と、を含むクロックデータ再生回路において、
前記出力データ信号と前記入力データ信号の位相差を検出し前記位相差の積分結果に基づき、前記クロック信号の位相をシフトし前記識別回路に前記識別用クロック信号として供給するフィードバックループ回路を含む、ことを特徴とするクロックデータ再生回路。