JPH01180151A - 自走周波数安定度補償式ｐｌｌ回路 - Google Patents
自走周波数安定度補償式ｐｌｌ回路Info
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- JPH01180151A JPH01180151A JP63004019A JP401988A JPH01180151A JP H01180151 A JPH01180151 A JP H01180151A JP 63004019 A JP63004019 A JP 63004019A JP 401988 A JP401988 A JP 401988A JP H01180151 A JPH01180151 A JP H01180151A
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［目 次コ
概要
産業上の利用分野
従来の技術（第５〜７図）
発明が解決しようとする課題
課題を解決するための手段（第１図）
作 用（第２図）
実施例（第３，４図）
発明の効果
［概 要コ
ｖｃｏ等の発振器、位相比較器およびループフィルタか
らなるＰＬＬ （位相同期ループ）回路に関し、特にそ
の自走周波数の安定度補償できるようにしたＰＬＬ回路
に関し、 回路規模の小型化をはかりながら、自走周波数の安定度
を補償できるようにして、規定自走周波数を満足できる
ようにことを目的とし、ＰＬＬ回路において、基準入力
信号を出力する基準発振器と、該基準発振器からの該基
準入力信号またはＰＬＬ回路入力信号を選択的に出力す
るセレクタとが設けられるように構成する。
らなるＰＬＬ （位相同期ループ）回路に関し、特にそ
の自走周波数の安定度補償できるようにしたＰＬＬ回路
に関し、 回路規模の小型化をはかりながら、自走周波数の安定度
を補償できるようにして、規定自走周波数を満足できる
ようにことを目的とし、ＰＬＬ回路において、基準入力
信号を出力する基準発振器と、該基準発振器からの該基
準入力信号またはＰＬＬ回路入力信号を選択的に出力す
るセレクタとが設けられるように構成する。
［産業上の利用分野］
本発明は、ｖｃｏ （ｓ圧制御型周波数可変発振器）等
の発振器、位相比較器およびループフィルタからなるＰ
ＬＬ （位相同期ループ）回路に関し、特にその自走周
波数の安定度補償できるようにしたＰＬＬ回路に関する
。
の発振器、位相比較器およびループフィルタからなるＰ
ＬＬ （位相同期ループ）回路に関し、特にその自走周
波数の安定度補償できるようにしたＰＬＬ回路に関する
。
近年、上記のようなＰＬＬ回路は種々の分野で利用され
使用されている。
使用されている。
例えば、有線伝送技術の分野においては、複数個の低次
群ディジタル信号を時分割的に多重化して高次群ディジ
タル信号を作り、これを遠方へ伝送し、受側では分離し
て基の低次群ディジタル信号を得るディジタル伝送方式
があるが、かかるディジタル伝送方式においては、その
信号多重化または信号分離用メモリへのスタッフまたは
デスタッフ用書込信号と、このメモリからのスタッフま
たはデスタッフ用読出信号との位相を同期させる必要が
あり、この位相同期のために、上記のようなＰＬＬ回路
が使用される。
群ディジタル信号を時分割的に多重化して高次群ディジ
タル信号を作り、これを遠方へ伝送し、受側では分離し
て基の低次群ディジタル信号を得るディジタル伝送方式
があるが、かかるディジタル伝送方式においては、その
信号多重化または信号分離用メモリへのスタッフまたは
デスタッフ用書込信号と、このメモリからのスタッフま
たはデスタッフ用読出信号との位相を同期させる必要が
あり、この位相同期のために、上記のようなＰＬＬ回路
が使用される。
［従来の技術］
第５図は従来のディジタル伝送方式における受信側ブロ
ック図であるが、この第５図において、１は信号分離用
メモリとしてのバッファメモリで、このバッファメモリ
１では、後述の書込クロックＷＣＬＫと続出クロックＲ
ＣＬＫとを用いてスタッフパルスの除去（デスタッフ）
が行なわれる。
ック図であるが、この第５図において、１は信号分離用
メモリとしてのバッファメモリで、このバッファメモリ
１では、後述の書込クロックＷＣＬＫと続出クロックＲ
ＣＬＫとを用いてスタッフパルスの除去（デスタッフ）
が行なわれる。
２は書込クロック発生回路、３はデスタッフ制御回路で
、書込クロック発生回路２からのクロックは、デスタッ
フ制御回路３によって、スタッフ指定パルスが検出され
たとき、１ビツト後方へずらされるようになっている。
、書込クロック発生回路２からのクロックは、デスタッ
フ制御回路３によって、スタッフ指定パルスが検出され
たとき、１ビツト後方へずらされるようになっている。
これによりスタッフパルス位置では、書込クロックがな
くなるので、デスタッフが行なわれる。
くなるので、デスタッフが行なわれる。
４．５は分周回路で、分周回路４は書込クロックＷＣＬ
Ｋを１／Ｎ分周するもので、分周回路５は読出クロック
ＲＣＬＫを１／Ｎ分周するものである。
Ｋを１／Ｎ分周するもので、分周回路５は読出クロック
ＲＣＬＫを１／Ｎ分周するものである。
６は位相比較器としてのＲＳフリップフロップ。
７はループフィルタとしてのローパスフィルタ、８はＶ
ＣＯ（電圧制御型周波数可変発振器）で。
ＣＯ（電圧制御型周波数可変発振器）で。
ＲＳフリップフロップ６、ローパスフィルタ７、ｖｃｏ
ｓで、ＰＬＬ回路を構成する。
ｓで、ＰＬＬ回路を構成する。
このＰＬＬ回路では、ＲＳフリップフロップ６で、第６
図（ａ）に示すようなＰＬＬ回路入力信号としての書込
クロックと、第６図（ｂ）に示すようなＰＬＬ回路出力
信号としての読出クロックとの位相比較を行なって、そ
の位相比較結果［第６図（Ｃ）参照］をローパスフィル
タ７へ入力して積分し、このローパスフィルタフの出力
［第６図（ｄ）参照］で、ｖｃｏｓの出力［第６図（ｅ
）参照］の出力周波数を制御するようになっている。
図（ａ）に示すようなＰＬＬ回路入力信号としての書込
クロックと、第６図（ｂ）に示すようなＰＬＬ回路出力
信号としての読出クロックとの位相比較を行なって、そ
の位相比較結果［第６図（Ｃ）参照］をローパスフィル
タ７へ入力して積分し、このローパスフィルタフの出力
［第６図（ｄ）参照］で、ｖｃｏｓの出力［第６図（ｅ
）参照］の出力周波数を制御するようになっている。
このような構成により、書込クロック発生回路２からの
クロックは、デスタッフ制御回路３によって、スタッフ
指定パルスが検出されたとき、１ビツト後方へずらされ
、これによりスタッフパルス位置では、書込クロックが
なくなるので、デスタッフが行なわれる。
クロックは、デスタッフ制御回路３によって、スタッフ
指定パルスが検出されたとき、１ビツト後方へずらされ
、これによりスタッフパルス位置では、書込クロックが
なくなるので、デスタッフが行なわれる。
一方、ｖｃｏｓはＲＳフリップフロップ６の制御によっ
て滑らかな平均周波数のクロックを出力し、この出力に
基づく読出クロックＲＣＬＫを用いて低次群信号を再生
することが行なわれる。
て滑らかな平均周波数のクロックを出力し、この出力に
基づく読出クロックＲＣＬＫを用いて低次群信号を再生
することが行なわれる。
なお、ディジタル伝送方式における送信側においては、
読出クロックをスタッフ制御回路にて制御することによ
り、スタッフパルスをバッファメモリを通じて挿入する
ことが行なわれるが、この読出クロックも、上述のよう
なＰＬＬ回路を用いて、書込クロックと位相が同期する
ようになっている。
読出クロックをスタッフ制御回路にて制御することによ
り、スタッフパルスをバッファメモリを通じて挿入する
ことが行なわれるが、この読出クロックも、上述のよう
なＰＬＬ回路を用いて、書込クロックと位相が同期する
ようになっている。
［発明が解決しようとする課題］
ところで、もしなんらかの原因で、書込クロックＷ Ｃ
Ｌ Ｋが断状態となった場合は、正常なデータが取り込
まれないので、通常はバッファメモリ１をリセットして
、例えばオール１のＡＩＳ （アラームインジケーショ
ンシグナル）を送出する必要があるが、第５図に示す従
来の手段では、続出クロックＲＣＬＫもおかしくなり、
上記ＡＩＳを出力することができない。
Ｌ Ｋが断状態となった場合は、正常なデータが取り込
まれないので、通常はバッファメモリ１をリセットして
、例えばオール１のＡＩＳ （アラームインジケーショ
ンシグナル）を送出する必要があるが、第５図に示す従
来の手段では、続出クロックＲＣＬＫもおかしくなり、
上記ＡＩＳを出力することができない。
そこで、第７図に示すごとく、読出クロックをインバー
タ９で反転して、これを書込クロックとともにセレクタ
１ｏへ入力し、もし書込クロックが断状態となった場合
は、セレクタ１０を切り替えて、上記読出クロックの反
転信号をＲＳフリップフロップ６のセット端へ供給する
ようにして、位相比較出力をデユーティ５０％にして、
ＶＣＯ８の出力周波数ｆ、（この周波数ｆ０を自走周波
数といい、例えば４４．７３６ＭＨｚに設定される）に
することにより、ＰＩＬＬ回路の自走周波数の安定化を
補償するよう企図したものも提案されている。
タ９で反転して、これを書込クロックとともにセレクタ
１ｏへ入力し、もし書込クロックが断状態となった場合
は、セレクタ１０を切り替えて、上記読出クロックの反
転信号をＲＳフリップフロップ６のセット端へ供給する
ようにして、位相比較出力をデユーティ５０％にして、
ＶＣＯ８の出力周波数ｆ、（この周波数ｆ０を自走周波
数といい、例えば４４．７３６ＭＨｚに設定される）に
することにより、ＰＩＬＬ回路の自走周波数の安定化を
補償するよう企図したものも提案されている。
しかし、このような第７図に示すものでは、っぎのよう
な問題点がある。すなわち、自走周波数ｆ０に規定があ
る場合（例えばｆ０±Δｆ、Δｆ（ｆ、）は、この自走
周波数ｆ０に設定するために、ｖｃｏｓに種々の補償回
路を設けなければならず、これにより回路規模が大きく
なり、更にはこれに比例して装置も大型化する。これで
は、高密度且つ小型化の実現は望めない。
な問題点がある。すなわち、自走周波数ｆ０に規定があ
る場合（例えばｆ０±Δｆ、Δｆ（ｆ、）は、この自走
周波数ｆ０に設定するために、ｖｃｏｓに種々の補償回
路を設けなければならず、これにより回路規模が大きく
なり、更にはこれに比例して装置も大型化する。これで
は、高密度且つ小型化の実現は望めない。
本発明は、このような問題点を解決しようとするもので
、回路規模の小型化をはかりながら、自走周波数の安定
度を補償できるようにして、規定自走周波数を満足でき
るようにした、自走周波数安定度補償式ＰＬＬ回路を提
供することを目的とする。
、回路規模の小型化をはかりながら、自走周波数の安定
度を補償できるようにして、規定自走周波数を満足でき
るようにした、自走周波数安定度補償式ＰＬＬ回路を提
供することを目的とする。
［課題を解決するための手段］
第１図は本発明の原理ブロック図を示す。
第１図において、４，５は分周回路で、分周回路４は入
力信号としての書込クロックＷＣＬＫを１ ／ Ｎ分周
するもので１分周回路５は出力信号としての読出クロッ
クＲＣＬＫを１／Ｎ分周するものである。
力信号としての書込クロックＷＣＬＫを１ ／ Ｎ分周
するもので１分周回路５は出力信号としての読出クロッ
クＲＣＬＫを１／Ｎ分周するものである。
６は位相比較器としてのＲＳフリップフロップ、７はル
ープフィルタとしてのローパスフィルタ、８はＶＣＯ（
電圧制御型周波数可変発振器）で、ＲＳフリップフロッ
プ６、ローパスフィルタ７、ｖｃｏｓで、ＰＬＬ回路を
構成する。
ープフィルタとしてのローパスフィルタ、８はＶＣＯ（
電圧制御型周波数可変発振器）で、ＲＳフリップフロッ
プ６、ローパスフィルタ７、ｖｃｏｓで、ＰＬＬ回路を
構成する。
１１はセレクタ、１２は自走周波数ｆ８の１／Ｎの周波
数を有する基準入力信号を出力する基準発振器で、この
セレクタ１１は、基準発振器１２からの基準入力信号ま
たは書込クロックＷＣＬＫを選択的にＲＳフリップフロ
ップ６のセット端へ出力するものである。
数を有する基準入力信号を出力する基準発振器で、この
セレクタ１１は、基準発振器１２からの基準入力信号ま
たは書込クロックＷＣＬＫを選択的にＲＳフリップフロ
ップ６のセット端へ出力するものである。
なお、セレクタ１１は、書込クロックＷＣＬＫが断状態
となると、基準入力信号がＲＳフリップフロップ６のセ
ット端へ出力されるように切り替わり、書込クロックＷ
ＣＬＫが断状態でないと、書込クロックがＲＳフリップ
フロップ６のセット端へ出力されるように切り替わる。
となると、基準入力信号がＲＳフリップフロップ６のセ
ット端へ出力されるように切り替わり、書込クロックＷ
ＣＬＫが断状態でないと、書込クロックがＲＳフリップ
フロップ６のセット端へ出力されるように切り替わる。
［作 用コ
このＰＬＬ回路では、ＲＳフリップフロップ６で、第２
図（ａ）に示すようなＰＬＬ回路入力信号としての書込
クロックと、第２図（ｂ）に示すようなＰＬＬ回路出力
信号としての読出クロックとの位相比較を行なって、そ
の結果［第２図（ｃ）参照］をローパスフィルタ７へ入
力して積分し、このローパスフィルタフの出力［第２図
（ｄ）参照］で、ＶＣＯ８（７）出力［第２図（ｅ）参
照］の出力周波数を制御するようになっている。
図（ａ）に示すようなＰＬＬ回路入力信号としての書込
クロックと、第２図（ｂ）に示すようなＰＬＬ回路出力
信号としての読出クロックとの位相比較を行なって、そ
の結果［第２図（ｃ）参照］をローパスフィルタ７へ入
力して積分し、このローパスフィルタフの出力［第２図
（ｄ）参照］で、ＶＣＯ８（７）出力［第２図（ｅ）参
照］の出力周波数を制御するようになっている。
しかし、書込クロックＷＣＬＫが断状態となると、セレ
クタ１１が基準発振器１２からの基準入力信号がＲＳフ
リップフロップ６のセット端へ出力されるように切り替
わるため、この基準入力信号［この基準入力信号も第２
図（ａ）のようになる］がＰＬＬ回路入力信号として作
用し、この基準入力信号と第２図（ｂ）に示すようなＰ
ＬＬ回路出力信号としての読出クロックとの位相比較が
行なわれ、その位相比較結果［第２図（Ｃ）参照］をロ
ーパスフィルタ７へ入力して積分し、このローパスフィ
ルタフの出力［第２図（ｄ） 参照］で、ｖｃｏｓの出
力［第２図（ｅ）参照］の自走周波数を制御する。
クタ１１が基準発振器１２からの基準入力信号がＲＳフ
リップフロップ６のセット端へ出力されるように切り替
わるため、この基準入力信号［この基準入力信号も第２
図（ａ）のようになる］がＰＬＬ回路入力信号として作
用し、この基準入力信号と第２図（ｂ）に示すようなＰ
ＬＬ回路出力信号としての読出クロックとの位相比較が
行なわれ、その位相比較結果［第２図（Ｃ）参照］をロ
ーパスフィルタ７へ入力して積分し、このローパスフィ
ルタフの出力［第２図（ｄ） 参照］で、ｖｃｏｓの出
力［第２図（ｅ）参照］の自走周波数を制御する。
［実施例コ
以下、図面を参照して本発明の詳細な説明する。
第３図は本発明の一実施例としてディジタル伝送方式に
おける受信部に本発明を適用した場合のブロック図であ
るが、この第３図において、１は信号分離用メモリとし
てのバッファメモリで、このバッファメモリ１では、書
込クロックＷＣＬＫと読出クロックＲＣＬＫとを用いて
スタッフパルスの除去（デスタッフ）が行なわれる。
おける受信部に本発明を適用した場合のブロック図であ
るが、この第３図において、１は信号分離用メモリとし
てのバッファメモリで、このバッファメモリ１では、書
込クロックＷＣＬＫと読出クロックＲＣＬＫとを用いて
スタッフパルスの除去（デスタッフ）が行なわれる。
２は書込クロック発生回路、３はデスタッフ制御回路で
、書込クロック発生回路２からのクロックは、デスタッ
フ制御回路３によって、スタッフ指定パルスが検出され
たとき、１ビツト後方へずらされるようになっている。
、書込クロック発生回路２からのクロックは、デスタッ
フ制御回路３によって、スタッフ指定パルスが検出され
たとき、１ビツト後方へずらされるようになっている。
これによりスタッフパルス位置では、書込クロックがな
くなるので、デスタッフが行なわれる。
くなるので、デスタッフが行なわれる。
４．５は分周回路で、分周回路４は書込クロックＷＣＬ
Ｋを１／Ｎ分周するもので、分周回路５は読出クロック
ＲＣＬＫを１／Ｎ分周するものである。
Ｋを１／Ｎ分周するもので、分周回路５は読出クロック
ＲＣＬＫを１／Ｎ分周するものである。
６は位相比較器としてのＲＳフリップフロップ、７はル
ープフィルタとしてのローパスフィルタ、８は■ＣＯで
、ＲＳフリップフロップ６、ローパスフィルタ７、ｖｃ
ｏｓで、ＰＬＬ回路を構成する。
ープフィルタとしてのローパスフィルタ、８は■ＣＯで
、ＲＳフリップフロップ６、ローパスフィルタ７、ｖｃ
ｏｓで、ＰＬＬ回路を構成する。
１１はセレクタ、１２は自走周波数ｆ０の１／Ｎの周波
数を有する基準入力信号を出力する基準発振器で、この
セレクタ１１は、基準発振器１２からの基準入力信号ま
たは書込クロックを選択的にＲＳフリップフロップ６の
セット端へ出力するものである。
数を有する基準入力信号を出力する基準発振器で、この
セレクタ１１は、基準発振器１２からの基準入力信号ま
たは書込クロックを選択的にＲＳフリップフロップ６の
セット端へ出力するものである。
なお、基準発振器１２は固定周波数（自走周波数ｆ０の
１／Ｎ倍の周波数）を発振するものであるので、安価で
小型、高性能のものを入手することができる。
１／Ｎ倍の周波数）を発振するものであるので、安価で
小型、高性能のものを入手することができる。
また、セレクタ１１は、書込クロックＷＣＬＫが断状態
となると、コントローラ１３からの切替制御信号を受け
て、基準入力信号がＲＳフリップフロップ６のセット端
へ出力されるように切り替わり、書込クロックＷＣＬＫ
が断状態でないと、同じくコントローラ１３からの切替
制御信号を受けて、書込クロックがＲＳフリップフロッ
プ６のセット端へ出力されるように切り替わる。
となると、コントローラ１３からの切替制御信号を受け
て、基準入力信号がＲＳフリップフロップ６のセット端
へ出力されるように切り替わり、書込クロックＷＣＬＫ
が断状態でないと、同じくコントローラ１３からの切替
制御信号を受けて、書込クロックがＲＳフリップフロッ
プ６のセット端へ出力されるように切り替わる。
上述の構成により、書込クロック発生回路２からのクロ
ックは、デスタッフ制御回路３によって、スタッフ指定
パルスが検出されたとき、１ビツト後方へずらされ、こ
れによりスタッフパルス位置では、書込クロックがなく
なるので、デスタッフが行なわれる。
ックは、デスタッフ制御回路３によって、スタッフ指定
パルスが検出されたとき、１ビツト後方へずらされ、こ
れによりスタッフパルス位置では、書込クロックがなく
なるので、デスタッフが行なわれる。
一方、ｖｃｏｓはＲＳフリップフロップ６の制御によっ
て滑らかな平均周波数のクロックを出力し、この出力に
基づく読出クロックＲＣＬＫを用いて低次群信号を再生
することが行なわれる。
て滑らかな平均周波数のクロックを出力し、この出力に
基づく読出クロックＲＣＬＫを用いて低次群信号を再生
することが行なわれる。
即ち、このＰＬＬ回路では、ＲＳフリップフロップ６で
、第４図（ａ）に示すようなＰＬＬ回路入力信号として
の書込クロックと、第４図（ｂ）に示すようなＰＬＬ回
路出力信号としての読出クロックとの位相比較を行なっ
て、その比較結果［第４図（Ｃ）参照］をローパスフィ
ルタ７へ入力して積分し、このローパスフィルタフの出
力［第４図（ｄ）参照コで、ＶＣＯ８（７）出力［第４
図（ｅ）参照］の出力周波数を制御するようになってい
る。
、第４図（ａ）に示すようなＰＬＬ回路入力信号として
の書込クロックと、第４図（ｂ）に示すようなＰＬＬ回
路出力信号としての読出クロックとの位相比較を行なっ
て、その比較結果［第４図（Ｃ）参照］をローパスフィ
ルタ７へ入力して積分し、このローパスフィルタフの出
力［第４図（ｄ）参照コで、ＶＣＯ８（７）出力［第４
図（ｅ）参照］の出力周波数を制御するようになってい
る。
しかし、書込クロックＷＣＬＫが断状態となると、セレ
クタ１１が基準発振器１２からの基準入力信号がＲＳフ
リップフロップ６のセット端へ出力されるように切り替
わるため、この基準入力信号［この基準入力信号も第４
図（ａ）のようになる］がＰＬＬ回路入力信号として作
用し、この基準入力信号と第４図（ｂ）に示すようなＰ
ＬＬ回路出力信号としての続出クロックとの位相比較が
行なわれ、その位相比較結果［第４図（ｃ）参照コをロ
ーパスフィルタ７へ入力して積分し、この日一パスフィ
ルタ７の出力［第４図（ｄ）参照］で、ｖｃｏｓの出力
［第４図（ｅ）参照］の自走周波数を制御するのである
。
クタ１１が基準発振器１２からの基準入力信号がＲＳフ
リップフロップ６のセット端へ出力されるように切り替
わるため、この基準入力信号［この基準入力信号も第４
図（ａ）のようになる］がＰＬＬ回路入力信号として作
用し、この基準入力信号と第４図（ｂ）に示すようなＰ
ＬＬ回路出力信号としての続出クロックとの位相比較が
行なわれ、その位相比較結果［第４図（ｃ）参照コをロ
ーパスフィルタ７へ入力して積分し、この日一パスフィ
ルタ７の出力［第４図（ｄ）参照］で、ｖｃｏｓの出力
［第４図（ｅ）参照］の自走周波数を制御するのである
。
このように、安価で小型、高性能の基準発振器１２を使
用して、書込クロックＷＣＬＫ断時のバックアップを行
なっているので、回路規模を大きくしなくても、自走周
波数の安定度を補償して、規定自走周波数を満足できる
のである。従って、書込クロックＷＣＬＫが断状態とな
って、正常なデータが取り込まれなくなり、バッファメ
モリ１をリセットして、例えばオール１の上記ＡＩＳを
送出する場合でも、正確なタイミングで読出クロックＲ
ＣＬＫを作ることができるので、確実にこのＡＩＳを出
力することができるのである。
用して、書込クロックＷＣＬＫ断時のバックアップを行
なっているので、回路規模を大きくしなくても、自走周
波数の安定度を補償して、規定自走周波数を満足できる
のである。従って、書込クロックＷＣＬＫが断状態とな
って、正常なデータが取り込まれなくなり、バッファメ
モリ１をリセットして、例えばオール１の上記ＡＩＳを
送出する場合でも、正確なタイミングで読出クロックＲ
ＣＬＫを作ることができるので、確実にこのＡＩＳを出
力することができるのである。
なお、ディジタル伝送方式における送信側においては、
読出クロックをスタッフ制御回路にて制御することによ
り、スタッフパルスをバッファメモリを通じて挿入する
ことが行なわれるが、この読出クロックも、本発明にか
かる自走周波数安定度補償式ＰＬＬ回路を用いて、書込
クロックと位相が同期するようにできる。
読出クロックをスタッフ制御回路にて制御することによ
り、スタッフパルスをバッファメモリを通じて挿入する
ことが行なわれるが、この読出クロックも、本発明にか
かる自走周波数安定度補償式ＰＬＬ回路を用いて、書込
クロックと位相が同期するようにできる。
また、この自走周波数安定度補償式ＰＬＬ回路は、その
他の用途、例えばＦＭ受信機などにも用いることができ
る。
他の用途、例えばＦＭ受信機などにも用いることができ
る。
［発明の効果］
以上詳述したように、本発明の自走周波数安定度補償式
ＰＬＬ回路によれば、安価で小型、高性能の基準発振器
を設け、セレクタにて、この基準発振器からの基準入力
信号またはＰＬＬ回路入力信号を選択的に出力するよう
に構成して、入力信号断時のバックアップを行なってい
るので、回路規模を大きくしなくても、自走周波数の安
定度を補償して、規定自走周波数を満足できる利点があ
る。
ＰＬＬ回路によれば、安価で小型、高性能の基準発振器
を設け、セレクタにて、この基準発振器からの基準入力
信号またはＰＬＬ回路入力信号を選択的に出力するよう
に構成して、入力信号断時のバックアップを行なってい
るので、回路規模を大きくしなくても、自走周波数の安
定度を補償して、規定自走周波数を満足できる利点があ
る。
第１図は本発明の原理ブロック図、
第２図は本発明の作用説明図、
第３図は本発明の一実施例を示すブロック図、第４図は
本発明の一実施例の作用説明図、第５図は従来例のブロ
ック図、 第６図は従来例の作用説明図、 第７図は他の従来例のブロック図である。 図において、 １はバッファメモリ、 ２は書込クロック発生回路、 ３はデスタッフ制御回路、 ４．５は分周回路、 ６は位相比較器としてのＲＳフリップフロップ、７はル
ープフィルタとしてのローパスフィルタ、８はｖＣ○、 １１はセレクタ、 １２は基準発振器、 １３はコントローラである。 ４．５−碕舟ｌ訃 ６−７すｌアフσファ ＋１−ｔし７ｑ ＋２−、＆ ！！ｔ ！敬答 、１≦４斗１日月めＲ，ｒ甲ブロックレコ第１図 （０） フリップ７０ツ７’ｔ、ト堵入力（ｂ ）
７１ｈ−ブ’Ｍｙｆ’Ｊｔンｋｆｌｌ入１（Ｃ）
フリヮブ７０１プ本刀 （ｄ） ローｌでスフイル′７出力（ＶＣＯ別御
電圧） （ｅ） ｖｃｏ 出力 イズｅＡ（・ 一一＋−―−−鴫一轡一一−−−―・−一−−−−自＋
ｅ＋曙−−−＋−噛−−一氾几＾−−−−−−−−−−
−−−−−−一一一一一一一−詰。 疹＋１ のイ乍りロ倉ｔす１図 第６図 ２８７一
本発明の一実施例の作用説明図、第５図は従来例のブロ
ック図、 第６図は従来例の作用説明図、 第７図は他の従来例のブロック図である。 図において、 １はバッファメモリ、 ２は書込クロック発生回路、 ３はデスタッフ制御回路、 ４．５は分周回路、 ６は位相比較器としてのＲＳフリップフロップ、７はル
ープフィルタとしてのローパスフィルタ、８はｖＣ○、 １１はセレクタ、 １２は基準発振器、 １３はコントローラである。 ４．５−碕舟ｌ訃 ６−７すｌアフσファ ＋１−ｔし７ｑ ＋２−、＆ ！！ｔ ！敬答 、１≦４斗１日月めＲ，ｒ甲ブロックレコ第１図 （０） フリップ７０ツ７’ｔ、ト堵入力（ｂ ）
７１ｈ−ブ’Ｍｙｆ’Ｊｔンｋｆｌｌ入１（Ｃ）
フリヮブ７０１プ本刀 （ｄ） ローｌでスフイル′７出力（ＶＣＯ別御
電圧） （ｅ） ｖｃｏ 出力 イズｅＡ（・ 一一＋−―−−鴫一轡一一−−−―・−一−−−−自＋
ｅ＋曙−−−＋−噛−−一氾几＾−−−−−−−−−−
−−−−−−一一一一一一一−詰。 疹＋１ のイ乍りロ倉ｔす１図 第６図 ２８７一
Claims (2)
- （１）出力信号を発振出力する発振器（８）と、該出力
信号と所要の入力信号との位相差を検出する位相比較器
（６）と、該位相比較器（６）からの信号を受けて該発
振器（８）の出力周波数を制御するループフィルタ（７
）とを有し、該入力信号に対し該出力信号を位相同期さ
せるＰＬＬ回路において、 基準入力信号を出力する基準発振器（１２）と、該基準
発振器（１２）からの該基準入力信号または該入力信号
を選択的に出力するセレクタ（１１）とが設けられたこ
とを特徴とする。 特徴とする、自走周波数安定度補償式ＰＬＬ回路。 - （２）該入力信号がディジタル伝送方式における信号多
重化または信号分離用メモリ（１）へのスタッフまたは
デスタッフ用書込信号（ＷＣＬＫ）で、該出力信号がデ
ィジタル伝送方式における該メモリ（１）からのスタッ
フまたはデスタッフ用読出信号（ＲＣＬＫ）である、特
許請求の範囲第１項に記載の自走周波数安定度補償式Ｐ
ＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004019A JPH01180151A (ja) | 1988-01-12 | 1988-01-12 | 自走周波数安定度補償式ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004019A JPH01180151A (ja) | 1988-01-12 | 1988-01-12 | 自走周波数安定度補償式ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01180151A true JPH01180151A (ja) | 1989-07-18 |
Family
ID=11573261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63004019A Pending JPH01180151A (ja) | 1988-01-12 | 1988-01-12 | 自走周波数安定度補償式ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01180151A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373254A (en) * | 1992-01-17 | 1994-12-13 | Hitachi, Ltd. | Method and apparatus for controlling phase of a system clock signal for switching the system clock signal |
| JPH07177135A (ja) * | 1993-12-20 | 1995-07-14 | Iwatsu Electric Co Ltd | 通信装置 |
| JP2007336043A (ja) * | 2006-06-13 | 2007-12-27 | Fujitsu Ltd | 光伝送装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6069915A (ja) * | 1983-09-27 | 1985-04-20 | Fujitsu Ltd | タイミング抽出方式 |
| JPS60194850A (ja) * | 1984-03-16 | 1985-10-03 | Fujitsu Ltd | 位相同期送受信装置 |
-
1988
- 1988-01-12 JP JP63004019A patent/JPH01180151A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6069915A (ja) * | 1983-09-27 | 1985-04-20 | Fujitsu Ltd | タイミング抽出方式 |
| JPS60194850A (ja) * | 1984-03-16 | 1985-10-03 | Fujitsu Ltd | 位相同期送受信装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373254A (en) * | 1992-01-17 | 1994-12-13 | Hitachi, Ltd. | Method and apparatus for controlling phase of a system clock signal for switching the system clock signal |
| JPH07177135A (ja) * | 1993-12-20 | 1995-07-14 | Iwatsu Electric Co Ltd | 通信装置 |
| JP2007336043A (ja) * | 2006-06-13 | 2007-12-27 | Fujitsu Ltd | 光伝送装置 |
| JP4699292B2 (ja) * | 2006-06-13 | 2011-06-08 | 富士通株式会社 | 光伝送装置 |
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