JPS60194850A - 位相同期送受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａｌ　発明の技術分野 本発明は、ディジタル伝送における同期方式に係わり、
特に位相ロック・ループを用いた位相同期送受信装置に
関する。

（ｂ）　技術の背景 近年、電話の音声信号等アナログ信号の実時間伝送方式
として符号変調方式（以下ＰＣＭ方式と記述する）が実
用化されつつあり、一方ではコンピュータ間通信の普及
とともにディジタル伝送の統合化が行われようとしてい
て、益々ディレタル伝送の重要性が高まっている。この
ようなディジタル伝送では伝送の効率化を計るため、高
速化。

多重化が促進されており、それに従って伝送誤りの少な
い伝送方式の採用が要望されている。特にＰＣＭ時分割
多重通信方式においては、各チャンネルをサンプリング
し時分割して伝送するため、受信端で同期はずれが生じ
た場合は他チャンネルの信号が混入する等、雑音の原因
となって通信不能の事態が発生する場合がある。このた
め例えば非同期多重化ＰＣＭ通信においては同期周波数
が異なった装置で生成したＰＣＭ信号を多重化する場合
、同期化パルス（以下スタッフ・パルスと記述する）の
挿入等で装置間の同期化を行い、受信側では該スタッフ
・パルスを除去して信号の時間位置を平滑化して原信号
を再生する方式等が採用されている。再生する具体的な
方法として一般に入力信号列を一時記憶してそれを読み
取る同期信号と上記一時記憶用書込み同期信号との位相
差を同期化する位相ロック・ループ（以下Ｐ　Ｌ　Ｌと
記述する）が普及している。

（Ｃ）　従来技術と問題点 ＰＬＬを用いた時間位置偏位抑圧方式を非同期多重化Ｐ
ＣＭの端局を例にとって説明する。第１図（ａ）は原信
号列で、２チヤンネル１の第１ビツト。

３はｎ多重化におけるチャンネルｎの最終ビット。

１は期間Ｔを１フレームとした時挿入されたフレーム同
期信号である。第１図（ｂ）はスタッフ・パルスを挿入
して同期化し送信された信号列である。

受信端局では入力情報よりスタッフ・パルス４を除去し
原信号第１図（ａｌを再生する。第２図は端局の構成例
を示すブロック図である。Ｂ／Ｕ、２１は伝送されてき
た複極性パルスを単極性パルスに変換、整形する複極−
単極変換部で、第１図に示す信号列はＢ／Ｕ　２１によ
り変換された信号列を示したものである。次に入力信号
列より同期用クロックパルスを発生し、制御クロック発
生部２２により各種同期用クロックを発生する。次にフ
レーム同期信号発生部２３で上記制御クロック・パター
ンに基づいて参照用フレーム同期信号を発生し入力信号
より抽出したフレーム同期信号と比較して一致処理等を
行って同期を確立する。同期が確立すれば信号列よりス
タッフ・パルス等を除去して該信号列をレジスタ２５に
順次記憶させる。

ここで上記書込同期信号（以下書込みクロックと記述す
る）は入力信号列と同じ周期を持ち除去すべきパルス位
置のクロックを除去したものである。

続いて一時記憶された信号は読取同期信号（以下読取り
クロックと記述する）で順次読み出されてデータ処理部
２６で処理されるが、原信号の時間列に復帰させるため
、読取り時にＰＬＬ３６を用いて読取り信号の時間列の
平滑化がおこなわれる。

即ち読取りクロック発生用発振器として電圧制御発振器
３１が用いられ、それにより作成された読取りクロック
３４と上記書込みクロック３３の位相差を位相比較部２
８により比較し位相差に基づいた幅をもつ矩形波に変換
して低域ろ波器３０により平滑化し、電圧制御発振器３
１を制御して読取りクロック３４の周波数を決定する。

つまりこのループにより読取りクロックの周波数は書込
みクロックの平均周波数に平衡し、且つ位相が決定され
る。

ここで本発明にかかわるＰＬＬを用いた位相比較部の従
来技術について詳述する。第３図にＰＬＬを構成する、
フリップ・フロップを用いた位相比較部の例を示してい
る。３４ば読取りクロツタ。

第４図（ａｌで電圧制御発振器３１で発生した信号を整
形したものである。３３は書込みクロック、第４図（ｂ
）でスタッフ・パルス等を除去したものである。４１は
読取りクロックを分周する〔第４図（Ｃ１〕フリツプ・
フロップ、４２は分周された読取りクロックを書込みク
ロックのタイミングで書き込む〔第４図（ｄｌ））フリ
ップ・フロップ、４３は排他的論理和回路である。排他
的論理和回路の出力４３には第４図（ｅ）に示すように
書込みクロックの周期で、書込みクロックと読取りクロ
ックの位相差を幅とした矩形波が得られる。この矩形波
は差動増幅器２９によって整形され、低域ろ波器３０に
よって平滑化され直流電圧に変換されて電圧制御発振器
３１の周波数を制御する。従って読取りクロックの周期
が書込みクロックの周期よりも相対的に短くなれば該直
流電圧が低下して読取りクロックの周期が増大し、逆に
増大すれば読取りクロックの周期は短くなる。結局上記
ループの平衡状態では読取りクロックと書込みクロック
の平均周期と等しくなり且つ平滑化されるため、この読
取りクロツタでレジスタ２５（第２図）を順次読取るこ
とによって入力信号を原信号の時間位置に再生すること
ができる。ここで入力断またはフレーム同期はずれの時
は書込みクロックが欠落するため、読取りクロックの周
波数は基準電圧３５で制御されるＰＬＬの自走周波数と
なるがフリップ・フロップ４２の状態により２つの安定
点が生ずる。即ち第５図（ａ）に示すように、ＩＣ３！
ｉ理回路のオン時にしきい値５１　〔第５図（ａ）〕が
あり周期に比し立ち上がり時間が無視出来ない場合、排
他的論理和回路４３の出力にはフリップ・フロップ４２
の２個の安定点に従ってデユーティの異なった２個の矩
形波が得られる。第５図（ｂｌはフリップ・フロップ４
２の出力がＨ（＋５Ｖ）の場合、第５図（Ｃ）はＬ（Ｏ
Ｖ）の場合それぞれの排他的論理和回路の出力波形を示
す。３５は基準電圧でありどちらか一方の安定点で規定
の自走周波数に調整されていて、しかも一般には入力電
圧の１／２の値より偏倚しているため差動増幅器の出力
は２つの安定点で第５図（ｄ）、　（ｅ）の如くデユー
ティの異なったものとなる。その結果第５図、５３．５
４であられされる平均電圧となり結局２個の自走周波数
が得られることになる。以上を要約すれば書込みクロッ
クが欠落した場合読取りクロックの自走周波数の安定点
は２点ありしかもどちらの安定点になるか不定のためこ
の差が大となると、規定の自走周波数に調整された安定
点が入力断時他の安定点に遷移すると自走周波数が変化
して入力状態に復帰した時平衡状態移行への即応性、Ｐ
ＬＬの同期はずれ等の問題が生ずることになる。以上の
点は伝送の高速化とともに顕著になり従来方式の欠点と
なっている。

（ｄｌ　発明の目的 本発明の目的は、上記欠点を鑑み時間的偏位の生じたデ
ィジタル信号を再生するＰＬＬ回路において人力断時ま
たはフレーム同期はずれ時における自走周波数を安定化
することにある。

（１４）　発明の構成 そのため本発明の目的は、入力断およびフレーム同期は
ずれ状態を検出する手段を設け、位相検出用フリップ・
フロップを１個の安定点に設定することによって達成す
ることができる。

（ｆｌ　発明の実施例 本発明の実施例を第６図を用いて説明する。同図におい
て２８はフリップ・フロップを用いた位相比較部で、４
１は読取りクロックを分周するフリップ・フロップ、４
２は分周された読取りクロ・７りを書込みクロックで読
み取るフリップ・フロップ、４３は排他的論理和回路、
２９は差動増幅器、３０は低域ろ波器５３１は電圧制御
発振器。

２７は読取りクロック発生部で、２７〜３１の各部を第
６図に記載する接続により位相ロック・ループを構成し
ている。いま、フリップ・フロップ４２のセント端子Ｓ
が。セント・フリーの状態〔以下セント状態をＬ（ＯＶ
）、セット・フリー状態をＨ（＋５Ｖ）とする。〕であ
るとフリップ・フロップ４２ば書込みクロックで動作し
ｆＣ１項で記述した如く書込みクロックと同一の平均周
波数を持つ読取りクロックが得られる。その動作を再述
すれば、先ずフリップ・フロップ４１で読取りクロック
を分周しその出力をフリップ・フロップ４２により書込
みクロックで読み取り、フリップ・フロップ４１．４２
各々のＱ出力の排他的論理和をとれば、書込みクロック
の周期をもち、書込みクロックと読取りクロックの位相
差を幅とする矩形波が得られる。その矩形波は差動増幅
器２９によって基準電圧３５と比較され低域ろ波器３０
によって平滑化されて電圧制御発振器３１の発振周波数
を制御する。この発振器の出力を整形して読取りクロッ
クを発生させるとフィード・ハック・ループを構成し書
込みクロックに対する読取りクロツタの位相差を制御し
且つ読取りクロックの平均周波数を書き込みクロックの
平均周波数に平衡させることができる。

次ぎに入力断時まはたフレーム同期はずれ時の動作を説
明する。この時はレジスタ２５（第２図）に対する書込
みを行わないため書込みクロックの出力は抑止され、従
ワてフリップ・フロップ４２のＣ＠子は無人力となりＳ
端子がＨであるとＱ出力は入力断以前の状態を保持する
。このためＱ出力はＨの状態かＬの状態か不定となる。

この２つの状態により読取りクロックの周波数が異なる
ことはＣＣ１項で記載した通りである。従ってこれを避
ける為本発明では入力断またはフレーム同期はずれによ
り書込みクロックが欠落した時、この状態を検出して情
報信号を発生し該情報信号でフリップ・フロップ４２の
Ｓ端子をＬ（セット状態）に設定する。この時４２のＱ
出力はＨとなり従って排他的論理和回路４３の出力は第
５図（Ｃ）となって、これを基に電圧制御発振器の周波
数を基準電圧を用いて設定する。以上により入力断時ま
たはフレーム同期はずれ時における自走発振周波数を１
つの安定点に設定することができることになる。

次に入力断・同期はずれ情報検出部６０のを説明する。

６１は複極性入力信号に同調したクロック・パルスを発
生するクロック発生部、２２は書込みクロック等各種制
御クロックを発生する制御クロック発生部、２３はフレ
ーム同期信号発生部。

６２ば入力信号よりフレーム同期信号を抽出して、フレ
ーム同期信号発生部で発生した参照用フレーム同期信号
のパターンと比較するフレーム同期パターン比較部、６
５はフレーム同期パターン比較部６２の出力により同期
はずれ情報信号を発生する同期はずれ情報検出部である
。制御クロック発生部６１では書込みクロックのほか、
回線分離用クロック等を所定のパターンで発生しており
またフレーム同期信号発生部２３でフレーム同期信号を
上記パターンに基づいて発生している。従って該フレー
ム同期信号が入力信号より抽出したフレーム同期信号と
時間的に一致すればすべてのクロックは同期状態にはい
る。フレーム同期パタＱン比較部６２では該フレーム同
期信号を入力信号から抽出したフレーム同期信号とを比
較しタイミングが一致していなければ合致するまでクロ
ック発生部６１で発生したクロックの１ビツトずつシフ
トしていく。同期はずれ情報検出部６５はフレーム同期
パターン比較部６２の一致・不一致信号より同期はずれ
情報信号を発生する。また入力断情報検出部６３は入力
信号を基準電圧と比較し、基準電圧以下の時入力断とし
入力断情報信号を発生する。なお基準電圧としては規定
の入力信号のピーク値に対して約１／２とする。以上に
より検出さた入力断、および同期はすれ情報信号を状態
信号として論理和回路６４で論理和されて状態信号有り
のとき■５としてフリップ・フロップ４２のＳ端子に接
続する。

なお上記検出信号はフリップ・フロップ４２の記載され
ていないリセット端子に接続し入力断時、または同期は
ずれ時、フリップ・フロップ４２をリセット状態にして
も同様な結果が得られる。

（ｇｌ　発明の効果 以上により入力断および同期はずれ時における読取りク
ロツタの自走周波数を１つの安定点に設定することが出
来、入力信号が高速化されても安定な動作をさせること
ができる。

【図面の簡単な説明】

第１図はＰＣＭ信号例を示すタイムチャート。 第２図は受信部構成例を表すブロック図、第３図は従来
のＰＬＬの位相比較部例、第４図は第３図の位相比較部
の動作を表すタイム・チャート、第５図はフリップ・フ
ロップの２つの安定点を示すタイム・チャート、第６図
は本実施例の構成を表すブロック図である。 ２３・・・・・フレーム同期信号発生部２７・・・・・
読取りクロック発生部 ２８・・・・・位相比較部 ２９・・・・・差動増幅器 ３０・・・・・低域ろ波器 ３１・・・・・電圧制御発振器 ６０・・・・・入力断・同期はずれ情報検出部６２・・
・・・フレーム同期パターン比較部６３・・・・・入力
断情報検出部 鱈１図 箔３図 第４図 第５圀 第６Ｉ２１１

Claims (1)

【特許請求の範囲】
1. 入力ディジタル信号列より抽出した書込同期信号に同期
   して該デジタル信号列を記憶装置に一時記憶し、該書込
   同期信号と同期する様発振器から発振される読取同期信
   号によって、一時記憶された酸ディジタル信号列を順次
   読み取る位相同期送受信装置であって、ディジタル信号
   列の入力断および同期外れを検出して検出信号を発生ず
   る手段と、該検出信号により発振器の発振周波数を固定
   する手段とを備え、入力断および同期はずれにより、発
   振器の周波数を一定の周波数に固定することを特徴とす
   る位相同期送受信装置。