JP3591754B2

JP3591754B2 - Ｐｌｌ回路

Info

Publication number: JP3591754B2
Application number: JP06695497A
Authority: JP
Inventors: 邦宏美濃島; 英巳薄葉; 誠松丸
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 1997-03-19
Filing date: 1997-03-19
Publication date: 2004-11-24
Anticipated expiration: 2017-03-19
Also published as: JPH10261958A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（ｐｈａｓｅｌｏｃｋｅｄｌｏｏｐ）回路に関する。
【０００２】
【従来の技術】
近年、複数の情報機器間において情報データの伝送を為すインターフェースとして、ＩＥＥＥ（ＩｎｓｔｉｔｕｔｅｏｆＥｌｅｃｔｒｉｃａｌａｎｄＥｌｅｃｔｒｏｎｉｃｓＥｎｇｉｎｅｅｒｓ）１３９４−１９９５規格に基づく高速シリアルデータ転送インターフェースが注目されている。
【０００３】
かかるＩＥＥＥ１３９４−１９９５規格では、複数の情報機器（以下、ノードと称する）間をシリアルバスにて接続し、これら各ノード間での複数チャンネル分の情報伝送を時分割にて伝送するようにしている。
従って、送信側のノードにおいては、音声（映像）データの如き時系列データに関してもこれを所定データ分毎にデータパケット化して時分割伝送することになる。受信側のノードでは、この時分割伝送されてきた伝送信号に基づいて基準クロックを生成し、この基準クロックに位相同期したサンプリングクロックをＰＬＬ回路にて発生する。ここで、かかるサンプリングクロックに基づいて、伝送されてきた伝送信号から上記時系列データの再生を行うのである。
【０００４】
しかしながら、ＩＥＥＥ１３９４−１９９５規格による伝送信号からでは、上記基準クロックを生成することが出来ない期間が存在する可能性がある。
よって、この間、ＰＬＬ回路は自分自身が有する最大周波数又は最小周波数のクロック発生しつづけることになり、例えその後、基準クロックが供給されるようになっても、直ちにこの基準クロックにロックアップすることが出来ないという問題があった。
【０００５】
【発明が解決しようとする課題】
そこで、本発明は、基準クロックが供給されない期間があっても、この基準クロックの供給開始に応じて直ちにロックアップすることが出来るＰＬＬ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係るＰＬＬ回路は、受信信号中に含まれる時系列データを再生すべき再生クロックを生成するＰＬＬ回路であって、前記受信信号に位相同期した基準クロックを生成する基準クロック生成手段と、前記再生クロックの周波数を分周して分周クロックを得る分周器と、前記時系列データのサンプリングレートに対応した周波数のプリ基準クロックを発生するプリ基準クロック発生手段と、前記基準クロックが供給されたか否かを検出する基準クロック検出手段と、前記プリ基準クロックに位相ロックしているか否かを検出するロック検出手段と、前記基準クロック検出手段にて前記基準クロックが供給されていないと検出された場合には前記プリ基準クロックと前記分周クロックとの位相比較を行いその位相差に対応した信号レベルを有する位相誤差信号を生成する一方、前記基準クロック検出手段にて前記基準クロックが供給されたと検出され且つ前記ロック検出手段にて前記プリ基準クロックに位相ロックしていると検出された場合には前記基準クロックと前記分周クロックとの位相比較を行いその位相差に対応した信号レベルを有する前記位相誤差信号を生成する位相比較手段と、前記位相誤差信号の信号レベルに対応した周波数のクロック信号を発生してこれを前記再生クロックとして出力する電圧制御発振器と、を有することを特徴とする。
【０００８】
【発明の実施の形態】
図１は、ＩＥＥＥ１３９４−１９９５規格によるネットワーク形態の一例を示す図である。
図１において、ビデオカメラＡ、パーソナルコンピュータＢ、及びオーディオ装置Ｃなる各ノードは、ＩＥＥＥ１３９４によるシリアルバス（以下、ＳＢＵＳと称する）によって互いに接続されている。
【０００９】
ここで、例えばビデオカメラＡは、その撮影によって得られたディジタル音声信号及び映像信号各々をデータパケット化してデータパケットＤ_ＡＵＤ及びＤ_ＶＩＤを夫々生成する。
図２は、上記ディジタル音声信号としての音声サンプルデータ系列の一例、並びにかかる音声サンプルデータ系列によって生成されるデータパケットＤ_ＡＵＤの一例を示す図である。
【００１０】
かかる図２に示される例においては、サンプリング周波数ｆ_Ｓなる音声サンプルデータＱ_０〜Ｑ_９の内の音声サンプルデータＱ_０〜Ｑ_４なるデータ群が、データパケットＤ_ＡＵＤ１に含まれている。更に、音声サンプルデータＱ_５〜Ｑ_９なるデータ群が次のデータパケットＤ_ＡＵＤ２に含まれる。
更に、これらデータパケット各々には、かかる音声サンプルデータ群と共に、これら音声サンプルデータ各々を受信側でリアルタイム再生させる為のＣＩＰ（ｃｏｍｍｏｎｉｓｏｃｈｒｏｎｕｓｐａｃｋｅｔ）ヘッダが存在する。かかるＣＩＰヘッダには、各音声サンプルデータを受信側において再生すべきバスサイクル時間を指定する為の再生指定時間データＳＹＴが付されている。
【００１１】
例えば、図２に示される実施例においては、音声サンプルデータＱ_０をバスサイクル時間ｔ_ａにて再生させるべく、データパケットＤ_ＡＵＤ１中には音声サンプルデータＱ_０の再生指定時間データＳＹＴとして、”ｔ_ａ”を付している。又、音声サンプルデータＱ_８をバスサイクル時間ｔ_ｂにて再生させるべく、データパケットＤ_ＡＵＤ２中には、音声サンプルデータＱ_８の再生指定時間データＳＹＴとして、”ｔ_ｂ”を付している。尚、かかる図２に示される例においては、再生指定時間データＳＹＴを、８つの音声サンプルデータ毎に１つ記述するようにしている。
【００１２】
尚、映像信号に対応したデータパケットＤ_ＶＩＤも、上述の如き方法によって生成される。
ビデオカメラＡは、これらデータパケットＤ_ＡＵＤ、及びデータパケットＤ_ＶＩＤ各々を図３に示されるが如く、１２５［μｓ］のバスサイクルにて時分割伝送する。この際、ビデオカメラＡは、上記データパケットＤ_ＡＵＤをオーディオ装置Ｃに送信し、映像信号に対応したデータパケットＤ_ＶＩＤをパーソナルコンピュータＢに送信するものとする。
【００１３】
一方、図１に示されるネットワーク上においてルートノードに割り当てられたパーソナルコンピュータＢは、ＳＢＵＳ上において基準時間となる基準バスサイクル時間をパケット化したサイクルスタートパケットＣＳを生成し、これを上記図３に示されるように、１２５［μｓ］のバスサイクル毎にＳＢＵＳ上に送出する。
【００１４】
オーディオ装置Ｃは、かかるＳＢＵＳを介して、図３に示されるが如きデータ信号を受信する。
図４は、かかるオーディオ装置Ｃの内部構成を示す図である。
図４に示されるＤＡコンバータ２は、上記ＳＢＵＳを介して供給された受信データ信号中のデータパケットＤ_ＡＵＤから、上記図２に示されるが如き音声サンプルデータ系列を再生し、これをアナログ音声信号に変換してアンプ３に供給する。アンプ３は、かかるアナログ音声信号を電力増幅した信号をスピーカ４に供給する。スピーカ４は、この電力増幅されたアナログ音声信号に応じた音響出力を行う。
【００１５】
図５は、上記ＤＡコンバータ２の内部構成を示す図である。
図５において、データパケット抽出回路２１は、上記ＳＢＵＳを介して受信した受信データ信号中から、図３に示されるが如きデータパケットＤ_ＡＵＤを順次抽出する。受信バッファ２２は、例えばＦＩＦＯ（ｆｉｒｓｔｉｎｆｉｒｓｔｏｕｔ）メモリ等からなり、上記データパケット抽出回路２１から供給されてくるデータパケットＤ_ＡＵＤ中の各音声サンプルデータをシリアルに順次記憶して行く。ＳＹＴ抽出回路２３は、上記データパケットＤ_ＡＵＤから再生指定時間データＳＹＴの抽出を行いこれを順次記憶しつつオフセット生成回路３０及び加算器２８各々に供給する。
【００１６】
サイクルスタートパケット抽出回路２４は、上記ＳＢＵＳを介して受信した受信データ信号中から図３に示されるが如きサイクルスタートパケットＣＳを抽出してこれをサイクルタイマ２５に供給する。サイクルタイマ２５は、システムクロックＣＫ（２４．５７６ＭＨｚ）毎に１づつ計数カウントを行いそのカウント値をバスサイクル時間Ｔ_Ｃとしてこれをオフセット生成回路３０及び一致検出回路２９各々に供給する。又、サイクルタイマ２５は、上記サイクルスタートパケット抽出回路２４からサイクルスタートパケットＣＳが供給される度に、上記バスサイクル時間Ｔ_Ｃを、このサイクルスタートパケットＣＳにて示される基準バスサイクル時間に合わせ込む。オフセット生成回路３０は、先ず、上記再生指定時間データＳＹＴから上記バスサイクル時間Ｔ_Ｃを減算して得られた時間差を求める。ここで、オフセット生成回路３０は、かかる時間差が負の値になる場合、あるいは、所定時間間隔Ｔよりも大なる場合には、以下の演算によって求めたオフセット時間Ｃ_ＯＦを加算器２８に供給する。
【００１７】
【数１】
Ｃ_ＯＦ＝バスサイクル時間Ｔ_Ｃ−再生指定時間データＳＹＴ＋所定時間間隔Ｔ
尚、かかる所定時間間隔Ｔとは、受信バッファ２２が空の状態からその全記憶領域にデータが満たされるまでに掛かる時間であり、例えば、
【００１８】
【数２】
Ｔ＝｛受信バッファ２２（ＦＩＦＯ）のサイズ｝／｛１サンプルデータのサイズ×サンプリング周波数｝
にて示される。
一方、上記の如き再生指定時間データＳＹＴからバスサイクル時間Ｔ_Ｃを減算して得られた時間差が正の値であり、かつ上記所定時間間隔Ｔよりも小なる場合には、オフセット生成回路３０は、”０”値のオフセット時間Ｃ_ＯＦを加算器２８に供給する。加算器２８は、上記再生指定時間データＳＹＴにて示される時間と、上記オフセット時間Ｃ_ＯＦとを加算した時間を再生指定時間Ｔ_Ｄとして一致検出回路２９に供給する。
【００１９】
一致検出回路２９は、上記バスサイクル時間Ｔ_Ｃと、上記再生指定時間Ｔ_Ｄとが一致した場合に基準クロックパルスＣ_ＲＥＦを発生し、これを本発明によるＰＬＬ回路（ｐｈａｓｅｌｏｃｋｅｄｌｏｏｐ）３１に供給する。この際、かかる基準クロックパルスＣ_ＲＥＦは、例えば、図２に示されるが如き各音声サンプルデータの内で、音声サンプルデータＱ_０、及びＱ_８各々を再生すべきサンプリングタイミング毎に、一致検出回路２９から出力される。
【００２０】
サンプリングレート検出回路３２は、上記データパケット抽出回路２１によって抽出されたデータパケットＤ_ＡＵＤ中におけるＣＩＰヘッダの内容に基づいて、かかるデータパケットＤ_ＡＵＤ中における音声サンプルデータのサンプリングレートを検出する。サンプリングレート検出回路３２は、この検出した検出サンプルレートｆ_Ｓを上記ＰＬＬ回路３１に供給する。
【００２１】
ＰＬＬ回路３１は、上記基準クロックパルスＣ_ＲＥＦに位相同期した再生クロックを発生してこれを受信バッファ２２及びＤ／Ａ変換器２６の各々に供給する。受信バッファ２２は、前述の如くシリアル形態にて記憶した音声サンプルデータ各々を、記憶した順にかつ上記再生クロックのタイミング毎に読み出す。これにより、図２に示されるが如き、音声サンプルデータ系列が、受信バッファ２２から再生出力されるのである。Ｄ／Ａ変換器２６は、かかる音声サンプルデータ系列を、上記再生クロックに応じてアナログの音声信号に変換してこれを出力する。
【００２２】
図６は、ＰＬＬ回路３１の内部構成の一例を示す図である。図６において、位相比較器３１１は、後述する分周器３１５から供給された分周クロックと、上記一致検出回路２９から供給された基準クロックパルスＣREFとの位相を比較し、その位相差に対応した位相誤差信号をループフィルタ３１２に供給する。
【００２３】
ループフィルタ３１２は、上記検出サンプルレートｆ_Ｓにて示されるサンプリング周波数に対応したフィルタ係数にて上記位相誤差信号を平均化し、その平均位相誤差に対応した電圧レベルの位相誤差電圧を第１ＶＣＯ（電圧制御発振器）３１３ａ、第２ＶＣＯ３１３ｂ、及び第３ＶＣＯ３１３ｃの各々に供給する。
第１ＶＣＯ３１３ａは、かかる位相誤差電圧に対応した周波数のクロック信号ＣＫ_１を発生し、これをセレクタ３１４の入力端Ａに供給する。尚、かかる第１ＶＣＯ３１３ａは、例えば、３８４×｛３２［ＫＨｚ］｝を中心周波数として、±３８４［ＫＨｚ］なる範囲にて上記位相誤差電圧に追従した周波数のクロック信号ＣＫ_１を発生するものとする。
【００２４】
第２ＶＣＯ３１３ｂは、上記位相誤差電圧に対応した周波数のクロック信号ＣＫ_２を発生し、これをセレクタ３１４の入力端Ｂに供給する。尚、かかる第２ＶＣＯ３１３ｂは、例えば、３８４×｛４４．１［ＫＨｚ］｝を中心周波数として、±３８４［ＫＨｚ］なる範囲にて上記位相誤差電圧に追従した周波数のクロック信号ＣＫ_２を発生するものとする。
【００２５】
第３ＶＣＯ３１３ｃは、上記位相誤差電圧に対応した周波数のクロック信号ＣＫ_３を発生し、これをセレクタ３１４の入力端Ｃに供給する。尚、かかる第３ＶＣＯ３１３ｃは、例えば、３８４×｛４８［ＫＨｚ］｝を中心周波数として、±３８４［ＫＨｚ］なる範囲にて上記位相誤差電圧に追従した周波数のクロック信号ＣＫ_３を発生するものとする。
【００２６】
セレクタ３１４は、上記クロック信号ＣＫ_１〜ＣＫ_３の内から、上記検出サンプルレートｆ_Ｓにて示されるサンプリング周波数に対応したクロック信号を選択し、これを再生クロックとして出力する。
例えば、セレクタ３１４は、検出サンプルレートｆ_Ｓにて示されるサンプリング周波数が３２［ＫＨｚ］である場合には、その入力端Ａに供給されたクロック信号ＣＫ_１を再生クロックとして出力する。又、検出サンプルレートｆ_Ｓにて示されるサンプリング周波数が４４．１［ＫＨｚ］である場合には、その入力端Ｂに供給されたクロック信号ＣＫ_２を再生クロックとして出力する。又、検出サンプルレートｆ_Ｓにて示されるサンプリング周波数が４８［ＫＨｚ］である場合には、その入力端Ｃに供給されたクロック信号ＣＫ_３を再生クロックとして出力するのである。
【００２７】
分周器３１５は、かかる再生クロックの周波数を１／３０７２に分周して得られた分周クロックを上記位相比較器３１１に供給する。
以上の如く、図６に示されるＰＬＬ回路３１は、サンプルデータの各サンプリング周波数毎にそのサンプリング周波数を中心周波数として動作する専用のＶＣＯを複数備えておき、これらの内から、実際に供給されたサンプルデータのサンプリング周波数に対応したＶＣＯを選択的に使用することにより、ＰＬＬのロックアップ時間を短縮するのである。
【００２８】
図７は、ＰＬＬ回路３１の内部構成の他の一例を示す図である。図７において、プリ基準クロック発生回路７１は、上記検出サンプルレートｆSにて示される周波数のクロック信号をフリーランに発生し、これをプリ基準クロックＣPRとしてセレクタ７２に供給する。
【００２９】
基準クロック検出回路７３は、図５に示される一致検出回路２９から、１／（８・ｆ_Ｓ）間隔毎に基準クロックパルスＣ_ＲＥＦが供給されている期間中には論理値”１”の基準クロック検出信号Ｋを発生する一方、１／（８・ｆ_Ｓ）間隔毎の基準クロックパルスＣ_ＲＥＦが供給されない期間中には論理値”０”の基準クロック検出信号Ｋを発生する。基準クロック検出回路７３は、かかる基準クロック検出信号Ｋをセレクタ７２及び可変分周器７４各々に供給する。
【００３０】
セレクタ７２は、上記基準クロック検出信号Ｋの論理値が”０”、すなわち基準クロックパルスＣ_ＲＥＦが供給されていない場合には、上記プリ基準クロックＣ_ＰＲ及び基準クロックパルスＣ_ＲＥＦの内からプリ基準クロックＣ_ＰＲを選択し、これを基準クロック信号Ｃ_Ｒとして位相比較器３１１に供給する。一方、上記基準クロック検出信号Ｋの論理値が”１”、すなわち基準クロックパルスＣ_ＲＥＦが１／（８・ｆ_Ｓ）間隔毎に供給されている場合、セレクタ７２は、上記プリ基準クロックＣ_ＰＲ及び基準クロックパルスＣ_ＲＥＦの内から基準クロックパルスＣ_ＲＥＦを選択し、これを基準クロック信号Ｃ_Ｒとして位相比較器３１１に供給する。
【００３１】
位相比較器３１１は、後述する可変分周器７４から供給された分周クロックＣ_Ｂと、上記セレクタ７２から供給された基準クロック信号Ｃ_Ｒとの位相を比較し、その位相差に対応した位相誤差信号をループフィルタ３１２に供給する。ループフィルタ３１２は、上記検出サンプルレートｆ_Ｓにて示されるサンプリング周波数に対応したフィルタ係数にて上記位相誤差信号を平均化し、その平均位相誤差に対応した電圧レベルの位相誤差電圧をＶＣＯ（電圧制御発振器）３１３に供給する。ＶＣＯ３１３は、かかる位相誤差電圧に対応した周波数のクロック信号を発生し、これを再生クロックとして出力する。
【００３２】
可変分周器７４は、上記基準クロック検出回路７３から供給された基準クロック検出信号Ｋの論理値が”０”、すなわち基準クロックパルスＣ_ＲＥＦが供給されていない場合には、上記再生クロックの周波数を１／３８４に分周して得られた分周クロックＣ_Ｂを上記位相比較器３１１に供給する。一方、可変分周器７４は、基準クロック検出信号Ｋの論理値が”１”、すなわち基準クロックパルスＣ_ＲＥＦが供給されている場合には、上記再生クロックの周波数を１／３０７２に分周して得られた分周クロックＣ_Ｂを上記位相比較器３１１に供給する。尚、かかる可変分周器７４は、基準クロック検出信号Ｋの論理値が”０”から”１”に変化する際の立ち上がりエッジタイミングに応じて、上記分周クロックＣ_Ｂとしての第１番目のクロックパルスを発生する。
【００３３】
図８は、上述した如き図７に示される構成による動作を示すタイムチャートである。
図８に示されるように、基準クロックパルスＣ_ＲＥＦが供給されていない期間ａにおいては、基準クロック検出信号Ｋの論理値が”０”となるので、この間、セレクタ７２は、プリ基準クロックＣ_ＰＲを基準クロック信号Ｃ_Ｒとして位相比較器３１１に供給する。尚、かかるプリ基準クロックＣ_ＰＲは、基準クロックパルスＣ_ＲＥＦに対して非同期のランダムクロックであり、かつその周波数は基準クロックパルスＣ_ＲＥＦの８倍である。すなわち、この期間ａにおいて、ＰＬＬ回路３１は、かかるプリ基準クロックＣ_ＰＲに位相同期した再生クロックを生成すべく動作するのである。
【００３４】
一方、図８に示されるが如く、基準クロックパルスＣ_ＲＥＦが供給されるようになった期間ｂにおいては、基準クロック検出信号Ｋの論理値が”１”となる。よって、この間、セレクタ７２は、基準クロックパルスＣ_ＲＥＦを基準クロック信号Ｃ_Ｒとして位相比較器３１１に供給する。すなわち、この期間ｂでは、ＰＬＬ回路３１は、基準クロックパルスＣ_ＲＥＦに位相同期した再生クロックを生成すべく動作するのである。
【００３５】
以上の如く、かかる図７に示される構成においては、基準クロックパルスＣ_ＲＥＦが供給されていない期間中は、この基準クロックパルスＣ_ＲＥＦに対してその周波数が８倍でありかつフリーランなプリ基準クロックＣ_ＰＲにて予めＰＬＬをかけておくことにより、基準クロックパルスＣ_ＲＥＦの供給時点におけるロックアップ時間を短縮するのである。
【００３６】
尚、基準クロックパルスＣ_ＲＥＦが供給されたら直ちにこの基準クロックパルスＣ_ＲＥＦに基づくＰＬＬ動作を開始するのではなく、プリ基準クロックＣ_ＰＲで位相ロックがかかっていることを確認してから、この基準クロックパルスＣ_ＲＥＦによるＰＬＬ動作を開始するようにすれば、より高精度な動作を保証することが出来る。
【００３７】
図９は、かかる点に鑑みて為された図７に示されるＰＬＬ回路３１の他の構成例を示す図である。
図９において、プリ基準クロック発生回路７１は、上記検出サンプルレートｆ_Ｓにて示される周波数のクロック信号を発生し、これをプリ基準クロックＣ_ＰＲとしてセレクタ７２に供給する。
【００３８】
基準クロック検出回路７３’は、図５に示される一致検出回路２９から１／（８・ｆ_Ｓ）間隔毎に基準クロックパルスＣ_ＲＥＦが供給されており、かつ後述するロック検出回路９１から論理値”１”のロック検出信号ＬＫが供給された場合には論理値”１”の基準クロック検出信号Ｋ’をセレクタ７２及び可変分周器７４各々に供給する一方、それ以外の場合には論理値”０”の基準クロック検出信号Ｋ’をセレクタ７２及び可変分周器７４各々に供給する。尚、基準クロック検出回路７３’は、基準クロックパルスＣ_ＲＥＦのエッジタイミングにて、上記基準クロック検出信号Ｋ’の論理値を”０”から”１”に推移させる。かかる動作により、後述するセレクタ７２における基準クロックの切換動作時において、分周クロックＣ_Ｂの位相を基準クロックパルスＣ_ＲＥＦの位相に近づけることが出来るのである。
【００３９】
セレクタ７２は、上記基準クロック検出信号Ｋ’の論理値が”０”、すなわち基準クロックパルスＣ_ＲＥＦが供給されていない場合には、上記プリ基準クロックＣ_ＰＲ及び基準クロックパルスＣ_ＲＥＦの内からプリ基準クロックＣ_ＰＲを選択し、これを基準クロック信号Ｃ_Ｒとして位相比較器３１１に供給する。一方、上記基準クロック検出信号Ｋ’の論理値が”１”、すなわち基準クロックパルスＣ_ＲＥＦが１／（８・ｆ_Ｓ）間隔毎に供給されており、かつ論理値”１”のロック検出信号ＬＫが供給された場合には、セレクタ７２は、上記プリ基準クロックＣ_ＰＲ及び基準クロックパルスＣ_ＲＥＦの内から基準クロックパルスＣ_ＲＥＦを選択し、これを基準クロック信号Ｃ_Ｒとして位相比較器３１１に供給する。
【００４０】
ロック検出回路９１は、後述する可変分周器７４から供給された分周クロックＣ_Ｂが上記基準クロック信号Ｃ_Ｒに周波数ロックした時には論理値”１”のロック検出信号ＬＫを発生してこれを基準クロック検出回路７３’に供給する一方、両者が周波数ロックしていない場合には論理値”０”のロック検出信号ＬＫを基準クロック検出回路７３’に供給する。
【００４１】
位相比較器３１１は、可変分周器７４から供給された分周クロックＣ_Ｂと、上記セレクタ７２から供給された基準クロック信号Ｃ_Ｒとの位相を比較し、その位相差に対応した位相誤差信号をループフィルタ３１２に供給する。ループフィルタ３１２は、上記検出サンプルレートｆ_Ｓにて示されるサンプリング周波数に対応したフィルタ係数にて上記位相誤差信号を平均化し、その平均位相誤差に対応した電圧レベルの位相誤差電圧をＶＣＯ（電圧制御発振器）３１３に供給する。ＶＣＯ３１３は、かかる位相誤差電圧に対応した周波数のクロック信号を発生し、これを再生クロックとして出力する。
【００４２】
可変分周器７４は、上記基準クロック検出回路７３から供給された基準クロック検出信号Ｋ’の論理値が”０”、すなわち基準クロックパルスＣ_ＲＥＦが供給されていない場合には、上記再生クロックの周波数を１／３８４に分周して得られた分周クロックＣ_Ｂを上記位相比較器３１１に供給する。一方、基準クロック検出信号Ｋの論理値が”１”、すなわち基準クロックパルスＣ_ＲＥＦが供給されており、かつロック検出信号が供給されている場合には、上記再生クロックの周波数を１／３０７２に分周して得られた分周クロックＣ_Ｂを上記位相比較器３１１に供給する。尚、かかる可変分周器７４は、基準クロック検出信号Ｋ’の論理値が”０”から”１”に変化する際の立ち上がりエッジタイミングに応じて、上記分周クロックＣ_Ｂとしての第１番目のクロックパルスを発生する。
【００４３】
図１０は、上述した如き図９に示される構成による動作を示すタイムチャートである。図１０に示されるように、基準クロックパルスＣ_ＲＥＦが供給されていない期間ａにおいては、基準クロック検出信号Ｋ’の論理値が”０”となるので、この間、セレクタ７２は、プリ基準クロックＣ_ＰＲを基準クロック信号Ｃ_Ｒとして位相比較器３１１に供給する。すなわち、かかる期間ａにおいては、プリ基準クロックＣ_ＰＲに位相同期すべくＰＬＬ回路３１が動作するのである。尚、かかるプリ基準クロックＣ_ＰＲは、基準クロックパルスＣ_ＲＥＦに対して非同期のランダムクロックであり、かつその周波数は基準クロックパルスＣ_ＲＥＦの８倍である。
【００４４】
一方、図１０に示される期間ｂは、基準クロックパルスＣ_ＲＥＦが供給されているものの、ロック検出信号ＬＫの論理値が”０”、つまり、ＰＬＬ回路３１が上記プリ基準クロックＣ_ＰＲに位相ロックしていない場合である。この場合、基準クロック検出信号Ｋ’の論理値は”０”のままである。すなわち、ＰＬＬ回路３１は、上記期間ａに引き続き、プリ基準クロックＣ_ＰＲに位相同期すべく動作するのである。
【００４５】
又、図１０に示される期間ｃは、基準クロックパルスＣ_ＲＥＦが供給されており、かつロック検出信号ＬＫの論理値が”１”、つまり、ＰＬＬ回路３１が上記プリ基準クロックＣ_ＰＲに位相ロックした場合である。本実施例では、基準クロック検出信号Ｋ’の論理値は、上記ロック検出信号ＬＫの論理値が”１”に続く基準クロックパルスＣ_ＲＥＦの立ち上がりエッジに同期して”１”となる。よって、セレクタ７２は、基準クロックパルスＣ_ＲＥＦを基準クロック信号Ｃ_Ｒとして位相比較器３１１に供給する。よって、かかる期間ｃにおいて、ＰＬＬ回路３１は、プリ基準クロックＣ_ＰＲに基づくＰＬＬ動作から基準クロックパルスＣ_ＲＥＦに基づくＰＬＬ動作に切り換わるのである。この際、可変分周器７４は、基準クロック検出信号Ｋ’の論理値が”０”から”１”に変化する際のタイミングに応じて分周クロックＣ_Ｂとしての第１番目のクロックパルスを発生する構成となっている。従って、上述した如きＰＬＬ動作の切換が為された直後においても、基準クロックパルスＣ_ＲＥＦと分周クロックＣ_Ｂとの位相差は比較的小となるので、位相同期までの時間が短縮される。
【００４６】
以上の如く、かかる図９に示される構成においては、例え基準クロックパルスＣ_ＲＥＦが供給されるようになっても、ＰＬＬ自体がプリ基準クロックＣ_ＰＲで位相ロックされた状態になるまでは、上記基準クロックパルスＣ_ＲＥＦによる位相同期動作に切り換えない構成としているのである。
【図面の簡単な説明】
【図１】ＩＥＥＥ１３９４規格によるネットワーク形態の一例を示す図である。
【図２】音声サンプルデータ系列の一例、及びこの音声サンプルデータ系列によって生成されるデータパケットＤ_ＡＵＤの一例を示す図である。
【図３】ＳＢＵＳ上における伝送フォーマットを示す図である。
【図４】オーディオ装置Ｃの内部構成を示す図である。
【図５】ＤＡコンバータ２の内部構成を示す図である。
【図６】本発明の第１の特徴によるＰＬＬ回路３１の内部構成を示す図である。
【図７】本発明の第２の特徴によるＰＬＬ回路３１の内部構成を示す図である。
【図８】図７に示されるＰＬＬ回路３１の動作タイムチャートを示す図である。
【図９】図７に示されるＰＬＬ回路３１の他の構成例を示す図である。
【図１０】図９に示されるＰＬＬ回路３１の動作タイムチャートを示す図である。
【符号の簡単な説明】
３１ＰＬＬ回路
７１プリ基準クロック発生回路
７２セレクタ
７３基準クロック検出回路
７４可変分周器
９１ロック検出回路
３１１位相比較器
３１２ループフィルタ
３１３ＶＣＯ
３１４セレクタ
３１５分周器

Claims

受信信号中に含まれる時系列データを再生すべき再生クロックを生成するＰＬＬ回路であって、
前記受信信号に位相同期した基準クロックを生成する基準クロック生成手段と、
前記再生クロックの周波数を分周して分周クロックを得る分周器と、
前記時系列データのサンプリングレートに対応した周波数のプリ基準クロックを発生するプリ基準クロック発生手段と、
前記基準クロックが供給されたか否かを検出する基準クロック検出手段と、
前記プリ基準クロックに位相ロックしているか否かを検出するロック検出手段と、
前記基準クロック検出手段にて前記基準クロックが供給されていないと検出された場合には前記プリ基準クロックと前記分周クロックとの位相比較を行いその位相差に対応した信号レベルを有する位相誤差信号を生成する一方、前記基準クロック検出手段にて前記基準クロックが供給されたと検出され且つ前記ロック検出手段にて前記プリ基準クロックに位相ロックしていると検出された場合には前記基準クロックと前記分周クロックとの位相比較を行いその位相差に対応した信号レベルを有する前記位相誤差信号を生成する位相比較手段と、
前記位相誤差信号の信号レベルに対応した周波数のクロック信号を発生してこれを前記再生クロックとして出力する電圧制御発振器と、
を有することを特徴とするＰＬＬ回路。