JPH10261958A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH10261958A JPH10261958A JP6695497A JP6695497A JPH10261958A JP H10261958 A JPH10261958 A JP H10261958A JP 6695497 A JP6695497 A JP 6695497A JP 6695497 A JP6695497 A JP 6695497A JP H10261958 A JPH10261958 A JP H10261958A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- reference clock
- phase
- signal
- frequency
- Prior art date
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- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 基準クロックが供給されない期間があって
も、この基準クロックの供給開始に応じて直ちにロック
アップすることが出来るＰＬＬ回路を提供することを目
的とする。 【解決手段】 再生クロックの周波数を分周して分周ク
ロックを得る分周器と、上記基準クロックと分周クロッ
クとの位相差に対応した信号レベルを有する位相誤差信
号を生成する位相比較器と、互いに異なる中心周波数に
て上記位相誤差信号の信号レベルに対応した周波数のク
ロック信号を各々が発生する複数の電圧制御発振器と、
これら電圧制御発振器各々からのクロック信号の内から
上記時系列データのサンプリングレートに対応したクロ
ック信号を選択してこれを再生クロックとするセレクタ
とからなる。
も、この基準クロックの供給開始に応じて直ちにロック
アップすることが出来るＰＬＬ回路を提供することを目
的とする。 【解決手段】 再生クロックの周波数を分周して分周ク
ロックを得る分周器と、上記基準クロックと分周クロッ
クとの位相差に対応した信号レベルを有する位相誤差信
号を生成する位相比較器と、互いに異なる中心周波数に
て上記位相誤差信号の信号レベルに対応した周波数のク
ロック信号を各々が発生する複数の電圧制御発振器と、
これら電圧制御発振器各々からのクロック信号の内から
上記時系列データのサンプリングレートに対応したクロ
ック信号を選択してこれを再生クロックとするセレクタ
とからなる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ(phase loc
ked loop）回路に関する。
ked loop）回路に関する。
【０００２】
【従来の技術】近年、複数の情報機器間において情報デ
ータの伝送を為すインターフェースとして、ＩＥＥＥ
（Institute of Electrical and Electronics Engineer
s）１３９４−１９９５規格に基づく高速シリアルデー
タ転送インターフェースが注目されている。
ータの伝送を為すインターフェースとして、ＩＥＥＥ
（Institute of Electrical and Electronics Engineer
s）１３９４−１９９５規格に基づく高速シリアルデー
タ転送インターフェースが注目されている。
【０００３】かかるＩＥＥＥ１３９４−１９９５規格で
は、複数の情報機器（以下、ノードと称する）間をシリ
アルバスにて接続し、これら各ノード間での複数チャン
ネル分の情報伝送を時分割にて伝送するようにしてい
る。従って、送信側のノードにおいては、音声（映像）
データの如き時系列データに関してもこれを所定データ
分毎にデータパケット化して時分割伝送することにな
る。受信側のノードでは、この時分割伝送されてきた伝
送信号に基づいて基準クロックを生成し、この基準クロ
ックに位相同期したサンプリングクロックをＰＬＬ回路
にて発生する。ここで、かかるサンプリングクロックに
基づいて、伝送されてきた伝送信号から上記時系列デー
タの再生を行うのである。
は、複数の情報機器（以下、ノードと称する）間をシリ
アルバスにて接続し、これら各ノード間での複数チャン
ネル分の情報伝送を時分割にて伝送するようにしてい
る。従って、送信側のノードにおいては、音声（映像）
データの如き時系列データに関してもこれを所定データ
分毎にデータパケット化して時分割伝送することにな
る。受信側のノードでは、この時分割伝送されてきた伝
送信号に基づいて基準クロックを生成し、この基準クロ
ックに位相同期したサンプリングクロックをＰＬＬ回路
にて発生する。ここで、かかるサンプリングクロックに
基づいて、伝送されてきた伝送信号から上記時系列デー
タの再生を行うのである。
【０００４】しかしながら、ＩＥＥＥ１３９４−１９９
５規格による伝送信号からでは、上記基準クロックを生
成することが出来ない期間が存在する可能性がある。よ
って、この間、ＰＬＬ回路は自分自身が有する最大周波
数又は最小周波数のクロック発生しつづけることにな
り、例えその後、基準クロックが供給されるようになっ
ても、直ちにこの基準クロックにロックアップすること
が出来ないという問題があった。
５規格による伝送信号からでは、上記基準クロックを生
成することが出来ない期間が存在する可能性がある。よ
って、この間、ＰＬＬ回路は自分自身が有する最大周波
数又は最小周波数のクロック発生しつづけることにな
り、例えその後、基準クロックが供給されるようになっ
ても、直ちにこの基準クロックにロックアップすること
が出来ないという問題があった。
【０００５】
【発明が解決しようとする課題】そこで、本発明は、基
準クロックが供給されない期間があっても、この基準ク
ロックの供給開始に応じて直ちにロックアップすること
が出来るＰＬＬ回路を提供することを目的とする。
準クロックが供給されない期間があっても、この基準ク
ロックの供給開始に応じて直ちにロックアップすること
が出来るＰＬＬ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の第１の特徴によ
るＰＬＬ回路は、時系列データのサンプリングタイミン
グに位相同期した基準クロックに位相同期した再生クロ
ックを生成するＰＬＬ回路であって、前記再生クロック
の周波数を分周して分周クロックを得る分周器と、前記
基準クロックと前記分周クロックとの位相差に対応した
信号レベルを有する位相誤差信号を生成する位相比較器
と、互いに異なる中心周波数にて前記位相誤差信号の信
号レベルに対応した周波数のクロック信号を各々が発生
する複数の電圧制御発振器と、前記電圧制御発振器各々
からの前記クロック信号の内から前記時系列データのサ
ンプリングレートに対応したクロック信号を選択してこ
れを前記再生クロックとして出力するセレクタとを有す
ることを特徴とする。
るＰＬＬ回路は、時系列データのサンプリングタイミン
グに位相同期した基準クロックに位相同期した再生クロ
ックを生成するＰＬＬ回路であって、前記再生クロック
の周波数を分周して分周クロックを得る分周器と、前記
基準クロックと前記分周クロックとの位相差に対応した
信号レベルを有する位相誤差信号を生成する位相比較器
と、互いに異なる中心周波数にて前記位相誤差信号の信
号レベルに対応した周波数のクロック信号を各々が発生
する複数の電圧制御発振器と、前記電圧制御発振器各々
からの前記クロック信号の内から前記時系列データのサ
ンプリングレートに対応したクロック信号を選択してこ
れを前記再生クロックとして出力するセレクタとを有す
ることを特徴とする。
【０００７】又、本発明の第２の特徴によるＰＬＬ回路
は、時系列データのサンプリングタイミングに位相同期
した基準クロックに位相同期した再生クロックを生成す
るＰＬＬ回路であって、前記再生クロックの周波数を分
周して分周クロックを得る分周器と、前記時系列データ
のサンプリングレートに対応した周波数のプリ基準クロ
ックを発生するプリ基準クロック発生手段と、前記基準
クロックが供給されたか否かを検出する基準クロック検
出手段と、前記基準クロック検出手段にて前記基準クロ
ックが供給されていないと検出された場合には前記プリ
基準クロックと前記分周クロックとの位相比較を行いそ
の位相差に対応した信号レベルを有する位相誤差信号を
生成する一方、前記基準クロック検出手段にて前記基準
クロックが供給されたと検出された場合には前記基準ク
ロックと前記分周クロックとの位相比較を行いその位相
差に対応した信号レベルを有する前記位相誤差信号を生
成する位相比較手段と、前記位相誤差信号の信号レベル
に対応した周波数のクロック信号を発生してこれを前記
再生クロックとして出力する電圧制御発振器とを有する
有することを特徴とする。
は、時系列データのサンプリングタイミングに位相同期
した基準クロックに位相同期した再生クロックを生成す
るＰＬＬ回路であって、前記再生クロックの周波数を分
周して分周クロックを得る分周器と、前記時系列データ
のサンプリングレートに対応した周波数のプリ基準クロ
ックを発生するプリ基準クロック発生手段と、前記基準
クロックが供給されたか否かを検出する基準クロック検
出手段と、前記基準クロック検出手段にて前記基準クロ
ックが供給されていないと検出された場合には前記プリ
基準クロックと前記分周クロックとの位相比較を行いそ
の位相差に対応した信号レベルを有する位相誤差信号を
生成する一方、前記基準クロック検出手段にて前記基準
クロックが供給されたと検出された場合には前記基準ク
ロックと前記分周クロックとの位相比較を行いその位相
差に対応した信号レベルを有する前記位相誤差信号を生
成する位相比較手段と、前記位相誤差信号の信号レベル
に対応した周波数のクロック信号を発生してこれを前記
再生クロックとして出力する電圧制御発振器とを有する
有することを特徴とする。
【０００８】
【発明の実施の形態】図１は、ＩＥＥＥ１３９４−１９
９５規格によるネットワーク形態の一例を示す図であ
る。図１において、ビデオカメラＡ、パーソナルコンピ
ュータＢ、及びオーディオ装置Ｃなる各ノードは、ＩＥ
ＥＥ１３９４によるシリアルバス（以下、ＳＢＵＳと称
する）によって互いに接続されている。
９５規格によるネットワーク形態の一例を示す図であ
る。図１において、ビデオカメラＡ、パーソナルコンピ
ュータＢ、及びオーディオ装置Ｃなる各ノードは、ＩＥ
ＥＥ１３９４によるシリアルバス（以下、ＳＢＵＳと称
する）によって互いに接続されている。
【０００９】ここで、例えばビデオカメラＡは、その撮
影によって得られたディジタル音声信号及び映像信号各
々をデータパケット化してデータパケットＤAUD及びＤ
VIDを夫々生成する。図２は、上記ディジタル音声信号
としての音声サンプルデータ系列の一例、並びにかかる
音声サンプルデータ系列によって生成されるデータパケ
ットＤAUDの一例を示す図である。
影によって得られたディジタル音声信号及び映像信号各
々をデータパケット化してデータパケットＤAUD及びＤ
VIDを夫々生成する。図２は、上記ディジタル音声信号
としての音声サンプルデータ系列の一例、並びにかかる
音声サンプルデータ系列によって生成されるデータパケ
ットＤAUDの一例を示す図である。
【００１０】かかる図２に示される例においては、サン
プリング周波数ｆSなる音声サンプルデータＱ0〜Ｑ9の
内の音声サンプルデータＱ0〜Ｑ4なるデータ群が、デー
タパケットＤAUD1に含まれている。更に、音声サンプル
データＱ5〜Ｑ9なるデータ群が次のデータパケットＤ
AUD2に含まれる。更に、これらデータパケット各々に
は、かかる音声サンプルデータ群と共に、これら音声サ
ンプルデータ各々を受信側でリアルタイム再生させる為
のＣＩＰ（common isochronus packet）ヘッダが存在す
る。かかるＣＩＰヘッダには、各音声サンプルデータを
受信側において再生すべきバスサイクル時間を指定する
為の再生指定時間データＳＹＴが付されている。
プリング周波数ｆSなる音声サンプルデータＱ0〜Ｑ9の
内の音声サンプルデータＱ0〜Ｑ4なるデータ群が、デー
タパケットＤAUD1に含まれている。更に、音声サンプル
データＱ5〜Ｑ9なるデータ群が次のデータパケットＤ
AUD2に含まれる。更に、これらデータパケット各々に
は、かかる音声サンプルデータ群と共に、これら音声サ
ンプルデータ各々を受信側でリアルタイム再生させる為
のＣＩＰ（common isochronus packet）ヘッダが存在す
る。かかるＣＩＰヘッダには、各音声サンプルデータを
受信側において再生すべきバスサイクル時間を指定する
為の再生指定時間データＳＹＴが付されている。
【００１１】例えば、図２に示される実施例において
は、音声サンプルデータＱ0をバスサイクル時間ｔaにて
再生させるべく、データパケットＤAUD1中には音声サン
プルデータＱ0の再生指定時間データＳＹＴとして、"ｔ
a"を付している。又、音声サンプルデータＱ8をバスサ
イクル時間ｔbにて再生させるべく、データパケットＤ
AUD2中には、音声サンプルデータＱ8の再生指定時間デ
ータＳＹＴとして、"ｔb"を付している。尚、かかる図
２に示される例においては、再生指定時間データＳＹＴ
を、８つの音声サンプルデータ毎に１つ記述するように
している。
は、音声サンプルデータＱ0をバスサイクル時間ｔaにて
再生させるべく、データパケットＤAUD1中には音声サン
プルデータＱ0の再生指定時間データＳＹＴとして、"ｔ
a"を付している。又、音声サンプルデータＱ8をバスサ
イクル時間ｔbにて再生させるべく、データパケットＤ
AUD2中には、音声サンプルデータＱ8の再生指定時間デ
ータＳＹＴとして、"ｔb"を付している。尚、かかる図
２に示される例においては、再生指定時間データＳＹＴ
を、８つの音声サンプルデータ毎に１つ記述するように
している。
【００１２】尚、映像信号に対応したデータパケットＤ
VIDも、上述の如き方法によって生成される。ビデオカ
メラＡは、これらデータパケットＤAUD、及びデータパ
ケットＤVID各々を図３に示されるが如く、１２５［μ
s］のバスサイクルにて時分割伝送する。この際、ビデ
オカメラＡは、上記データパケットＤAUDをオーディオ
装置Ｃに送信し、映像信号に対応したデータパケットＤ
VIDをパーソナルコンピュータＢに送信するものとす
る。
VIDも、上述の如き方法によって生成される。ビデオカ
メラＡは、これらデータパケットＤAUD、及びデータパ
ケットＤVID各々を図３に示されるが如く、１２５［μ
s］のバスサイクルにて時分割伝送する。この際、ビデ
オカメラＡは、上記データパケットＤAUDをオーディオ
装置Ｃに送信し、映像信号に対応したデータパケットＤ
VIDをパーソナルコンピュータＢに送信するものとす
る。
【００１３】一方、図１に示されるネットワーク上にお
いてルートノードに割り当てられたパーソナルコンピュ
ータＢは、ＳＢＵＳ上において基準時間となる基準バス
サイクル時間をパケット化したサイクルスタートパケッ
トＣＳを生成し、これを上記図３に示されるように、１
２５［μs］のバスサイクル毎にＳＢＵＳ上に送出す
る。
いてルートノードに割り当てられたパーソナルコンピュ
ータＢは、ＳＢＵＳ上において基準時間となる基準バス
サイクル時間をパケット化したサイクルスタートパケッ
トＣＳを生成し、これを上記図３に示されるように、１
２５［μs］のバスサイクル毎にＳＢＵＳ上に送出す
る。
【００１４】オーディオ装置Ｃは、かかるＳＢＵＳを介
して、図３に示されるが如きデータ信号を受信する。図
４は、かかるオーディオ装置Ｃの内部構成を示す図であ
る。図４に示されるＤＡコンバータ２は、上記ＳＢＵＳ
を介して供給された受信データ信号中のデータパケット
ＤAUDから、上記図２に示されるが如き音声サンプルデ
ータ系列を再生し、これをアナログ音声信号に変換して
アンプ３に供給する。アンプ３は、かかるアナログ音声
信号を電力増幅した信号をスピーカ４に供給する。スピ
ーカ４は、この電力増幅されたアナログ音声信号に応じ
た音響出力を行う。
して、図３に示されるが如きデータ信号を受信する。図
４は、かかるオーディオ装置Ｃの内部構成を示す図であ
る。図４に示されるＤＡコンバータ２は、上記ＳＢＵＳ
を介して供給された受信データ信号中のデータパケット
ＤAUDから、上記図２に示されるが如き音声サンプルデ
ータ系列を再生し、これをアナログ音声信号に変換して
アンプ３に供給する。アンプ３は、かかるアナログ音声
信号を電力増幅した信号をスピーカ４に供給する。スピ
ーカ４は、この電力増幅されたアナログ音声信号に応じ
た音響出力を行う。
【００１５】図５は、上記ＤＡコンバータ２の内部構成
を示す図である。図５において、データパケット抽出回
路２１は、上記ＳＢＵＳを介して受信した受信データ信
号中から、図３に示されるが如きデータパケットＤAUD
を順次抽出する。受信バッファ２２は、例えばＦＩＦＯ
（first in first out)メモリ等からなり、上記データ
パケット抽出回路２１から供給されてくるデータパケッ
トＤAUD中の各音声サンプルデータをシリアルに順次記
憶して行く。ＳＹＴ抽出回路２３は、上記データパケッ
トＤAUDから再生指定時間データＳＹＴの抽出を行いこ
れを順次記憶しつつオフセット生成回路３０及び加算器
２８各々に供給する。
を示す図である。図５において、データパケット抽出回
路２１は、上記ＳＢＵＳを介して受信した受信データ信
号中から、図３に示されるが如きデータパケットＤAUD
を順次抽出する。受信バッファ２２は、例えばＦＩＦＯ
（first in first out)メモリ等からなり、上記データ
パケット抽出回路２１から供給されてくるデータパケッ
トＤAUD中の各音声サンプルデータをシリアルに順次記
憶して行く。ＳＹＴ抽出回路２３は、上記データパケッ
トＤAUDから再生指定時間データＳＹＴの抽出を行いこ
れを順次記憶しつつオフセット生成回路３０及び加算器
２８各々に供給する。
【００１６】サイクルスタートパケット抽出回路２４
は、上記ＳＢＵＳを介して受信した受信データ信号中か
ら図３に示されるが如きサイクルスタートパケットＣＳ
を抽出してこれをサイクルタイマ２５に供給する。サイ
クルタイマ２５は、システムクロックＣＫ（24.576MH
z）毎に１づつ計数カウントを行いそのカウント値をバ
スサイクル時間ＴCとしてこれをオフセット生成回路３
０及び一致検出回路２９各々に供給する。又、サイクル
タイマ２５は、上記サイクルスタートパケット抽出回路
２４からサイクルスタートパケットＣＳが供給される度
に、上記バスサイクル時間ＴCを、このサイクルスター
トパケットＣＳにて示される基準バスサイクル時間に合
わせ込む。オフセット生成回路３０は、先ず、上記再生
指定時間データＳＹＴから上記バスサイクル時間ＴCを
減算して得られた時間差を求める。ここで、オフセット
生成回路３０は、かかる時間差が負の値になる場合、あ
るいは、所定時間間隔Ｔよりも大なる場合には、以下の
演算によって求めたオフセット時間ＣOFを加算器２８に
供給する。
は、上記ＳＢＵＳを介して受信した受信データ信号中か
ら図３に示されるが如きサイクルスタートパケットＣＳ
を抽出してこれをサイクルタイマ２５に供給する。サイ
クルタイマ２５は、システムクロックＣＫ（24.576MH
z）毎に１づつ計数カウントを行いそのカウント値をバ
スサイクル時間ＴCとしてこれをオフセット生成回路３
０及び一致検出回路２９各々に供給する。又、サイクル
タイマ２５は、上記サイクルスタートパケット抽出回路
２４からサイクルスタートパケットＣＳが供給される度
に、上記バスサイクル時間ＴCを、このサイクルスター
トパケットＣＳにて示される基準バスサイクル時間に合
わせ込む。オフセット生成回路３０は、先ず、上記再生
指定時間データＳＹＴから上記バスサイクル時間ＴCを
減算して得られた時間差を求める。ここで、オフセット
生成回路３０は、かかる時間差が負の値になる場合、あ
るいは、所定時間間隔Ｔよりも大なる場合には、以下の
演算によって求めたオフセット時間ＣOFを加算器２８に
供給する。
【００１７】
【数１】ＣOF＝バスサイクル時間ＴC−再生指定時間デ
ータＳＹＴ＋所定時間間隔Ｔ 尚、かかる所定時間間隔Ｔとは、受信バッファ２２が空
の状態からその全記憶領域にデータが満たされるまでに
掛かる時間であり、例えば、
ータＳＹＴ＋所定時間間隔Ｔ 尚、かかる所定時間間隔Ｔとは、受信バッファ２２が空
の状態からその全記憶領域にデータが満たされるまでに
掛かる時間であり、例えば、
【００１８】
【数２】Ｔ＝｛受信バッファ２２（FIFO）のサイズ｝／
｛１サンプルデータのサイズ×サンプリング周波数｝ にて示される。一方、上記の如き再生指定時間データＳ
ＹＴからバスサイクル時間ＴCを減算して得られた時間
差が正の値であり、かつ上記所定時間間隔Ｔよりも小な
る場合には、オフセット生成回路３０は、"０"値のオフ
セット時間ＣOFを加算器２８に供給する。加算器２８
は、上記再生指定時間データＳＹＴにて示される時間
と、上記オフセット時間ＣOFとを加算した時間を再生指
定時間ＴDとして一致検出回路２９に供給する。
｛１サンプルデータのサイズ×サンプリング周波数｝ にて示される。一方、上記の如き再生指定時間データＳ
ＹＴからバスサイクル時間ＴCを減算して得られた時間
差が正の値であり、かつ上記所定時間間隔Ｔよりも小な
る場合には、オフセット生成回路３０は、"０"値のオフ
セット時間ＣOFを加算器２８に供給する。加算器２８
は、上記再生指定時間データＳＹＴにて示される時間
と、上記オフセット時間ＣOFとを加算した時間を再生指
定時間ＴDとして一致検出回路２９に供給する。
【００１９】一致検出回路２９は、上記バスサイクル時
間ＴCと、上記再生指定時間ＴDとが一致した場合に基準
クロックパルスＣREFを発生し、これを本発明によるＰ
ＬＬ回路(phase locked loop）３１に供給する。この
際、かかる基準クロックパルスＣREFは、例えば、図２
に示されるが如き各音声サンプルデータの内で、音声サ
ンプルデータＱ0、及びＱ8各々を再生すべきサンプリン
グタイミング毎に、一致検出回路２９から出力される。
間ＴCと、上記再生指定時間ＴDとが一致した場合に基準
クロックパルスＣREFを発生し、これを本発明によるＰ
ＬＬ回路(phase locked loop）３１に供給する。この
際、かかる基準クロックパルスＣREFは、例えば、図２
に示されるが如き各音声サンプルデータの内で、音声サ
ンプルデータＱ0、及びＱ8各々を再生すべきサンプリン
グタイミング毎に、一致検出回路２９から出力される。
【００２０】サンプリングレート検出回路３２は、上記
データパケット抽出回路２１によって抽出されたデータ
パケットＤAUD中におけるＣＩＰヘッダの内容に基づい
て、かかるデータパケットＤAUD中における音声サンプ
ルデータのサンプリングレートを検出する。サンプリン
グレート検出回路３２は、この検出した検出サンプルレ
ートｆSを上記ＰＬＬ回路３１に供給する。
データパケット抽出回路２１によって抽出されたデータ
パケットＤAUD中におけるＣＩＰヘッダの内容に基づい
て、かかるデータパケットＤAUD中における音声サンプ
ルデータのサンプリングレートを検出する。サンプリン
グレート検出回路３２は、この検出した検出サンプルレ
ートｆSを上記ＰＬＬ回路３１に供給する。
【００２１】ＰＬＬ回路３１は、上記基準クロックパル
スＣREFに位相同期した再生クロックを発生してこれを
受信バッファ２２及びＤ／Ａ変換器２６の各々に供給す
る。受信バッファ２２は、前述の如くシリアル形態にて
記憶した音声サンプルデータ各々を、記憶した順にかつ
上記再生クロックのタイミング毎に読み出す。これによ
り、図２に示されるが如き、音声サンプルデータ系列
が、受信バッファ２２から再生出力されるのである。Ｄ
／Ａ変換器２６は、かかる音声サンプルデータ系列を、
上記再生クロックに応じてアナログの音声信号に変換し
てこれを出力する。
スＣREFに位相同期した再生クロックを発生してこれを
受信バッファ２２及びＤ／Ａ変換器２６の各々に供給す
る。受信バッファ２２は、前述の如くシリアル形態にて
記憶した音声サンプルデータ各々を、記憶した順にかつ
上記再生クロックのタイミング毎に読み出す。これによ
り、図２に示されるが如き、音声サンプルデータ系列
が、受信バッファ２２から再生出力されるのである。Ｄ
／Ａ変換器２６は、かかる音声サンプルデータ系列を、
上記再生クロックに応じてアナログの音声信号に変換し
てこれを出力する。
【００２２】図６は、本発明の第１の特徴によるＰＬＬ
回路３１の内部構成の一例を示す図である。図６におい
て、位相比較器３１１は、後述する分周器３１５から供
給された分周クロックと、上記一致検出回路２９から供
給された基準クロックパルスＣREFとの位相を比較し、
その位相差に対応した位相誤差信号をループフィルタ３
１２に供給する。
回路３１の内部構成の一例を示す図である。図６におい
て、位相比較器３１１は、後述する分周器３１５から供
給された分周クロックと、上記一致検出回路２９から供
給された基準クロックパルスＣREFとの位相を比較し、
その位相差に対応した位相誤差信号をループフィルタ３
１２に供給する。
【００２３】ループフィルタ３１２は、上記検出サンプ
ルレートｆSにて示されるサンプリング周波数に対応し
たフィルタ係数にて上記位相誤差信号を平均化し、その
平均位相誤差に対応した電圧レベルの位相誤差電圧を第
１ＶＣＯ（電圧制御発振器）３１３ａ、第２ＶＣＯ３１
３ｂ、及び第３ＶＣＯ３１３ｃの各々に供給する。第１
ＶＣＯ３１３ａは、かかる位相誤差電圧に対応した周波
数のクロック信号ＣＫ1を発生し、これをセレクタ３１
４の入力端Ａに供給する。尚、かかる第１ＶＣＯ３１３
ａは、例えば、３８４×｛３２[KHz]｝を中心周波数と
して、±３８４[KHz]なる範囲にて上記位相誤差電圧に
追従した周波数のクロック信号ＣＫ1を発生するものと
する。
ルレートｆSにて示されるサンプリング周波数に対応し
たフィルタ係数にて上記位相誤差信号を平均化し、その
平均位相誤差に対応した電圧レベルの位相誤差電圧を第
１ＶＣＯ（電圧制御発振器）３１３ａ、第２ＶＣＯ３１
３ｂ、及び第３ＶＣＯ３１３ｃの各々に供給する。第１
ＶＣＯ３１３ａは、かかる位相誤差電圧に対応した周波
数のクロック信号ＣＫ1を発生し、これをセレクタ３１
４の入力端Ａに供給する。尚、かかる第１ＶＣＯ３１３
ａは、例えば、３８４×｛３２[KHz]｝を中心周波数と
して、±３８４[KHz]なる範囲にて上記位相誤差電圧に
追従した周波数のクロック信号ＣＫ1を発生するものと
する。
【００２４】第２ＶＣＯ３１３ｂは、上記位相誤差電圧
に対応した周波数のクロック信号ＣＫ2を発生し、これ
をセレクタ３１４の入力端Ｂに供給する。尚、かかる第
２ＶＣＯ３１３ｂは、例えば、３８４×｛４４.1[KH
z]｝を中心周波数として、±３８４[KHz]なる範囲にて
上記位相誤差電圧に追従した周波数のクロック信号ＣＫ
2を発生するものとする。
に対応した周波数のクロック信号ＣＫ2を発生し、これ
をセレクタ３１４の入力端Ｂに供給する。尚、かかる第
２ＶＣＯ３１３ｂは、例えば、３８４×｛４４.1[KH
z]｝を中心周波数として、±３８４[KHz]なる範囲にて
上記位相誤差電圧に追従した周波数のクロック信号ＣＫ
2を発生するものとする。
【００２５】第３ＶＣＯ３１３ｃは、上記位相誤差電圧
に対応した周波数のクロック信号ＣＫ3を発生し、これ
をセレクタ３１４の入力端Ｃに供給する。尚、かかる第
３ＶＣＯ３１３ｃは、例えば、３８４×｛４８[KHz]｝
を中心周波数として、±３８４[KHz]なる範囲にて上記
位相誤差電圧に追従した周波数のクロック信号ＣＫ3を
発生するものとする。
に対応した周波数のクロック信号ＣＫ3を発生し、これ
をセレクタ３１４の入力端Ｃに供給する。尚、かかる第
３ＶＣＯ３１３ｃは、例えば、３８４×｛４８[KHz]｝
を中心周波数として、±３８４[KHz]なる範囲にて上記
位相誤差電圧に追従した周波数のクロック信号ＣＫ3を
発生するものとする。
【００２６】セレクタ３１４は、上記クロック信号ＣＫ
1〜ＣＫ3の内から、上記検出サンプルレートｆSにて示
されるサンプリング周波数に対応したクロック信号を選
択し、これを再生クロックとして出力する。例えば、セ
レクタ３１４は、検出サンプルレートｆSにて示される
サンプリング周波数が３２[KHz]である場合には、その
入力端Ａに供給されたクロック信号ＣＫ1を再生クロッ
クとして出力する。又、検出サンプルレートｆSにて示
されるサンプリング周波数が４４.1[KHz]である場合に
は、その入力端Ｂに供給されたクロック信号ＣＫ2を再
生クロックとして出力する。又、検出サンプルレートｆ
Sにて示されるサンプリング周波数が４８[KHz]である場
合には、その入力端Ｃに供給されたクロック信号ＣＫ3
を再生クロックとして出力するのである。
1〜ＣＫ3の内から、上記検出サンプルレートｆSにて示
されるサンプリング周波数に対応したクロック信号を選
択し、これを再生クロックとして出力する。例えば、セ
レクタ３１４は、検出サンプルレートｆSにて示される
サンプリング周波数が３２[KHz]である場合には、その
入力端Ａに供給されたクロック信号ＣＫ1を再生クロッ
クとして出力する。又、検出サンプルレートｆSにて示
されるサンプリング周波数が４４.1[KHz]である場合に
は、その入力端Ｂに供給されたクロック信号ＣＫ2を再
生クロックとして出力する。又、検出サンプルレートｆ
Sにて示されるサンプリング周波数が４８[KHz]である場
合には、その入力端Ｃに供給されたクロック信号ＣＫ3
を再生クロックとして出力するのである。
【００２７】分周器３１５は、かかる再生クロックの周
波数を１／3072に分周して得られた分周クロックを上記
位相比較器３１１に供給する。以上の如く、図６に示さ
れるＰＬＬ回路３１は、サンプルデータの各サンプリン
グ周波数毎にそのサンプリング周波数を中心周波数とし
て動作する専用のＶＣＯを複数備えておき、これらの内
から、実際に供給されたサンプルデータのサンプリング
周波数に対応したＶＣＯを選択的に使用することによ
り、ＰＬＬのロックアップ時間を短縮するのである。
波数を１／3072に分周して得られた分周クロックを上記
位相比較器３１１に供給する。以上の如く、図６に示さ
れるＰＬＬ回路３１は、サンプルデータの各サンプリン
グ周波数毎にそのサンプリング周波数を中心周波数とし
て動作する専用のＶＣＯを複数備えておき、これらの内
から、実際に供給されたサンプルデータのサンプリング
周波数に対応したＶＣＯを選択的に使用することによ
り、ＰＬＬのロックアップ時間を短縮するのである。
【００２８】図７は、本発明の第２の特徴によるＰＬＬ
回路３１の内部構成を示す図である。図７において、プ
リ基準クロック発生回路７１は、上記検出サンプルレー
トｆ Sにて示される周波数のクロック信号をフリーラン
に発生し、これをプリ基準クロックＣPRとしてセレクタ
７２に供給する。
回路３１の内部構成を示す図である。図７において、プ
リ基準クロック発生回路７１は、上記検出サンプルレー
トｆ Sにて示される周波数のクロック信号をフリーラン
に発生し、これをプリ基準クロックＣPRとしてセレクタ
７２に供給する。
【００２９】基準クロック検出回路７３は、図６に示さ
れる一致検出回路２９から、１／(8・ｆS)間隔毎に基準
クロックパルスＣREFが供給されている期間中には論理
値"１"の基準クロック検出信号Ｋを発生する一方、１／
(8・ｆS)間隔毎の基準クロックパルスＣREFが供給されな
い期間中には論理値"０"の基準クロック検出信号Ｋを発
生する。基準クロック検出回路７３は、かかる基準クロ
ック検出信号Ｋをセレクタ７２及び可変分周器７４各々
に供給する。
れる一致検出回路２９から、１／(8・ｆS)間隔毎に基準
クロックパルスＣREFが供給されている期間中には論理
値"１"の基準クロック検出信号Ｋを発生する一方、１／
(8・ｆS)間隔毎の基準クロックパルスＣREFが供給されな
い期間中には論理値"０"の基準クロック検出信号Ｋを発
生する。基準クロック検出回路７３は、かかる基準クロ
ック検出信号Ｋをセレクタ７２及び可変分周器７４各々
に供給する。
【００３０】セレクタ７２は、上記基準クロック検出信
号Ｋの論理値が"０"、すなわち基準クロックパルスＣ
REFが供給されていない場合には、上記プリ基準クロッ
クＣPR及び基準クロックパルスＣREFの内からプリ基準
クロックＣPRを選択し、これを基準クロック信号ＣRと
して位相比較器３１１に供給する。一方、上記基準クロ
ック検出信号Ｋの論理値が"１"、すなわち基準クロック
パルスＣREFが１／(8・ｆ S)間隔毎に供給されている場
合、セレクタ７２は、上記プリ基準クロックＣPR及び基
準クロックパルスＣREFの内から基準クロックパルスＣ
REFを選択し、これを基準クロック信号ＣRとして位相比
較器３１１に供給する。
号Ｋの論理値が"０"、すなわち基準クロックパルスＣ
REFが供給されていない場合には、上記プリ基準クロッ
クＣPR及び基準クロックパルスＣREFの内からプリ基準
クロックＣPRを選択し、これを基準クロック信号ＣRと
して位相比較器３１１に供給する。一方、上記基準クロ
ック検出信号Ｋの論理値が"１"、すなわち基準クロック
パルスＣREFが１／(8・ｆ S)間隔毎に供給されている場
合、セレクタ７２は、上記プリ基準クロックＣPR及び基
準クロックパルスＣREFの内から基準クロックパルスＣ
REFを選択し、これを基準クロック信号ＣRとして位相比
較器３１１に供給する。
【００３１】位相比較器３１１は、後述する可変分周器
７４から供給された分周クロックＣ Bと、上記セレクタ
７２から供給された基準クロック信号ＣRとの位相を比
較し、その位相差に対応した位相誤差信号をループフィ
ルタ３１２に供給する。ループフィルタ３１２は、上記
検出サンプルレートｆSにて示されるサンプリング周波
数に対応したフィルタ係数にて上記位相誤差信号を平均
化し、その平均位相誤差に対応した電圧レベルの位相誤
差電圧をＶＣＯ（電圧制御発振器）３１３に供給する。
ＶＣＯ３１３は、かかる位相誤差電圧に対応した周波数
のクロック信号を発生し、これを再生クロックとして出
力する。
７４から供給された分周クロックＣ Bと、上記セレクタ
７２から供給された基準クロック信号ＣRとの位相を比
較し、その位相差に対応した位相誤差信号をループフィ
ルタ３１２に供給する。ループフィルタ３１２は、上記
検出サンプルレートｆSにて示されるサンプリング周波
数に対応したフィルタ係数にて上記位相誤差信号を平均
化し、その平均位相誤差に対応した電圧レベルの位相誤
差電圧をＶＣＯ（電圧制御発振器）３１３に供給する。
ＶＣＯ３１３は、かかる位相誤差電圧に対応した周波数
のクロック信号を発生し、これを再生クロックとして出
力する。
【００３２】可変分周器７４は、上記基準クロック検出
回路７３から供給された基準クロック検出信号Ｋの論理
値が"０"、すなわち基準クロックパルスＣREFが供給さ
れていない場合には、上記再生クロックの周波数を１／
384に分周して得られた分周クロックＣBを上記位相比較
器３１１に供給する。一方、可変分周器７４は、基準ク
ロック検出信号Ｋの論理値が"１"、すなわち基準クロッ
クパルスＣREFが供給されている場合には、上記再生ク
ロックの周波数を１／3072に分周して得られた分周クロ
ックＣBを上記位相比較器３１１に供給する。尚、かか
る可変分周器７４は、基準クロック検出信号Ｋの論理値
が"０"から"１"に変化する際の立ち上がりエッジタイミ
ングに応じて、上記分周クロックＣBとしての第１番目
のクロックパルスを発生する。
回路７３から供給された基準クロック検出信号Ｋの論理
値が"０"、すなわち基準クロックパルスＣREFが供給さ
れていない場合には、上記再生クロックの周波数を１／
384に分周して得られた分周クロックＣBを上記位相比較
器３１１に供給する。一方、可変分周器７４は、基準ク
ロック検出信号Ｋの論理値が"１"、すなわち基準クロッ
クパルスＣREFが供給されている場合には、上記再生ク
ロックの周波数を１／3072に分周して得られた分周クロ
ックＣBを上記位相比較器３１１に供給する。尚、かか
る可変分周器７４は、基準クロック検出信号Ｋの論理値
が"０"から"１"に変化する際の立ち上がりエッジタイミ
ングに応じて、上記分周クロックＣBとしての第１番目
のクロックパルスを発生する。
【００３３】図８は、上述した如き図７に示される構成
による動作を示すタイムチャートである。図８に示され
るように、基準クロックパルスＣREFが供給されていな
い期間ａにおいては、基準クロック検出信号Ｋの論理値
が"０"となるので、この間、セレクタ７２は、プリ基準
クロックＣPRを基準クロック信号ＣRとして位相比較器
３１１に供給する。尚、かかるプリ基準クロックＣ
PRは、基準クロックパルスＣRE Fに対して非同期のラン
ダムクロックであり、かつその周波数は基準クロックパ
ルスＣREFの８倍である。すなわち、この期間ａにおい
て、ＰＬＬ回路３１は、かかるプリ基準クロックＣPRに
位相同期した再生クロックを生成すべく動作するのであ
る。
による動作を示すタイムチャートである。図８に示され
るように、基準クロックパルスＣREFが供給されていな
い期間ａにおいては、基準クロック検出信号Ｋの論理値
が"０"となるので、この間、セレクタ７２は、プリ基準
クロックＣPRを基準クロック信号ＣRとして位相比較器
３１１に供給する。尚、かかるプリ基準クロックＣ
PRは、基準クロックパルスＣRE Fに対して非同期のラン
ダムクロックであり、かつその周波数は基準クロックパ
ルスＣREFの８倍である。すなわち、この期間ａにおい
て、ＰＬＬ回路３１は、かかるプリ基準クロックＣPRに
位相同期した再生クロックを生成すべく動作するのであ
る。
【００３４】一方、図８に示されるが如く、基準クロッ
クパルスＣREFが供給されるようになった期間ｂにおい
ては、基準クロック検出信号Ｋの論理値が"１"となる。
よって、この間、セレクタ７２は、基準クロックパルス
ＣREFを基準クロック信号ＣRとして位相比較器３１１に
供給する。すなわち、この期間ｂでは、ＰＬＬ回路３１
は、基準クロックパルスＣREFに位相同期した再生クロ
ックを生成すべく動作するのである。
クパルスＣREFが供給されるようになった期間ｂにおい
ては、基準クロック検出信号Ｋの論理値が"１"となる。
よって、この間、セレクタ７２は、基準クロックパルス
ＣREFを基準クロック信号ＣRとして位相比較器３１１に
供給する。すなわち、この期間ｂでは、ＰＬＬ回路３１
は、基準クロックパルスＣREFに位相同期した再生クロ
ックを生成すべく動作するのである。
【００３５】以上の如く、かかる図７に示される構成に
おいては、基準クロックパルスＣRE Fが供給されていな
い期間中は、この基準クロックパルスＣREFに対してそ
の周波数が８倍でありかつフリーランなプリ基準クロッ
クＣPRにて予めＰＬＬをかけておくことにより、基準ク
ロックパルスＣREFの供給時点におけるロックアップ時
間を短縮するのである。
おいては、基準クロックパルスＣRE Fが供給されていな
い期間中は、この基準クロックパルスＣREFに対してそ
の周波数が８倍でありかつフリーランなプリ基準クロッ
クＣPRにて予めＰＬＬをかけておくことにより、基準ク
ロックパルスＣREFの供給時点におけるロックアップ時
間を短縮するのである。
【００３６】尚、基準クロックパルスＣREFが供給され
たら直ちにこの基準クロックパルスＣREFに基づくＰＬ
Ｌ動作を開始するのではなく、プリ基準クロックＣPRで
位相ロックがかかっていることを確認してから、この基
準クロックパルスＣREFによるＰＬＬ動作を開始するよ
うにすれば、より高精度な動作を保証することが出来
る。
たら直ちにこの基準クロックパルスＣREFに基づくＰＬ
Ｌ動作を開始するのではなく、プリ基準クロックＣPRで
位相ロックがかかっていることを確認してから、この基
準クロックパルスＣREFによるＰＬＬ動作を開始するよ
うにすれば、より高精度な動作を保証することが出来
る。
【００３７】図９は、かかる点に鑑みて為された図７に
示されるＰＬＬ回路３１の他の構成例を示す図である。
図９において、プリ基準クロック発生回路７１は、上記
検出サンプルレートｆ Sにて示される周波数のクロック
信号を発生し、これをプリ基準クロックＣPRとしてセレ
クタ７２に供給する。
示されるＰＬＬ回路３１の他の構成例を示す図である。
図９において、プリ基準クロック発生回路７１は、上記
検出サンプルレートｆ Sにて示される周波数のクロック
信号を発生し、これをプリ基準クロックＣPRとしてセレ
クタ７２に供給する。
【００３８】基準クロック検出回路７３’は、図６に示
される一致検出回路２９から１／(8・ｆS)間隔毎に基準
クロックパルスＣREFが供給されており、かつ後述する
ロック検出回路９１から論理値"１"のロック検出信号Ｌ
Ｋが供給された場合には論理値"１"の基準クロック検出
信号Ｋ’をセレクタ７２及び可変分周器７４各々に供給
する一方、それ以外の場合には論理値"０"の基準クロッ
ク検出信号Ｋ’をセレクタ７２及び可変分周器７４各々
に供給する。尚、基準クロック検出回路７３’は、基準
クロックパルスＣREFのエッジタイミングにて、上記基
準クロック検出信号Ｋ’の論理値を"０"から"１"に推移
させる。かかる動作により、後述するセレクタ７２にお
ける基準クロックの切換動作時において、分周クロック
ＣBの位相を基準クロックパルスＣREFの位相に近づける
ことが出来るのである。
される一致検出回路２９から１／(8・ｆS)間隔毎に基準
クロックパルスＣREFが供給されており、かつ後述する
ロック検出回路９１から論理値"１"のロック検出信号Ｌ
Ｋが供給された場合には論理値"１"の基準クロック検出
信号Ｋ’をセレクタ７２及び可変分周器７４各々に供給
する一方、それ以外の場合には論理値"０"の基準クロッ
ク検出信号Ｋ’をセレクタ７２及び可変分周器７４各々
に供給する。尚、基準クロック検出回路７３’は、基準
クロックパルスＣREFのエッジタイミングにて、上記基
準クロック検出信号Ｋ’の論理値を"０"から"１"に推移
させる。かかる動作により、後述するセレクタ７２にお
ける基準クロックの切換動作時において、分周クロック
ＣBの位相を基準クロックパルスＣREFの位相に近づける
ことが出来るのである。
【００３９】セレクタ７２は、上記基準クロック検出信
号Ｋ’の論理値が"０"、すなわち基準クロックパルスＣ
REFが供給されていない場合には、上記プリ基準クロッ
クＣP R及び基準クロックパルスＣREFの内からプリ基準
クロックＣPRを選択し、これを基準クロック信号ＣRと
して位相比較器３１１に供給する。一方、上記基準クロ
ック検出信号Ｋ’の論理値が"１"、すなわち基準クロッ
クパルスＣREFが１／(8・ｆS)間隔毎に供給されており、
かつ論理値"１"のロック検出信号ＬＫが供給された場合
には、セレクタ７２は、上記プリ基準クロックＣPR及び
基準クロックパルスＣREFの内から基準クロックパルス
ＣREFを選択し、これを基準クロック信号Ｃ Rとして位相
比較器３１１に供給する。
号Ｋ’の論理値が"０"、すなわち基準クロックパルスＣ
REFが供給されていない場合には、上記プリ基準クロッ
クＣP R及び基準クロックパルスＣREFの内からプリ基準
クロックＣPRを選択し、これを基準クロック信号ＣRと
して位相比較器３１１に供給する。一方、上記基準クロ
ック検出信号Ｋ’の論理値が"１"、すなわち基準クロッ
クパルスＣREFが１／(8・ｆS)間隔毎に供給されており、
かつ論理値"１"のロック検出信号ＬＫが供給された場合
には、セレクタ７２は、上記プリ基準クロックＣPR及び
基準クロックパルスＣREFの内から基準クロックパルス
ＣREFを選択し、これを基準クロック信号Ｃ Rとして位相
比較器３１１に供給する。
【００４０】ロック検出回路９１は、後述する可変分周
器７４から供給された分周クロックＣBが上記基準クロ
ック信号ＣRに周波数ロックした時には論理値"１"のロ
ック検出信号ＬＫを発生してこれを基準クロック検出回
路７３’に供給する一方、両者が周波数ロックしていな
い場合には論理値"０"のロック検出信号ＬＫを基準クロ
ック検出回路７３’に供給する。
器７４から供給された分周クロックＣBが上記基準クロ
ック信号ＣRに周波数ロックした時には論理値"１"のロ
ック検出信号ＬＫを発生してこれを基準クロック検出回
路７３’に供給する一方、両者が周波数ロックしていな
い場合には論理値"０"のロック検出信号ＬＫを基準クロ
ック検出回路７３’に供給する。
【００４１】位相比較器３１１は、可変分周器７４から
供給された分周クロックＣBと、上記セレクタ７２から
供給された基準クロック信号ＣRとの位相を比較し、そ
の位相差に対応した位相誤差信号をループフィルタ３１
２に供給する。ループフィルタ３１２は、上記検出サン
プルレートｆSにて示されるサンプリング周波数に対応
したフィルタ係数にて上記位相誤差信号を平均化し、そ
の平均位相誤差に対応した電圧レベルの位相誤差電圧を
ＶＣＯ（電圧制御発振器）３１３に供給する。ＶＣＯ３
１３は、かかる位相誤差電圧に対応した周波数のクロッ
ク信号を発生し、これを再生クロックとして出力する。
供給された分周クロックＣBと、上記セレクタ７２から
供給された基準クロック信号ＣRとの位相を比較し、そ
の位相差に対応した位相誤差信号をループフィルタ３１
２に供給する。ループフィルタ３１２は、上記検出サン
プルレートｆSにて示されるサンプリング周波数に対応
したフィルタ係数にて上記位相誤差信号を平均化し、そ
の平均位相誤差に対応した電圧レベルの位相誤差電圧を
ＶＣＯ（電圧制御発振器）３１３に供給する。ＶＣＯ３
１３は、かかる位相誤差電圧に対応した周波数のクロッ
ク信号を発生し、これを再生クロックとして出力する。
【００４２】可変分周器７４は、上記基準クロック検出
回路７３から供給された基準クロック検出信号Ｋ’の論
理値が"０"、すなわち基準クロックパルスＣREFが供給
されていない場合には、上記再生クロックの周波数を１
／384に分周して得られた分周クロックＣBを上記位相比
較器３１１に供給する。一方、基準クロック検出信号Ｋ
の論理値が"１"、すなわち基準クロックパルスＣREFが
供給されており、かつロック検出信号が供給されている
場合には、上記再生クロックの周波数を１／3072に分周
して得られた分周クロックＣBを上記位相比較器３１１
に供給する。尚、かかる可変分周器７４は、基準クロッ
ク検出信号Ｋ’の論理値が"０"から"１"に変化する際の
立ち上がりエッジタイミングに応じて、上記分周クロッ
クＣBとしての第１番目のクロックパルスを発生する。
回路７３から供給された基準クロック検出信号Ｋ’の論
理値が"０"、すなわち基準クロックパルスＣREFが供給
されていない場合には、上記再生クロックの周波数を１
／384に分周して得られた分周クロックＣBを上記位相比
較器３１１に供給する。一方、基準クロック検出信号Ｋ
の論理値が"１"、すなわち基準クロックパルスＣREFが
供給されており、かつロック検出信号が供給されている
場合には、上記再生クロックの周波数を１／3072に分周
して得られた分周クロックＣBを上記位相比較器３１１
に供給する。尚、かかる可変分周器７４は、基準クロッ
ク検出信号Ｋ’の論理値が"０"から"１"に変化する際の
立ち上がりエッジタイミングに応じて、上記分周クロッ
クＣBとしての第１番目のクロックパルスを発生する。
【００４３】図１０は、上述した如き図９に示される構
成による動作を示すタイムチャートである。図１０に示
されるように、基準クロックパルスＣREFが供給されて
いない期間ａにおいては、基準クロック検出信号Ｋの論
理値が"０"となるので、この間、セレクタ７２は、プリ
基準クロックＣPRを基準クロック信号ＣRとして位相比
較器３１１に供給する。すなわち、かかる期間ａにおい
ては、プリ基準クロックＣPRに位相同期すべくＰＬＬ回
路３１が動作するのである。尚、かかるプリ基準クロッ
クＣPRは、基準クロックパルスＣREFに対して非同期の
ランダムクロックであり、かつその周波数は基準クロッ
クパルスＣREFの８倍である。
成による動作を示すタイムチャートである。図１０に示
されるように、基準クロックパルスＣREFが供給されて
いない期間ａにおいては、基準クロック検出信号Ｋの論
理値が"０"となるので、この間、セレクタ７２は、プリ
基準クロックＣPRを基準クロック信号ＣRとして位相比
較器３１１に供給する。すなわち、かかる期間ａにおい
ては、プリ基準クロックＣPRに位相同期すべくＰＬＬ回
路３１が動作するのである。尚、かかるプリ基準クロッ
クＣPRは、基準クロックパルスＣREFに対して非同期の
ランダムクロックであり、かつその周波数は基準クロッ
クパルスＣREFの８倍である。
【００４４】一方、図１０に示される期間ｂは、基準ク
ロックパルスＣREFが供給されているものの、ロック検
出信号ＬＫの論理値が"０"、つまり、ＰＬＬ回路３１が
上記プリ基準クロックＣPRに位相ロックしていない場合
である。この場合、基準クロック検出信号Ｋ’の論理値
は"０"のままである。すなわち、ＰＬＬ回路３１は、上
記期間ａに引き続き、プリ基準クロックＣPRに位相同期
すべく動作するのである。
ロックパルスＣREFが供給されているものの、ロック検
出信号ＬＫの論理値が"０"、つまり、ＰＬＬ回路３１が
上記プリ基準クロックＣPRに位相ロックしていない場合
である。この場合、基準クロック検出信号Ｋ’の論理値
は"０"のままである。すなわち、ＰＬＬ回路３１は、上
記期間ａに引き続き、プリ基準クロックＣPRに位相同期
すべく動作するのである。
【００４５】又、図１０に示される期間ｃは、基準クロ
ックパルスＣREFが供給されており、かつロック検出信
号ＬＫの論理値が"１"、つまり、ＰＬＬ回路３１が上記
プリ基準クロックＣPRに位相ロックした場合である。本
実施例では、基準クロック検出信号Ｋ’の論理値は、上
記ロック検出信号ＬＫの論理値が"１"に続く基準クロッ
クパルスＣREFの立ち上がりエッジに同期して"１"とな
る。よって、セレクタ７２は、基準クロックパルスＣ
REFを基準クロック信号ＣRとして位相比較器３１１に供
給する。よって、かかる期間ｃにおいて、ＰＬＬ回路３
１は、プリ基準クロックＣPRに基づくＰＬＬ動作から基
準クロックパルスＣREFに基づくＰＬＬ動作に切り換わ
るのである。この際、可変分周器７４は、基準クロック
検出信号Ｋ’の論理値が"０"から"１"に変化する際のタ
イミングに応じて分周クロックＣBとしての第１番目の
クロックパルスを発生する構成となっている。従って、
上述した如きＰＬＬ動作の切換が為された直後において
も、基準クロックパルスＣRE Fと分周クロックＣBとの位
相差は比較的小となるので、位相同期までの時間が短縮
される。
ックパルスＣREFが供給されており、かつロック検出信
号ＬＫの論理値が"１"、つまり、ＰＬＬ回路３１が上記
プリ基準クロックＣPRに位相ロックした場合である。本
実施例では、基準クロック検出信号Ｋ’の論理値は、上
記ロック検出信号ＬＫの論理値が"１"に続く基準クロッ
クパルスＣREFの立ち上がりエッジに同期して"１"とな
る。よって、セレクタ７２は、基準クロックパルスＣ
REFを基準クロック信号ＣRとして位相比較器３１１に供
給する。よって、かかる期間ｃにおいて、ＰＬＬ回路３
１は、プリ基準クロックＣPRに基づくＰＬＬ動作から基
準クロックパルスＣREFに基づくＰＬＬ動作に切り換わ
るのである。この際、可変分周器７４は、基準クロック
検出信号Ｋ’の論理値が"０"から"１"に変化する際のタ
イミングに応じて分周クロックＣBとしての第１番目の
クロックパルスを発生する構成となっている。従って、
上述した如きＰＬＬ動作の切換が為された直後において
も、基準クロックパルスＣRE Fと分周クロックＣBとの位
相差は比較的小となるので、位相同期までの時間が短縮
される。
【００４６】以上の如く、かかる図９に示される構成に
おいては、例え基準クロックパルスＣREFが供給される
ようになっても、ＰＬＬ自体がプリ基準クロックＣPRで
位相ロックされた状態になるまでは、上記基準クロック
パルスＣREFによる位相同期動作に切り換えない構成と
しているのである。
おいては、例え基準クロックパルスＣREFが供給される
ようになっても、ＰＬＬ自体がプリ基準クロックＣPRで
位相ロックされた状態になるまでは、上記基準クロック
パルスＣREFによる位相同期動作に切り換えない構成と
しているのである。
【図１】ＩＥＥＥ１３９４規格によるネットワーク形態
の一例を示す図である。
の一例を示す図である。
【図２】音声サンプルデータ系列の一例、及びこの音声
サンプルデータ系列によって生成されるデータパケット
ＤAUDの一例を示す図である。
サンプルデータ系列によって生成されるデータパケット
ＤAUDの一例を示す図である。
【図３】ＳＢＵＳ上における伝送フォーマットを示す図
である。
である。
【図４】オーディオ装置Ｃの内部構成を示す図である。
【図５】ＤＡコンバータ２の内部構成を示す図である。
【図６】本発明の第１の特徴によるＰＬＬ回路３１の内
部構成を示す図である。
部構成を示す図である。
【図７】本発明の第２の特徴によるＰＬＬ回路３１の内
部構成を示す図である。
部構成を示す図である。
【図８】図７に示されるＰＬＬ回路３１の動作タイムチ
ャートを示す図である。
ャートを示す図である。
【図９】図７に示されるＰＬＬ回路３１の他の構成例を
示す図である。
示す図である。
【図１０】図９に示されるＰＬＬ回路３１の動作タイム
チャートを示す図である。
チャートを示す図である。
３１ ＰＬＬ回路 ７１ プリ基準クロック発生回路 ７２ セレクタ ７３ 基準クロック検出回路 ７４ 可変分周器 ９１ ロック検出回路 ３１１ 位相比較器 ３１２ ループフィルタ ３１３ ＶＣＯ ３１４ セレクタ ３１５ 分周器
Claims (5)
- 【請求項１】 時系列データのサンプリングタイミング
に位相同期した基準クロックに位相同期した再生クロッ
クを生成するＰＬＬ回路であって、 前記再生クロックの周波数を分周して分周クロックを得
る分周器と、 前記基準クロックと前記分周クロックとの位相差に対応
した信号レベルを有する位相誤差信号を生成する位相比
較器と、 互いに異なる中心周波数にて前記位相誤差信号の信号レ
ベルに対応した周波数のクロック信号を各々が発生する
複数の電圧制御発振器と、 前記電圧制御発振器各々からの前記クロック信号の内か
ら前記時系列データのサンプリングレートに対応したク
ロック信号を選択してこれを前記再生クロックとして出
力するセレクタと、を有することを特徴とするＰＬＬ回
路。 - 【請求項２】 前記電圧制御発振器の各々は、 ｎ・３２[KHz]を中心周波数として前記位相誤差信号の信
号レベルに対応した周波数の第１クロック信号を発生す
る第１電圧制御発振器と、ｎ・４４.1[KHz]を中心周波数
として前記位相誤差信号の信号レベルに対応した周波数
の第２クロック信号を発生する第２電圧制御発振器と、
ｎ・４８[KHz]を中心周波数として前記位相誤差信号の信
号レベルに対応した周波数の第３クロック信号を発生す
る第３電圧制御発振器とからなり、 前記セレクタは、前記時系列データのサンプリングレー
トが３２[KHz]である場合には前記第１クロック信号を
前記再生クロックとして出力し、前記時系列データのサ
ンプリングレートが４４.1[KHz]である場合には前記第
２クロック信号を前記再生クロックとして出力し、前記
時系列データのサンプリングレートが４８[KHz]である
場合には前記第３クロック信号を前記再生クロックとし
て出力することを特徴とする請求項１記載のＰＬＬ回
路。 - 【請求項３】 時系列データのサンプリングタイミング
に位相同期した基準クロックに位相同期した再生クロッ
クを生成するＰＬＬ回路であって、 前記再生クロックの周波数を分周して分周クロックを得
る分周器と、 前記時系列データのサンプリングレートに対応した周波
数のプリ基準クロックを発生するプリ基準クロック発生
手段と、 前記基準クロックが供給されたか否かを検出する基準ク
ロック検出手段と、 前記基準クロック検出手段にて前記基準クロックが供給
されていないと検出された場合には前記プリ基準クロッ
クと前記分周クロックとの位相比較を行いその位相差に
対応した信号レベルを有する位相誤差信号を生成する一
方、前記基準クロック検出手段にて前記基準クロックが
供給されたと検出された場合には前記基準クロックと前
記分周クロックとの位相比較を行いその位相差に対応し
た信号レベルを有する前記位相誤差信号を生成する位相
比較手段と、 前記位相誤差信号の信号レベルに対応した周波数のクロ
ック信号を発生してこれを前記再生クロックとして出力
する電圧制御発振器と、を有することを特徴とするＰＬ
Ｌ回路。 - 【請求項４】 前記プリ基準クロックに位相ロックして
いるか否かを検出するロック検出手段を備え、 前記位相比較手段は、前記基準クロックが供給されてい
ない場合には前記プリ基準クロックと前記分周クロック
との位相比較を行い、前記基準クロックが供給されてお
りかつ前記ロック検出手段にて前記プリ基準クロックに
位相ロックしていると検出された場合に前記基準クロッ
クと前記分周クロックとの位相比較動作に移行すること
を特徴とする請求項３記載のＰＬＬ回路。 - 【請求項５】 前記時系列データは、音声サンプルデー
タであることを特徴とする請求項１及び３記載のＰＬＬ
回路。
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|---|---|---|---|
| JP06695497A JP3591754B2 (ja) | 1997-03-19 | 1997-03-19 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06695497A JP3591754B2 (ja) | 1997-03-19 | 1997-03-19 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261958A true JPH10261958A (ja) | 1998-09-29 |
| JP3591754B2 JP3591754B2 (ja) | 2004-11-24 |
Family
ID=13330937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06695497A Expired - Fee Related JP3591754B2 (ja) | 1997-03-19 | 1997-03-19 | Ｐｌｌ回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3591754B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175724B1 (en) * | 1998-07-31 | 2001-01-16 | Motorola, Inc. | Band switchable injection oscillator and communication device using same |
| CN100373920C (zh) * | 2004-03-31 | 2008-03-05 | 松下电器产业株式会社 | 视频信号处理器及其使用方法，显示设备及其使用方法 |
-
1997
- 1997-03-19 JP JP06695497A patent/JP3591754B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175724B1 (en) * | 1998-07-31 | 2001-01-16 | Motorola, Inc. | Band switchable injection oscillator and communication device using same |
| CN100373920C (zh) * | 2004-03-31 | 2008-03-05 | 松下电器产业株式会社 | 视频信号处理器及其使用方法，显示设备及其使用方法 |
| US7864252B2 (en) | 2004-03-31 | 2011-01-04 | Panasonic Corporation | Video signal processor capable of suppressing excessive heat generation, method using the same, display device and method using the same |
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| Publication number | Publication date |
|---|---|
| JP3591754B2 (ja) | 2004-11-24 |
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