JPH03106238A - デイジタル信号受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以上の順序で本発明を説明する． Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術（第３図、第４図及び第６図）Ｄ発明が解
決しようとする問題点（第４図〜第７図） Ｅ問題点を解決するための手段（第１図）Ｆ作用（第１
図及び第２図） Ｇ実施例（第１図及び第２図） Ｈ発明の効果 Ａ産業上の利用分野 本発明はディジタル信号受信装置に関し、特に複数のク
ロック周期で伝送されて来るオーディオディジタル信号
を受信する場合に適用して好適なものである． Ｂ発明の概要 本発明は、ディジタル信号受信装置において、フエーズ
ロツクドループのクロック信号とは独立したウィンドウ
形戒条件信号を形或するようにしたことにより、ジツタ
の増幅を有効に回避したディジタル信号受信装置を容易
に実現し得る．Ｃ従来の技術 従来、民生用ディジタルオーディオ機器として、複数種
類のクロック周期を有するディジタルオーディオ信号を
共通のインターフエイス回路を用いて受信できるように
したディジタルオーディオ信号受信装置が提案されてい
る（特願昭６３−２３５４２号公報）． このディジタル信号受信装置は、３種類のサンプリング
周波数ｆ．＝３２てｋＨｚ）　、４４．１　（ｋ土〕、
４８（ｋＨｚ）でそれぞれサンプリングされた入力ディ
ジタル信号を、サンプリング周期情報を含む標準の伝送
信号フォーマットにフォーマット化して伝送することに
より、ディジタル信号受信装置側で当該サンプリング周
期情報を検出することによりいずれのサンプリング周期
のオーディオディジタル信号が伝送されて来てもこれを
確実に受信できるようになされている。

ここで使用されている伝送信号フォーマットは第３図（
Ａ）及び（Ｂ）に示すように、伝送しようとするディジ
タルオーディオ信号のサンプリング周波数ｆ．の逆数で
表される周期Ｔ，分のデータを１フレームの伝送データ
とし、この１フレームの伝送データを１／２周期の伝送
データ（これをサブフレームと呼ぶ）に分けて前半部及
び後半部のサブフレームにそれぞれ、第３図ＣＢ）に示
すように、３２ビットのデータでなる左及び右チャンネ
ル伝送データを割り当てるようになされている．サブフ
レームの伝送データは順次、４ビットのプリアンプルデ
ータ、４ビットの補助データ、２０ビットのオーディオ
データ、ｌビットずつ４ビツト分の制御信号データ■、
Ｕ，Ｃ，Ｐによって構威され、プリアンプルデータを除
《２８ビット分のデータがバイフエーズ変調されると共
に、ブリアンプルデータとして第６図（Ｂ）に示すよう
に、時間幅が３７　（Ｔ−１／　１２８ｆ．）の論理ｒ
ｌｊレベルの信号部分と、これに続いて時間幅がＴ、２
Ｔ又は３Ｔの論理「０」レベルの信号部分とを組み合せ
てなるサンプリング周期情報をサブフレームの先頭位置
に設けた構戒を有する．そこでディジタル信号受信装置
は当該サンプリング周期情報のうち論理「１」レベルの
信号部分の時間幅を判定することによって伝送されてき
たディジタル信号がもっているサンプリング周期を判定
することができる。

ところで従来提案されている上述のディジタル信号受信
装置ＤＲは第４図に示すように、入力端子１に受けた入
力ディジタル信号ＲＸ（第３図（Ａ）及びＣＢ）の信号
フォーマットを有するを第１及び第２の基準信号発生回
路ＲＥＦ１及びＲＥＦ２に受けて入力ディジタル信号Ｒ
Ｘのプリアンブルデータがもっているサンプリング周期
情報に対して内部に有するフエーズロツクドループ（Ｐ
ＬＬ）７を確実に引込み動作させることにより伝送され
て来るディジタル情報をそのサンプリング周期がどれで
あっても自動的に受信復調できるように応動動作する。

すなわち入力ディジタル信号ＲＸ（第６図（Ｂ））が到
来し始めたとき、当該入力ディジタル信号ＲＸは第１の
基準信号発生回路ＲＥＦ　１のエッジ検出回路２に供給
され、入力ディジタル信号ＲＸが論理レベルに遷移する
とき時間τ，だけ遅延した時点で論理「０」レベルに立
ち下がる所定のパルス幅のエッジ検出信号Ｅｌ（第６図
（Ｃ））をウィンドウ発生回路４に供給する． ウィンドウ発生回路４は、エッジ検出信号Ｅ１が論理「
Ｏ」レベルから論理「ＩＪレベルに立ち上がったタイξ
ングでクロック信号ＣＫＩ　（第６図（Ａ））の周期を
カウント開始し、所定周期数例えば７周期分の時間７τ
２　（τ２はクロック信号ＣＫＩの周期）が経過した時
点において論理「１ｊレベルに立上り、その後エッジ検
出信号Ｅ１が論理「１」レベルに立ち上がるまでのウィ
ンドウ期間の間論理「１」レベルを維持するようなウィ
ンドウ信号を形威し、これを基準信号ＲＥＩとしてセレ
クタ６に送出する． ここでエッジ検出回路２は水晶発振回路構威のクロック
発生回路１８から得られるクロック信号ＣＫ１に同期し
てエッジ検出信号Ｅ１を発生し、ウィンドウ発生回路４
はこのウィンドウ検出信号Ｅ１をロード信号としてクロ
ック信号ＣＫＩをカウントするように構威されている． かくして入力ディジタル信号ＲＸの到来時、クロック発
生回路１８のクロック信号ＣＫＩに基づいて発生された
第１の基準信号ＲＥＩがセレクタ６を介してフエーズロ
ツクドループ７の位相比較回路８に与えられる． フエーズロツクドループ７は位相比較回路８−ローパス
フィルタ９−１１圧制御型発振回路ｌ〇一タイミング発
生回路１１一位相比較回路８のループによって、入力さ
れた基準信号ＲＥＩとタイミング信号ＰＬＶＡＲとの位
相差をなくすようなクロック信号ＣＫ２を電圧制御型発
振回路１０から発生し、このクロック信号ＣＫ２を第２
の基準信号発生回路ＲＥＦ２に与えることにより、クロ
ック信号ＣＫ２が入力ディジタル信号ＲＸのサンプリン
グ周期情報に位相ロツクさせる。

第２の基準信号発生回路ＲＥＦ２は第１の基推信号発生
回路ＲＥＦＩのエッジ検出回路２及びウィンドウ発生回
路４と同様の構成のエッジ検出回路３及びウィンドウ発
生回路５を有し、エッジ検出回路３において入力ディジ
タル信号ＲＸ（第６図（Ｂ））の遷移によってエッジ検
出信号Ｅ２（第６図（Ｃ））を発生してウィンドウ発生
回路５に供給する。

ウィンドウ発生回路５は、当該エッジ検出信号Ｅ２をロ
ード信号として新たなカウント動作を開始するカウンタ
回路によってウィンドウ信号を形威し、これを第２の基
準信号ＲＥＦ２　（第６図（Ｅ））としてセレクタ６を
介してフエーズロツクドループ７の位相比較回路８に入
力する．かくしてフエーズロックドルーブ７は第２の基
準信号ＲＢ２に位相同期したクロック信号ＣＫ２を電圧
制御型発振回路１０から発生する位相ロック状態になり
、このクロック信号ＣＫ２に基づいてタイ亙ング発生回
路１１において発生したタイミング信号をセレクタ１２
を介してサンプリングクロック信号ＳＰとして出力端子
１３から送出する。

かくしてディジタル信号受信装置ＤＲに設けられている
フエーズロツクドループ７は、クロック発生回路１８か
ら得られる安定なクロック信号ＣＫ１に基づいて安定に
サンプリング周期情報を検出して電圧制御型発振回路１
０の発振状態を大まかに入力ディジタル信号ＲＸに引き
込んだ状態においてクロック信号ＣＫ２を入力ディジタ
ル信号ＲＸのサンプリング周期情報に高い精度で位相ロ
ックするような動作をする． 第４図の場合、以上の構威に加えて、基準信号発生回路
ＲＥＦ　１の動作に関連してエッジ検出信号Ｅ１に基づ
いて最大反転間隔発生回路２１がエツジ検出信号Ｅ１の
最大反転間隔を判別することにサンプリング周波数ｆ．
が３２（ｋＨｚ）であるか、４４．１　（ｋ胞〕又は４
８（ｋＨｚｌであるかを表す検出信号Ｓ１又はＳ２を発
生し、ウィンドウ発生回路４にウィンドウ信号発生条件
として供給する．また最大反転間隔発生回路２１はサン
プリング周波数【，が検出できない状態にあるときエラ
ー信号Ｐ１をアンロツク検出回路２２に送出し、アンロ
ツク検出回路２２からセレクタ６を第１基準信号発生回
路ＲＥＦ　１のウィンドウ信号ＲＥＩを選択させるよう
な制御信号Ｐ３を送出させる．アンロツク検出回路２２
はフエーズロツクドループ７がアンロツク状態にあると
き制御信号Ｐ５をクロック制御回路２０に供給すること
によりクロック発生回路１８を発振動作状態に制御させ
ると共に、クロック制御回路２０からセレクタｌ２に制
御信号Ｐ６を出力させ、これによりクロック信号ＣＫＩ
に基づいてタイξング発生回路１９において発生される
タイミング信号をセレクタ１２を通じて出力端子１３か
ら送出させる．フエーズロツクドループ７が第１の基準
信号ＲＥ１に対する引込み動作状態になると、タイξン
グ発生回路ｌ１は入力ディジタル信号ＲＸに同期したタ
イミング信号を発生する状態になり、この状態に引き込
まれたことを復調回路１４に知らせる。

このとき復調回路１４はデータを復調できる状態にあり
、制御信号Ｐ２によってアンロック検出回路２２を制御
することにより制御信号Ｐ３を介してセレクタ３を第２
の基準信号発生回路ＲＥＦ２のウィンドウ信号ＲＥ２を
選択する状態に切り換えさせる． このとき復調回路ｌ４は第２の基準信号発生回路ＲＥＦ
２のエッジ検出回路Ｅ２において得られるエッジ検出信
号Ｓ２を入力データとして受けて受信データを復調する
． かくしてフエーズロックドループ７は第ｌの基準信号発
生回路ＲＥＦ１の基準信号ＲＥＩに基づいて大まかな引
込み動作状態になった後、第２の基準信号発生回路ＲＥ
Ｆ２から得た基準信号ＲＥ２に位相ロックした状態に確
実に引き込まれ、当咳位相ロック状態においてバイフエ
ーズ復調されたデータ信号ＤＡＴＡとしてオーディオデ
ータ及び制御信号を出力端子１５に送出し、かつサブフ
レーム周期の信号を出力端子１６に送出し、かつ１９２
フレームの周期の信号を出力端子１７に送出する． Ｄ発明が解決しようとする問題点 第４図のディジタル信号受信装１ｊＤＲは、第２の基準
信号発生回路ＲＥＦ２のウィンドウ発生回路５として、
第５図に示すように、フエーズロツクドループ７のクロ
ック信号ＣＫ２によって同期動作する構成を有する． すなわちウィンドウ発生回路５は、エッジ検出信号Ｅ２
（第６図（Ｃ））をロード信号として受けてその立下り
区間の間カウント内容をクリア状態に維持するカウンタ
３４を有する． カウンタ３４はエッジ検出信号Ｅ２が論理「１」レベル
に立ち上がったとき、クロック信号ＣＫ？のカウント動
作を開始し、クロック信号ＣＫ２を７周期分カウント動
作した時その後論理「１」レベルを維持するウィンドウ
信号Ｗ２　（第６図（Ｄ））をカウンタ３５にロード信
号として出力する． カウンタ３５はウィンドウ信号Ｗ２の立上りによってク
リア動作することにより出力信号を論理「０」レベルに
立ち下げた後、クロック信号ＣＫ２をカウント開始し、
２５６周期すなわち２５６τ，の時間をカウントするま
で出力信号を論理ｒ■，レヘルに維持し、この出力信号
を入力ディジタル信号ＲＸのサンプリング周波数ｆ．を
表すタイミング信号でなる第２の基準信号ＲＥ２として
送出する。

第４図の構戒によれば、フェーズロックドルーブ７が位
相ロック状態に引き込まれた状態において、エッジ検出
回路３のエッジ検出信号Ｅ２従って位相比較回路８に供
給される基準信号ＲＥＦ２は、第６図（Ｃ）〜（Ｅ）に
ついて上述したように、入力ディジタル信号ＲＸが立ち
上がった時点の直後（実際には遅延時間τ１経通直後）
に発生するクロック信号ＣＫ２の遷移（例えば立上り）
によって論理レベルを立ち下げるような応動動作をする
ので、入力ディジタル信号ＲＸにジツタが含まれている
場合、当該ジツタに基づいて入力ディジタル信号ＲＸの
立上り時点が僅かに変動したとき、最大限クロック信号
ＣＫ２の１周期に相当する時間的な変動が基準信号ＲＥ
２の立下りに生ずる現象（これをジツタの増幅と呼ぶ）
が発生するおそれがある。

すなわち第７図（Ａ）の時点ｊｅ、ｊｌ　，ｔｚ・・・
・・・においてフエーズロツクドループ７からクロック
信号ＣＫ２が発生している状態において、クロック信号
ＣＫ２０発生時点の近傍（例えば時点ｔ０の近傍）にお
いて入力ディジタル信号ＲＸ（第７図（Ｂ１）又はＣＢ
２））が立ち上がるような状態になったとき、入力ディ
ジタル信号ＲＸにジツタが含まれていれば、当該人力デ
ィジタル信号ＲＸの立上り時点が、第７図（Ｂ１）に示
すように、時点Ｌ．より僅かに前の時点ｔｘｘ＋になつ
？り、第７図（Ｂ２）に示すように、時点ｔ．より僅か
に後の時点ｔ　ｍｘｚになったりする状態が生ずる． ここで、入力ディジタル信号ＲＸが時点ｔ■，で立ち上
がったときエッジ検出信号Ｅ２が時点ｔＲＸＩの後の第
４番目のクロック信号ＧＫ２が発生する時点ｔ３におい
て立ち上がることによりカウンタ３４（第５図）をロー
ド動作させるような動作を生じさせるとすると、入力デ
ィジタル信号ＲＸが時点ｔ０を過ぎた時点ｔ。えて立ち
上がった場合には、エッジ検出信号Ｅ２は第７図（Ｃ２
）に示すように、時点ｔｍ。の後の第４番目のクロック
信号ＣＫ２の時点、すなわち時点ｔ，において立上りが
生ずることになる． このエッジ検出信号Ｅ２の立上りは、第６図〈Ｃ〉〜（
Ｅ）について上述したように、基準信号ＲＥ２を発生さ
せる時間７τ８の開始時点であり、従って当該時間７τ
ヨの開始時点を基準にしてフエーズロツクドループ７に
対する基準信号ＲＥ２の発生時点が決まるようになされ
ているから、結？基準信号ＲＥ２の発生時点の変動は、
エッジ検出信号Ｅ２に小さいジツタ時間Ｔ　Ｊｌ　（　
＝ｔ　ＩＩＸＩ〜Ｌ■，間の時間）の変動からクロック
信号ＣＫ２１周期分のジツタ時間Ｔ，．（ｔ，〜ｔ４の
時間）にまで拡大されることになる． このようなジツタの拡大が生ずると、フエーズロツクド
ループ７に対する基準信号ＲＥ２が当該フエーズロツク
ドループ７のクロック信号ＣＫ２１周期分に相当する位
相ずれを生ずるために、実際上フエーズロツクドループ
７の動作電流やループゲインが不安定に変動する結果に
より、結局ディジタル信号受信装置の受信データＤＡＴ
Ａの音質を劣化させる原因になる． 本発明は以上の点を考慮してなされたもので、フエーズ
ロツクドループに供給される基準信号のジツタの変動を
有効に抑制できるようにしたディジタル信号受信装置を
提案しようとするものである。

Ｅ問題点を解決するための手段 かかる問題点を解決するため第１の発明においては、所
定周波数の第ｉのクロック信号ＣＫＩに対して同期動作
することにより入力ディジタル信号ＲＸの同期情報３Ｔ
を抽出してフエーズロックドルーブ７を引込み動作させ
る第１の基準信号ＲＥ１を送出する第１の基準信号発生
回路ＲＥＦ　１と、フエーズロツクドループ７が引込み
動作状態になったときフエーズロツクドループ７から得
られる第２のクロック信号ＣＫ２に同期動作することに
より入力ディジタル信号ＲＸの同期情報３Ｔを抽出して
フエーズロツクドループ７を位相ロック状態にロック動
作させる第２の基準信号ＲＥ２を送出する第２の基準信
号発生回路ＲＥＦ２とを有するディジタル信号受信装置
において、第２の基準信号発生回路ＲＥＦ２は、入力デ
ィジタル信号ＲＸの立上り又は立下りを検出するエッジ
検出回路５２と、このエッジ検出回路５２のエッジ検出
信号ＲＸＥが発生した後第２のクロック信号ＣＫ２が第
１の所定周期分到来したことを判別してウィンドウ信号
ＷＤＲＸを発生するウィンドウ形成回路５５と、ウィン
ドウ信号ＷＤＲＸが得られた後第２のクロック信号ＣＫ
２が第２の所定周期分到来したとき論理レベルを遷移す
る第２の基準信号ＲＥ２を送出する出力回路７１とを設
けるようにする． 第２の発明は第１の発明に加えて、ウィンドウ形戒回路
５５は、エッジ検出信号ＲＸＥによってクリア動作した
後第２のクロック信号ＣＫ２の周期数をカウントする正
相用カウンタ５６と、エッジ検出信号ＲＸＥによってク
リア動作した後第２のクロック信号ＣＫ２の論理レベル
を反転させてなる反転クロック信号ＣＫ２Ｘの周期数を
カウントする逆相用カウンタ５７とを具え、正相用カウ
ンタ５６及び逆相用カウンタ５７のカウント出力ＷＤＩ
及びＷＤ２の論理和出力ＷＤＯＲと、エッジ検出信号Ｒ
ＸＥの論理積出力を第１の基準信号ＲＥ２として送出す
るようにする． Ｆ作用 第２の基準信号ＲＥ２として、入力ディジタル信号ＲＸ
のエッジ検出信号ＲＸＥに基づいてウィンドウ信号ＷＤ
ＲＸを発生し、このウィンドゥ信号ＷＤＲＸに基づいて
第２の基準信号ＲＥ２を形或するようにしたことにより
、入カディジタル信号ＲＸにジツタが生じたとき、第２
の基準信号ＲＥ２に増幅したジッタを生じさせないよう
にし得る． かくするにつき、正相用カウンタ５６及び逆相用カウン
タ５７を設けるようにしたことにより、検出精度を一段
と高めることができる．Ｇ実施例 以下図面について、本発明の一実施例を詳述する。

第１図は第４図の基準信号発生回路ＲＥＦ２として適用
し得る構戒を示し、信号入力端子からディジタル信号受
信装置ＤＲ（第４図）に到来する入力ディジタル信号Ｒ
Ｘ（第２図（Ａ））を受け、エッジ検出回路５２の遅延
素子５３によって遅延時間τ．だけ遅延させることによ
り遅延入力ディジタル信号ＲＸＤ　（第２図（Ｅ））を
形威し、これを入力ディジタル信号ＲＸと共にイクスク
ルーシブオア回路５４に入力する． かくしてイクスクルーシブオア回路５４の出力端に入力
ディジタル信号ＲＸの立上り又は立下りのタイミングに
おいて遅延素子５３の遅延時間τ１Ｉに相当するパルス
幅を有するパルスでなるエッジ検出信号ＲＸＥ　（第２
図（Ｆ））を形威し、これをウィンドウ形戒回路５５に
供給する．ウィンドウ形威回路５５はそれぞれ７ビット
シフトレジスタで構威された正相用カウンタ５６及び逆
相用カウンタ５７を有し、そのクリア入力端ＣＬＲにエ
ッジ検出信号ＲＸＥを遅延処理回路５８において遅延、
反転処理して得られるクリア信号ＲＸＥＤ　（第２図（
Ｇ））が与えられる．ここで遅延処理回路５８は、エッ
ジ検出信号ＲＸＥを所定の遅延時間τ．だけ遅延させる
と共に、その論理レベルを反転させてなるクリア信号Ｒ
ＸＥＤを形戒し、その立下り区間の間正相用カウンタ５
６及び逆相用カウンタ５７をクリア動作させるようにな
されている． 正相用カウンタ５６のクロック人力端にはフエーズロツ
クドループ７の電圧制御型発振回路１０（第４図）から
得られるクロック信号ＣＫ２　（第２図（Ｂ））が入力
され、これにより正相用カウンタ５６は入力端子ＩＮに
入力されている論理「１」データをクロック信号ＣＫ２
の立上りによって読み込む動作を繰り返し、かくしてク
リア入力端ＣＬＲにクリア信号ＲＸＥＤが与えられた後
、７周期分のクロック信号ＣＫ２が到来したタイミング
において出力端ＯＵＴから第１ウィンドウ信号ＷＤＩ（
第２図（Ｈ））を出力するように動作する． また逆相用カウンタ５７のクロック入力端にはクロック
信号ＣＫ２の論理レベルをインバータ５９において反転
してなる反転クロック信号ＣＫ２Ｘ（第２図（Ｃ））が
与えられ、これにより逆相用カウンタ５７は反転クロッ
ク信号ＣＫ２Ｘの立上りによって入力端ＩＮに与えられ
ている論理「１」データを読み込み、その結果クリア入
力端Ｃ？Ｋにクリア信号ＲＸＥＤが与えられた後反転ク
ロック信号ＣＫ２Ｘの第７番目の立上りが到来したとき
論理「１」レベルに立ち上がる第２ウィンドウ信号ＷＤ
２（第２図（■））を送出するように動作する． かくして第１及び第２ウィンドウ信号ＷＤＩ及びＷＤ２
は互いにクロック信号ＣＫ２の１／２周期分の時間差を
もって論理ｒｌＪレベルに立ち上がった後、クリア信号
ＲＸＥＤが論理ｒ■，レベルに立ち下がった時点で同時
に論理「０」レベルに立ち下がるような動作をする． この第１及び第２ウィンドウ信号ＷＤＩ及びＷＤ２はオ
ア回路６０に与えられ、その論理和出力として第１及び
第２ウィンドウ信号ＷＤＩ及びＷＤ２のうち立上り時間
幅が大きい時間幅を有する第１の合戒ウィンドウ信号Ｗ
ＤＯＲ　（第２図（Ｊ））をナンド回路６１にエッジ検
出信号ＲＸＥと共に供給する． この結果ナンド回路６１の出力端には、第２図（Ｋ）に
示すように、第１の合成ウィンドウ信号ＷＤＯＲが論理
「１」レベルに立ち上がっている期間のうち、エッジ検
出信号ＲＸＥが論理「１」レベルに立ち上がっている時
間に相当する期間の間論理「０」レベルに立ち下がる第
２の合戒ウィンドウ信号ＷＤＲＸを得ることができる。

ウィンドウ形威回路５５はこの第２の合戒ウィンドウ信
号ＷＤＲＸを出力回路７１を構或する出力用カウンタ７
２のクリア信号入力端ＣＬＲにクリア信号として供給す
る． 出力カウンタ７２は８ビットカウンタで構或され、第２
の合或ウィンドウ信号ＷＤＲＸが論理「０」レベルの区
間においてクリア動作した後、クロック入力端に与えら
れるクロック信号ＣＫ２の立上りによってカウント動作
を開始することにより第６図（Ｅ）について上述したと
同様にして２５６τ２区間をカウント開始することによ
りフェーズロックドルーブ７に対する第２の基準信号Ｒ
Ｅ２（第２図（Ｌ））として送出するようになさている
． 以上の構戒において、基準信号ＲＥ２　（第２図（Ｌ）
）が論理「０」レベルに立ち下がるタイミングは、正相
用カウンタ５６及び逆相用カウンタ５７のウィンドウ信
号ＷＤＩ及びＷＤ２が論理「１」レベルに立ち上がった
後、クリア信号ＲＸＥＤによってクリアされるまでの間
において、エッジ検出信号ＲＸＥ　（第２図（Ｆ））が
論理「１」レベルに立ち上がったとき出力用カウンタ７
２のカウント内容を第２の合戒ウィンドウ信号ＷＤＲＸ
によってクロック信号ＣＫ２とは独立してクリアするこ
とにより発生させる． 従って入力ディジタル信号ＲＸにジッタが生じた場合、
ウィンドウ信号ＷＤ２の遷移時点は当該ジツタをクロッ
ク信号ＣＫ２１周期分にまで増幅するような動作をさせ
ないようにでき、この分フエーズロツクドループ７（第
４図）の動作を不必要に不安定にするおそれを有効に回
避し得る。

かくするにつき、正相用カウンタ５６及び逆相用カウン
タ５７を設け、これらの正相用カウンタ５６及び逆相用
カウンタ５７を同時にクリアした後、クロック信号ＣＫ
２及び反転クロック信号ＣＫ２Ｘによってカウント動作
を開始させるようにしたことにより、入力ディジタル信
号ＲＸが立ち上がったとき、その後に生ずるクロック信
号の立上り又は立下り（すなわち反転クロック信号ＣＫ
２Ｘの立上り）において正相用カウンタ５６又は逆相用
カウンタ５７の７τ２区間のカウント動作をそのどちら
かによってカウント開始することができる。

かくして入力ディジタル信号ＲＸの同期信号に対する応
動精度を従来の場合と比較して一段と高めることができ
る． Ｈ発明の効果 上述のように本発明によれば、フェーズロックドルーブ
に対する第２のウィンドウ信号を、入力ディジタル信号
のエッジ検出出力に基づいてクロック信号ＣＫ２とは独
立に発生させるようにしたことにより、入力ディジタル
信号にジッタが含まれているとき、これをフェーズロッ
クドルーブのクロック信号１周期分にまで増幅するおそ
れを有効に回避し得る．

【図面の簡単な説明】

第１図は本発明によるディジタル信号受信装置の一実施
例を示す接続図、第２図はその各部の信号を示す信号波
形図、第３図は処理すべきディジタル信号の信号フォー
マットを示す路線図、第４図はディジタル信号受信装置
の全体構戒を示すブロック図、第５図は従来のウィンド
ウ発生回路を示す接続図、第６図及び第７図は従来の動
作の説明に供する信号波形図である．

Claims (2)

【特許請求の範囲】
1. （１）所定周波数の第１のクロック信号に対して同期動
   作することにより入力ディジタル信号の同期情報を抽出
   してフエーズロツクドループを引込み動作させる第１の
   基準信号を送出する第１の基準信号発生回路と、上記フ
   エーズロツクドループが上記引込み動作状態になつたと
   き上記フエーズロツクドループから得られる第２のクロ
   ック信号に同期動作することにより上記入力ディジタル
   信号の同期情報を抽出して上記フエーズロツクドループ
   を位相ロック状態にロック動作させる第２の基準信号を
   送出する第２の基準信号発生回路とを有するディジタル
   信号受信装置において、 上記第２の基準信号発生回路は、 上記入力ディジタル信号の立上り又は立下りを検出する
   エッジ検出回路と、 上記エッジ検出回路のエッジ検出信号が発生した後上記
   第２のクロック信号が第１の所定周期分到来したことを
   判別してウィンドウ信号を発生するウィンドウ形成回路
   と、 上記ウィンドウ信号が得られた後上記第２のクロック信
   号が第２の所定周期分到来したとき論理レベルを遷移す
   る上記第２の基準信号を送出する出力回路と を具えることを特徴とするディジタル信号受信装置。
2. （２）上記ウィンドウ形成回路は、 上記エッジ検出信号によつてクリア動作した後上記第２
   のクロック信号の周期数をカウントする正相用カウンタ
   と、 上記エッジ検出信号によつてクリア動作した後上記第２
   のクロック信号の論理レベルを反転させてなる反転クロ
   ック信号の周期数をカウントする逆相用カウンタとを具
   え、上記正相用カウンタ及び上記逆相用カウンタのカウ
   ント出力の論理和出力と、上記エッジ検出信号との論理
   積出力を上記第１の基準信号として送出する ことを特徴とする特許請求の範囲第１項に記載のディジ
   タル信号受信装置。