JP2537999B2 - アナログフロッピ―ディスクデ―タセパレ―タ - Google Patents

アナログフロッピ―ディスクデ―タセパレ―タ

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JP2537999B2
JP2537999B2 JP63251730A JP25173088A JP2537999B2 JP 2537999 B2 JP2537999 B2 JP 2537999B2 JP 63251730 A JP63251730 A JP 63251730A JP 25173088 A JP25173088 A JP 25173088A JP 2537999 B2 JP2537999 B2 JP 2537999B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般にデータ通信、より詳細にはフロッピー
ディスクと共に使用する改良されたアナログフロッピー
ディスクデータセパレータに係る。
［従来の技術］ マイクロプロセッサおよびその他の形式のディジタル
データプロセッサにおいて、データ源として最も一般的
に使用されるものの１つにフロッピーディスクがある。
データをフロッピーディスクに記憶させる場合、既知の
フォーマットの何れかを用いて行なうのが一般的であ
り、その代表的なものとして、MFM、FM、MMFM等を含む
自己クロック式マンチェスターコードがある。これらの
フォーマットの何れかでフロッピーディスクに記憶され
た情報の中には、データ信号とクロック信号の両方が符
号化データストリームの形で組合されたものが含まれて
いる。フロッピーディスクに記憶した情報を外部データ
処理装置で使用可能とするためには、データセパレータ
を設けてディスクのデータストリームから再構成したデ
ータ信号とクロック信号を別々に取り出す必要がある。
ディスクのデータストリームにノイズやジッタが生じた
り、フロッピーディスクの回転速度に変動を生じるおそ
れがあるため、データセパレータは再構成したクロック
データと入力データ間の同期生を維持する一方、ディス
クから取り出した入力データの周波数又は周期の変動に
対して、クロックに必要な調整を行なうことのできるも
のでなければならない。符号化データストリームからデ
ータを分離しかつ基準クロックを取り出す技術として最
も広く使用されているものの１つにアナログ位相ロック
ループの使用がある。
一般的なフロッピーディスクのフォーマットでは、デ
ィスクのトラックが同期フィールドとアドレスデータを
含むヘッダ部分と、その次に来てやはり同期ビットと関
連ビットを含むデータ部分とを含んで成る。トラックの
ヘッダ部分とデータ部分の間には空隙が存在する。ヘッ
ダ部分は一旦ディスク上でフォーマットされると、その
後変更したり書き改められることはない。しかしながら
データ部分のデータは変更されるのが普通であり、先に
ディスクに書き込まれた古いデータに代わって新しいデ
ータが書込まれる。ヘッダ（アドレス）部分とデータ部
分との間の遷移時間が書込みスプライスと呼ばれるもの
である。
データ部分にデータが書込まれる時刻はヘッダ情報と
異なるため、ディスクへの書込み速度（瞬間的データ速
度）も多少異なることになる。従ってデータセパレータ
の位相ロックループがディスクから情報を正しく読出し
かつ同期化するには、まずそれ自身少なくとも２種類の
異なる瞬間的データ速度と同期できなければならない。
すなわち、データセパレータはまずアドレスデータまた
はヘッダデータの速度と同期化してアドレス情報を読出
した後に、データ速度と同期化してデータ情報を読出す
ようにする必要がある。位相ロックループを適正速度に
ロックする範囲が同期フィールドである。
フロッピーディスクと共に使用されて来た従来のデー
タセパレータの場合、書込みスプライスの間に、水晶そ
の他の形式の安定クロックから発生される公称クロック
速度でクロック周波数に位相ロックループが固定され
る。このクロックは、ディスクからの情報と非同期的に
進むものである。ディスクから読取り中のデータが同期
フィールドであることを感知した時、位相ロックループ
が切換えられて同期データに対してロックすることにな
る。
［発明が解決しようとする課題］ このような従来構成には、本質的に２つの欠点があ
る。１つには、同期フィールドの存在を検出する回路を
別に必要とすることであり、２つめには、この同期検出
回路がディスクから読取り中の情報が同期フィールドで
あるかそうでないかを判定しようとしている間に、位相
ロックループのロック時間が長くなる（２バイト時間ま
でも）というところである。
［発明の目的］ 従って本発明の目的は、同期検出回路を別個に必要と
しないアナログフロッピーディスクデータセパレータを
提供することである。
本発明の一般的な目的は、上記の形式のフロッピーデ
ィスクデータセパレータであって、しかも従来のアナロ
グデータセパレータより必要回路が少なく、フロッピー
ディスクトラックのアドレス部分とデータ部分の空隙間
のエラーを無くしたフロッピーディスクデータセパレー
タを提供することである。
［課題を解決するための手段］ この目的のために、本発明のフロッピーディスクセパ
レータは、ディスクから読取り中のデータストリームと
同期したクロック信号にロックする位相ロックループ
（PLL）を含む。クロック信号は、ディスクからデータ
ビットを受信する毎にリセットされる同期計数器から取
出される。同期計数器の出力は、そのエッジが1/4ビッ
ト時間だけ遅延されたものとなる。次のエッジはその後
で1/2ビット時間ごとに次のデータビットを受信するま
でに発生する。これらのクロック信号は位相ロックルー
プに生成されるクロック信号と位相比較して、PLLクロ
ックを入力ディスクデータと同期させる。本発明の別の
特長では、位相ロックループが低ゲインモードと高ゲイ
ンモードの両方で動作する。
以上の目的の他、以下の説明から明らかになるその他
の目的もまとめて言うと、本発明は実質的に特許請求の
範囲において定義し添付図面と関連して行なう以下の説
明に記載したようなフロッピーディスクデータセパレー
タに係る。
第１図に示した本発明のデータセパレータの実施態様
は、XTAL1およびXTAL2を受けるバッファ（不図示）を入
力側にもつオシレータ10を含んでいる。このオシレータ
は図示のように周波数24MHzで振動することができる。
オシレータ10の一方の出力がマスタークロックゼネレー
タ12の入力に接続される。マスタークロックゼネレータ
は他の入力において速度制御信号DR0、DR1も受信する。
クロックゼネレータ12はそれ自体従来形周波数分割器を
いくつか含んでおり、入力の速度制御信号の制御下で周
波数8MHz、4.8MHzまたは4MHzの何れかでマスタークロッ
ク信号出力CLKを発生する。
オシレータ10の分割されない周波数の出力がエッジ検
出器兼クロック同期化回路14の１入力に与えられる。エ
ッジ検出回路14はもう一方の入力においてフロッピーデ
ィスクからデータストリームRDINも受信する。エッジ検
出回路14が周知の方法でフロッピーディスクからのデー
タとオシレータ10に発生される24MHzのクロックとを同
期させ、その出力に同期データ信号DSK DATを発生す
る。
本発明によると、DSK DAT信号が同期計数器16のリセ
ット端末に与えられる。計数器16はその計数入力におい
て24MHzのクロックも受信する。計数器16はクロックパ
ルスを計数し、そのリセット端末においてエッジ検出回
路14から同期データビットを受信する毎にリセットされ
る。計数器16の出力は速度の異なるクロック信号であ
り、それぞれの速度がFMまたはMFMのような従来のフロ
ッピーディスクフォーマットおよび5 1/4インチディス
クや８インチディスクにおいて、通常使用されるデータ
速度の２倍に相当する。ここで説明する本発明の実施態
様においては、計数器16の出力が250kHz,300kHz,500k
Hz,600kHz、1MHzである。
計数器16の出力は、データから1/4ビット時間遅延さ
れたエッジと、その後計数器が次のデータビットを受信
するまで1/2ビット時間毎に次々と生成されるエッジで
ある。すなわち同期計数器16はデータビットの受信によ
って生成されるリセット信号によってクリアされる。こ
のリセット信号は、その時位相ロックループで比較が進
行中であればそれも停止させる。リセット信号が去る
と、計数器16は再び計数することができる。クロック選
択回路18がビットセルの４分の１後に遷移するエッジを
有する同期計数器出力を選択する。計数器16はリセット
されるまで計数を続けるので、エッジの遷移は次のデー
タビットを受信して計数器16のリセットが行なわれるま
で1/2ビットセル時間毎に発生し続ける。
同期計数器16で生成された遅延計数信号は、クロック
選択回路18に与えられる。クロック選択回路18は、駆動
に関するデータコード、ひいては所望のデータ速度を表
す３つの制御信号AT、MINI、MFMに応じて、遅延クロッ
ク信号の中から１つを選択し、その信号２×CLK（デー
タ速度の２倍のクロック信号）を従来形式の位相検出器
20の１入力に与える。本発明のデータセパレータの位相
ロックループはこの位相検出器20を１要素とし、前記遅
延クロック信号を用いて位相ロックループをフロッピー
ディスクから獲得されるディスクデータと同期させるの
である。
位相ロックループは、さらに電圧制御式オキシレータ
（VCO）22も含む。オシレータ22は基準電圧VREFを受信
して、ここでは便宜上2MHzとする公称周波数を設定す
る。位相検出器20の出力が低域フィルタ24の入力に与え
られ、その出力がVCO22の周波数制御入力に与えられ
る。オシレータ22の出力がクロック分割選択回路26に与
えられ、この回路がオシレータ22の出力周波数をクロッ
ク選択信号18に与えられるのと同じ入力速度制御信号MI
NI、AT、MFMによって決定される係数で分割する。
選択回路26の出力は２×VCO、すなわち公称データ速
度の２倍であり、位相検出器20のもう一方の入力に与え
られる。位相検出器20は周知の方法で遅延クロックの位
相と基準クロックの位相を比較し、この位相差に基くエ
ラー電圧を発生する。このエラーがフィルタ24において
平滑化されてオシレータ22に与えられ、オシレータの出
力周波数を変更することにより、位相検出器20に与えら
れるクロック信号間の位相差を小さくして、位相ロック
ループをディスクデータに対して所望通りロックする。
クロック分割選択回路26は、公称データ速度の４倍で
ある信号４×VCOも発生し、この信号を２×VCOの信号と
共にデータ読出し／読出しウィンドーゼネレータ28の入
力として与えられる。データ読出し／読出しウィンドー
ゼネレータ28は、第２図および第３図に関連して後述す
る方法で受信データを正しい1/2ビットセルに入れ、デ
ータ読出しウィンドー信号（RDW）とデータ読出し信号
（RDD）を生成する。データ読出し／読出しウィンドー
ゼネレータ28は、ディスクからデータビットを受信する
毎にデータ読出し可能回路30によって発生されるデータ
読出し可能信号も受信する。
本発明の別の特徴では、位相ロックループが同期フィ
ールド部分では高ゲインで動作し、データ部分、ヘッダ
部分およびアドレス部分では低いゲインで動作する。こ
の目的で、ディスクデータストリームの同期フィールド
において高ゲインのループ動作を要する時は、信号VFOE
が位相検出可能回路32に与えられる。可能回路32は同期
されたデータ信号DSKDATも受信する。検出可能回路32は
その入力にDSK DAT信号またはVFOE信号が存在する時に
位相検出器20に対する可能信号を発生する。
低ゲインモードでは、ディスクドライブからデータビ
ットを受信する度に位相検出回路20と計数器16のリセッ
トが行われる。位相検出回路20が可能化されるのは、各
データビットから比較周期１回分の間だけである。計数
器16の設定は、位相検出回路のリセット後1/4ビットセ
ルが経過してからエッジを生成し、その後は1/2ビット
セル毎に別のデータビットによってリセットされるまで
次々とエッジを生成するように行なう。但し、次のデー
タビットを受信するまでに、１回だけ位相比較を行な
う。前記エッジを位相検出器20によって２×VCO信号の
エッジと対照比較するのである。これらのエッジの関係
を用いて、VCO22に対するポンプアップ信号またはポン
プダウン信号を１つ生成する。従ってこの低ゲインモー
ドでは、データビット１つ毎に位相ロックループの更新
が１回だけ行われる。高ゲインモードでは、ディスクド
ライブからデータビットを受信する毎に、位相検出器20
並びに同期計数器16のリセットが行なわれる。但し、こ
のモードの場合、VFOE利得制御信号が位相検出可能回路
32に存在しているため、位相検出器20は常に可能化され
ている。この時も計数器16の設定は、位相検出回路のリ
セットから1/4ビットセルが経過してからエッジを生成
し、その後1/2ビットセル毎に別のデータビットによる
リセットが行なわれるまで次々とエッジを生成して行く
ように行なう。このエッジを位相検出器20によって２×
VCO信号のエッジと対照比較する。これらのエッジの関
係を用いてVCO22からポンプアップ／ポンプダウン信号
を生成する。MFMコードの場合、コードビット間の最小
距離がビットセル１つ分、最大距離がビットセル２つ分
である。従ってこの高ゲインモードでは、データビット
１つ毎に位相ロックループに対する更新が４回まで行な
われ、それによってループのゲインを増すことができ
る。
第２図に示すように、データ読出し／読出しウィンド
ーゼネレータ28はANDゲート34を含んでおり、これがデ
ータ読出し可能信号および２×CLK信号に対するゲート
制御を行って、遅延データ信号（第３図ｅ）を生成す
る。この信号はデータセパレータからデータパルスを１
つ受信する毎に１つのパルスを有する信号である。この
ように２×CLK信号を用いることによって、データを1/4
ビットセル分有効に遅延させる。
４×VCO信号（第３図ａ）と２×VCO信号（第３図ｂ）
がウィンドーゼネレータ36の入力に与えられる。ウィン
ドーゼネレータ36は補完的な２つの信号ウィンドーＡ
（第３図ｃ）とウィンドーＢ（第３図ｄ）を生成する。
これらの信号を２つ一緒にするとデータセルのビット時
間の半分になる。ウィンドーゼネレータ36が２×VCO信
号を２で割って１×VCO信号を生成し、これをウィンド
ーゼネレータにおいて使用してビット時間を２つの1/2
ビットセルに分割する。MFMデータの場合、符号化され
たデータビットの各々がデータセルのクロック部分また
はデータ部分の何れかにパルスを有している。
遅延信号とウィンドーＡ、Ｂをデータウィンドー選択
回路38に与えると、回路38はどの1/2ビットウィンドー
にデータビットを入れるかを決定する。ウィンドー選択
回路38に内蔵された従来形式の論理回路の動作により
（説明を省略する）、ウィンドーＡが活動状態（高位）
である時にデータウィンドー選択回路38に印加される全
ての信号がウィンドーＡに入るとみなされることにな
る。同様、ウィンドーＢが活動状態（高位）である時に
データウィンドー選択回路38に印加される全ての信号が
ウィンドーＢに入るとみなされることになる。
データウィンドー選択回路38によって生成される出力
信号はデータＡ（第３図ｆ）とデータＢ（第３図ｇ）で
ある。データＡはその前にウィンドーＡが活動状態であ
った時にデータビットを受信したかどうかを示すもので
ある。すなわち、第３図から分かるように、その前のウ
ィンドーＡの活動時間の間にデータを受信していれば、
このウィンドーＡの活動時間の終了時から次のウィンド
ーＡの時間の終了時までデータＡ信号が活動状態（高
位）になる。それと同様に、その前のウィンドーＢの活
動時間中にデータを受信していれば、ウィンドーＢの活
動時間の終了時から次のウィンドーＢの時間の終了時ま
でデータＢ信号が活動状態となる。
データＡ信号およびデータＢ信号がウィンドーＡ信号
と共にデータ選択回路40に印加されると、回路40はデー
タＡ信号とデータＢ信号のどちらをサンプリングするか
を選択し、出力として非ゼロ復帰（NRZDAT）信号（第３
図ｈ）を発生する。データ選択回路40はウィンドーＡが
非活動状態の時はデータＡ信号をサンプリングし、ウィ
ンドーＡが活動状態（ウィンドーＢが非活動状態）の時
はデータＢ信号をサンプリングする。
２×VCO信号と４×VCO信号はパルスウィンドーゼネレ
ータ42の入力にも印加されて、ゼネレータ42がパルスウ
ィンドー信号（第３図ｉ）を生成する。パルスウィンド
ー信号は、ウィンドーＡ信号を増幅器44で増幅したもの
である出力のデータ続出しウィンドー（RDW）信号（第
３図ｋ）に集中される。パルスウィンドー信号はNANDゲ
ート46の一方の入力に印加される。NANDゲート46の他方
の入力はNRDZDAT信号を受信する。パルスウィンドー信
号がデータ選択回路40からのNRZDAT信号をサンプリング
して逆読取りデータ信号RDD（第３図ｊ）を生成する。
このようにしてパルスウィンドー信号がRDD出力信号とR
DW出力信号の相対的位置を、これらの信号が印加される
ディスク制御器に受け入れられるように設定する。
データ読出し／読出しウィンドーゼネレータ28のその
他の出力は、NRZDAT信号を増幅器48で増幅したディスク
データ信号と、インバータ増幅器50において増幅、逆転
された２×VCO公称データ速度信号である。
［発明の効果］ 本発明の一実施態様に関する以上の説明から分かるよ
うに、本発明のデータセパレータはいろいろなコードに
関して動作精度を向上させることができる。また、以上
に記載した本発明の実施態様は、本発明の思想および範
囲から逸脱しない限り、いろいろな変更を加え得るもの
であることも理解されよう。
【図面の簡単な説明】
第１図は本発明の一実施態様によるフロッピーディスク
データセパレータの略構成図である。 第２図は第１図のデータセパレータのデータ読出し／読
出しウィンドーゼネレータを示す略構成図である。 第３図（ａ）〜（ｋ）は、第２図のデータ読出し／読出
しウィンドーゼネレータの動作を理解する上で使用する
信号の波形を示す。 10……オシレータ、 12……マスタークロックゼネレータ、 14……エッジ検出器兼クロック同期化回路 16……同期計数器、 18……クロック選択回路、 20……位相検出器、 22……電圧制御式オシレータ、 24……低域フィルタ、 26……クロック分割選択回路、 28……データ読出し／読出しウィンドーゼネレータ、 30……データ読出し可能回路、 32……位相検出可能回路、 34……ANDゲート、 36……ウィンドーゼネレータ、 38……データウィンドー選択回路、 40……データ選択回路、 42……パルスウィンドーゼネレータ、 44……増幅器、 46……NANDゲート、 48……増幅器、 50……インバータ増幅器。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】フロッピーディスクデータセパレータであ
    って、外部データ源から符号化されたデータストリーム
    を受信する手段と、該データ受信手段に結合されてお
    り、該データ受信手段がデータビットを受信する毎にリ
    セットされて入力データストリームと同期された遅延ク
    ロックを発生する計数器手段と、可変周波数オシレータ
    と位相検出器とを含み、該遅延クロックと前記オシレー
    タの出力から取り出した基準クロックとを比較して、基
    準クロックの位相を変化させる制御信号を発生するアナ
    ログ位相ロックループと、該位相ロックループに結合さ
    れており該基準クロックに応じてデータパルスとクロッ
    クパルスを別々に生成するデータおよびクロックゼネレ
    ータ手段とを含み、前記位相ロックループを、外部から
    の利得制御信号に応じ、入力データストリームの同期フ
    ィールド部分において高いゲインで動作させ、入力デー
    タストリームのデータ部分、ヘッダ部分およびアドレス
    部分において低いゲインで動作させる手段をさらに含ん
    で成るアナログフロッピーディスクデータセパレータ。
  2. 【請求項２】前記計数器の出力の１つを前記遅延クロッ
    クとして選択するように、前記計数器と前記位相検出器
    との間に配設された手段をさらに含んで成る請求項１に
    記載のアナログフロッピーディスクデータセパレータ。
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