JPH02101679A - 入力データ再生方法、入力データをデータ同期化クロツクに合わせる方法、入力データをデータ標準化クロツクに合わせるための装置、及び入力データ・パルスをサーボ・データ標準化クロックに合わせるための装置 - Google Patents
入力データ再生方法、入力データをデータ同期化クロツクに合わせる方法、入力データをデータ標準化クロツクに合わせるための装置、及び入力データ・パルスをサーボ・データ標準化クロックに合わせるための装置Info
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- JPH02101679A JPH02101679A JP1211543A JP21154389A JPH02101679A JP H02101679 A JPH02101679 A JP H02101679A JP 1211543 A JP1211543 A JP 1211543A JP 21154389 A JP21154389 A JP 21154389A JP H02101679 A JPH02101679 A JP H02101679A
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- 238000000034 method Methods 0.000 title claims description 13
- 230000001172 regenerating effect Effects 0.000 title claims 2
- 238000012937 correction Methods 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 abstract description 13
- 230000001737 promoting effect Effects 0.000 abstract 1
- 230000007704 transition Effects 0.000 description 14
- 230000001360 synchronised effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 3
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 3
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000001143 conditioned effect Effects 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 101150021783 dxr1 gene Proteins 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- QLOKAVKWGPPUCM-UHFFFAOYSA-N oxovanadium;dihydrochloride Chemical compound Cl.Cl.[V]=O QLOKAVKWGPPUCM-UHFFFAOYSA-N 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は例えば磁気記憶媒体等の上に記録されたデータ
を再生するための方法及び装置に係り、更に詳しくは、
入力データの再生のための位相判別及びデータ分離の方
法及び装置であって、参照クロック信号がサーボ装置の
クロック信号或はサーボ装置に同期したリード信号の何
れかに同期されなければならないようなデータ処理装置
に用いられる。
を再生するための方法及び装置に係り、更に詳しくは、
入力データの再生のための位相判別及びデータ分離の方
法及び装置であって、参照クロック信号がサーボ装置の
クロック信号或はサーボ装置に同期したリード信号の何
れかに同期されなければならないようなデータ処理装置
に用いられる。
Ｂ、従来の技術
２値磁気記憶媒体においては、データは磁束遷移の反転
の形で記録される。含まれる情報は２つの磁束反転に分
離する。参照クロックがデータ・セパレータにより与え
られて時間間隔が測定され、従って前に記録されたデー
タが回復される。磁気記録装置内の媒体駆動機構の速度
の変動により、データ・セパレータはクローズド・ルー
プ・フィードバック系内で働かなければならず、データ
・セパレータが与える参照クロックは、記録媒体の速度
の変動に追従するようにその周波数が変化しなければな
らない。参照クロックは通常は電圧制御発振器（ＶＣＯ
）により発生され、ＶＣＯの周波数は位相判別器により
制御される。位相判別器は参照クロックと入って来るデ
ータとの間の位相の相違を測定し、それに応じてＶＣＯ
の周波数を変化させる。こうして、２つの信号間の望ま
しい関係が確立されて受信したデータ・パルスが再生さ
れる。
の形で記録される。含まれる情報は２つの磁束反転に分
離する。参照クロックがデータ・セパレータにより与え
られて時間間隔が測定され、従って前に記録されたデー
タが回復される。磁気記録装置内の媒体駆動機構の速度
の変動により、データ・セパレータはクローズド・ルー
プ・フィードバック系内で働かなければならず、データ
・セパレータが与える参照クロックは、記録媒体の速度
の変動に追従するようにその周波数が変化しなければな
らない。参照クロックは通常は電圧制御発振器（ＶＣＯ
）により発生され、ＶＣＯの周波数は位相判別器により
制御される。位相判別器は参照クロックと入って来るデ
ータとの間の位相の相違を測定し、それに応じてＶＣＯ
の周波数を変化させる。こうして、２つの信号間の望ま
しい関係が確立されて受信したデータ・パルスが再生さ
れる。
このような位相判別器及びデータ・セパレータは、参照
クロックと（２，７）ラン・レングス制限付（ＲＬＬ）
コード化データよりも高密度のデータとの間の位相の相
違を測定するのに多（の時間がかかる。これは、（１，
７）あるいは同等のコードが採用された時にビット欠落
、競合（レース）問題、及び不適正同期化を招来する。
クロックと（２，７）ラン・レングス制限付（ＲＬＬ）
コード化データよりも高密度のデータとの間の位相の相
違を測定するのに多（の時間がかかる。これは、（１，
７）あるいは同等のコードが採用された時にビット欠落
、競合（レース）問題、及び不適正同期化を招来する。
磁気遷移の隣の遷移に対する正しい配置は、記録媒体の
磁気的不完全性、隣の遷移からの干渉、或は検知過程に
おけるノイズや不完全性、また、前述の媒体駆動機構の
変動により、変化し得る。
磁気的不完全性、隣の遷移からの干渉、或は検知過程に
おけるノイズや不完全性、また、前述の媒体駆動機構の
変動により、変化し得る。
これらの全てがリード・エラーに影響する。リード中に
発生するエラーを克服する１つの方法は、データ・トラ
ックに対してヘッドをオフセットすることである。ヘッ
ドのオフセットを変化する時、参照クロック及びデータ
の双方は、対応する検知ウィンドを僅かに外れただけの
データ・パルスにだけ影響するように僅かに変化する。
発生するエラーを克服する１つの方法は、データ・トラ
ックに対してヘッドをオフセットすることである。ヘッ
ドのオフセットを変化する時、参照クロック及びデータ
の双方は、対応する検知ウィンドを僅かに外れただけの
データ・パルスにだけ影響するように僅かに変化する。
ヘッドのオフセットの変化は常にエラーを回復する方向
であるとは限らない。更に、ヘッドのオフセットの変化
はヘッドの機械的移動を伴い、性能を低下させる。
であるとは限らない。更に、ヘッドのオフセットの変化
はヘッドの機械的移動を伴い、性能を低下させる。
更に、従来技術では、アドレス・マーク（ＡＭ）のサー
チ操作で検出された入力データ・パルスの幅は標準化さ
れず、その結果、データ・パルスの幅は広過ぎたり狭過
ぎたりしてシステムにより検出され得なかった。アドレ
ス・マーク（ＡＭ）のサーチ操作が呼び出される時はい
つでもデ−夕・セパレータは入力データ・パルスの再同
期化及び／又は再形成化を行うわけではない。これはＡ
Ｍデータ・ビットの不適正な再生によりＡＭの読み落と
しを招く。
チ操作で検出された入力データ・パルスの幅は標準化さ
れず、その結果、データ・パルスの幅は広過ぎたり狭過
ぎたりしてシステムにより検出され得なかった。アドレ
ス・マーク（ＡＭ）のサーチ操作が呼び出される時はい
つでもデ−夕・セパレータは入力データ・パルスの再同
期化及び／又は再形成化を行うわけではない。これはＡ
Ｍデータ・ビットの不適正な再生によりＡＭの読み落と
しを招く。
Ｃ１発明が解決しようとする課題
データ・シフト機能（促進シフト及び／又は遅延シフト
）を有するような位相判別器及びデータ・セパレータの
システムにおいて、夫々の検出（時間）ウィンドをわず
かに外れ又潜在的に訂正不可能なエラーとして特定され
たエラー・ビットを再生しようとする要請がある。加え
て、ＡＭサーチ操作において、リード・パルスが（好ま
しくはサーボ・データから誘導される）１クロック期間
に合わせられ、パルス幅の変動及び出力データと参照ク
ロックとの間の遅延スキューに因る影響が解消される事
が望ましい。
）を有するような位相判別器及びデータ・セパレータの
システムにおいて、夫々の検出（時間）ウィンドをわず
かに外れ又潜在的に訂正不可能なエラーとして特定され
たエラー・ビットを再生しようとする要請がある。加え
て、ＡＭサーチ操作において、リード・パルスが（好ま
しくはサーボ・データから誘導される）１クロック期間
に合わせられ、パルス幅の変動及び出力データと参照ク
ロックとの間の遅延スキューに因る影響が解消される事
が望ましい。
０９課題を解決するための手段
前記課題を解決するため、本発明による位相判別及びデ
ータ分離の方法及び装置は、入力データを参照クロック
に対して時間的にシフトしてビット・シフトによるエラ
ー・ビットの再生を改良するオン・トラック・エラー再
生手段を有する。本発明は、ディスクの回転速度に同期
するサーボ・クロック及びディスク上に以前に書き込ま
れデータを正しく読みだすことを確実にするために前記
サーボ・クロックに同期させなければならない参照クロ
ックを有するようなディスク記憶システムにおいて有用
である。（ｌ、７）コード或は同様のコードにコード化
されたデータは位相判別器内でより少ない遷移を有する
ようにしてフィードバック・ループ内で短縮化された位
相判別サイクルを有するようにして後続の訂正への影響
を回避する。ＡＭサーチ操作のための入力データ・パル
スは標準化される一方、位相固定ループ（ＰＬＬ）はサ
ーボ・データに位相固定され、従って、遅延スキュー或
はパルス幅変動によるＡＭの検出の失敗が減少或は解消
される。最後にはシステムは順次論理を用いて競合（レ
ース）状態を回避する。
ータ分離の方法及び装置は、入力データを参照クロック
に対して時間的にシフトしてビット・シフトによるエラ
ー・ビットの再生を改良するオン・トラック・エラー再
生手段を有する。本発明は、ディスクの回転速度に同期
するサーボ・クロック及びディスク上に以前に書き込ま
れデータを正しく読みだすことを確実にするために前記
サーボ・クロックに同期させなければならない参照クロ
ックを有するようなディスク記憶システムにおいて有用
である。（ｌ、７）コード或は同様のコードにコード化
されたデータは位相判別器内でより少ない遷移を有する
ようにしてフィードバック・ループ内で短縮化された位
相判別サイクルを有するようにして後続の訂正への影響
を回避する。ＡＭサーチ操作のための入力データ・パル
スは標準化される一方、位相固定ループ（ＰＬＬ）はサ
ーボ・データに位相固定され、従って、遅延スキュー或
はパルス幅変動によるＡＭの検出の失敗が減少或は解消
される。最後にはシステムは順次論理を用いて競合（レ
ース）状態を回避する。
入力データ・パルスは、制御信号が潜在的訂正不可能エ
ラーを表示する時に、入力データ・パルスをデータ同期
化クロックに対して一方向にシフトすることにより、デ
ータ同期化クロックに合わせられる。シフトされた入力
データ・パルスは次にデータ同期化クロックと比較され
、データ標準化クロック（Ｄ Ａ Ｔ Ｃ： Ｄａｔａ
−ｓｔａｎｄａｒｄｉｚｅｄ−ｔ。
ラーを表示する時に、入力データ・パルスをデータ同期
化クロックに対して一方向にシフトすることにより、デ
ータ同期化クロックに合わせられる。シフトされた入力
データ・パルスは次にデータ同期化クロックと比較され
、データ標準化クロック（Ｄ Ａ Ｔ Ｃ： Ｄａｔａ
−ｓｔａｎｄａｒｄｉｚｅｄ−ｔ。
ｃｌｏｃｋ）信号が発生されてエラー訂正回路に伝送さ
れる。エラーがエラー訂正回路では訂正されない場合は
、入力データ・パルスは反対方向にシフトされ、エラー
訂正回路は再びエラーを訂正しようとする。全ての連続
入力データ・パルスは所定の時間期間だけクロック確立
ＰＬＬにより遅延されるので、入力データ・パルスはク
ロックに対して時間的に早い方向にシフトされてもよい
。入力データ・パルスもまた、クロックを同期化するた
めにサーボ・データ・パルスをＰＬＬに印加し、その後
、入力データ・パルスをＤＳＴＣ回路に印加することに
より、アドレス・マーク・サーチ操作期間中にサーボ・
データ同期化クロックに合わせられ得る。
れる。エラーがエラー訂正回路では訂正されない場合は
、入力データ・パルスは反対方向にシフトされ、エラー
訂正回路は再びエラーを訂正しようとする。全ての連続
入力データ・パルスは所定の時間期間だけクロック確立
ＰＬＬにより遅延されるので、入力データ・パルスはク
ロックに対して時間的に早い方向にシフトされてもよい
。入力データ・パルスもまた、クロックを同期化するた
めにサーボ・データ・パルスをＰＬＬに印加し、その後
、入力データ・パルスをＤＳＴＣ回路に印加することに
より、アドレス・マーク・サーチ操作期間中にサーボ・
データ同期化クロックに合わせられ得る。
Ｅ、実施例
第１図には本発明にかかる入力データ再生装置の一実施
例が示され、この装置は２つの遅延ブロックを有してい
る。図中、位相固定ループ（ＰＬＬ）９は位相判別器１
２、積分器／バッファ１３、及び電圧制御発振器（ＶＣ
Ｏ）１４を含んでいる。
例が示され、この装置は２つの遅延ブロックを有してい
る。図中、位相固定ループ（ＰＬＬ）９は位相判別器１
２、積分器／バッファ１３、及び電圧制御発振器（ＶＣ
Ｏ）１４を含んでいる。
積分器／バッファ１３は通常のチャージ・ポンプ及びロ
ー・バス・フィルタ（図示せず）を含んでいる。チャー
ジ・ポンプは定電流ソース及びシンクから成る簡単なゲ
ート制御対である。チャージ・ポンプには位相判別器１
２から電流が与えられ、位相判別器１２は位相訂正信号
の対、ＩＮＣ及びＤＥＣを後に述べるようにして発生す
る。ＶＣ０１４は参照クロック信号Ｃ（データ同期化ク
ロック）を発生し、参照クロック信号Ｃの周波数はロー
・パス・フィルタを通じてチャージ・ポンプより発生さ
れる電圧の大きさにより決定される。
ー・バス・フィルタ（図示せず）を含んでいる。チャー
ジ・ポンプは定電流ソース及びシンクから成る簡単なゲ
ート制御対である。チャージ・ポンプには位相判別器１
２から電流が与えられ、位相判別器１２は位相訂正信号
の対、ＩＮＣ及びＤＥＣを後に述べるようにして発生す
る。ＶＣ０１４は参照クロック信号Ｃ（データ同期化ク
ロック）を発生し、参照クロック信号Ｃの周波数はロー
・パス・フィルタを通じてチャージ・ポンプより発生さ
れる電圧の大きさにより決定される。
ＰＬＬ９へ入力するデータ通常入力（リード・データ）
パルスＤＮが参照クロック信号Ｃをリードしている（デ
ータ通常入力パルスＤＮが参照クロック信号Ｃよりも先
行している）ときは、位相判別器１２は位相の相違に比
例する幅のディジタル信号ＩＮＣを発生し、チャージ・
ポンプをして電流をフィルタに向けさせてＶＣＯ１４に
与えられる電圧の大きさを上昇させる。ＶＣＯ１４の周
波数は、データ通常入力パルスＤＮの位相に追い付くよ
うに増加する。他方、データ通常入力パルスＤＮが参照
クロック信号Ｃより遅れているときは、位相判別器１２
は位相の相違に比例する幅のディジタル信号ＤＥＣを発
生する。これにより、チャージ・ポンプはフィルタ上の
電荷を減少させ、従ってＶＣＯ１４の周波数を減少させ
る。この効果はデータ通常入力パルスＤＮの位相に向け
て参照クロック信号Ｃの位相を遅らせることである。
パルスＤＮが参照クロック信号Ｃをリードしている（デ
ータ通常入力パルスＤＮが参照クロック信号Ｃよりも先
行している）ときは、位相判別器１２は位相の相違に比
例する幅のディジタル信号ＩＮＣを発生し、チャージ・
ポンプをして電流をフィルタに向けさせてＶＣＯ１４に
与えられる電圧の大きさを上昇させる。ＶＣＯ１４の周
波数は、データ通常入力パルスＤＮの位相に追い付くよ
うに増加する。他方、データ通常入力パルスＤＮが参照
クロック信号Ｃより遅れているときは、位相判別器１２
は位相の相違に比例する幅のディジタル信号ＤＥＣを発
生する。これにより、チャージ・ポンプはフィルタ上の
電荷を減少させ、従ってＶＣＯ１４の周波数を減少させ
る。この効果はデータ通常入力パルスＤＮの位相に向け
て参照クロック信号Ｃの位相を遅らせることである。
第１図の装置においては正論理が仮定されており、「ア
ップ」という語は装置をイネーブル或はアクティブにす
るディジタル・アップ・レベル信号を意味するものとす
る。サーボ・パルス及び入力データ・パルスは２つのＡ
ＮＤゲート１０及び１６とＯＲゲート１１に選択的に与
えられてサーボ・入力データ・パルスＳＲＤを第１の遅
延ブロック１７に向けて発生する。第１の遅延ブロック
１７はデータ通常パルスＤＮを第２の遅延ブロック１８
に向けて発生し、第２の遅延ブロック１８はアクティブ
にされたときに入力データ遅延パルスＤＬを発生する。
ップ」という語は装置をイネーブル或はアクティブにす
るディジタル・アップ・レベル信号を意味するものとす
る。サーボ・パルス及び入力データ・パルスは２つのＡ
ＮＤゲート１０及び１６とＯＲゲート１１に選択的に与
えられてサーボ・入力データ・パルスＳＲＤを第１の遅
延ブロック１７に向けて発生する。第１の遅延ブロック
１７はデータ通常パルスＤＮを第２の遅延ブロック１８
に向けて発生し、第２の遅延ブロック１８はアクティブ
にされたときに入力データ遅延パルスＤＬを発生する。
操作の種々のモードが次のようなディジタル制御信号に
応答して制御ロジック（図示せず）からのコマンドによ
り開始する：５ＨＩＦＴ ＤＡＴＡ ＥＡＲＬＩＥ
Ｒ或は５ＨＩＦＴ ＤＡＴＡＬＡＴＥＲは、エラー訂
正回路がエラーを訂正することができず制御ロジックが
潜在的訂正不可能（ハード）エラーを識別したときに、
選択的に活性化される。５ＥＲＶＯＭＯＤＥ及びＡＭ
５ＥＡＲＣＨはディスク上の新しいトラックの夫々を
サーチしてアクセスする期間中に制御ロジックにより選
択的に活性化される。
応答して制御ロジック（図示せず）からのコマンドによ
り開始する：５ＨＩＦＴ ＤＡＴＡ ＥＡＲＬＩＥ
Ｒ或は５ＨＩＦＴ ＤＡＴＡＬＡＴＥＲは、エラー訂
正回路がエラーを訂正することができず制御ロジックが
潜在的訂正不可能（ハード）エラーを識別したときに、
選択的に活性化される。５ＥＲＶＯＭＯＤＥ及びＡＭ
５ＥＡＲＣＨはディスク上の新しいトラックの夫々を
サーチしてアクセスする期間中に制御ロジックにより選
択的に活性化される。
通常リード・モードの操作期間中は、５ＨＲＶＯＭＯＤ
Ｅ、５ＨＩＦＴ ＤＡＴＡ ＥＡＲＬＩＥＲ，，５
ＨＩＦＴ ＤＡＴＡ ＬＡＴＥＲ，及びＡＭ ５Ｅ
ＡＲＣＨの制御信号はダウン状態にされる。この状態下
で、排他的ＯＲゲート（ＸＯＲ）２３の出力ＳＦＴ及び
Ｘ０Ｒ２６の出力ＳＡＭは共にダウン状態にされる。イ
ンバータ１５はアップ出力を発生し、入力データ入力が
ＡＮＤｌ６により選択されて０ＲＩＩを通じて第１の遅
延ブロック１７に印加されてデータ通常パルスＤＮが発
生する。このようなパルスＤＮは次にＰＬＬ９の位相判
別器１２に与えられ、既述のように、ＰＬＬ９はパルス
、ＤＮに同期した参照クロック信号Ｃを発生することに
なる。ＳＡＭがダウンすると、インバータ２１からＡＮ
Ｄｌ９への出力はアップになる。その結果、ＤＮパルス
は位相判別器１２に与えられ活性化されたＡＮＤｌ９及
び０Ｒ２７を経てデータ標準化クロックＤ Ｓ Ｔ Ｃ
（Ｄａｔａ−５ｔａｎｄａｒｄｉｚｅｄ−Ｔｏ−Ｃ１ｏ
ｃｋ）としてクロック・アウトされる。
Ｅ、５ＨＩＦＴ ＤＡＴＡ ＥＡＲＬＩＥＲ，，５
ＨＩＦＴ ＤＡＴＡ ＬＡＴＥＲ，及びＡＭ ５Ｅ
ＡＲＣＨの制御信号はダウン状態にされる。この状態下
で、排他的ＯＲゲート（ＸＯＲ）２３の出力ＳＦＴ及び
Ｘ０Ｒ２６の出力ＳＡＭは共にダウン状態にされる。イ
ンバータ１５はアップ出力を発生し、入力データ入力が
ＡＮＤｌ６により選択されて０ＲＩＩを通じて第１の遅
延ブロック１７に印加されてデータ通常パルスＤＮが発
生する。このようなパルスＤＮは次にＰＬＬ９の位相判
別器１２に与えられ、既述のように、ＰＬＬ９はパルス
、ＤＮに同期した参照クロック信号Ｃを発生することに
なる。ＳＡＭがダウンすると、インバータ２１からＡＮ
Ｄｌ９への出力はアップになる。その結果、ＤＮパルス
は位相判別器１２に与えられ活性化されたＡＮＤｌ９及
び０Ｒ２７を経てデータ標準化クロックＤ Ｓ Ｔ Ｃ
（Ｄａｔａ−５ｔａｎｄａｒｄｉｚｅｄ−Ｔｏ−Ｃ１ｏ
ｃｋ）としてクロック・アウトされる。
ここで、データ・パルスのアップが（第３図のＡのよう
に）遅れており、適切なデータ・ウィンドの後に続くデ
ータ・ウィンドの内側において生じたが、他のパルスは
（第３図のＢのように）適切なデータ・ウィンドの内側
において生じたとする。（Ａ及びＢを含む）データ・パ
ルスは、Ｂ゛がそのウィンドを外れることなく、位置Ａ
゛Ｂ゛へと少し進むことにより時間的により早い方にシ
フトされる。
に）遅れており、適切なデータ・ウィンドの後に続くデ
ータ・ウィンドの内側において生じたが、他のパルスは
（第３図のＢのように）適切なデータ・ウィンドの内側
において生じたとする。（Ａ及びＢを含む）データ・パ
ルスは、Ｂ゛がそのウィンドを外れることなく、位置Ａ
゛Ｂ゛へと少し進むことにより時間的により早い方にシ
フトされる。
このシフト・データ促進モードの操作期間中、ディジタ
ル制御信号５ＥＲＶＯＭＯＤＥ、５ＨＩＦＴ ＤＡＴ
Ａ ＬＡＴＥＲ，及びＡＭ ５ＥＡＲＣＨはダウン
しているが、５ＨＩＦＴ ＤＡＴＡ ＥＡＲＬＩＥ
Ｒはアップになっている。このような状態下では、Ｘ０
Ｒ２３の信号ＳＦＴ及びＸ０Ｒ２６の信号ＳＡＭは共に
アップになる。
ル制御信号５ＥＲＶＯＭＯＤＥ、５ＨＩＦＴ ＤＡＴ
Ａ ＬＡＴＥＲ，及びＡＭ ５ＥＡＲＣＨはダウン
しているが、５ＨＩＦＴ ＤＡＴＡ ＥＡＲＬＩＥ
Ｒはアップになっている。このような状態下では、Ｘ０
Ｒ２３の信号ＳＦＴ及びＸ０Ｒ２６の信号ＳＡＭは共に
アップになる。
リード・データ入力が前述のようにＡＮＤｌ ６及び０
ＲＩＩにより選択され、パルスＳＲＤが遅延ブロック１
７に印加されてＤＮが前述のように発生し、参照クロッ
ク信号ＣがＤＮパルスから再び誘導される。同時に、リ
ード・データ入力は活性化されたＡＮＤ３０及び０Ｒ２
５によりもう１つの経路を介してもまたも選択され、デ
ータ促進パルスＤＥ従ってパルスＳＦＤを発生する。尚
、デ−夕遅延パルスＤＬはＡＮＤ２０が活性化されてイ
ナいので発生されない。パルスＳＲＤ及びｓＦＤは、こ
れらのパルスが同じ数だけのゲート遅延、即ち１つのＡ
ＮＤと１つのＯＲを通じて入力データ入力から共に発生
されるので、位相が合っている。更に、パルスＤＮはパ
ルスＳＦＤから遅延ブロック１７を介する分だけ遅延し
ているので、パルスＳＦＤはパルスＤＮより先行するこ
とになる。
ＲＩＩにより選択され、パルスＳＲＤが遅延ブロック１
７に印加されてＤＮが前述のように発生し、参照クロッ
ク信号ＣがＤＮパルスから再び誘導される。同時に、リ
ード・データ入力は活性化されたＡＮＤ３０及び０Ｒ２
５によりもう１つの経路を介してもまたも選択され、デ
ータ促進パルスＤＥ従ってパルスＳＦＤを発生する。尚
、デ−夕遅延パルスＤＬはＡＮＤ２０が活性化されてイ
ナいので発生されない。パルスＳＲＤ及びｓＦＤは、こ
れらのパルスが同じ数だけのゲート遅延、即ち１つのＡ
ＮＤと１つのＯＲを通じて入力データ入力から共に発生
されるので、位相が合っている。更に、パルスＤＮはパ
ルスＳＦＤから遅延ブロック１７を介する分だけ遅延し
ているので、パルスＳＦＤはパルスＤＮより先行するこ
とになる。
パルスＳＦＤはデータ標準化クロック・ロジック・ブロ
ック（ＤＳＴＣ）２Ｂに与えられ、ＤＳＴＣ２８はシフ
トされたデータ・パルスＳＦＤをクロック信号Ｃと比較
してエラー訂正回路（図示せず）に伝送するためにＤＳ
ＴＣ信号を発生する。
ック（ＤＳＴＣ）２Ｂに与えられ、ＤＳＴＣ２８はシフ
トされたデータ・パルスＳＦＤをクロック信号Ｃと比較
してエラー訂正回路（図示せず）に伝送するためにＤＳ
ＴＣ信号を発生する。
こうした場合、信号ＳＡＭがアップすると、データ促進
パルスＤＥに対応するパルスＳＦＤがＡＮＤ２４及び０
Ｒ２７を通じてＤＳＴＣ出力信号としてクロック・アウ
トされることになる。ＤＳＴＣ出力信号は、図示しない
適当な手段により（第３図のへのように）入力データが
対応する適切なデータ・ウィンドから少しだけ外れると
きに時間的に促進されたフル・データ・ウィンドを表す
。
パルスＤＥに対応するパルスＳＦＤがＡＮＤ２４及び０
Ｒ２７を通じてＤＳＴＣ出力信号としてクロック・アウ
トされることになる。ＤＳＴＣ出力信号は、図示しない
適当な手段により（第３図のへのように）入力データが
対応する適切なデータ・ウィンドから少しだけ外れると
きに時間的に促進されたフル・データ・ウィンドを表す
。
第３図において、Ｙ（シフト前）とＫ（シフト後）とを
比較せよ。遅延時間の長さに従ってシフトする範囲は参
照電圧ＲＥＦ １を予め調整することにより制御され得
る。
比較せよ。遅延時間の長さに従ってシフトする範囲は参
照電圧ＲＥＦ １を予め調整することにより制御され得
る。
次に、データ・パルスのアップが（第４図のＡのように
）早いとすると、データ・パルス・ストリームは（例え
ば、ＡからＡｏのように）少し遅らせることができる。
）早いとすると、データ・パルス・ストリームは（例え
ば、ＡからＡｏのように）少し遅らせることができる。
このシフト・データ遅延モードの操作の期間中、ディジ
クル制御信号５ＥＲＶＯＭＯＤＥ、５ＨＩＦＴ ＤＡ
ＴＡ ＥＡＲＬＩＥＲ，及びＡＭ ５ＥＡＲＣＨは
ダウンし、５ＨＩＦＴ ＤＡＴＡ ＬＡＴＥＲはア
ップとなる。Ｘ０Ｒ２３の信号ＳＦＴ及びＸ０Ｒ２６の
信号ＳＡＭは再び共にアップとなる。リード・データ入
力がＡＮＤ１６及び０ＲＩＩにより再び選択される。パ
ルスＳＲＤ及びＤＮが発生され、クロック信号ＣがＤＮ
パルスから再び導出される。５ＨＩＦＴ ＤＡＴＡ
ＥＡＲＬＩＥＲがダウンしているので、ＡＮＤ２０が
イネーブルにされる。
クル制御信号５ＥＲＶＯＭＯＤＥ、５ＨＩＦＴ ＤＡ
ＴＡ ＥＡＲＬＩＥＲ，及びＡＭ ５ＥＡＲＣＨは
ダウンし、５ＨＩＦＴ ＤＡＴＡ ＬＡＴＥＲはア
ップとなる。Ｘ０Ｒ２３の信号ＳＦＴ及びＸ０Ｒ２６の
信号ＳＡＭは再び共にアップとなる。リード・データ入
力がＡＮＤ１６及び０ＲＩＩにより再び選択される。パ
ルスＳＲＤ及びＤＮが発生され、クロック信号ＣがＤＮ
パルスから再び導出される。５ＨＩＦＴ ＤＡＴＡ
ＥＡＲＬＩＥＲがダウンしているので、ＡＮＤ２０が
イネーブルにされる。
従って、データ遅延パルスＤＬがリード・データ入力パ
ルスに対応することになる。パルスＤＬは遅延ブロック
１９により発生され、従って、ＤＮパルスよりも時間的
に遅れている。遅延の量は参照電圧ＲＥＦ２を予め調節
することにより制御できる。ＡＮＤ３０がインバータ２
９のせいで活性化されないので、ＤＬパルスは０Ｒ２５
により選択される。そして、ＤＬパルスはＤＳＴＣロジ
ック・ブロック２８を通じて標準化され、活性化された
ＡＮＤ２４及び０Ｒ２７を通じてＤＳＴＣ信号としてク
ロック・アウトされる。ＤＳＴＣ出力信号は、（第４図
のへのように）入力データ・パルスが対応する適切なデ
ータ・ウィンドから少しだけ外れるときに時間的に遅延
したフル・データ・ウィンドを表す。第４図において、
Ｙ（シフト前）とＫ（シフト後）とを比較せよ。
ルスに対応することになる。パルスＤＬは遅延ブロック
１９により発生され、従って、ＤＮパルスよりも時間的
に遅れている。遅延の量は参照電圧ＲＥＦ２を予め調節
することにより制御できる。ＡＮＤ３０がインバータ２
９のせいで活性化されないので、ＤＬパルスは０Ｒ２５
により選択される。そして、ＤＬパルスはＤＳＴＣロジ
ック・ブロック２８を通じて標準化され、活性化された
ＡＮＤ２４及び０Ｒ２７を通じてＤＳＴＣ信号としてク
ロック・アウトされる。ＤＳＴＣ出力信号は、（第４図
のへのように）入力データ・パルスが対応する適切なデ
ータ・ウィンドから少しだけ外れるときに時間的に遅延
したフル・データ・ウィンドを表す。第４図において、
Ｙ（シフト前）とＫ（シフト後）とを比較せよ。
トラック・フォローイング期間のサーボ・モードの操作
のとき、ディジタル制御信号５ＨＩＦＴＤＡＴＡ Ｅ
ＡＲＬＩＥＲ，５ＨＩＦＴ ＤＡＴＡ ＬＡＴＥＲ
，及びＡＭ ５ＥＡＲＣＨはダウン状態であり、５Ｅ
ＲＶＯＭＯＤＥはアップ状態である。Ｘ０Ｒ２３の信号
ＳＦＴ及びＸＯＲの信号ＳＡＭは共にダウン状態となる
。サーボ・データ入力パルスはＡＮＤ １０及び０ＲＩ
ＩによりゲートされてパルスＳＲＤを発生する。パルス
ＳＲＤは次に遅延ブロック１７を通じてパルスＤＮを発
生させる。クロック信号Ｃが再びパルスＤＮから導出さ
れ、パルスＤＮはこのモードではそれまではサーボ・デ
ータ入力パルスから導出されていた。しかしながら、こ
のモードでは、ＤＳＴＣ信号が発生されるが、それはア
ドレス・マーク（ＡＭ） ・サーチが呼び出されない
かぎり制御ロジックによって無視される。
のとき、ディジタル制御信号５ＨＩＦＴＤＡＴＡ Ｅ
ＡＲＬＩＥＲ，５ＨＩＦＴ ＤＡＴＡ ＬＡＴＥＲ
，及びＡＭ ５ＥＡＲＣＨはダウン状態であり、５Ｅ
ＲＶＯＭＯＤＥはアップ状態である。Ｘ０Ｒ２３の信号
ＳＦＴ及びＸＯＲの信号ＳＡＭは共にダウン状態となる
。サーボ・データ入力パルスはＡＮＤ １０及び０ＲＩ
ＩによりゲートされてパルスＳＲＤを発生する。パルス
ＳＲＤは次に遅延ブロック１７を通じてパルスＤＮを発
生させる。クロック信号Ｃが再びパルスＤＮから導出さ
れ、パルスＤＮはこのモードではそれまではサーボ・デ
ータ入力パルスから導出されていた。しかしながら、こ
のモードでは、ＤＳＴＣ信号が発生されるが、それはア
ドレス・マーク（ＡＭ） ・サーチが呼び出されない
かぎり制御ロジックによって無視される。
アドレス・マーク・サーチ操作期間中、ディジタル制御
信号５ＨＩＦＴ ＤＡＴＡ ＥＡＲＬＩＥＲ及び５
ＨＩＦＴ ＤＡＴＡ ＬＡＴＥＲはともにダウンで
あるが、５ＥＲＶＯＭＯＤＥそして今度はＡＭ ５Ｅ
ＡＲＣＨがアップになる。５ＥＲＶＯＭＯＤＥがアップ
になると、インバータ１５の出力がＡＮＤ１６をディス
イネーブルにする。従って、信号ＳＡＭ及びインバータ
２９の出力はアップなので入力データ・パルスがＡＮＤ
３０を通じて選択される。その結果のパルスＤＥが０Ｒ
２５に印加されてパルスＳＦＤが発生ずる。
信号５ＨＩＦＴ ＤＡＴＡ ＥＡＲＬＩＥＲ及び５
ＨＩＦＴ ＤＡＴＡ ＬＡＴＥＲはともにダウンで
あるが、５ＥＲＶＯＭＯＤＥそして今度はＡＭ ５Ｅ
ＡＲＣＨがアップになる。５ＥＲＶＯＭＯＤＥがアップ
になると、インバータ１５の出力がＡＮＤ１６をディス
イネーブルにする。従って、信号ＳＡＭ及びインバータ
２９の出力はアップなので入力データ・パルスがＡＮＤ
３０を通じて選択される。その結果のパルスＤＥが０Ｒ
２５に印加されてパルスＳＦＤが発生ずる。
ここでも、パルスＤＬは、ＳＦＴのダウンによりＡＮＤ
２０が活性化されないので、発生されない。
２０が活性化されないので、発生されない。
パルスＳＦＤがＤＳＴＣロジック・ブロック２８に与え
られ、ＡＮＤ２４及び０Ｒ２７を通じて標準化アドレス
・マーク出力信号としてクロック・アウトされることに
なる。この信号は装置電子制御ロジック（図示せず）に
与えられて通常の方法でアドレス・マーク認識のために
用いられる。そのような認識に続いて、ＶＣＯ１４が通
常の方法でデータに同期される。
られ、ＡＮＤ２４及び０Ｒ２７を通じて標準化アドレス
・マーク出力信号としてクロック・アウトされることに
なる。この信号は装置電子制御ロジック（図示せず）に
与えられて通常の方法でアドレス・マーク認識のために
用いられる。そのような認識に続いて、ＶＣＯ１４が通
常の方法でデータに同期される。
クロック信号Ｃが常にＤＮパルスに同期され従ってそれ
により特定（決定）されることがここで判る。従って、
クロック信号Ｃを参照し・て、パルスＳＦＤは、データ
促進パルスＤＥがＡＮＤ３０及び０Ｒ２５により選択さ
れるとき、データ促進パルスＤＥに対応付けられる。し
かしながら、パルスＳＦＤは、データ遅延パルスＤＬが
ＡＮＤ３０及び０Ｒ２５により選択されるときは、ＤＬ
に対応付けられる。
により特定（決定）されることがここで判る。従って、
クロック信号Ｃを参照し・て、パルスＳＦＤは、データ
促進パルスＤＥがＡＮＤ３０及び０Ｒ２５により選択さ
れるとき、データ促進パルスＤＥに対応付けられる。し
かしながら、パルスＳＦＤは、データ遅延パルスＤＬが
ＡＮＤ３０及び０Ｒ２５により選択されるときは、ＤＬ
に対応付けられる。
第２図には他の実施例が示されている。第２図の実施例
の遅延ブロック１７及び１８が取り除かれて異なる場所
の１つの遅延ブロック８０により置き換えられ、遅延ブ
ロック８０には促進シフト及び遅延シフトのための予め
２つの調整可能な参照電圧ＲＥＦ １及びＲＥＦ２が設
けられられている。第２図の実施例は、遅延要素の１つ
が取り除かれたので、コスト、チップ面積、及びビン数
の節約になる。又、多数のゲートも影響される。
の遅延ブロック１７及び１８が取り除かれて異なる場所
の１つの遅延ブロック８０により置き換えられ、遅延ブ
ロック８０には促進シフト及び遅延シフトのための予め
２つの調整可能な参照電圧ＲＥＦ １及びＲＥＦ２が設
けられられている。第２図の実施例は、遅延要素の１つ
が取り除かれたので、コスト、チップ面積、及びビン数
の節約になる。又、多数のゲートも影響される。
第２図において、ディジタル制御信号５ＨＩＦＴ Ｄ
ＡＴＡ ＥＡＲＬＩＥＲがアップでＡＮＤ８３がアク
ティブにされるとき、ＲＥＦ １が選択される。ディジ
タル制御信号５ＨＩＦＴ ＤＡＴＡ ＬＡＴＥＲが
アップでＡＮＤ８４がアクティブにされるとき、ＲＥＦ
２が選択される。第２図の実施例の異なるモードの操作
について以下に説明する。
ＡＴＡ ＥＡＲＬＩＥＲがアップでＡＮＤ８３がアク
ティブにされるとき、ＲＥＦ １が選択される。ディジ
タル制御信号５ＨＩＦＴ ＤＡＴＡ ＬＡＴＥＲが
アップでＡＮＤ８４がアクティブにされるとき、ＲＥＦ
２が選択される。第２図の実施例の異なるモードの操作
について以下に説明する。
通常リード・モードの操作期間、入力データ・パルスは
第１図の実施例の場合と全く同様にＡＮＤ１６及び０Ｒ
１１により選択され、そしてＡＮＤ８１及び０Ｒ８２に
よりゲートされてデータ通常パルスＤＮを発生する。パ
ルスＤＮは次にＰＬＬ９の位相判別器１２に与えられる
ことにより、ＰＬＬ９がＤＥパルスに同期したクロック
信号Ｃを生じさせるようになる。信号ＳＡＭがダウンだ
と、インバータ２１がＡＮＤ１９をイネーブルにする。
第１図の実施例の場合と全く同様にＡＮＤ１６及び０Ｒ
１１により選択され、そしてＡＮＤ８１及び０Ｒ８２に
よりゲートされてデータ通常パルスＤＮを発生する。パ
ルスＤＮは次にＰＬＬ９の位相判別器１２に与えられる
ことにより、ＰＬＬ９がＤＥパルスに同期したクロック
信号Ｃを生じさせるようになる。信号ＳＡＭがダウンだ
と、インバータ２１がＡＮＤ１９をイネーブルにする。
ＤＢパルスはこうして位相判別器１２に印加されて活性
化されたＡＮＤ１９及び０Ｒ２７を通じてデータ標準化
クロック信号ＤＳＴＣとしてクロック・アウトされる。
化されたＡＮＤ１９及び０Ｒ２７を通じてデータ標準化
クロック信号ＤＳＴＣとしてクロック・アウトされる。
ここで、パルスＤＮは遅延ブロックには行かず、この点
が第１図の実施例と異なっている。
が第１図の実施例と異なっている。
シフト・データ促進モードの操作期間中、入力データ・
パルスはＡＮＤ１６及び０Ｒ１１により再び選択される
。５ＨＩＦＴ ＤＡＴＡ ＬＡＴＥＲがダウンで５
ＨＩＦＴ ＤＡＴＡ 巳ＡＲＬＩＥＲがアップであ
ると、信号ＳＦＴがアップになる。パルスＳＲＤが活性
されたＡＮＤ８２３によりゲートされ、更に遅延ブロッ
ク８０により遅延される。ここで、ＲＥＦＩが選択され
ている。
パルスはＡＮＤ１６及び０Ｒ１１により再び選択される
。５ＨＩＦＴ ＤＡＴＡ ＬＡＴＥＲがダウンで５
ＨＩＦＴ ＤＡＴＡ 巳ＡＲＬＩＥＲがアップであ
ると、信号ＳＦＴがアップになる。パルスＳＲＤが活性
されたＡＮＤ８２３によりゲートされ、更に遅延ブロッ
ク８０により遅延される。ここで、ＲＥＦＩが選択され
ている。
遅延ブロック８０はパルスＤＮＬを発生し、それは次に
ＡＮＤ８７及び０Ｒ８２により選択されて通常パルスＤ
Ｎを発生する。通常パルスＤＮはＰＬＬ９の位相判別器
１２に与えられる。従って、クロック信号ＣがパルスＤ
Ｎから導出される。同時に、入力データ・パルスは、Ａ
ＮＤ８５及びＡＮＤ８６によるもう１つの経路を介して
もまた選択され、データ促進パルスＤ Ｅ、を発生する
。パルスＤＥはＡＮＤ８Ｂ及び０Ｒ２５によりゲートさ
れてパルスＳＦＤを発生し、パルスＳＦＤはデータ標準
化クロック・ロジック・ブロック（ＤＳＴＣ）２８に与
えられ、ここでパルスＳＦＤは活性化されたＡＮＤ２４
及び０Ｒ２７を通じてＤＳＴＣ出力信号としてクロック
・アウトされ、ＤＳＴＣ出力信号は、遅延データ・パル
スが（第３図のへのように）対応する適切なデータ・ウ
ィンドから少しだけ遅れるときに時間的に早いフル・デ
ータ・ウィンドを表すが、このような操作の後にも（第
３図のＢのように）対応する適切なデータ・ウィンド内
に尚もとどまっているデータ・パルスに影響を与えない
。第３図において、Ｙ（シフト前）とＫ（シフト後）と
を比較せよ。
ＡＮＤ８７及び０Ｒ８２により選択されて通常パルスＤ
Ｎを発生する。通常パルスＤＮはＰＬＬ９の位相判別器
１２に与えられる。従って、クロック信号ＣがパルスＤ
Ｎから導出される。同時に、入力データ・パルスは、Ａ
ＮＤ８５及びＡＮＤ８６によるもう１つの経路を介して
もまた選択され、データ促進パルスＤ Ｅ、を発生する
。パルスＤＥはＡＮＤ８Ｂ及び０Ｒ２５によりゲートさ
れてパルスＳＦＤを発生し、パルスＳＦＤはデータ標準
化クロック・ロジック・ブロック（ＤＳＴＣ）２８に与
えられ、ここでパルスＳＦＤは活性化されたＡＮＤ２４
及び０Ｒ２７を通じてＤＳＴＣ出力信号としてクロック
・アウトされ、ＤＳＴＣ出力信号は、遅延データ・パル
スが（第３図のへのように）対応する適切なデータ・ウ
ィンドから少しだけ遅れるときに時間的に早いフル・デ
ータ・ウィンドを表すが、このような操作の後にも（第
３図のＢのように）対応する適切なデータ・ウィンド内
に尚もとどまっているデータ・パルスに影響を与えない
。第３図において、Ｙ（シフト前）とＫ（シフト後）と
を比較せよ。
本発明者等は通常のカスケード・エミッタ結合ロジック
（ＣＥ ＣＬ ： Ｃａ５ｃａｄｅ Ｅｍｉｔｔｅｒ
ＣｏｕｐｌｅｄＬｏｇ ｉｃ）は通常のシングル・エン
デッド・ロジックよりも優れていることを見出している
。ＣＥＣＬ差動ロジック回路は、ノイズ及び上昇時間及
び下降時間の間の相違に因る変動の影響を低減し、より
優れたノイズ・マージンを与える。ＡＮＤ Ｉ ０１Ａ
ＮＤ１６及び０Ｒ１１は１つのＣＥＣＬゲートを構成す
る。同様に、ＡＮＤ８７及び０Ｒ８２も１つのＣＥＣＬ
ゲートを構成し、ＡＮＤ８Ｂ及び０Ｒ２５も同様である
。
（ＣＥ ＣＬ ： Ｃａ５ｃａｄｅ Ｅｍｉｔｔｅｒ
ＣｏｕｐｌｅｄＬｏｇ ｉｃ）は通常のシングル・エン
デッド・ロジックよりも優れていることを見出している
。ＣＥＣＬ差動ロジック回路は、ノイズ及び上昇時間及
び下降時間の間の相違に因る変動の影響を低減し、より
優れたノイズ・マージンを与える。ＡＮＤ Ｉ ０１Ａ
ＮＤ１６及び０Ｒ１１は１つのＣＥＣＬゲートを構成す
る。同様に、ＡＮＤ８７及び０Ｒ８２も１つのＣＥＣＬ
ゲートを構成し、ＡＮＤ８Ｂ及び０Ｒ２５も同様である
。
パルスＤＮは、ＡＮＤ８０、遅延ブロック８０及び最終
ＣＥＣＬゲート、ＡＮＤ８７及び０Ｒ８２、（ＣＥＣＬ
ゲートを含む）３つのゲート全体、及び１つの遅延ブロ
ックとともにＡＮＤＩＯ或はＡＮＤ１６及び０ＲＩＩか
ら成る複合ゲートを通じて入力データ・パルスから得ら
れる。他方、パルスＳＦＤは、遅延ブロックを通じるこ
となくＡＮＤ８５、ＣＥＣＬゲートのＡＮＤ８８及び０
Ｒ２５，３つのゲート全体を通じて同じ入力データ・パ
ルスから得られる。従って、パルスＤＮ或は相当するク
ロック信号Ｃは遅延ブロック８０により与えられる遅延
時間だけパルスＳＦＤより遅れる。
ＣＥＣＬゲート、ＡＮＤ８７及び０Ｒ８２、（ＣＥＣＬ
ゲートを含む）３つのゲート全体、及び１つの遅延ブロ
ックとともにＡＮＤＩＯ或はＡＮＤ１６及び０ＲＩＩか
ら成る複合ゲートを通じて入力データ・パルスから得ら
れる。他方、パルスＳＦＤは、遅延ブロックを通じるこ
となくＡＮＤ８５、ＣＥＣＬゲートのＡＮＤ８８及び０
Ｒ２５，３つのゲート全体を通じて同じ入力データ・パ
ルスから得られる。従って、パルスＤＮ或は相当するク
ロック信号Ｃは遅延ブロック８０により与えられる遅延
時間だけパルスＳＦＤより遅れる。
シフト・データ遅延モード操作の期間中、クロック信号
Ｃは通常リード・モードの操作における方法と全く同様
にして発生される。即ち、クロック信号Ｃはデータ通常
パルスＤＮから導出され、データ通常パルスＤＮは３つ
のゲー１− （ＣＥＣＬゲートのＡＮＤ １６及び０Ｒ
１１、ＡＮＤ８１、ＣＥＣＬゲートのＡＮＤ８７及び０
Ｒ８２）の遅延を伴って、但し、遅延ブロック８０から
の遅延を伴うことな（、選択されたリード・データ・パ
ルスから発生される。パルスＳＦＤが同じ入力データ・
パルスから得られるが、パルスＳＦＤはＡＮＤ８５、遅
延ブロック８０、及びＣＥＣＬゲートのＡＮＤ８Ｂ及び
０Ｒ２５を通過し、３つのゲート全体に遅延ブロック８
０からの遅延時間が加わる。従って、パルスＳＦＤはパ
ルスＤＮ或は相当するクロック信号Ｃよりも遅延ブロッ
ク８０により与えられる遅延時間だけ遅くなる。パルス
ＳＦＤはもう１度ＤＳＴＣロジック・ブロック２８に与
えられ、活性化されたＡＮＤ２４及び０Ｒ２７を通じて
ＤＳＴＣ信号としてクロック・アウトされる。ＤＳＴＣ
出力信号は、（第４図のへのように）入力データ・パル
スが対応する適切なデータ・ウィンドから少しだけ遅れ
るときに時間的に遅延したフル・データ・ウィンドを表
す。第４図において、Ｙ（シフト前）とＫ（シフト後）
とを比較せよ。
Ｃは通常リード・モードの操作における方法と全く同様
にして発生される。即ち、クロック信号Ｃはデータ通常
パルスＤＮから導出され、データ通常パルスＤＮは３つ
のゲー１− （ＣＥＣＬゲートのＡＮＤ １６及び０Ｒ
１１、ＡＮＤ８１、ＣＥＣＬゲートのＡＮＤ８７及び０
Ｒ８２）の遅延を伴って、但し、遅延ブロック８０から
の遅延を伴うことな（、選択されたリード・データ・パ
ルスから発生される。パルスＳＦＤが同じ入力データ・
パルスから得られるが、パルスＳＦＤはＡＮＤ８５、遅
延ブロック８０、及びＣＥＣＬゲートのＡＮＤ８Ｂ及び
０Ｒ２５を通過し、３つのゲート全体に遅延ブロック８
０からの遅延時間が加わる。従って、パルスＳＦＤはパ
ルスＤＮ或は相当するクロック信号Ｃよりも遅延ブロッ
ク８０により与えられる遅延時間だけ遅くなる。パルス
ＳＦＤはもう１度ＤＳＴＣロジック・ブロック２８に与
えられ、活性化されたＡＮＤ２４及び０Ｒ２７を通じて
ＤＳＴＣ信号としてクロック・アウトされる。ＤＳＴＣ
出力信号は、（第４図のへのように）入力データ・パル
スが対応する適切なデータ・ウィンドから少しだけ遅れ
るときに時間的に遅延したフル・データ・ウィンドを表
す。第４図において、Ｙ（シフト前）とＫ（シフト後）
とを比較せよ。
通常サーボ・モードの操作期間中、入力データ・パルス
の代りにサーボ・データ・パルスが１され、クロック信
号Ｃが、通常入力データ・モードの操作のときと全（同
様にして導出される。アドレス・マーク・サーチが呼び
出されたとき、ディジタル制御信号ＡＭ ５ＥＡＲＣ
ＨがアップとなってＸ０Ｒ２６及びＡＮＤ８５に印加さ
れる。
の代りにサーボ・データ・パルスが１され、クロック信
号Ｃが、通常入力データ・モードの操作のときと全（同
様にして導出される。アドレス・マーク・サーチが呼び
出されたとき、ディジタル制御信号ＡＭ ５ＥＡＲＣ
ＨがアップとなってＸ０Ｒ２６及びＡＮＤ８５に印加さ
れる。
入力データ・パルスはＡＮＤ８５、ＡＮＤ８６、及び０
Ｒ２５に与えられてパルスＳＦＤが発生し、パルスＳＦ
Ｄはデータ標準化クロック・ロジック・ブロック（ＤＳ
ＴＣ）２８に与えられ、次にＡＮＤ２４及び０Ｒ２７を
通じて標準化ＡＭ出力信号としてクロック・アウトされ
る。
Ｒ２５に与えられてパルスＳＦＤが発生し、パルスＳＦ
Ｄはデータ標準化クロック・ロジック・ブロック（ＤＳ
ＴＣ）２８に与えられ、次にＡＮＤ２４及び０Ｒ２７を
通じて標準化ＡＭ出力信号としてクロック・アウトされ
る。
アドレス・マーク・サーチ期間中にＶＣＯクロックにデ
ータ・パルスをこうして合わせることにより、本発明に
従って、各データ・パルスが受信される度に唯１つのデ
ータ・ビットだけが制御ロジックに対して表示される。
ータ・パルスをこうして合わせることにより、本発明に
従って、各データ・パルスが受信される度に唯１つのデ
ータ・ビットだけが制御ロジックに対して表示される。
データ・ビットは期間中１つのクロック周期に合わされ
、そのクロックに位相合わせされ、一方、ＶＣＯｌ ４
はサーボ・データに同期される。対照的に、これまでの
アドレス・マーク検出は一般に、ＶＣＯ１４がサーボ・
データに同期されているときに単に■ＣＯクロックで連
続するデータ・パルス・ストリームをストローブする（
即ち、サンプリングする）だけであった。そのサンプル
結果は各データ・パルスのパルス幅及びクロックに対し
ての到着時間に太き（影響された。もしデータ・パルス
が（クロック周期の半分よりも）狭すぎると、データ・
パルスが検出されず、データ・パルスが１ｍ期クロック
と同じかそれよりも長いと、２つのデータ・ビットとし
て検出された。
、そのクロックに位相合わせされ、一方、ＶＣＯｌ ４
はサーボ・データに同期される。対照的に、これまでの
アドレス・マーク検出は一般に、ＶＣＯ１４がサーボ・
データに同期されているときに単に■ＣＯクロックで連
続するデータ・パルス・ストリームをストローブする（
即ち、サンプリングする）だけであった。そのサンプル
結果は各データ・パルスのパルス幅及びクロックに対し
ての到着時間に太き（影響された。もしデータ・パルス
が（クロック周期の半分よりも）狭すぎると、データ・
パルスが検出されず、データ・パルスが１ｍ期クロック
と同じかそれよりも長いと、２つのデータ・ビットとし
て検出された。
しかしながら、本発明によれば、（第３図のＡ及びＢの
ような）データ・ウィンドの境界に近接したデータ・パ
ルスだけがＤＳＴＣＩ：ｒシック・ブロック２８により
影響される。また、各方向のシフト時間の範囲は予め調
整可能であり、ＲＥＦ １及びＲＥＦ２についての選択
された電圧に従って変更し得る。また、潜在的な訂正不
可能エラーに応答して、制御ロジックが適当な手段（図
示せず）により条件付けられてディジタル制御信号５Ｈ
ＩＦＴ ＤＡＴＡ ＥＡＬＩＥＲ或は５ＨＩＦＴ
ＤＡＴＡ ＬＡＴＥＲの選択可能な１つを初めに発
生する。また、エラーがデータ・パルスの初めに選択さ
れた方向のシフトによっては訂正されないときは、制御
ロジックは前記手段によって条件付けられてもう一度エ
ラー訂正をしようとして反対方向にデータ・パルスをシ
フトする。
ような）データ・ウィンドの境界に近接したデータ・パ
ルスだけがＤＳＴＣＩ：ｒシック・ブロック２８により
影響される。また、各方向のシフト時間の範囲は予め調
整可能であり、ＲＥＦ １及びＲＥＦ２についての選択
された電圧に従って変更し得る。また、潜在的な訂正不
可能エラーに応答して、制御ロジックが適当な手段（図
示せず）により条件付けられてディジタル制御信号５Ｈ
ＩＦＴ ＤＡＴＡ ＥＡＬＩＥＲ或は５ＨＩＦＴ
ＤＡＴＡ ＬＡＴＥＲの選択可能な１つを初めに発
生する。また、エラーがデータ・パルスの初めに選択さ
れた方向のシフトによっては訂正されないときは、制御
ロジックは前記手段によって条件付けられてもう一度エ
ラー訂正をしようとして反対方向にデータ・パルスをシ
フトする。
最後に、本発明によれば、ビット・ドロップなしで、（
２，７）よりも密度の高い（１，７）ＲＬＬコード及び
他のコードを処理できる。Ｎｌ、７）或はより高密度の
ＲＬＬコードが用いられた結果のように）前のビットに
関する位相エラーの決定が完了する前に入力ビットが到
着するときは、その新たに到着した入力ビツトはＶＣＯ
１４の位相エラー電圧を発生させるために用いられない
。
２，７）よりも密度の高い（１，７）ＲＬＬコード及び
他のコードを処理できる。Ｎｌ、７）或はより高密度の
ＲＬＬコードが用いられた結果のように）前のビットに
関する位相エラーの決定が完了する前に入力ビットが到
着するときは、その新たに到着した入力ビツトはＶＣＯ
１４の位相エラー電圧を発生させるために用いられない
。
全ての入ってくるビットは、たとえそれらのビット間の
間隔が（１，７）コードが発生させるビットよりも狭い
ときでも、データ促進シフト、データ遅延シフト、及び
アドレス・マーク・サーチの操作の最中にＤＳＴＣロジ
ック２８によってクロックに正しく合わされることにな
る。
間隔が（１，７）コードが発生させるビットよりも狭い
ときでも、データ促進シフト、データ遅延シフト、及び
アドレス・マーク・サーチの操作の最中にＤＳＴＣロジ
ック２８によってクロックに正しく合わされることにな
る。
位相判別器について：
第５図に示されるように、位相判別器１２はラッチ３１
から３６、シングル・ショット回路３７、デコーダ３８
．３９及び複数のインバータを有している。デコーダ３
８．３９は夫々、ＶＯＣｌ２の周波数の増加及び減少に
影響する。
から３６、シングル・ショット回路３７、デコーダ３８
．３９及び複数のインバータを有している。デコーダ３
８．３９は夫々、ＶＯＣｌ２の周波数の増加及び減少に
影響する。
第６図には位相判別器１２内の各部のタイミング図が示
されている。ラッチ３Ｉから３６についてのセット及び
リセットの条件は以下の第１表に示されており、表中で
はラッチのリセット状態は変数の上のバーによって示さ
れ、セット状態は変数の上にバーがないことによって示
されている。
されている。ラッチ３Ｉから３６についてのセット及び
リセットの条件は以下の第１表に示されており、表中で
はラッチのリセット状態は変数の上のバーによって示さ
れ、セット状態は変数の上にバーがないことによって示
されている。
第１表
第５図の位相判別器１２によって発生されるところの第
６図の位相訂正信号は次の式（１）及び（２）により与
えられる。
６図の位相訂正信号は次の式（１）及び（２）により与
えられる。
ＩＮＣ＝Ｕ−３Ｓ （１）ＤＥＣ＝Ｕ・
■ （２）操作において、所期にはラッ
チ３１を除いた他の全てのラッチ３２から３６はリセッ
ト状態であるとする。ここで、入力データ（データ通常
パルス）ＤＮの上昇遷移が、クロック信号Ｃの上昇遷移
よりも前（早期）に、検知されたとする。このような仮
定条件の下では、ラッチ３２及び３３がセットされ、そ
れらは次にシングル・ショット３７を作動させる。シン
グル・ショット３７の出力信号ＳＳはＶＣＯのクロック
期間の約半分のパルス幅である。信号ＳＳは続いてラッ
チ３６に与えられてラッチ３６をセットする。ラッチ３
６がラッチされた後、ラッチ３１がリセットされ、ラッ
チ３２がリセットされる。ラッチ３１及び３２は入力デ
ータ（データ通常パルス）ＤＮのパルス幅に関係しない
ことが判る。クロックの最初の上昇遷移時にラッチ３４
がセットされる。シングル・ショット３７がタイム・ア
ウトになると、式（１）で決まるＩＮＣ信号がＩＮＣデ
コーダ・ゲート３８を満す。ゲート３８がポジティブ状
態だとするとチャージ・ポンプを引き起こしてＶＣＯＩ
４に与えられる電圧を上昇させてＶＣＯｌ ４の周波数
を増加させる。弐（１）はクロック信号Ｃがダウンし、
後続の事象（ラッチ３５のセット及びラッチ３３及び３
６のリセット）が完了した直後にラッチ３６がリセット
されるまで正しいままである。
■ （２）操作において、所期にはラッ
チ３１を除いた他の全てのラッチ３２から３６はリセッ
ト状態であるとする。ここで、入力データ（データ通常
パルス）ＤＮの上昇遷移が、クロック信号Ｃの上昇遷移
よりも前（早期）に、検知されたとする。このような仮
定条件の下では、ラッチ３２及び３３がセットされ、そ
れらは次にシングル・ショット３７を作動させる。シン
グル・ショット３７の出力信号ＳＳはＶＣＯのクロック
期間の約半分のパルス幅である。信号ＳＳは続いてラッ
チ３６に与えられてラッチ３６をセットする。ラッチ３
６がラッチされた後、ラッチ３１がリセットされ、ラッ
チ３２がリセットされる。ラッチ３１及び３２は入力デ
ータ（データ通常パルス）ＤＮのパルス幅に関係しない
ことが判る。クロックの最初の上昇遷移時にラッチ３４
がセットされる。シングル・ショット３７がタイム・ア
ウトになると、式（１）で決まるＩＮＣ信号がＩＮＣデ
コーダ・ゲート３８を満す。ゲート３８がポジティブ状
態だとするとチャージ・ポンプを引き起こしてＶＣＯＩ
４に与えられる電圧を上昇させてＶＣＯｌ ４の周波数
を増加させる。弐（１）はクロック信号Ｃがダウンし、
後続の事象（ラッチ３５のセット及びラッチ３３及び３
６のリセット）が完了した直後にラッチ３６がリセット
されるまで正しいままである。
ラッチ３６のリセットに関する条件（Ｖ−ＳＳ＋遅延）
が満たされるとき、ラッチ３６のリセット操作は差し挾
まれた遅延期間が過ぎるまでは開始しない。ＤＥＣ信号
はアップしてこの遅延期間中アップが継続する。こうし
てＩＮＣ及びＤＥＣ信号がオーバーラツプして、チャー
ジ・ポンプ電流回路のスイッチングに要する短い時間の
ために生じるところのＰＬＬ無反応（デッドバンド）Ｓ
Ｎ域の発生を回避する。データ通常パルスＤＮ及びラッ
チ３６の出力Ｕの夫々がダウンすると、ラッチ３１がセ
ットされる。クロック信号Ｃが再びアップすると、ラッ
チ３４がリセットされる。そして最後に、クロック信号
Ｃが再びダウンすると、ラッチ３５がリセットされる。
が満たされるとき、ラッチ３６のリセット操作は差し挾
まれた遅延期間が過ぎるまでは開始しない。ＤＥＣ信号
はアップしてこの遅延期間中アップが継続する。こうし
てＩＮＣ及びＤＥＣ信号がオーバーラツプして、チャー
ジ・ポンプ電流回路のスイッチングに要する短い時間の
ために生じるところのＰＬＬ無反応（デッドバンド）Ｓ
Ｎ域の発生を回避する。データ通常パルスＤＮ及びラッ
チ３６の出力Ｕの夫々がダウンすると、ラッチ３１がセ
ットされる。クロック信号Ｃが再びアップすると、ラッ
チ３４がリセットされる。そして最後に、クロック信号
Ｃが再びダウンすると、ラッチ３５がリセットされる。
こうして第６図の入力データ・パルス１に対する位相訂
正の１サイクルが完了する。
正の１サイクルが完了する。
次に、入力データ通常パルスＤＮの初めの上昇遷移が、
クロック信号Ｃの上昇遷移よりも後だとする（第６図の
入力データ・パルス２を参照のこと）。このような場合
は、ラッチ３１及び３４は第１表に従って既にセットさ
れているはずであり、ラッチ３２そしてラッチ３３も従
前のようにセットされる。こうしてラッチ３３の出力が
ポジティブになってシングル・ショット３７を作動させ
る。
クロック信号Ｃの上昇遷移よりも後だとする（第６図の
入力データ・パルス２を参照のこと）。このような場合
は、ラッチ３１及び３４は第１表に従って既にセットさ
れているはずであり、ラッチ３２そしてラッチ３３も従
前のようにセットされる。こうしてラッチ３３の出力が
ポジティブになってシングル・ショット３７を作動させ
る。
ラッチ３６の出力が次にポジティブになり、ラッチ３１
をリセットし、それがラッチ３２をリセットさせる。ク
ロック信号Ｃの下降遷移が到着したとき、ラッチ３５が
セットし、これによりラッチ３３がリセットされる。こ
のとき、式（２）により定まるＤＥＣ信号がＤＥＣデコ
ード・ゲート３９を満足する。ゲート３９はポジティブ
になり、これによりチャージ・ポンプはＶＣＯ１４の周
波数を減少させるために電圧をＶＣＯ１４に与える。
をリセットし、それがラッチ３２をリセットさせる。ク
ロック信号Ｃの下降遷移が到着したとき、ラッチ３５が
セットし、これによりラッチ３３がリセットされる。こ
のとき、式（２）により定まるＤＥＣ信号がＤＥＣデコ
ード・ゲート３９を満足する。ゲート３９はポジティブ
になり、これによりチャージ・ポンプはＶＣＯ１４の周
波数を減少させるために電圧をＶＣＯ１４に与える。
入力データ通常パルスＤＮがダウンすると、ラッチ３６
がリセットされた後に入力ラッチ３１をセットする。式
（２）は、シングル・ショット３７がタイム・アウトし
リセット状態のラッチ３６内に組み込まれた遅延が過ぎ
るまで、なお正しいままである。ＩＮＣ信号はシングル
・ショット３７がタイム・アウトになった後直ちに上昇
し、ＤＥＣ信号にオーバーラツプしてＩＮＣ信号の一部
を無効にし、それにより無反応（デッドバンド）領域を
回避する。クロック信号Ｃの上昇遷移はラッチ３４をリ
セットする。この時に入力データ・パルスが到着してい
なければ、ラッチ３５は第６図に示されるようにクロッ
ク信号Ｃの後続の下降遷移Ｅによって通常リセットされ
ることになる。そして入力データ・パルス２の位相訂正
についてのサイクルが完了する。
がリセットされた後に入力ラッチ３１をセットする。式
（２）は、シングル・ショット３７がタイム・アウトし
リセット状態のラッチ３６内に組み込まれた遅延が過ぎ
るまで、なお正しいままである。ＩＮＣ信号はシングル
・ショット３７がタイム・アウトになった後直ちに上昇
し、ＤＥＣ信号にオーバーラツプしてＩＮＣ信号の一部
を無効にし、それにより無反応（デッドバンド）領域を
回避する。クロック信号Ｃの上昇遷移はラッチ３４をリ
セットする。この時に入力データ・パルスが到着してい
なければ、ラッチ３５は第６図に示されるようにクロッ
ク信号Ｃの後続の下降遷移Ｅによって通常リセットされ
ることになる。そして入力データ・パルス２の位相訂正
についてのサイクルが完了する。
次に、第６図のビット（パルス）３のように、データ通
常パルスＤＮの上昇（正方向）遷移がラッチ３４がリセ
ットされた後であってラッチ３５がリセットされる前に
到着したとする。このような条件下では、ラッチ３２が
セットされてラッチ３３がセットされ、その結果、ラッ
チ３４がシングル・ショット３７をセットして作動させ
る。このとき、たとえクロック信号Ｃがダウンしても、
ラッチ３４がディジタル信号のハイ状態なのでラッチ３
５もディジタル信号のハイ状態に止どまる。
常パルスＤＮの上昇（正方向）遷移がラッチ３４がリセ
ットされた後であってラッチ３５がリセットされる前に
到着したとする。このような条件下では、ラッチ３２が
セットされてラッチ３３がセットされ、その結果、ラッ
チ３４がシングル・ショット３７をセットして作動させ
る。このとき、たとえクロック信号Ｃがダウンしても、
ラッチ３４がディジタル信号のハイ状態なのでラッチ３
５もディジタル信号のハイ状態に止どまる。
−旦、シングル・ショット３７が作動されると、ラッチ
３６がセットされ、それによりラッチ３１及び３２がリ
セットされる。その後、入力データ・パルス２について
述べたようにして同様のステップが続く。この場合にお
けるラッチ３５の出力が２つのクロック周期のパルス幅
を生じさせ、それがシステムによって２つの隣接するビ
ットとしてデコードされるということが重要である。
３６がセットされ、それによりラッチ３１及び３２がリ
セットされる。その後、入力データ・パルス２について
述べたようにして同様のステップが続く。この場合にお
けるラッチ３５の出力が２つのクロック周期のパルス幅
を生じさせ、それがシステムによって２つの隣接するビ
ットとしてデコードされるということが重要である。
ＤＳＴＣロジック・プロ・ンクについて：第７図に示さ
れるように、ＤＳＴＣロジック・ブロック２８はラッチ
４１から４５を有している。
れるように、ＤＳＴＣロジック・ブロック２８はラッチ
４１から４５を有している。
ラッチ４１から４５は、第５図のラッチ３１から３５の
夫々と実質的に同様に接続されている。ラッチ４１から
４５のセット及びリセット条件は次の第２表に示されて
いる。
夫々と実質的に同様に接続されている。ラッチ４１から
４５のセット及びリセット条件は次の第２表に示されて
いる。
第２表
第１表と第２表とを比較すると位相判別器１２とＤＳＴ
Ｃロジック２８の論理操作の実行の仕方が概ね同じであ
る。というのは、ラッチ４１から４５はラッチ３１から
３５と実質的に同様にして相互接続され、第７図の５Ｆ
ＤＸＲ１、Ｒ２、ＰｌＪ、及びＫは第５図のＤＮ、Ｉｔ
、Ｉ２、■、Ｘ、及びＹの夫々に対応している。第７図
にはラッチ３６（従って信号Ｕ）に対応するラッチもな
いし、シングル・ショット３７に対応するシングル・シ
ョットもない。従って、入力データ・ラッチ４１は入力
データ・ラッチ３１とは異なる方法でリセットされなけ
ればならない。図示のように、入力データ・ラッチ４１
はラッチ４３の出力Ｐによりリセットされて同様の論理
操作の流れが行なわれる。このような変更が必要なのは
、位相判別器１２において入力データ・パルスが、前の
ビットについての位相エラーの決定が完了する前に到着
するかもしれないからである。位相判別器１２において
は、この入力データ・パルスの早期到着は干渉を回避し
てそのパルスについての誤った位相判断を避けるために
無視される。
Ｃロジック２８の論理操作の実行の仕方が概ね同じであ
る。というのは、ラッチ４１から４５はラッチ３１から
３５と実質的に同様にして相互接続され、第７図の５Ｆ
ＤＸＲ１、Ｒ２、ＰｌＪ、及びＫは第５図のＤＮ、Ｉｔ
、Ｉ２、■、Ｘ、及びＹの夫々に対応している。第７図
にはラッチ３６（従って信号Ｕ）に対応するラッチもな
いし、シングル・ショット３７に対応するシングル・シ
ョットもない。従って、入力データ・ラッチ４１は入力
データ・ラッチ３１とは異なる方法でリセットされなけ
ればならない。図示のように、入力データ・ラッチ４１
はラッチ４３の出力Ｐによりリセットされて同様の論理
操作の流れが行なわれる。このような変更が必要なのは
、位相判別器１２において入力データ・パルスが、前の
ビットについての位相エラーの決定が完了する前に到着
するかもしれないからである。位相判別器１２において
は、この入力データ・パルスの早期到着は干渉を回避し
てそのパルスについての誤った位相判断を避けるために
無視される。
第８図はＤＳＴＣロジック・ブロック２Ｂの種々の信号
のタイミングを示しており、この図についての詳細な説
明は位相判別器１２についての第５及び６図についての
前述の説明から不要と考える。
のタイミングを示しており、この図についての詳細な説
明は位相判別器１２についての第５及び６図についての
前述の説明から不要と考える。
Ｆ６発明の効果
上述のように本発明によれば、データ・シフト機￥ｒＳ
（促進シフト及び／又は遅延シフト）を有するような位
相判別器及びデータ・セパレータのシステムにおいて、
夫々の検出（時間）ウィンドをわずかに外れ又潜在的に
訂正不可能なエラーとして特定されたエラー・ビットを
再生することができる。また、ＡＭサーチ操作において
、リード・パルスが１クロック期間に合わせられ、パル
ス幅の変動及び出力データと参照クロックとの間の遅延
スキューに因る影響が解消されるという効果がある。
（促進シフト及び／又は遅延シフト）を有するような位
相判別器及びデータ・セパレータのシステムにおいて、
夫々の検出（時間）ウィンドをわずかに外れ又潜在的に
訂正不可能なエラーとして特定されたエラー・ビットを
再生することができる。また、ＡＭサーチ操作において
、リード・パルスが１クロック期間に合わせられ、パル
ス幅の変動及び出力データと参照クロックとの間の遅延
スキューに因る影響が解消されるという効果がある。
第１図は本発明にかかる入力データ再生装置の一実施例
の構成を示すブロック図、 第２図は前記以外の実施例の構成を示すブロック図、 第３図及び第４図は第２図の実施例のシフト・データ促
進モード及びシフト・データ遅延モードの夫々の操作の
各部のタイミング関係を示すタイミング図、 第５図は第２図の実施例の位相判別器の構成を示すブロ
ック図、 第６図は前記位相判別器の各部のタイミング関係を示す
タイミング図、 第７図は第２図の実施例のデータ標準化クロツり・ブロ
ックの構成を示す図、 第８図は前記データ標準化クロック・ブロックの各部の
タイミング関係を示すタイミング図である。 出）願人
の構成を示すブロック図、 第２図は前記以外の実施例の構成を示すブロック図、 第３図及び第４図は第２図の実施例のシフト・データ促
進モード及びシフト・データ遅延モードの夫々の操作の
各部のタイミング関係を示すタイミング図、 第５図は第２図の実施例の位相判別器の構成を示すブロ
ック図、 第６図は前記位相判別器の各部のタイミング関係を示す
タイミング図、 第７図は第２図の実施例のデータ標準化クロツり・ブロ
ックの構成を示す図、 第８図は前記データ標準化クロック・ブロックの各部の
タイミング関係を示すタイミング図である。 出）願人
Claims (6)
- （１）入力データを再生するための方法であつて、制御
信号が訂正不可能なエラーを表示するときに、入力デー
タをデータ同期化クロックに対して時間的に一方向にシ
フトさせるステップと、シフトされた入力データをデー
タ同期化クロックと比較してエラー訂正回路への伝送の
ためのデータ標準化クロック（ＤＳＴＣ）を発生させる
ステップと、 を有する入力データ再生方法。 - （２）エラーがエラー訂正回路によつて訂正されないと
きに入力データを時間的に反対方向にシフトさせるステ
ップを更に有する、請求項（１）に記載の入力データ再
生方法。 - （３）入力データをデータ同期化クロックに対して時間
的に早い方向にシフトさせるために、クロック確立位相
固定ループ（ＰＬＬ）への全ての連続する入力データを
所定の時間期間だけ一定に遅らせるステップを更に有す
る、請求項（１）に記載の入力データ再生方法。 - （４）サーボ・データをサーボ・データ同期化クロック
に合わせるための方法であつて、サーボ・データをＰＬ
Ｌに印加してサーボ・データ同期化クロックを同期化す
るステップと、 その後、入力データをＤＳＴＣ回路に印加してアドレス
・マーク・サーチ操作中に入力データをサーボ同期化ク
ロックに合わせるステップと、を有する入力データをサ
ーボ・データ同期化クロックに合わせるための方法。 - （５）入力データをデータ標準化クロックに合わせるた
めの装置であつて、 訂正不可能なエラーを表示する制御信号を発生する手段
と、 前記制御信号に応答して前記データ標準化クロックに対
して前記入力データを時間的に早い方向にシフトさせる
手段と、 前記シフトされた入力データ及び前記データ標準化クロ
ックに応答してエラー訂正のためのデータ標準化クロッ
ク信号を発生する手段と、 を有する、入力データをデータ標準化クロックに合わせ
るための装置。 - （６）アドレス・マーク・サーチ操作期間中に入力デー
タ・パルスをサーボ・データ標準化クロックに合わせる
ための装置であつて、 位相固定ループ（ＰＬＬ）と、 クロックを確立するために前記ＰＬＬにサーボデータを
印加する手段と、 論理回路を含み、前記入力データ・パルス及びクロック
に応答して前記入力データ・パルスをアドレス・マーク
の検知のための標準化データ・ビットとしてクロック・
アウトされるようにする手段と、 を有する、入力データ・パルスをサーボ・データ標準化
クロックに合わせるための装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US245100 | 1988-09-15 | ||
| US07/245,100 US4958243A (en) | 1988-09-15 | 1988-09-15 | Phase discrimination and data separation method and apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02101679A true JPH02101679A (ja) | 1990-04-13 |
| JPH0648584B2 JPH0648584B2 (ja) | 1994-06-22 |
Family
ID=22925283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1211543A Expired - Lifetime JPH0648584B2 (ja) | 1988-09-15 | 1989-08-18 | 入力データ再生方法、入力データをデータ同期化クロツクに合わせる方法、入力データをデータ標準化クロツクに合わせるための装置、及び入力データ・パルスをサーボ・データ標準化クロックに合わせるための装置 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US4958243A (ja) |
| EP (1) | EP0359573B1 (ja) |
| JP (1) | JPH0648584B2 (ja) |
| KR (1) | KR940004828B1 (ja) |
| CN (1) | CN1020517C (ja) |
| AR (1) | AR244446A1 (ja) |
| AU (1) | AU617856B2 (ja) |
| BR (1) | BR8904626A (ja) |
| CA (1) | CA1317671C (ja) |
| DE (1) | DE68914557T2 (ja) |
| MX (1) | MX170369B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02152323A (ja) * | 1988-12-05 | 1990-06-12 | Hitachi Ltd | 位相同期回路 |
| US5146372A (en) * | 1990-06-19 | 1992-09-08 | Seagate Technology, Inc. | Adaptive window centering |
| US5285483A (en) * | 1992-04-07 | 1994-02-08 | Seiko Epson Corporation | Phase synchronization circuit |
| US5258877A (en) * | 1992-04-16 | 1993-11-02 | Vtc Inc. | Data separator having a restart circuit |
| US5260842A (en) * | 1992-04-16 | 1993-11-09 | Vtc Inc. | Data separator having an accurate delay circuit |
| US5311178A (en) * | 1992-08-14 | 1994-05-10 | Silicon Systems, Inc. | Method for processing sample values in an RLL channel |
| US5424881A (en) | 1993-02-01 | 1995-06-13 | Cirrus Logic, Inc. | Synchronous read channel |
| US5557482A (en) * | 1994-12-19 | 1996-09-17 | International Business Machines Corporation | Multipath channel apparatus and method for data storage devices and communications systems wherein a data path is selected based on errors |
| US6240467B1 (en) * | 1998-10-07 | 2001-05-29 | International Business Machines Corporation | Input/output operation request handling in a multi-host system |
| JP4351941B2 (ja) * | 2004-03-26 | 2009-10-28 | 株式会社アドバンテスト | 試験装置及び試験方法 |
| US7248549B2 (en) * | 2004-07-30 | 2007-07-24 | Agere Systems Inc. | System for locking a clock onto the frequency of data recorded on a storage medium |
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Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3701039A (en) * | 1968-10-28 | 1972-10-24 | Ibm | Random binary data signal frequency and phase compensation circuit |
| US3614635A (en) * | 1969-12-31 | 1971-10-19 | Ibm | Variable frequency control system and data standardizer |
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| JPS62256589A (ja) * | 1986-04-28 | 1987-11-09 | Mitsubishi Electric Corp | 時間軸補正装置 |
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-
1988
- 1988-09-15 US US07/245,100 patent/US4958243A/en not_active Expired - Fee Related
-
1989
- 1989-06-02 CA CA000601598A patent/CA1317671C/en not_active Expired - Fee Related
- 1989-08-18 JP JP1211543A patent/JPH0648584B2/ja not_active Expired - Lifetime
- 1989-08-29 AU AU40890/89A patent/AU617856B2/en not_active Ceased
- 1989-09-08 CN CN89106993A patent/CN1020517C/zh not_active Expired - Fee Related
- 1989-09-08 KR KR1019890012987A patent/KR940004828B1/ko not_active IP Right Cessation
- 1989-09-08 AR AR89314880A patent/AR244446A1/es active
- 1989-09-11 MX MX017502A patent/MX170369B/es unknown
- 1989-09-14 EP EP89309371A patent/EP0359573B1/en not_active Expired - Lifetime
- 1989-09-14 BR BR898904626A patent/BR8904626A/pt unknown
- 1989-09-14 DE DE68914557T patent/DE68914557T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| AU617856B2 (en) | 1991-12-05 |
| MX170369B (es) | 1993-08-18 |
| AU4089089A (en) | 1990-03-22 |
| EP0359573B1 (en) | 1994-04-13 |
| US4958243A (en) | 1990-09-18 |
| KR900005329A (ko) | 1990-04-14 |
| BR8904626A (pt) | 1990-04-24 |
| JPH0648584B2 (ja) | 1994-06-22 |
| DE68914557T2 (de) | 1994-11-17 |
| EP0359573A2 (en) | 1990-03-21 |
| CN1020517C (zh) | 1993-05-05 |
| AR244446A1 (es) | 1993-10-29 |
| KR940004828B1 (ko) | 1994-06-01 |
| DE68914557D1 (de) | 1994-05-19 |
| EP0359573A3 (en) | 1991-11-21 |
| CA1317671C (en) | 1993-05-11 |
| CN1042262A (zh) | 1990-05-16 |
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