KR100269498B1 - 광학적 정보 제어 장치 및 그 장치의 동기 방법(optical information control device and synchronizing method thereof) - Google Patents

광학적 정보 제어 장치 및 그 장치의 동기 방법(optical information control device and synchronizing method thereof) Download PDF

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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

본 발명은 광 디스크상의 트랙에 고른 간격으로 기록된 마크를 검출하여 검출된 마크를 나타내는 마크 검출 신호를 출력하기 위한 마크 검출 수단; 피트 클럭을 주파수 분할함으로써 기준 클럭을 생성시키고 마크 검출 신호를 수신하였을 때에 동작을 정지시키기 위한 주파수 분할 회로; 및 마크 검출 신호의 수신으로부터 프리셋트 시간 경과 후에 주파수 분할 회로를 재개시키기 위한 재개시 수단을 포함한다. 더우기, 본 발명은 프리셋트 시간 동안에 기준 클럭의 생성을 정지시킴으로시 광 디스크상에 기록된 데이타의 바이트 경계에 기준 클럭을 동기시킬 수 있다.

Description

광학적 정보 제어 장치 및 그 장치의 동기 방법
제1도는 본 발명에 의한 광학적 정보 제어 장치의 제1 실시예의 블럭 다이어그램.
제2도는 제1실시예의 동작을 도시한 타이밍 챠트.
제3도는 제1실시예의 동작을 도시한 타이밍 챠트.
제4도는 광학 디스크의 섹터 포맷을 도시한 도면.
제5도는 본 발명에 의한 광학적 정보 제어 장치의 제2실시예의 블럭 다이어그램.
제6도는 제2실시예의 마크 검출용 윈도우 생성 회로의 블럭 다이어그램.
제7도는 클럭 생성 회로의 입력과 출력 신호들 사이의 관계를 도시한 타이밍 챠트.
제8도는 제2실시예의 동작을 도시한 타이밍 챠트.
제9도는 제2실시예의 동작을 도시한 타이밍 챠트.
제10도는 제2실시예의 동작을 도시한 타이밍 챠트.
제11도는 재설정 생성 회로의 동작을 도시한 타이밍 챠트.
제12도는 레지스터(28 및 29)들의 비트들의 내용을 도시한 도면.
제13도는 셀렉터(46 및 47)들의 입력과 출력 사이의 관계를 표로 도시한 도면.
제14도는 종래의 광학적 정보 제어 장치의 블럭 다이어그램.
제15도는 종래 기술의 한 예의 동작을 도시한 타이밍 챠트.
*도면의 주요부분에 대한 부호의 설명
6 : 디코더 7 : 인코더
8 : 포맷 제어부 17 : PLL(Phase Locked Loop)
19 : 마크 검출 회로 23 : 어드레스 마크 검출 회로
24 : 섹터 마크 검출 회로 25 : 마크 검출용 윈도우 생성 회로
26 : 4-비트 계수기 27 : 클럭 생성 회로
31 : 상위 2비트 32 : 하위 4비트
36, 41 : 계수기 37, 38 : 논리합
48 : RS 플립 플롭 49 : 윈도우 신호
50, 51 : 인에이블 신호 52 : 출력 인에이블 회로
53 : 윈도우 중심 신호 55 : 출력 인에이블 신호
56 : 재설정 생성 회로 57 : chclk
205 : 비교 회로 208 : 16 주파수 분할 회로
본 발명은 광 디스크상에 정보를 기록하고 광 디스크상에 기록된 정보를 재생시키기 위한 광학적 정보 제어 장치에 관한 것이다.
맨 먼저, 종래의 광학적 정보 제어 장치가 설명된다.
제14도는 종래의 광학적 정보 제어 장치의 블럭 다이어그램이다.
제14도에 있어서, 1은 광 디스크이다.
2는 광학 헤드이다.
3은 헤드 앰프(amp)이다.
4는 파형 정형 회로이다.
5는 레이저 구동기 회로이다.
6은 디코더이다.
7은 인코더이다.
8은 포맷 제어부이다.
9는 버퍼이다.
10은 에러 정정 회로이다.
11은 SCSI 제어부이다.
12는 내부 버스이다.
13은 SCSI 버스이다.
14는 호스트 컴퓨터이다.
15는 액추에이터이다.
16은 서보-회로(servo-circuit)이다.
17은 PLL(Phased Locked Loop)이다.
18은 에러 검출 회로이다.
19는 마크 검출 회로이다.
20은 PLL 동기의 종료 신호인 로크(lock) 신호이다.
21은 광 디스크 데이타에 대해 동기된 클럭(rdclk)이다.
211은 수정 발진기이다.
22는 수정 발진기(211)로부터 출력된 클럭(rfclk)이다.
23은 어드레스 마크 검출 신호이다.
24는 섹터 마크 검출 신호이다.
52는 마크 검출 회로(19) 인에이블로부터의 출력을 만들기 위한 출력 인에이블 회로이다.
213은 로크 신호(20)에 의해 rdclk(21) 및 rfclk(22)를 스위치시키기 의한 셀렉터이다.
57은 셀렉터(213)으로부터의 출력(chclk)이다.
208은 바이트 클릭 BLCK를 출력하는 16-주파수 분할기이다.
203은 계수기이다.
201 및 210은 계수기(203)에 로드될 값을 유지하기 위한 레지스터이다.
202 및 209는 계수기(203)으로부터의 출력과 비교 대상이 되는 값들을 유지하기 위한 레지스터이다.
204 및 207은 제로 검출기(zero detector) 회로이다.
205는 비교 회로이다.
206은 계수기이다.
212는 논리합(logical sum)이다.
214는 윈도우 신호이다.
215는 계수기(203)에 로드될 값을 선택하는 셀렉터이다.
216은 계수기(203)으로부터의 출력과 비교 대상이 되는 값들을 선택하기 위한 셀렉터이다.
217은 윈도우 중심 신호이다.
218은 RS 플립 플롭이다.
다음으로, 상기 구성 요소들에 의해 구성된 광학적 정보 제어 장치의 동작이 설명된다.
먼저, 광 디스크의 색터 포맷이 설명된다.
제4도에는 광 디스크의 섹터 포맷이 도시되어 있다.
제4도에서, SM은 섹터의 시작 위치를 나타내는 5-바이트 섹터 마크이다.
VFO는 가변 주파수 발진기(Variable Frequency Oscillator)이고, 여기에서 VF01은 12-바이트이고, VF02는 8-바이트이며, VF03은 12-바이트이다.
AM은 어드레스 마크이고, 섹터에는 3개의 AM들이 있다.
ID1-ID3 각각은 2-바이트 트랙 번호, 1-바이트 섹터 번호 및 2-바이트 에러 정정 코드 CRC로 이루어진 5-바이트 식별 코드이다.
PA는 1-바이트의 포스트앰블(postamble)이다.
ODF는 서보에 대한 오프셋 정정 미러 표면(offset correction mirror surface)인 오프셋 검출 플래그이다.
GAP은 갭이고, 각각의 갭은 3-바이트이다.
ALPC는 2-바이트이고, 레이저 출력(laser power) 테스트등에 사용된다.
SYNC는 3-바이트 동기 코드이다.
DATA는 CRC 및 ECC를 포함한 데이타 영역이다.
섹터는 섹터 마크 SM, VF01, VF02, VF03, 3개의 어드레스 마크 AM, 식별 코드 ID1-ID3, 포스트앰블 PA, 오프셋 검출 플래그 ODF, 2개의 갭들 GAP, 플래그 FLG, ALPC, 동기 코드 SYNC 및 데이타 영역 DAT을 포함한다.
부가하여, 이들 마크, 데이타등의 1 바이트는 16개의 01 피트(pit)들로 이루어진다. 예를 들어, 어드레스 마크 AM의 피트 패턴은 01001000000000100이다.
제14도에는 이러한 섹터 포맷을 갖는 광 디스크의 서보 시스템의 동작이 도시되어 있다.
광학 헤드(2)로부터의 레이저 빔 출력은 광 디스크(1)에 의해 반사된다.
이 반사된 빔은 헤드 앰프(3)을 경유하여 에러 검출 회로(18)로 송신된다.
에러 검출 회로(18)은 광학 헤드(2)와 반사된 빔을 사용하는 광 디스크(1)상의 트랙 사이의 슬리피지(slippage)를 검출한다.
서보 회로(16)은 검출된 슬리피지에 기초하여 액추에이터(15)에 대한 제어 신호 신호를 생성하고, 액추에이터(15)를 제어하여 광학 헤드(2)의 위치를 결정한다.
다음으로, 광 디스크 드라이브의 판독 동작에 의해 광 디스크(1)상의 데이타가 광학 헤드(2) 및 헤드 앰프(3)을 경유하여 판독된다.
판독된 데이타의 파형은 파형 정형 회로(4)에서 정형되고, 데이타는 디코더(6)으로 전송된다.
포맷 제어 섹션(8)은 디코더(6)에서 디코드된 ID1-ID3를 판독하고, 데이타 프로세싱의 시작을 나타내는 섹터를 검출한다.
목적 섹터(objective sector)가 검출될 때, 타겟 섹터 데이타의 판독 데이타 프로세싱이 시작된다.
이 데이타는 에러 정정 회로(10)에서 에러 체크 에러 정정되어 버퍼(9)로 전송된다.
그 다음으로, 이 데이타는 SCSI 버스(13)을 경유하여 SCSI 제어 섹션에 의해 호스트 컴퓨터(14)로 전송된다.
이 때에, 포맷 제어 섹션(8)에서, ID1-ID3의 판독이 트리거로서, ID1-ID3 전에 배치된 어드레스 마크 AM에 대한 검출 신호인 어드레스 마크 검출 신호(23)에 의해 행해진다.
디코더(6)의 재설정도 또한 어드레스 마크 검출 신호(23)에 의해 트리거(trigger)된다.
파형 정형 회로(4)로부터 출력된 VF01-VF03의 패턴에 기초하여 PLL(17)에서 생성된 동기 신호인 rdclk(21)은 디코더 판독 클럭으로서 사용된다.
또한, 일본국 특허 공개 공보 제251371호(1989)에 개시된 것과 같은 광학 헤드로부터 트랙킹-서보를 위한 세기 신호(intensity signal)을 입력시키는 것에 의해 판독 클럭을 생성시키는 방법도 있다.
다음으로, 어드레스 마크 AM이 어떻게 검출되는지가 상세하게 설명된다.
어드레스 마크 AM의 검출은 마크 검출 회로(19)내에서 패턴 매칭(pattern matching)등에 의해 행해진다.
그러나, 어드레스 마크 AM의 패턴 길이가 단지 1바이트이기 때문에, 때때로 어드레스 마크 AM이외의 영역들로부터의 패턴들이 실수로 검출된다.
그러므로, 단지 소정 기간동안만 마크 신호들의 검출이 가능한 윈도우 신호(214)가 어드레스 마크 검출 신호(23)을 생성시키기 위해 사용된다.
다음으로 제14도 및 제15도를 참조하여, 윈도우 신호(214) 및 어드레스 마크 검출 신호(23)의 생성이 설명된다.
여기에서, 생성된 제1 윈도우 신호(214)는 ±2 바이트의 윈도우 폭을 갖고, 제2 신호의 윈도우 폭은 ±1 바이트이다.
이러한 이유로, 레지스터(202 및 209)는 각각 "2" 및 "1" 로 설정된다.
계수기(203) 및 (206)은 윈도우 신호(214)를 생성시키는데 사용된다. 이들 계수기들은 바이트 클럭 BCLK에 의해 동작된다.
바이트 클럭 BCLK는 16-주파수 분할기(208)에서 chclk(57)을 16-분할로 분할하는 것에 의해 생성된다. 기본적으로 바이트 클럭 BCLK는 각각의 데이타 바이트들과 동기된다.
PLL에서 동기화가 확립될 때, chc1k(57)은 데이타 피트들(16 피트=1 바이트)과 동기인 클럭 rdclk(21)이다. 동기화가 확립되지 않을 때 chclk(57)은 수정 발진기로부터 출력된 클럭 rfclk(22)가 된다.
파형 정형 회로로부터 출력된 패턴들을 사용하여, 패턴 매칭 회로등을 포함하는 섹터 마크 검출 회로(19)는 섹터 마크 SM을 검출하고, 섹터 마크 검출 신호(24)를 출력한다.
섹터 마크 검출 신호(24)를 사용하여, 셀렉터(215)는 레지스터(201)을 선택한다.
레지스터(201)에 저장된 값(=12)을 로드한 계수기(203)은 제15도에 도시된 대로 바이트 클럭 BLCK에 의해 다운-카운팅(down-counting)을 시작한다.
이 때에, 셀럭터(216)은 레지스터(202)를 선택하고, "2"를 출력한다.
계수기(203)으로부터의 값이 셀럭터(216)으로부터의 출력(=2)보다 1만큼 작을 때, 즉 계수기(203)의 값이 1이 될 때, 설정 신호(A)가 출력된다.
그 다음으로, 윈도우 신호(214)가 설정 신호(A)의 상승 선단(rising edge)에서 활성화 된다.
한편, 계수기(203)으로부터의 출력이 "0"일 때, 셀렉터(216)의 출력 "2"가 계수기(206)에 로드되고 계수기(206)은 다운카운트한다.
그리고, 계수기(206)의 값이 "0"이 될 때, 재설정 신호(B)가 생성된다.
재설정 신호(B)의 상승 선단에서, 윈도우 신호(214)는 비활성이 된다.
계수기(203)의 출력이 "0"이 될 때, 윈도우 중심 신호(217)이 생성된다.
윈도우 신호(214)가 활성인 주기 동안, 어드레스 마크 AM이 검출되지 않을 때, 윈도우 중심 신호(217)가 마크 검출 신호 대신에 사용된다.
윈도우 신호(214)가 활성인 주기 동안, 어드레스 마크 AM이 검출될 때, 어드레스 마크 검출 신호(23)이 출력 인에이블 회로(52)로부터 출력된다.
제2 윈도우 신호의 생성시, 레지스터(210)에 저장된 값(=13)이 어드레스 마크 검출 신호(23)에 의해 계수기(203)에 로드되고, 계수기(203)은 다운카운트한다.
그 다음으로 레지스터(209)가 선택되고 계수기(203)의 값이 "0"이 될 때, 셀렉터(216)으로부터 "1"이 출력되기 때문에 설정 신호(A) 및 중심 윈도우 신호(217)이 출력된다.
또한, 계수기(206)에 "1"이 로드되고, 계수기(206)의 값이 "0"이 될 때, 재설정 신호(B)가 출력된다.
그 다음으로, 윈도우 신호(214)가 설정 신호(A) 및 재설정 신호(B)에 의해 생성된다.
상기된 종래의 광학적 정보 제어 장치를 사용하면, 디스크 및 rdclk 판독 클럭으로부터 판독된 01 비트 데이타의 동기가 상실될 때, 바이트 클럭 BLCK 및 바이트 데이타의 동기도 상실된다.
그러므로, 윈도우 신호의 중심은 실제 AM 위치와 관련한 피트 단위를 슬립(slip)한다.
일단 윈도우 신호가 동기에서 벗어나 슬립하면, 이러한 슬리피지가 전파된다. 이는 후속 어드레스 마크의 신호 검출에 영향을 미친다.
슬리피지가 크게 될 때, 어드레스 마크 AM은 윈도우 신호가 활성되는 위치에 더 이상 존재하지 않게 되고, 어드레스 마크 검출 신호들도 출력되지 않는다.
윈도우 중심 신호의 위치 슬리피지는 윈도우 중심 신호가 디코더에 대한 재설정 신호 또는 ID 판독에 대한 트리거 신호로서 마크 검출 신호 대신에 사용될 때, 보다 큰문제가 된다.
이 문제를 해결한 기술이 일본국 특허 공개 공보 제157874호(1991)호에 개시 되었지만, 이 기술은 판독 클럭의 위상을 정정시킬 수 없기 때문에 상기 문제를 완전히 해결하지는 못하였다.
더우기, 상기된 예의 종래의 광학적 정보 제어 장치에서는 윈도우 위치 또는 윈도우 폭 설정이 피트 단위들을 사용하여 결정될 수 없다. 바이트 클럭 BLCK 대신에 피트 데이타와 동기된 클럭에 의해 계수기를 일시적으로 활성화시키고, 레지스터에 대한 피트 단위들을 설정하는 것이 가능하지만, 사용될 데이타의 값이 16배 증가되어야 한다.
그러므로 레지스터 비트 폭, 계수기 비트 폭 및 이들 출력 신호들을 송신하는 신호 라인의 폭이 4배 증가하게 되어 하드웨어가 커진다.
본 발명의 목적은 기준 클럭 경계와 데이타 바이트 경계를 동기시키는 것에 의해 동기 술리피지를 방지하고, 윈도우 신호들의 슬리피지의 전파를 확실하게 방지할 수 있는 광학적 정보 제어 장치를 제공하는 것이다.
본 발명의 다른 목적은 윈도우 신호의 생성을 피트 단위들로 조정할 수 있는 광학적 정보 제어 장치를 제공하는 것이다.
본 발명의 목적들은 광 디스크의 기록 트랙들에 고른 간격으로 기록된 마크들을 검출하고, 마크 검출 신호를 출력하기 위한 마크 검출 수단; 및 수신된 마크 검출 신호 및 기준 클럭의 생성의 스톱피지(stoppage)로부터 선정된 시간 경과후 재생성한 기준 클럭을 가질 때, 기준 클럭의 생성을 정지시키고, 그 다음에 기준 클럭을 광 디스크상에 기록된 데이타의 경계들과 동기시키기 위한 클럭 생성 수단을 포함하는 광학적 정보 제어 장치에 의해 달성된다.
또한, 본 발명의 목적들은 광 디스크상의 기록 트랙들에 고른 간격으로 기록된 마크들을 검출하고, 마크 검출 신호를 출력하기 위한 마크 검출 수단; 피트 클럭을 사용하여 기준 클럭 및 피트 클럭에 동기된 프리셋트 다위상 클럭을 생성시키고, 생성의 스톱피지로부터 소정의 시간 경과후에 다위상 클럭 및 기준 클럭의 생성을 재개시하며, 광 디스크상에 기록된 데이타의 바이트 경계에 기준 클럭의 위상을 동기시키고 광 디스크상의 피트들에 다위상 클럭을 동기시키기 위한 클럭 생성 수단; 및 다위상 클럭 및 기준 클럭을 사용하여 피트 단위들로 마크 검출 신호 인에이블을 만드는 윈도우 신호의 생성을 조정하기 위한 윈도우 신호 생성 수단을 포함하는 광학적 정보 제어 장치에 의해 달성된다.
본 발명에 의한 광학적 정보 제어 장치에 있어서, 기준 클럭 생성 수단은 데이타가 판도될 때 기준 클럭으로서 작용하는 바이트 클럭을 생성시킨다. 또한, 클럭 생성 수단은 마크가 검출되었을 때 정지되고, 피트 클럭들은 스톱피지동안 계수되며, 클럭 생성 수단은 계수된 번호가 프리셋트된 번호에 도달하면 재개시된다. 그 다음으로, 기준 클럭이 데이타의 바이트 경계에 동기되도록 다시 생성된다.
이와 같은 동작으로, 기준 클럭은 마크의 검출시마다 바이트의 경계에 동기되어, 동기의 슬리피지가 제어될 수 있다.
또한, 피트 클럭에 동기한 다위상 클럭을 생성시키기 위한 클럭 생성 수단을 갖는 본 발명은 피트 단위들로 윈도우 폭을 설정하는 것이 가능하고, 희망 윈도우를 용이하게 생성시킨다.
본 발명의 실시예들이 다음에 상세하게 설명된다.
제1도는 본 발명에 의한 광학적 정보 제어 장치의 제1 실시예의 블럭 다이어그램이다. 여기에서, 참조 부호들은 제14도의 종래 기술의 예의 기본 요소들에 주어진 부호에 대응한다.
제1도에 있어서, 23은 출력 인에이블 화로(52)로부터 출력된 어드레스 마크 검출 신호이다.
24는 출력 인에이블 회로(52)로부터 출력된 섹터 마크 검출 신호이다.
57은 셀렉터(213)으로부터 출력된 chclk이다.
101은 15-값 검출기이다.
102는 4-비트 계수기이다.
104는 RS 플립 플롭이다.
105는 윈도우 중심 신호이다.
203은 계수기이다.
201 및 210은 계수기(203)에 로드될 값을 유지하기 위한 레지스터이다.
202 및 209는 계수기(203)으로부터의 출력과 비교 대상이 되는 값들을 유지하기 위한 레지스터이다.
204 및 207은 제로 검출기 회로이다.
205는 비교 회로이다.
206은 계수기이다.
208은 바이트 클럭 BLCK를 출력하는 16-주파수 분할기이다.
212는 논리합이다.
215는 계수기(203)에 로드될 값을 선택하는 셀렉터이다.
216은 계수기(203)로부터의 출력과 비교 대상이 되는 값들을 선택하기 위한 셀렉터이다.
219는 10-주파수 분할기이다.
220은 바이트 클럭 BCLK 및 클럭 BCLK 1의 위상들을 조정하는 클럭 위상 조정 회로이다.
제2도 및 제3도는 제1실시예의 동작을 도시한 타이밍 챠트이다.
다음으로, 제1도, 제2도 및 제3도가 본 발명에 의한 광학적 정보 제어 장치의 제1실시예를 설명하는데 사용된다.
여기에서, 제4도에서의 포맷은 광 디스크의 섹터 포맷팅에 대해 사용된다.
첫째로, 서보 시스템의 동작이 설명된다. 이는 종래 기술의 예에서와 동일하다. 광학 헤드(2)의 위치는 헤드 앰프(3), 에러 검출 회로(18), 서보 회로(16) 및 액추에이터(15)에 의해 결정된다.
다음으로, 광학 디스크 드라이브의 판독 동작도 또한 포맷 제어 섹션(8)에서, ID1-ID3의 판독이 트리거로서, ID1-ID3전에 배치된 어드레스 마크 AM에 대한 검출 신호인 어드레스 마크 검출 신호(23)에 의해 행해지는 종래 기술의 예에서와 동일하다.
디코더(6)의 재설정도 또한 트리거로서 어드레스 마크 검출 신호(23)를 사용한다.
파형 정형 회로로부터 출력된 VF01-VF03에 기초하여 PLL(17)에서 생성된 동기 신호인 rdclk(21)은 디코더 판독 클럭으로서 사용된다.
어드레스 마크 AM의 검출도 또한 마크 검출 회로(19)내에서 패턴 매칭(pattern matching)등이 행해지는 종래 기술의 예에서와 동일하다.
그러나, 어드레스 마크 AM의 패턴 길이가 단지 1바이트이기 때문에, 때때로 어드레스 마크 AM이외의 영역들로부터의 패턴들이 실수로 검출된다.
그러므로, 단지 소정 기간동안만 마크 신호들의 검출이 가능한 윈도우 신호(103)이 어드레스 마크 검출 신호(23)을 생성시키기 위해 사용된다.
이 시점까지의 모든 동작들은 종래 기술의 예에서와 동일하다.
다음으로, 본 발명에 의한 윈도우 신호(103) 및 어드레스 마크 검출 신호(23)의 생성이 설명된다.
여기에서, 제1 생성된 윈도우 신호(103)은 ±2 바이트의 윈도우 폭을 갖고, 제2생성된 신호(103)의 윈도우 폭은 ±1 바이트이다. 이러한 이유로, 레지스터(202 및 209)는 각각 "0" 및 "1"로 설정된다.
윈도우 신호(103)의 생성시, 계수기(203)은 바이트 클럭 BCLK에 의해 동작되고, 계수기(206)은 바이트 클럭 BCLK에 의해 동작된다.
바이트 클럭 BCLK는 16-주파수 분할기 (208)에 의해 chclk(57)을 16으로 분할하는 것에 의해 생성된다. 기본적으로, 바이트 클럭 BCLK는 각각의 데이타 바이트들과 동기된다.
또한, chclk(57)이 PLL과 동기될 때, chclk(57)은 데이타 피트들(16 피트=1바이트)과 동기된 클럭 rdclk(21)이고, 데이타 피트들과 동기되지 않을 때, chclk(57)은 수정 발진기로부터 출력된 클럭 rfclk(22)가 된다.
첫째로, 제14도의 파형 정형 회로(4)로부터 출력된 패턴에 기초하여, 패턴 매칭 회로등을 포함하는 섹터 마크 검출 회로(19)에서 섹터 마크 SM의 검출이 행해지고, 섹터 마크 검출 신호(24)가 출력된다.
제2도에 있어서, 레지스터(201)에 저장된 값(=12)이 섹터 마크 검출 신호(24)를 사용하여 셀렉터(215)에 의해 선택되고, 계수기(203)에 로드된다.
셀럭터(216)에서 레지스터(202)가 선택되고 셀렉터(216)으로부터 "2"가 출력된다.
비교 회로(205)에 따라, 계수기(203)의 값이 셀렉터(216)으로부터의 출력(=2)보다 1만큼 작을 때, 설정 신호(i)가 출력된다.
그 다음으로, 윈도우 신호(103)이 설정 신호(i)의 상승 선단(rising edge)에서 활성화 된다.
계수기(203)의 출력이 "0"이 될 때, 셀렉터(216)의 출력 "2"가 계수기(206)에 로드되고, 계수기(206)은 동작의 소톱피지(바이트 클럭 BLCK는 다음에 설명되는 대로 어드레스 마크 검출에 의해 정지된다) 전에 바이트 클럭 BCLK에 동기된 클럭 BLK1에 의해 다운카운트한다.
계수기(203)의 출력이 "0"이 될 때, 윈도우 중심 신호(105)가 생성된다.
계속하여, 계수기(206)의 출력이 "0"이 될 때, 재설정 신호(j)가 생성된다.
한편, 윈도우 신호(103)이 활성인 동안, 어드레스 마크 AM이 검출되면, 어드레스 마크 검출 신호(23)이 출력 인에이블 회로(52)로부터 출력된다.
이러한 어드레스 마크 검출 신호(23)은 논리합(212)를 통해 16-주파수 분할기(208)을 재설정하고, 바이트 클럭 BCLK가 정지된다.
또한, 어드레스 마크 검출 신호(23)은 4-비트 계수기(102)가 카운트-업(count-up)을 시작하도록 한다.
제3도에 도시된 대로, 4-비트 계수기(102)는 chclk(57)을 계수하고, 4-비트 계수기(102)가 "15"로 15-값 검출기(101)에 의해 검출될 때, 신호(h)가 출력되고, 수파수 분할기(208)의 동작이 다시 시작된다.
이러한 동작의 재개시후에, 레지스터(210)에 저장된 값(=12)가 바이트 클럭 BCLK의 상승 선단에서 계수기(203)에 다운로드(download)된다. 이와 동시에, 4-비트 계수기가 재설정된다.
이러한 방식으로, 바이트 클럭 BCLK는 어드레스 마크의 검출에 의해 정지되고, 데이타 바이트 경계들 및 바이트 클럭의 상승 선단이 재개시에 의해 동기된다.
다시 말해 데이타 및 바이트 클럭 BCLK가 동기된다. 제2도 및 제3도는 이 동작을 도시한 타이밍 챠트이다.
다음으로 윈도우 신호(103)의 생성이 설명된다.
첫째로, 레지스터(209)가 선택되고 셀렉터(216)의 출력은 "1"이 된다.
여기에서, 계수기(203)은 바이트 클럭 BCLK에 의해 다운카운트 된다.
그 다음으로, 비교 회로(205)가 계수기(203)의 값이 셀럭터(216)으로부터의 출력(=1)보다 작아질 때, 즉 계수기(203)의 값이 0이 될 때, 설정 신호(i)를 출력한다.
윈도우 신호(103)은 설정 신호(i)의 상승 선단(rising edge)에서 활성화 된다.
계수기(203)의 출력이 "0"이 될 때, "1"인 셀렉터(216)의 출력이 계수기(206)에 로드되고, 계수기(206)은 소톱피지 전에 바이트 클럭 BCLK에 동기된 클럭 BLK1을 사용하여 다운 카운트한다. (바이트 클럭 BLCK는 다음에 설명되는 대로 어드레스 마크 검출에 의해 정지된다.)
계수기(206)의 출력이 "0"이 될 때, 재설정 신호(j)가 생성된다.
윈도우 신호(103)[제2도의 신호(i)에 대응하는]이 설정 신호(i) 및 재설정 신호(i)에 의해 생성된다.
또한, 계수기(203)의 출력이 "0"이 될 때, 윈도우 중심 신호(105)[제2도의 신호(m)에 대응하는]가 생성된다.
이러한 방식으로 데이타 바이트 경계 및 바이트 클럭 BLCK를 동기시키기 위해 바이트 클럭 BLCK를 1개의 바로 이전의 어드레스 마크 검출 신호(23)에 의해 재설정시키는 것에 의해, [제2도의 신호(1)에 대응하는] 이러한 윈도우 신호(103) 및 [제2도의 신호(m)에 대응하는] 윈도우 중심 신호(105)의 생성시 [제2도의 (k)에 대응하는] 어드레스 마크 AM의 검출전에 발생하는 바이트 클럭 BLCK 및 데이타 바이트 경계 사이의 슬리피지의 영향이 방지될 수 있다.
제5도는 본 발명에 의한 광학적 정보 제어 장치의 제2 실시예의 블럭 다이어그램이다.
여기에서, 제1 실시예와 동일한 구성 요소들에 대한 설명은 생략한다.
제5도에서, 25는 마크 검출용 윈도우 생성 회로이다. 이 회로는 어드레스 마크 검출 신호(23) 및 섹터 마크 검출 신호(24) 인에이블을 만드는 신호를 생성 시킨다.
38은 어드레스 마크 검출 신호(23) 및 섹터 마크 검출 신호(24)의 논리합을 취하기 위한 회로이다.
55는 출력 인에이블 신호이다.
56은 재설정 생성 회로이다.
26은 chc1k(57), 셀렉터(213)의 출력을 계수하는 4-비트 계수기이고, 출력 인에이블 신호(55)에 의해 재설정된다.
27은 제5도에 도시된 대로 4-비트 계수기(26)으로부터의 출력이 입력되는 클럭 생성 회로이고, 피트 클럭 c0-c15 및 바이트 클럭 BCLK를 생성한다.
49는 출력 인에이블 회로(52)로 공급되는 윈도우 신호이다.
53은 윈도우 중심 신호이다.
다음으로, 마크 검출용 윈도우 생성 회로(25)가 상세하게 설명된다.
제6도는 마크 검출용 윈도우 생성 회로(25)의 블럭 다이어그램이다.
제6도에 있어서, 28, 29, 33 및 34는 레지스터이다.
30은 레지스터(28 및 29)의 출력을 선택하기 위한 셀렉터이다.
31은 셀렉터(30)의 출력중 상위 2비트의 출력을 나타낸다.
32는 셀렉터(30)의 출력중 하위 4비트의 출력을 나타낸다.
35는 레지스터(33 및 34)의 출력을 선택하기 위한 셀렉터이다.
36은 계수기이다.
37은 논리합이다.
39는 계수기(36)의 출력과 셀렉터(30)의 상위 2비트(31)가 동일해질 때, 출력이 활성화되는 비교 회로이다.
40은 계수기(36)의 출력이 셀렉터(30)의 출력중 상위 2비트(31)의 값보다 1만큼 크게 될 때, 출력이 활성화되는 비교 회로이다.
54는 셀렉터(30)의 상위 2비트(31)의 출력을 2배로 출력시키는 논리 회로이다.
41은 논리 회로(54) 및 비교 회로(40)의 출력 신호에 의해 로드되고 계수를 시작하는 계수기이다.
42는 계수기(41)의 출력이 "0"이 된 사실을 검출하는 제로 검출 회로이다.
43은 지연 회로이다.
44 및 45는 AND 게이트이다.
45A는 AND 게이트의 출력 신호와 어드레스 마크 검출 신호와의 논리합이다.
46 및 47은 채널 클럭 c0-c15로부터 1 채널 클럭을 선택하고 출력하는 셀렉터이다.
48은 RS 플립 플롭이다.
49는 제5도에서와 동일한 윈도우 신호이다.
50 및 51은 인에이블 신호이다.
다음으로, 상기 구성을 갖는 제2실시예의 광학적 정보 제어 장치의 동작이 설명된다.
제5도에 있어서, 셀렉터(213)으로부터 출력된 chclk(57)은 PLL에서 동기화가 확립될 때, chclk(57)은 데이타 피트들(16 피트=1 바이트)과 동기인 클럭 rdclk(21)이다. 동기화가 확립되지 않을 때, chclk(57)은 수정 발진기로부터 출력된 클럭 rfclk(22)가 된다.
또한, 4-비트 계수기(26)이 chclk(57)에 의해 카운트 업(count up)된다.
비트 클럭 c0-c15 및 바이트 클럭 BCLK는 제7도에 도시된 대로 4-비트 계수기(26)의 출력 및 출력 인에이블 신호(55)를 갖는 클럭 생성 회로(27)에 의해 생성된다.
재설정 생성 회로(56)은 chclk(57)의 16 클럭들이 어드레스 마크 검출 신호(23) 또는 섹터 마크 검출 신호(24)의 입력에 의해 도표 작성(tabulate)되는 시간 동안 인에이블 신호(55)를 저 레벨이 놓이게 한다.
다음으로, 윈도우 신호(49) 및 윈도우 중심 신호(53)의 생성이 설명된다.
여기에서, [제8도의 (n)에 대응하는] 제1 어드레스 마크 AM 검출용 윈도우 신호(49)의 윈도우 신호 폭은 ±(1바이트 +8 채널 비트)로 설정되고, [제8도의 (0)에 대응하는] 제1어드레스 마크 AM 검출용 윈도우 신호(49)의 윈도우 신호 폭은 ±4 채널 비트로 설정된다.
이러한 이유로, 제12도에 도시된 값들이 윈도우 폭을 설정하기 위해 레지스터(28 및 29)에 설정된다.
여기에서, 상위 2 비트에 대한 윈도우 폭이 바이트 단위로 설정되고, 하위 4비트에 대한 윈도우 폭이 채널 비트의 단위로 설정된다. 다시 말해 상위 2 비트에 대해 01(=1)의 값이 설정되고, 레지스터(28)의 하위 4비트에 대해 1000(=8)이 설정되고, 상위 2 비트에 대해 00(=0)이 설정되고, 레지스터(29)의 하위 4비트에 대해 0100(=4)가 설정된다.
첫째로, 섹터 마크 SM의 검출이 파형 정형 회로로부터 출력된 패턴들을 사용하여, 패턴 매칭 회로등을 포함하는 섹터 마크 검출 회로(19)에서 행해지고, 섹터 마크 검출 신호(24)가 출력된다.
제5도에서, 출력 인에이블 신호(55)는 논리합(38)로부터의 출력에 의해 재설정생성 회로(56)에서 저 레벨로 고정된다.
그 다음에 클럭 생성 회로(27)이 정지되고, 4-비트 계수기(26)이 재설정된다.
이에 의해, 출력 인에이블 신호(55)이 저 레벨인 주기동안, 채널 클럭 c0-c15 및 바이트 클럭 BLCK는 제7도 및 제11도에 도시된 대로 출력되지 않는다.
섹터 마크 SM의 검출후 출력 인에이블 신호(55)가 고 레벨, 1바이트가 되기 때문에, 바이트 클럭 BLCK가 재개시되고, 채널 클럭 c0-c15의 생성이 다시 시작된다.
이 때에, 바이트 클럭 BLCK 및 1바이트의 데이타가 동기된다.
다음으로 제6도 및 제8도에 도시된 대로, 바이트 클럭 BCLK이 재개시되는 시점에서 셀렉터(35)에 의해 선택된 레지스터(33)에 저장된 값(=11)이 계수기(36)에 저장되고, 바이트 클럭 BCLK에 의해 다운로드된다.
또한 셀렉터(30)에서, 레지스터(28)의 출력이 선택되고, 상위 2비트(31)인 "01"이 비교 회로(39 및 40)으로 입력된다.
계수기(36)의 값이 "1"[상위 2비트(31)의 값]이 될 때, 인에이블 신호(51)이 비교 회로(39)로부터 출력된다.
계수기(36)의 값이 "2"[상위 2비트(31)보다 1만큼 큰 값]가 될 때, 비교 회로(40)에 로드된 신호가 출력된다.
논리 회로(54)의 출력 "2"[상위 비트(31) 값의 2배]가 계수기(41)에 로드되면, 계수기(41)은 스톱피지 전에 바이트 클럭 BCLK에 동기된 클럭 BCLK1에 의해 다운-카운트된다(바이트 클럭 BCLK는 어드레스 마크의 검출에 의해 정지된다).
계수기(41)의 값이 0이 될 때, 제로 검출기(42)의 출력이 활성화된다. BCLK1의 1 클럭에 의해 제로 검출기의 출력을 지연시키는 신호가 인에이블 신호(50)이 된다.
셀렉터(46 및 47)에서, c0-c15로부터 1개 신호가 각각 제13도에 도시된 대로, 신호들 a 및 b로서 선택된다. 이러한 경우, C7이 신호 a로서 선택되고, C8이 신호 b로서 선택된다.
결과로서, 제8도 및 제9도에 도시된 대로, 윈도우 신호(49)가 인에이블 신호(50 및 51) 및 신호(a 및 b)로부터 생성된다.
이드레스 마크 검출 신호(23)이 OR 게이트(45A)를 경유하여 RS 플립 플롭(48)에 입력된다. 타이밍 챠트에서 실선으로 나타냈듯이, RS 플립 플롭(48)은 어드레스 마크 검출 신호(23)에 의해 재설정되고, 윈도우 신호(49)를 비활성화시킨다. 이를 통해 2개의 어드레스 마크 AM의 잘못된 검출을 방지할 수 있다.
만일 어드레스 마크 AM 이 검출되지 않으면, 윈도우 신호(49)는 점선의 말단에서 비활성이 된다.
계수기(36)의 출력이 "0"이 될 때, 윈도우 중심 신호(53)이 제로 검출기(58)로부터 출력된다.
한편, 출력 인에이블 신호(55)는 상기된 대로 [제8도의 (n)에 대응하는] 어드레스 마크 AM의 검출로부터 출력된 어드레스 마크 검출 신호(23)에 의해 재설정 생성 회로(56)에서 저 레벨로 고정되고, 4-비트 계수기(26)이 재설정된다.
이 시점까지, 출력 인에이블 신호(55)가 저 레벨에 있는 주기 동안, 채날 클럭 c0-c15의 출력 및 바이트 클럭 BCLK가 정지된다.
그러나, 어드레스 마크 AM의 검출후 출력 인에이블 신호(55)가 고 레벨 1바이트가 되기 때문에, 바이트 클럭 BCLK 및 채널 클럭 c0-c15의 생성이 재개시된다.
이것으로 부터, 바이트 클럭 BCLK의 상승 선단 및 데이타 바이트 경계가 동기된다. 이렇게 하여, 바이트 클럭 BCLK 및 데이타의 1 바이트가 동기된다.
바이트 클럭 BCLK가 재개시되는 시점에서, 레지스터(34)에 저장된 값(=12)가 셀렉터(35)에 의해 선택되고, 계수기(36)에 로드되며, 계수기(36)은 바이트 클럭 BCLK를 사용하여 다운 카운트한다.
셀렉트(30)에서, 레지스터(29)의 출력이 선택되고, 상위 2비트(31)인 "00"이 비교 회로(39 및 40)에 입력된다.
계수기(36)의 값이 "0"[상위 2비트(31)의 값]이 될 때, 인에이블 신호(51)이 비교 회로(39)로부터 출력된다.
계수기(36)의 값이 "1"[상위 2비트(31)보다 1 만큼 큰 값]가 될 때, 논리 회로(54)의 출력인 "0"[상위 2비트(31) 값의 2배]가 계수기(41)에 로드되면, 계수기(41)은 스톱피지 전에 바이트 클럭 BCLK에 동기된 클럭 BCLK1를 사용하여 다운-카운트한다.
계수기(41)의 값이 0이 될 때, 제로 검출기(42)의 출력이 활성화된다. BCLK1의 1 클럭에 의해 제로 제로 검출기의 출력을 지연시키는 신호가 인에이블 신호(50)이 된다.
셀렉터(46 및 47)에서, c0-c15로부터 1개 신호가 각각 제13도에 도시된 대로, 신호들 a 및 b로서 선택된다. 레지스터(29)가 선택되기 때문에. c11이 신호 a로서 선택되고, c4가 신호 b로서 선택된다.
결과로서, 윈도우 신호(49)가 인에이블 신호(50 및 51) 및 신호(a 및 b)에 의해 생성된다(제8도 및 제10도 참조).
계수기(36)의 출력이 "0"이 될 때, 윈도우 중심 신호(53)이 제로 검출기(58)로부터 출력된다.
이러한 방식으로, 바이트 클럭 BCLK 및 데이타 바이트 경계들을 동기시키는 것에 의해, 윈도우 신호의 생성 위치 및 후속 어드레스 마크 검출용 윈도우 중심 신호에 영향을 미치는 바이트 클럭 BLCK 및 데이타 바이트 경계 사이의 슬리피지가 방지될 수 있다.
이 실시예는 어드레스 마크를 커버(cover)한다. 이 실시예는 광 디스크상의 SYNC, RESYNC 또는 다른 특정 마크들 또는 이들 마크들의 클러스터(cluster)검출용 윈도우 신호들의 위치를 추정하는데 사용될 수 있다.
c0-c15 채널 클럭들을 사용하는 것에 의해, 윈도우 폭을 피트 단위로 설정하는 것이 가능해 진다.

Claims (25)

  1. 광 디스크의 트랙에 규칙적인 간격(even interval)으로 기록된 마크(mark)를 검출하여 마크 검출 신호를 출력하기 위한 마크 검출 수단; 및 상기 마크 검출 신호를 수신하였을 때에 기준 클럭의 생성을 정지하고, 상기 기준 클럭 생성을 정지 상태(stoppage)에서부터 프리셋트 시간 경과후 상기 기준 클럭을 재생성한 후에, 상기 광 디스크상에 기록된 데이타의 바이트 경계에 상기 기준 클럭을 동기시키기 위한 클럭 생성 수단을 포함하는 것을 특징으로 하는 광학적 정보 제어 장치.
  2. 제1항에 있어서, 상기 기준 클럭 생성 수단은 상기 마크 검출 신호를 수신하였을 때에 피트(pit) 클럭을 분할하고 동작을 정지시킴으로써 상기 기준 클럭을 생성시키기 위한 주파수 분할 수단; 및 상기 마크 검출 신호가 입력되고부터 프리셋트 시간이 경과한 후에 상기 주파수 분할 수단을 재개시시키기 위한 재개시(resumption)수단을 포함하는 것을 특징으로 하는 광학적 정보 제어 장치.
  3. 제2항에 있어서, 상기 피트 클럭은 광 디스크의 상기 피트와 동기된 클럭인 것을 특징으로 하는 광학적 정보 제어 장치.
  4. 제2항에 있어서, 상기 피트 클럭은 상기 광 디스크에 기록된 데이타로 구성된 클럭인 것을 특징으로 하는 광학적 정보 제어 장치.
  5. 제2항에 있어서, 상기 피트 클럭은 광학적 정보 제어 장치에 제공 된 피트 클럭 생성 수단에 의해 생성된 클럭인 것을 특징으로 하는 광학적 정보 제어 장치.
  6. 제2항에 있어서, 상기 재개시 수단은 상기 마크 검출 신호를 수신하였을 때에 상기 피트 클럭을 계수하기 위한 제1 계수기 회로; 및 상기 제1 계수기 회로의 계수된 수가 프리셋트 수에 도달했음을 검출하기 위한 제1 검출 회로를 포함하는 것을 특징으로 하는 광학적 정보 제어 장치.
  7. 제1항에 있어서, 상기 기준 클럭을 기초로 하여 상기 마크 검출 신호를 인에이블시키는 윈도우 신호를 생성시키기 위한 윈도우 신호 생성 수단을 포함하는 것을 특징으로 하는 광학적 정보 제어 장치.
  8. 제7항에 있어서, 상기 윈도우 생성 수단은 상기 기준 클럭을 계수하기 위한 제2 계수기 회로; 상기 제2 계수기 회로의 계수된 수가 프리셋트 수에 도달했음을 검출하여 설정 신호룰 출력하기 위한 제2 검출 회로; 상기 기준 글럭의 위상괴 동기된 동기 클럭을 생성시키기 위한 동기 클럭 생성 수단; 상기 제2 계수기 회로의 계수된 수가 프리셋트 수에 도달했을 때에 상기 동기 클럭을 계수하여 설정 신호를 출력하기 위한 제3 계수기 회로; 상기 제3 계수기 회로의 계수된 수가 프리셋트 수에 도달했음을 검출하여 재설정 신호를 출력하기 위한 제3 검출 회로; 및 상기 설정 신호를 입력시켜 신호를 활성화시키고 상기 재설정 신호를 입력시켜 상기 신호를 비활성화시킴으로써 상기 윈도우 신호를 생성시키기 위한 윈도우 신호 생성 회로를 포함하는 것을 특징으로 하는 광학적 정보 제어 장치.
  9. 제7항에 있어서, 상기 피트 클럭과 동기된 다위상 클럭을 생성시키고, 상기 마크 검출 신호를 수신하였을때에 상기 다위상 클럭의 생성을 정지하며, 상기 다위상 클럭 생성의 정지 상태에서부터 프리셋트 시간 경과 후에 상기 다위상 클럭의 생성을 재개시하고 나서, 상기 광 디스크의 피트와 상기 다위상 클럭을 동기시키기 위한 다위상 클럭 생성 수단을 포함하고, 상기 광학적 정보 제어 장치는 상기 기준 신호와 상기 다위상 클럭을 사용하여 피트 단위로 상기 윈도우 신호를 조정하도록 구성되는 것을 특징으로 하는 광학적 정보 제어 장치.
  10. 광 디스크의 트랙에 규칙적인 간격으로 기록된 마크를 검출하여 마크 검출 신호를 생성시키기 위한 마크 검출 수단; 피트 클럭을 주파수 분할함으로써 기준 클럭을 생성시켜서 상기 마크 검출 신호를 수신하였을 때에 상기 기준 클럭의 생성을 정지시키기 위한 기준 클럭 생성 수단; 상기 기준 클럭의 위상에 대한 동기 클럭을 생성시키기 위한 동기 클럭 생성 수단; 상기 기준 클럭을 계수하기 위한 제1 계수 수단; 상기 제1 계수 수단의 계수된 수가 프리셋트 수에 도달했음을 검출하여 설정 신호를 출력시키기 위한 제1 검출 수단; 상기 마크 검출 신호를 수신하였을 때에 프리셋트 수에 대한 상기 피트 클럭을 계수하기 위한 제2 계수 수단; 상기 제2 계수 수단의 계수된 수가 프리셋트 수에 도달했음을 검출하고, 상기 기준 클럭의 생성을 정지시킨 상기 기준 클럭 생성 수단을 재개시시키기 위한 제2 검출 수단; 상기 제1 계수 수단의 계수된 수가 프리셋트 수에 도달하였을 때에 상기 동기 클럭을 계수하기 위한 제3 계수 수단; 상기 제3 계수 수단의 계수된 수가 프리셋트 수에 도달했음을 검출하여 재설정 신호를 출력시키기 위한 제3 검출 수단; 및 상기 설정 신호를 입력시켜 신호를 활성화시키고, 상기 재설정 신호를 입력시켜 상기 신호를 비활성화시킨 후에 상기 마크 검출 신호를 인에이블시키는 윈도우 신호를 생성시키기 위한 윈도우 신호 생성 수단을 포함하는 것을 특징으로 하는 광학적 정보 제어 장치.
  11. 제10항에 있어서, 상기 피트 클럭은 상기 광 디스크상의 피트에 동기된 클럭인 것을 특징으로 하는 광학적 정보 제어 장치.
  12. 광 디스크상의 트랙에 규칙적인 간격으로 기록된 마크를 검출하여 마크 검출 신호를 생성시키기 위한 마크 검출 수단; 상기 피트 클럭을 사용하여 상기 피트 클럭과 상기 기준 클럭에 동기된 프리셋트 다위상 클럭을 생성시키고, 상기 마크 검출 신호를 수신하였을 때에 상기 다위상 클럭과 상기 기준 클럭의 생성을 정지시키며, 상기 다위상 클럭과 상기 기준 클럭 생성의 정지 상태에서부터 프리셋트 시간 경과 후에 상기 다위상 클럭과 상기 기준 클럭의 생성을 재개시하고, 상기 광 디스크상에 기록된 상기 데이타의 바이트 경계와 상기 기준 클럭의 위상을 동기시키며 상기 광 디스크상의 피트와 상기 다위상 클럭을 동기시키기 위한 클럭 생성 수단; 및 상기 다위상 클럭과 상기 기준 클럭을 사용하여 피트 단위로 상기 마크 검출 신호를 인에이블시키는 윈도우 신호의 생성을 조정하기 위한 윈도우 신호 생성 수단을 포함하는 것을 특징으로 하는 광학적 정보 제어 장치.
  13. 제12항에 있어서, 상기 피트 클럭은 상기 광 디스크상의 피트에 동기된 클럭인 것을 특징으로 하는 광학적 정보 제어 장치.
  14. 제12항에 있어서, 상기 피트 클럭은 상기 광 디스크상에 기록된 상기 데이타의 바이트로 구성되는 것을 특징으로 하는 광학적 정보 제어 장치.
  15. 제12항에 있어서, 상기 피트 클럭은 상기 광학적 정보 제어 장치에 제공된 피트 클럭 생성 수단에 의한 생성된 클럭인 것을 특징으로 하는 광학적 정보 제어 장치.
  16. 제12항에 있어서, 상기 클럭 생성 수단은 상기 피트 클럭으로부터 기준 클럭을 생성시키고 상기 피트 클럭과 동기되는 다위상 클럭을 생성시키기 위한 클럭 생성 회로; 및 상기 클럭 생성 회로의 생성을 정지시키고, 상기 마크 검출 신호를 수신하였을 때에 상기 피트 클럭의 계수를 시작하며, 이 계수된 수가 프리셋트 수에 도달하였을 때에 상기 클럭 생성 회로를 재개시시키기 위한 재개시 수단을 포함하는 것을 특징으로 하는 광학적 정보 제어 장치.
  17. 제16항에 있어서, 상기 클럭 생성 회로는 상기 피트 클럭을 계수하기 위한 계수기 회로; 상기 계수기 회로의 출력값에 따라 상기 피트 클럭에 동기시키고, 서로 다른 위상을 갖는 다수의 다위상 클럭을 생성시키기 위한 다위상 클럭 생성 회로; 및 상기 피트 클럭을 분할함으로써 상기 기준 클럭을 생성시키기 위한 주파수 분할 회로를 포함하는 것을 특징으로 하는 광학적 정보 제어 장치.
  18. 제16항에 있어서, 상기 클럭 생성 회로는 상기 기준 클럭에 동기시키는 동기 클럭을 생성시키기 위한 동기 클럭 생성 회로를 포함하고; 상기 윈도우 신호 생성 수단은 상기 기준 클럭을 계수하고, 이 계수된 수가 프리셋트 수에 도달하였을 때에 제1 신호를 출력시키기 위한 제1 계수 수단; 상기 다수의 다위상 클럭으로부터 제1 다위상 클럭과 제2다위상 클럭을 선택하기 위한 선택 수단; 상기 제1다위상 클럭에 동기시켜 상기 제2신호를 출력시키기 위한 수단; 상기 제1 신호의 래칭에 의한, 상기 제2신호를 수신하였을 때에 설정 신호를 출력시키기 위한 수단; 상기 제1계수 수단의 계수된 수가 프리셋트 수에 도달하였을 때에 상기 동기 클럭을 계수하고, 이 계수된 수가 프리셋트 수에 도달하였을 때에 제3신호를 출력시키기 위한 수단; 상기 제2다위상 클럭에 동기시켜 제4신호를 출력시키기 위한 수단; 상기 제3신호를 래칭하고, 상기 제4신호를 수신하였을 때에 재설정 신호를 출력시키기 위한 수단; 및 상기 설정 신호를 입력시켜 신호를 활성화시키고, 상기 재설정 신호를 입력시켜 상기 신호를 비활성화시킨 후에, 상기 윈도우 신호를 생성시키기 위한 윈도우 신호 생성 회로를 포함하는 것을 특징으로 하는 광학적 정보 제어 장치.
  19. 광 디스크상의 트랙에 규칙적인 간격으로 기록된 마크를 검출하여 마크 검출 신호를 생성시키기 위한 마크 검출 수단; 상기 피트 클럭으로부터 기준 클럭을 생성시키기 위한 기준 클럭 생성 수단; 상기 피트 클럭에 동기시켜 서로 다른 위상을 갖고 있는 다위상 클럭을 생성시키기 위한 다위상 클럭 생성 수단; 상기 기준 클럭에 동기시키는 동기 클럭을 생성시키기 위한 동기 클럭 생성 수단; 상기 마크 검출 신호를 수신하였을 때에 상기 기준 클럭 생성 수단과 상기 다위상 클럭 생성 수단의 동작을 정지시킴과 동시에, 상기 피트 클럭의 계수를 시작하고, 이 계수된 수가 프리셋트 수에 도달하였을 때에 상기 기준 클럭 생성 수단과 상기 다위상 클럭 생성 수단을 재개시시키기 위한 재개시 수단; 상기 기준 클럭을 계수하여, 이 계수된 수가 프리셋트 수에 도달하였을 때에 제1신호를 출력시키기 위한 제1계수 수단; 상기 다수의 다위상 클럭으로부터 제1다위상 클럭과 제2다위상 클럭을 선택하기 위한 선택 수단; 상기 제1다위상 클럭에 동기시켜 상기 제2신호를 출력시키기 위한 수단; 상기 제1신호의 래칭에 의해, 상기 제2신호를 수신하였을 때에 설정 신호를 출력시키기 위한 수단; 상기 제1계수 수단의 계수된 수가 프리셋트 수에 도달하였을 때에 상기 제2기준 클럭을 계수하고, 이 계수된 수가 프리셋트 수에 도달하였을 때에 제3신호를 출력시키기 위한 수단; 상기 제2다위상 클럭에 동기시켜 제4신호를 출력시키기 위한 수단; 상기 제3신호를 래칭하고 상기 제4신호를 수신하였을 때에 재설정 신호를 출력시키기 위한 수단; 및 상기 설정 신호를 입력시켜 신호를 활성화시키고, 상기 재설정 신호를 입력시켜 상기 신호를 비활성화시킨 후, 상기 마크 검출 신호를 인에이블시키기 위해 윈도우 신호를 생성시키기 위한 윈도우 신호 생성 수단을 포함하는 것을 특징으로 하는 광학적 정보 제어 장치.
  20. 제19항에 있어서, 상기 피트 클럭은 상기 광 디스크상의 피트에 동기된 클럭인 것을 특징으로 하는 광학적 정보 제어 장치.
  21. 제19항에 있어서, 상기 피트 클럭은 상기 광 디스크상에 기록된 상기 데이타의 바이트로 구성되는 것을 특징으로 하는 광학적 정보 제어 장치.
  22. 제19항에 있어서, 상기 피트 클럭은 상기 광학적 정보 제어 장치에 제공된 피트 클럭 생성 수단에 의해 생성된 클럭인 것을 특징으로 하는 광학적 정보 제어 장치.
  23. 광 디스크상에 기록된 데이타의 바이트 경계에 기준 클럭을 동기시키는 광학적 정보 제어 장치의 동기 방법에 있어서,
    (A) 상기 광 디스크상의 트랙에 규칙적인 간격으로 기록된 마크를 검출하여 마크 검출 신호를 생성시키는 단계; 및
    (B) 정지 상태에서부터 프리셋트 시간 경과 후에 상기 기준 클럭의 생성을 재개시시킴으로써 상기 광 디스크상에 기록된 상기 데이타의 바이트 경계에 상기 기준 클럭을 동시시키는 단계를 포함하는 것을 특징으로 하는 광학적 정보 제어 장치의 동기 방법.
  24. 제23항에 있어서, 상기 (B) 단계는 피트 클럭을 분할함으로써 상기 기준 클럭을 생성시키는 단계; 상기 마크 검출 신호를 수신하였을 때에 상기 기준 클럭의 생성을 정지시키는 단계; 및 상기 마크 검출 신호를 수신하였을 때에 상기 피트 클럭을 계수하고, 이 계수된 수가 프리셋트 수에 도달하였을 때에 상기 기준 클럭의 생성을 재개시시키는 단계를 포함하는 것을 특징으로 하는 광학적 정보 제어 장치의 동기 방법.
  25. 제24항에 있어서, 상기 피트 클럭은 상기 광 디스크의 피트에 동기시킨 클럭인 것을 특징으로 하는 광학적 정보 제어 장치의 동기 방법.
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