JP2001285072A - デコード装置及び記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路構成を単純化して回路規模を小さくする
ことができ、消費電力を小さくできるようなデコード装
置を得る。 【解決手段】 パルス幅変調で記録された信号を、その
立ち上がり部分又は立ち下がり部分に基づいて２つのデ
ータ信号に分け、再度合成するデコード装置において、
ＲＤＤＴＬＥとＲＤＤＴＴＥとを、ＲｃｌｋＴＥに基づ
くように変換するクロック系変換手段１と、 クロック
系変換手段１が変換したＲＤＤＴＬＥとＲＤＤＴＴＥと
をさらに同位相に補正する位相補正手段５と、それらの
信号を合成する合成手段７とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記録媒体から読み
取られたデータを再生するためのデコード装置に関する
ものである。特に、パルス幅変調（ＰＷＭ：Pulse Widt
h Modulation）されて記録されているデータをデュアル
ＰＬＬ方式により処理するためのものである。

【０００２】

【従来の技術】ＣＤ（Compact Disk）に代表される光デ
ィスク、ＭＯ（Magneto-Optical ）ディスクに代表され
る光磁気ディスク等（ここでは、これらを記録媒体とい
うことにする）では、ＰＷＭ方式によりデータが記録さ
れている。これは、ＰＰＭ（Pulse Position Modulatio
n ）方式に比べて、高密度で記録することができるから
である。このようなＰＷＭ方式で記録されたデータを処
理する方法、それを利用した読み取り装置（以下、デコ
ード装置という）として、例えば特開平８−２７９２５
２号や特開平８−２５５４３７に記載されているものが
ある。

【０００３】一般的にこのようなデコード装置では、ま
ず、記録媒体に記録された２値のデータ（“０”と
“１”）を電圧レベル（ＨレベルとＬレベル）に変換す
る。ＰＷＭ方式では、“１”を検出する度に電圧レベル
が反転するように記録されている。したがって、“１”
が検出される度に電圧レベルが立ち上がったり、立ち下
がったりする。この立ち上がりをリーディングエッジ
（Leading Edge）、立ち下がりをトレーリングエッジ
（Trailing Edge ） という。

【０００４】図８はＰＷＭ方式のデータを説明するため
の図である。デュアルＰＬＬ（Phase Lock Loop ）方式
によれば、リーディングエッジとトレーリングエッジと
を、それぞれ別の基準クロック周波数（これらをＲｃｌ
ｋＬＥとＲｃｌｋＴＥとする）に基づいてサンプリング
しながら、それぞれ別の基準電圧に基づいて検出してい
る。そして、それぞれリーディングエッジのデータ信号
（以下、ＲＤＤＴＬＥという）とトレーリングエッジの
データ信号（以下、ＲＤＤＴＴＥという）として送信す
る。これらを合成し、媒体に記録されたデータ（以下、
ＲＤ（Read Data ）という）として後段部に送信する。
後段部では、ＰＷＭ方式のデータをＰＰＭ方式のデータ
に変換し、デコード回路において、最終的にデータ再生
される。ここで、ＲｃｌｋＬＥとＲｃｌｋＴＥとは、基
本的に同周波数のクロックである（ただし、位相は異な
っている場合がある）。信号中の直流成分によりレベル
変動した信号波形では、１つの基準電圧に基づいてリー
ディングエッジとトレーリングエッジとを検出しようと
すると、その間隔がずれてしまう。そのため、後段部に
おいて、ＰＷＭ方式のデータをＰＰＭ方式のデータに変
換する際にその間隔のずれがデータに大きく影響を及ぼ
してしまう。そこで、デュアルＰＬＬのように、それぞ
れ別の基準電圧で検出することで間隔ずれを回避し、信
頼性の高いデータを得られるようにする。

【０００５】図９は記録されたデータのセクタにおける
フォーマットを表す図である。各セクタ９０は、ＩＤ部
９１とデータ部９２から構成される。ＩＤ部９１は、さ
らに、ＳＭ（Sector Mark ）部９１ａ、０１０１…の繰
り返しのデータで構成される第１ＶＦＯ（Variable Fre
quency Oscillator ）９１ｂ、第１ＡＭ（Address Mar
k）部９１ｃ、第１ＩＤ部９１ｄ、第２ＶＦＯ部９１
ｅ、第２ＡＭ部９１ｆ、第２ＩＤ部９１ｇ、ＰＡ（Post
Amble）９１ｈ及びＯＤＦ（Offset Derection Flag ）
部９１ｉで構成される。

【０００６】データ部９２は、さらに、第３ＶＦＯ９２
ａ、同期をとるためのＳｙｎｃ部９２ｂ、実際にコンピ
ュータ等が用いて処理するための実データ部分である実
データ部９２ｃ、再同期をとるためのＲｅｓｙｎｃ部９
２ｄ、誤り検査符号であるＣＲＣ（Cyclic Redundancy
Check ）部９２ｅ、誤り訂正符号であるＥＣＣ（Error
Correction Code ）部９２ｆ、ポストアンブル部（Ｐ
Ａ）９２ｇ及びＢＵＦＦ（Buffer）部９２ｈで構成され
ている。

【０００７】次に、特開平８−２５５４３７に記載され
ているデコード装置について説明する。このデコード装
置は、ＲＤＤＴＬＥとＲＤＤＴＴＥとを合成させる前
に、ＲＤＤＴＬＥの送信タイミングを調整することで、
ＲＤＤＴＬＥとＲＤＤＴＴＥとを同期させて合成させる
ものである。ここで、この装置におけるＲＤＤＴＬＥの
送信タイミングは、基準とするクロックの違いを含めた
ＲＤＤＴＬＥとＲＤＤＴＴＥとの間の全ての位相ずれを
一度に調整するものである。そして、それらを合成した
ＲＤを送信する。

【０００８】

【発明が解決しようとする課題】上記のデコード装置
は、同期をさせるための回路が複雑で規模が大きく、し
かもそのために消費する電力も大きいという問題点があ
った。その上、装置の構成上、信号入力から出力までの
遅延が大きくなるという問題点があった。

【０００９】そこで、本発明では回路構成を単純化し、
回路規模を小さくすることができ、そして、消費電力を
小さくできるようなデコード装置を得ることを目的とす
る。

【００１０】

【課題を解決するための手段】本発明に係るデコード装
置は、パルス幅変調で記録された信号をその立ち上がり
部分又は立ち下がり部分に基づいて２つのデータ信号に
分け、再度合成して信号を処理するデュアルＰＬＬ方式
のデコード装置であって、２つのデータ信号をあるクロ
ック信号に同期させるクロック系変換部と、クロック系
変換部によりあるクロック信号に同期した２つのデータ
信号をさらに同位相に補正して合成する位相調整部とを
備えたものである。本発明においては、パルス幅変調で
記録された信号をその立ち上がり部分又は立ち下がり部
分に基づいて２つのデータ信号に分け、再度合成して信
号を処理するデュアルＰＬＬタイプのデコード装置であ
って、２つのデータ信号をあるクロック信号に同期させ
るクロック系変換部とクロック系変換部によりあるクロ
ック信号に同期した２つのデータ信号をさらに同位相に
補正して合成する位相調整部とを独立して備え、回路の
単純化、小規模化及びそれによる省電力化を図る。

【００１１】また、本発明に係るデコード装置のクロッ
ク系変換部は、あるクロック信号を含む２つのクロック
信号のそれぞれに基づいて入力される２つのデータ信号
のうち、あるクロック信号とは別のクロック信号に基づ
いて入力されるデータ信号を、あるクロック信号に同期
するように変換するクロック系変換手段と、あるクロッ
ク信号で入力されるデータ信号を、クロック系変換手段
の変換タイミングに基づいて遅延させる遅延手段とから
構成される。本発明のクロック系変換部では、クロック
系変換手段は、あるクロック信号に基づいて入力されな
かったデータ信号をあるクロック信号に基づくように変
換する。一方、遅延手段は、あるクロック信号に基づい
て入力されたデータ信号を、クロック系変換手段により
変換されたデータ信号が、クロック系変換手段を通過す
ることにより遅れた分だけ遅延させ、双方のデータ信号
の遅延タイミングを合わせる。

【００１２】また、本発明に係るデコード装置の位相調
整部は、クロック系変換部が変換した２つのデータ信号
の位相差を検出する位相差検出手段と、位相差検出手段
が検出した位相差に基づいて、２つのデータ信号を同位
相に補正する位相補正手段と、位相補正手段により同位
相に補正された２つのデータ信号を合成する合成手段と
から構成される。本発明の位相調整部では、位相差検出
手段がクロック系変換部が変換した２つのデータ信号の
間の位相差を検出する。また、位相補正手段は、位相差
検出手段が検出した位相差に基づいて２つのデータ信号
を同位相に補正する。そして、補正した２つのデータ信
号を合成手段が合成する。

【００１３】また、本発明に係るデコード装置では、ク
ロック系変換部が変換した２つのデータ信号をさらに２
系統に分け、また、位相補正手段を位相補正回路２つで
構成し、さらに２つのデータ信号を遅延させるための遅
延手段を備え、一方の２つのデータ信号は、一方の位相
補正回路に入力されて補正された上で位相差検出手段に
入力され位相差検出され、他方の２つのデータ信号は、
遅延手段で遅延された後に、他方の位相補正回路により
補正され、合成手段で合成される。本発明においては、
クロック系変換部が変換した２つのデータ信号をさらに
２系統に分ける。そして、一方の２つのデータ信号は、
一方の位相補正回路に入力されて補正された上で位相差
検出手段に入力され位相差検出される。算出された位相
差はこの一方の位相補正回路において後のデータ信号に
反映される。他方の２つのデータ信号は、遅延手段で遅
延された後に、他方の位相補正回路により補正され、合
成手段で合成されて後段の装置で用いられる。

【００１４】また、本発明に係るデコード装置の位相差
検出手段は、あらかじめ定められた比較データパターン
及びカウンタを少なくとも有し、２つのデータ信号の一
方のデータ信号と比較データパターンとが一致してか
ら、他方のデータ信号と比較データパターンとが一致す
るまでのカウント数及び２つのデータ信号の一致の順序
に基づいて位相差を検出するものである。本発明におい
ては、位相差検出手段は、あらかじめ定められた比較デ
ータパターン及びカウンタを有している。そして、２つ
のデータ信号と比較データパターンとを比較する。一方
のデータ信号と比較データパターンとが一致してから、
他方のデータ信号と比較データパターンとが一致するま
でのカウント数及びその順序に基づいて位相差を検出す
る。

【００１５】また、本発明に係るデコード装置の位相差
検出手段は、２つのデータ信号の一方のデータ信号と比
較データパターンとが一致してから、あらかじめ定めら
れた時間以内に他方のデータ信号と比較データパターン
とが一致しなければ、あらためて２つのデータ信号と比
較データパターンとの比較を行うものである。本発明に
おいては、あらかじめ時間を定めておき、一方のデータ
信号と比較データパターンとが一致してから、その時間
内に他方のデータ信号と比較データパターンとが一致し
なければ、何らかの原因で波形が乱れ、データが一致し
なかったものとして、あらためて比較をやり直す。

【００１６】また、本発明に係るデコード装置の位相差
検出手段は、検出動作期間が設定され、その期間内で位
相差検出を行うものである。本発明においては、例えば
設定したウィンドウにより、検出動作期間を定め、効率
的な位相差検出を図る。

【００１７】また、本発明に係るデコード装置の位相差
検出手段は、ある検出動作期間内に位相差を検出する
と、その検出動作期間での位相差検出を終了するもので
ある。本発明において、位相差検出手段は、補正の安定
を図るため、ある検出動作期間内に位相差を検出する
と、その検出動作期間での位相差検出を終了する。

【００１８】また、本発明に係るデコード装置における
検出動作期間は、Ｒｅｓｙｎｃのデータ又はＶＦＯのデ
ータ部分を含むデータ信号の入力に基づいて設定される
ものである。データ全体に対して位相差の検出ができる
ように、データの前半に存在するＶＦＯのデータ部分と
データの後半部分に存在するＲｅｓｙｎｃのデータ部分
とにおいて位相差を検出する。

【００１９】また、本発明に係るデコード装置における
検出動作期間は、Ｓｙｎｃのデータ、ＡＭのデータ及び
Ｒｅｓｙｎｃのデータ部分を含むデータ信号の入力に基
づいて設定されるものである。データ全体に対して位相
差の検出ができるように、データの前半に存在するＳｙ
ｎｃのデータ部分及びＡＭのデータ部分とデータの後半
部分に存在するＲｅｓｙｎｃのデータ部分とにおいて位
相差を検出する。

【００２０】また、本発明に係るデコード装置は、パル
ス幅変調で記録された信号を、その立ち上がり部分又は
立ち下がり部分に基づいて２つのデータ信号に分け、再
度合成して信号を処理するデュアルＰＬＬ方式のデコー
ド装置であって、２つのクロック信号のそれぞれに基づ
いて入力される２つのデータ信号のうち、どちらか一方
のクロック信号に基づくように、他方のクロック信号に
基づくデータ信号を変換するクロック系変換手段と、ク
ロック系変換手段が変換したデータ信号とは別のデータ
信号を、クロック系変換手段の変換タイミングに基づい
て遅延させる第１の遅延手段と、位相差信号が入力され
ると、クロック系変換手段及び第１の遅延手段から送信
された２つのデータ信号をそれぞれ２系統に分けた、一
方の２つのデータ信号を補正する第１の位相補正手段
と、第１の位相補正手段が補正した２つのデータ信号の
位相差を検出し、位相差信号を送信する位相差検出手段
と、他方の２つのデータ信号を遅延させる第２の遅延手
段と、第２の遅延手段により遅延された２つのデータ信
号の位相差を位相差信号に基づいて補正する第２の位相
補正手段と、第２の位相補正手段により補正された２つ
のデータ信号を合成する合成手段とを備えている。本発
明においては、クロック系変換手段は、あるクロック信
号に基づいて入力されなかったデータ信号をあるクロッ
ク信号に基づくように変換する。一方、第１の遅延手段
は、あるクロック信号に基づいて入力されたデータ信号
を、クロック系変換手段により変換されたデータ信号
が、クロック系変換手段を通過することにより遅れた分
だけ遅延させ、双方のデータ信号の遅延タイミングを合
わせる。２つのデータ信号をさらに２系統に分ける。そ
して、一方の２つのデータ信号は、第１の位相補正手段
に入力されて補正された上で位相差検出手段に入力され
位相差検出される。算出された位相差は第１の位相補正
手段において後のデータ信号に反映される。他方の２つ
のデータ信号は、第２の遅延手段で遅延された後に、第
２の補正手段により補正され、合成手段で合成されて後
段の装置で用いられる。

【００２１】また、本発明に係るでは、処理した信号に
基づいて、信号中に含まれる同期パターンのデータを検
出するものである。本発明においては、デュアルＰＬＬ
方式で処理した信号で同期パターンのデータを検出する
が、その際に、シングルＰＬＬと同じ検出タイミングで
行う。

【００２２】また、本発明に係る記憶装置は、パルス幅
変調で記録された信号を、その立ち上がり部分又は立ち
下がり部分に基づいて２つのデータ信号に分け、２つの
データ信号を、あるクロック信号に基づくように変換す
るクロック系変換部と、クロック系変換部が変換した２
つのデータ信号をさらに同位相に補正して合成する位相
調整部とを備えたデコード手段を有している。本発明に
おいては、パルス幅変調で記録された信号をその立ち上
がり部分又は立ち下がり部分に基づいて２つのデータ信
号に分け、再度合成して信号を処理するデュアルＰＬＬ
タイプのデコード装置であって、２つのデータ信号をあ
るクロック信号に同期させるクロック系変換部とクロッ
ク系変換部によりあるクロック信号に同期した２つのデ
ータ信号をさらに同位相に補正して合成する位相調整部
とを独立して備えたデコード手段を有する記憶装置を構
成する。

【００２３】

【発明の実施の形態】実施形態１．図１は本発明の第１
の実施の形態に係るデコード装置のブロック図である。
図１において、１はクロック系変換手段である。クロッ
ク系変換手段は、ＲｃｌｋＬＥで同期しているＲＤＤＴ
ＬＥを、ＲｃｌｋＴＥに同期させる。２は例えばシフト
レジスタで構成される第１遅延手段である。ＲＤＤＴＬ
Ｅがクロック系変換手段１を通過することにより生じる
遅延に対応させてＲＤＤＴＴＥを遅延させる。クロック
系変換手段１及び第１遅延手段２でクロック系変換部を
構成する。

【００２４】３は第２遅延手段である。ＲＤＤＴＬＥを
一時的に保存するバッファＡ０（ＢｕｆｆｅｒＡ０）及
びＲＤＤＴＴＥを一時的に保存するバッファＡ１（Ｂｕ
ｆｆｅｒＡ１）を有している。位相補正時に起こる信号
の乱れを、後段の装置が用いるＲｅｓｙｎｃ等のデータ
部分に及ぼさないようにするためのものである。４及び
５は位相補正手段である。後述する位相差検出手段６が
算出したＲＤＤＴＬＥとＲＤＤＴＴＥとの位相差に基づ
いて、これらが同位相になるように補正する。ここで、
位相補正手段５は、位相差検出の結果をフィードバック
し、その後に入力されるＲＤＤＴＬＥ及びＲＤＤＴＴＥ
に対して、その位相補正を反映させるために設けられて
いる。また、位相補正手段４は、後述する合成手段７が
ＲＤを作成するための補正を行うために設けられてい
る。このように、位相補正手段を位相補正手段４及び５
の２つで構成したのは、前述したように、位相補正手段
５から出力される信号をそのまま合成したのでは、本装
置の後段の装置で用いられるＲｅｓｙｎｃ等のデータ部
分を乱してしまうからである。そのため、ＲＤを作成す
るために第２遅延手段３を通過した信号を用いる必要が
あり、その位相補正をするための手段として位相補正手
段４が設けられているのである。

【００２５】６は位相差検出手段である。位相差検出手
段６は、バッファ部６Ａとパターン比較部６Ｂ及び位相
差検出部６Ｃで構成される。バッファ部６Ａは、ＲＤＤ
ＴＬＥを一時的に保存するバッファ０（Ｂｕｆｆｅｒ
０）及びＲＤＤＴＴＥを一時的に保存するバッファ１
（Ｂｕｆｆｅｒ１）を有している。パターン比較部６Ｂ
は、ＶＦＯ及びＲｅｓｙｎｃのデータ部分について、あ
らかじめ定められたパターンと比較し、その比較に基づ
いてｓｔｒｔｎ信号又はｓｔｒｔｐ信号を送信する。位
相差検出部６Ｃは、少なくともカウンタを有しており、
ｓｔｒｔｎ信号又はｓｔｒｔｐ信号に基づいて、ＲＤＤ
ＴＬＥとＲＤＤＴＴＥとの間の位相差を算出する。ま
た、７は合成手段である。同位相に補正されたＲＤＤＴ
ＬＥとＲＤＤＴＴＥとを合成し、ＲＤを作成する。この
第２遅延手段３、位相補正手段４及び５、位相差検出手
段６並びに合成手段７で位相調整部を構成する。

【００２６】本実施の形態のデコード装置は、クロック
系変換手段１によりＲＤＤＴＬＥをＲｃｌｋＴＥに同期
させた後に、位相差検出手段６で位相差を検出する。そ
して、検出した位相差に基づいて位相補正手段４及び５
が送信されるＲＤＤＴＬＥとＲＤＤＴＴＥとの間の位相
差を補正する。クロック系を変換する部分と位相補正を
する部分とをそれぞれ別手段で構成することで、従来よ
り単純な構成となる。また、位相差検出手段６では、第
１第２及び第３ＶＦＯの各データ部分で各セクタの前半
部分の位相差検出を行い、Ｒｅｓｙｎｃによるデータ部
分で各セクタの後半部分の位相差検出を行う。これによ
り、セクタ全体（記録媒体に記録されたデータ全体）の
位相差検出をカバーする。ここでは、特にＡＭのデータ
部分及びＳｙｎｃのデータ部分を用いていない。これ
は、これらのデータは、図９をみればわかるように、第
１第２及び第３ＶＦＯの各データ部分のすぐ後に続くデ
ータだからである。そのため、本実施の形態ではこれら
のデータ部分で位相差を検出しない。

【００２７】図２はクロック系変換手段１の構成を表す
図である。クロック系変換手段１は、カウンタ１及びカ
ウンタ０、ゲート１及びゲート０、８ビット分のレジス
タ（Ｄフリップフロップ）、８つのアンド回路、ＯＲ回
路並びに出力用のレジスタ（Ｏ−ｒｅｇ）で構成されて
いる。このクロック系変換手段１において、ＲｃｌｋＬ
Ｅで同期しているＲＤＤＴＬＥは、をＲｃｌｋＴＥで同
期するように変換される。そして、カウンタ０とカウン
タ１との初期値をずらすことにより、あるレジスタに対
するデータ書き込みタイミングとデータ読み出しタイミ
ングとを約４クロック分ずらせる。このように、約４ク
ロック分ずらせることにより、ＲＤＤＴＬＥが入力され
るレジスタとＲＤＤＴＬＥが出力するレジスタとが異な
り、出力（読み出されたデータ）が安定する。また、例
えば、ディスクの欠陥等により、読み出されるデータが
“０”又は“１”が一定期間続くと、ＰＬＬは位相比較
ができず、ＲｃｌｋＬＥとＲｃｌｋＴＥとの周波数に差
が生じることがある。一方のカウントのタイミングが速
くなったり遅くなったりして２つのカウンタ値が同じに
なると、同じレジスタに対してゲート０とゲート１とが
ほぼ同時に開いてしまい、書き込みと読み出しのタイミ
ングがほぼ同時になってしまうためクロック系変換手段
１のメカニズムが破綻する。そこで、このため、ゲート
０とゲート１の立ち上がり時間の差がほぼ最大となる約
４クロック分ずらすことでマージンを最大にすることが
できる。ただ、常に４クロックずらすというわけではな
く、レジスタ数等により変化させてよい。

【００２８】図３は、クロック系変換手段１に入出力さ
れる各信号等の関係を表すタイムチャートである。図２
及び図３に基づいて、クロック系変換手段１の動作につ
いて説明する。カウンタ０及びカウンタ１は、０〜７の
循環カウンタである。０からカウントアップし、７の次
はまた０に戻ってカウントを行う。ここで、カウンタ１
はＲｃｌｋＬＥの立ち下がりでカウントする。そして、
カウンタ１がカウントする時に、そのカウント値に対応
したゲート１のゲートが立ち上がる（開く）。このと
き、ゲートに対応したレジスタ（ｒｅｇ０〜ｒｅｇ７）
だけにＲＤＤＴＬＥのデータが入力される。カウンタ１
が１をカウントすると、ゲート１［０］が立ち上がり、
レジスタ０だけにその時のＲＤＤＴＬＥのデータである
ｄａｔａ００が入力される。また、カウンタ１が２をカ
ウントするときにはゲート１［１］が立ち上がり、レジ
スタ１だけにその時のＲＤＤＴＬＥのデータであるｄａ
ｔａ１０が入力される。同様に、ｄａｔａ２０、ｄａｔ
ａ３０、ｄａｔａ４０、ｄａｔａ５０、ｄａｔａ６０及
びｄａｔａ７０が、それぞれレジスタ２、レジスタ３、
レジスタ４、レジスタ５、レジスタ６及びレジスタ７に
入力される。また、ｄａｔａ０７がレジスタ７に入力さ
れると、その次のＲＤＤＴＬＥのデータであるｄａｔａ
１０がレジスタ１に入力される。

【００２９】一方、カウンタ０はＲｃｌｋＴＥの立ち下
がりでカウントする。そして、カウンタ０がカウントす
る時に、そのカウント値に対応したゲート０のゲートが
立ち上がる（開く）。そのゲートにより信号が入力され
るアンド回路だけがレジスタに記憶されたＲＤＤＴＬＥ
のデータを通過させる。カウンタ０が１をカウントする
と、ゲート０［０］が立ち上がり、レジスタ０と接続さ
れたアンド回路が、レジスタ０に記憶されたＲＤＤＴＬ
Ｅのデータであるｄａｔａ００を通過させる。また、カ
ウンタ０が２をカウントすると、ゲート０［１］が立ち
上がり、レジスタ１と接続されたアンド回路が、レジス
タ１に記憶されたＲＤＤＴＬＥのデータであるｄａｔａ
１０を通過させる。このようにして、レジスタ２、レジ
スタ３、レジスタ４、レジスタ５、レジスタ６及びレジ
スタ７にそれぞれ記憶されたｄａｔａ２０、ｄａｔａ３
０、ｄａｔａ４０、ｄａｔａ５０、ｄａｔａ６０及びｄ
ａｔａ７０が、対応するゲートの立ち上がりによりアン
ド回路を通過する。また、レジスタ７に記憶されたｄａ
ｔａ０７が通過すると、カウンタ０が１をカウントし、
ゲート０［０］が立ち上がるので、レジスタ１に記憶さ
れたｄａｔａ１０が通過する。通過したＲＤＤＴＬＥの
データはＯＲ回路を通過し、Ｏ−ｒｅｇでＲｃｌｋＴＥ
の立ち上がりにあわせて出力される。このようにして、
ＲｃｌｋＬＥに同期したＲＤＤＴＬＥが出力される。こ
こで、前述したように、カウンタ１のカウント値とカウ
ンタ０のカウント値とを４ずらせておく。これにより、
４クロック分遅れたＲＤＤＴＬＥがクロック系変換手段
１から、ＲｃｌｋＴＥに同期して出力することになる。

【００３０】前述したように、ＲＤＤＴＬＥはクロック
系変換手段１を通過することにより、ＲｃｌｋＬＥに同
期するものの約４クロック分遅延する（位相が遅れ
る）。そのため、何もしなければＲＤＤＴＴＥの方がそ
の分進んでしまう。後段の位相差補正は、位相の進み又
は遅れを判断できるほどのずれを補正するものなので、
これだけ大きな位相のずれに対して補正を行うことがで
きない。これを補正するために設けたのがシフトレジス
タで構成される第１遅延手段２である。第１遅延手段２
は、ＲＤＤＴＬＥがクロック系変換手段１を通過した位
相のずれの時間分だけＲＤＤＴＴＥを遅延させる。

【００３１】クロック系変換手段１によりＲｃｌｋＴＥ
に同期したＲＤＤＴＬＥ及び第１遅延手段２により遅延
されたＲＤＤＴＴＥは、第２遅延手段３及び位相補正手
段５に入力される。図１では第２遅延手段３は、２４ビ
ットの２つのバッファ（ＢｕｆｆｅｒＡ０及びＢｕｆｆ
ｅｒＡ１）で構成されている。ここで、先ほど若干説明
したが、この第２遅延手段３が設けられている理由を再
度詳述する。位相補正手段５は後述するような位相補正
動作を行うが、位相補正動作を行う際に、位相補正手段
５を通過する信号が乱れてしまう。ここで、後述するよ
うに、ＲＤＤＴＬＥ及びＲＤＤＴＴＥとの位相差の検出
は、位相差検出手段６がＶＦＯとＲｅｓｙｎｃのデータ
部分を検出して行うことになっている。そのため、位相
差が検出され、それがすぐに位相補正動作に反映される
と、ＶＦＯとＲｅｓｙｎｃのデータ部分の信号が位相補
正手段４を通過している際に位相補正を行ってしまう場
合がある。ＶＦＯのデータ部分は本装置の前段の装置が
必要とするデータなので特に問題はないが、Ｒｅｓｙｎ
ｃは本装置の後段にある装置が必要とするデータなの
で、データが乱れると問題がある。そこで、位相補正を
行う時にＲｅｓｙｎｃのデータ部分の信号が位相補正手
段４を通過しないように、第２遅延手段３を設け、信号
を遅延させるのである。

【００３２】次に位相補正手段５の動作であるが、ここ
では、この装置において最初にＲＤＤＴＬＥ及びＲＤＤ
ＴＴＥが入力された段階であるとする。そのため、位相
差検出手段６による位相差の検出はなされていないもの
とし、この時点では位相補正手段５は位相補正を行わな
いものとする（位相補正手段５は、後述する位相補正手
段４と同様の動作を行うので、位相補正手段４の動作説
明と共に説明する）。

【００３３】位相補正手段５を通過したＲＤＤＴＬＥ及
びＲＤＤＴＴＥはバッファ部６Ａに入力される。バッフ
ァ部６Ａにおいて、ＲＤＤＴＬＥ及びＲＤＤＴＴＥはそ
れぞれバッファ０及びバッファ１に１６ビット分蓄えら
れる。本来、１６ビットという記憶量では、Ｒｅｓｙｎ
ｃのデータ部分を全てカバーできない。ただ、Ｒｅｓｙ
ｎｃのデータ部分は他のデータ部分とは異なり特徴とな
るデータパターンを有している。その部分を検出できれ
ば位相差の検出が問題なく行えるので、本実施の形態で
は、それぞれの記憶量を１６ビットとしている。

【００３４】図４は、パターン比較部６ＢにおけるＲｅ
ｓｙｎｃのデータ部分によるパターン比較の動作状態の
遷移を表す図である。動作状態は５状態からなる。パタ
ーン比較による状態遷移はステートマシンにより行われ
る。図４は、Ｒｅｓｙｎｃデータ部分におけるＲＤＤＴ
ＬＥとＲＤＤＴＴＥとをあらかじめ定めたパターンと比
較し、その結果に基づいて状態を遷移するものである。
ここでＲｅｓｙｎｃデータ部分におけるパターンを２パ
ターン定めておき、これをＲＳａ及びＲＳｂとする。こ
こで、バッファ０の内容（ＲＤＤＴＬＥ）がＲＳａと一
致するならば、バッファ１の内容（ＲＤＤＴＴＥ）はＲ
Ｓｂと一致する。逆に、バッファ１の内容がＲＳａと一
致するならば、バッファ０の内容はＲＳｂと一致する。
なお、ここではＲｅｓｙｎｃのデータ部分との比較を、
ＶＦＯのデータ部分との比較よりも先に説明するが、実
際には、データフォーマットの関係上、ＶＦＯのデータ
部分との比較の方が必ず先に行われる。

【００３５】次に図４に基づいてパターン比較部６Ｂの
パターン検出について説明する。まず、初期状態Ｓ０が
ある。パターン比較部６Ｂは、Ｒｅｓｙｎｃウィンドウ
信号が立ちあがる（Ｒｅｓｙｎｃウィンドウが開く）と
比較動作を開始する。パターン比較部６Ｂは、バッファ
０の内容及びバッファ１の内容、ＲＳａ及びＲＳｂとを
相互に比較する。先にバッファ０の内容がＲＳａと一致
したと判断すると、ｓｔｒｔｎ信号（パルス信号）を出
力し、Ｓ１に状態遷移する。そして、バッファ１の内容
がＲＳｂと一致するか一定の時間が経過すると、Ｓ０に
状態遷移する。ここでバッファ１の内容がＲＳｂと一致
したと判断すると、ｓｔｒｔｐ信号（パルス信号）を出
力してからＳ０に遷移する（位相差がなく、時間的に同
時に一致した場合も同様とする）。また、先にバッファ
０の内容がＲＳｂと一致したと判断すると、ｓｔｒｔｎ
信号を出力し、Ｓ２に状態遷移する。そして、バッファ
１の内容がＲＳａと一致するか一定の時間が経過（タイ
ムアウト）すると、Ｓ０に状態遷移する。バッファ１の
内容がＲＳａと一致した場合には、ｓｔｒｔｐ信号を出
力して状態Ｓ０に遷移する。次に、先にバッファ１の内
容がＲＳａと一致したと判断すると、ｓｔｒｔｐ信号を
出力し、Ｓ３に状態遷移する。そして、バッファ０の内
容がＲＳｂと一致するか一定の時間が経過すると、Ｓ０
に状態遷移する。ここで、バッファ０の内容がＲＳｂと
一致した場合には、ｓｔｒｔｎ信号（パルス信号）を出
力して状態Ｓ０に遷移する。また、先にバッファ１の内
容がＲＳｂと一致したと判断すると、ｓｔｒｔｐ信号を
出力し、Ｓ４に状態遷移する。そして、バッファ０の内
容がＲＳａと一致するか一定の時間が経過すると、Ｓ０
に状態遷移する。ここで、バッファ０の内容がＲＳｂと
一致した場合には、ｓｔｒｔｎ信号（パルス信号）を出
力して状態Ｓ０に遷移する。

【００３６】次にＶＦＯによる位相合わせについて説明
する。パターン比較部６Ｂは、ＶＦＯウィンドウが立ち
あがると比較動作を開始する。ＶＦＯのデータ部分は、
位相は異なる場合があるものの、ＲＤＤＴＬＥ、ＲＤＤ
ＴＴＥとも同パターンとなる。そのため、５状態のステ
ートマシンは必要ない。バッファ０のデータ内容（ＲＤ
ＤＴＬＥ）が先にあるパターン（これをＶＦＯａとす
る）と一致したと判断するか、バッファ１のデータ内容
（ＲＤＤＴＴＥ）が先にあるパターン（これをＶＦＯｂ
とする）と一致したと判断するかによって、出力する信
号を区別する。バッファ０のデータ内容（ＲＤＤＴＬ
Ｅ）が先にＶＦＯａと一致したと判断するとｓｔｒｔｎ
信号を出力する。また、バッファ１のデータ内容（ＲＤ
ＤＴＴＥ）が先にＶＦＯｂと一致したと判断するとｓｔ
ｒｔｐ信号を出力する。

【００３７】図５は、位相差検出部６Ｃによる位相差検
出の動作状態の遷移を表す図である。動作状態は４状態
からなる。位相差検出の状態遷移もステートマシンによ
り行われる。まず、初期状態ＳＡ０がある。パターン比
較部６Ｂは、前述したようにバッファ０とパターンとが
一致したと判断するとｓｔｒｔｎ信号を出力し、バッフ
ァ１とパターンとが一致したと判断するとｓｔｒｔｐ信
号を出力する。位相差検出部６Ｃは、先にｓｔｒｔｐ信
号が入力されたと判断するとＳＡ１に状態遷移し、ま
た、先にｓｔｒｔｎ信号が入力されたと判断するとＳＡ
２に状態遷移する。そして、カウントを開始する。

【００３８】状態ＳＡ１において、位相差検出部６Ｃ
は、ｓｔｒｔｎ信号が入力されたか、また、カウントが
上限値（ｌｉｍｉｔ）になったかどうかを判断する。ｓ
ｔｒｔｎ信号が入力されたと判断するとｌａｇ信号とそ
の時のカウント値とを出力してＳＡ３に状態遷移する。
また、カウントが上限値になったと判断するとＳＡ０に
状態遷移する。

【００３９】また、状態ＳＡ２においても同様に、位相
差検出部６Ｃは、ｓｔｒｔｐ信号が入力されたか、ま
た、カウントが上限値（ｌｉｍｉｔ）になったかどうか
を判断する。ｓｔｒｔｐ信号が入力されたと判断すると
ｌｅａｄ信号とその時のカウント値とを出力してＳＡ３
に状態遷移する。また、カウントが上限値になったと判
断するとＳＡ０に状態遷移する。

【００４０】状態ＳＡ３において、位相差検出部６Ｃ
は、Ｒｅｓｙｎｃの位相差を検出している場合は、Ｒｅ
ｓｙｎｃウィンドウ信号が立ち下がった（Ｒｅｓｙｎｃ
ウィンドウが閉じた）と判断すると、ＳＡ０に状態遷移
する。またＶＦＯの位相差を検出している場合は、ＶＦ
Ｏウィンドウ信号が立ち下がった（ＶＦＯウィンドウが
閉じた）と判断すると、ＳＡ０に状態遷移する。

【００４１】図６は位相差検出部６Ｃにおける各信号を
表す図である。ここでは、ｓｔｒｔｎ信号が先に入力さ
れ、その後にｓｔｒｔｐ信号が入力されたので、ｌｅａ
ｄ信号が送信されることになる。しかもカウント値は２
であるので、ＲＤＤＴＬＥの方が位相が２進んでいるこ
とを示している。

【００４２】図７は、位相補正手段４及び合成手段７の
構成を表す図である。図では、位相補正手段４は、５段
のレジスタ（Ｄフリップフロップ）、５つのアンド回
路、ＯＲ回路、５ビット分のシフトレジスタ及び位相制
御回路で構成されている。位相補正手段５も同様の構成
である。また、合成手段７はＯＲ回路で構成されてい
る。ここで各レジスタを構成するＤフリップフロップは
ＲｃｌｋＴＥに同期して動作するものとする。

【００４３】まず、ＲｃｌｋＴＥに同期し、第２遅延手
段３で遅延されたＲＤＤＴＬＥは、５段のレジスタに入
力される。各レジスタはＲｃｌｋＴＥに同期して動作す
るので、１段目のレジスタが送信したＲＤＤＴＬＥのデ
ータを５段目のレジスタが送信するのは５クロック後と
なる。つまり、各レジスタによって送信タイミングが５
段階に分かれる。それぞれのレジスタにより送信された
データ信号は５つのアンド回路にそれぞれ入力され、ア
ンド回路の一方の入力信号となる。

【００４４】一方、５ビット分のシフトレジスタは、あ
るレジスタだけにデータ“１”が記憶されている（残り
のレジスタには“０”が記憶されている）。シフトレジ
スタのそれぞれのレジスタに記憶されたデータは、アン
ド回路の他方の入力信号となる。位相制御回路は、位相
差検出部６Ｃが送信したｌｅａｄ信号又はｌａｇ信号並
びにカウント値に基づいて制御信号を送信して、５ビッ
ト分のレジスタの中で、唯一“１”が記憶されるレジス
タをシフト制御により選択する。

【００４５】前述したように、５つのアンド回路のそれ
ぞれには、一方にＲＤＤＴＬＥのデータが入力され、他
方に５ビット分のシフトレジスタのレジスタのそれぞれ
のデータが入力される。したがって、５ビット分のシフ
トレジスタのうち、データ“１”が記憶されているレジ
スタと接続されたアンド回路だけがＲＤＤＴＬＥのデー
タを通過させることができる。つまり、通過するデータ
は５段階のうちから選択され、そのため５段階の位相調
整ができる。初期段階（補正なし）の状態では中心のレ
ジスタだけにデータ“１”が記憶されている。そのた
め、５段のうち３段目のレジスタが送信するデータ信号
が位相差０のデータ信号を表す。この場合、位相差０及
び前後２段階の位相調整が可能である。また、ＲＤＤＴ
ＴＥについては、ＲＤＤＴＬＥについて、５段のうち３
段目のレジスタが送信するＲＤＤＴＬＥが位相差０とし
ていることから、３段のレジスタで遅延させて調整して
いる。

【００４６】図７では、ｌｅａｄ信号が送信されると、
データ“１”が記憶されるレジスタを上にシフトさせ
る。つまり、ＲＤＤＴＬＥの位相を１クロック分又は２
クロック分遅くするのである。逆にｌａｇ信号が送信さ
れると、データ“１”が記憶されるレジスタを下にシフ
トさせる。つまり、ＲＤＤＴＬＥの位相を１クロック分
又は２クロック分はやくするのである。何クロック分位
相を調整するかは、カウント値に基づいて行われる。ア
ンド回路を通過したＲＤＤＴＬＥのデータはＯＲ回路を
通過し、合成手段７でＲＤＤＴＴＥと合成され、ＲＤと
して後段の回路に送信される。

【００４７】次に、位相差検出手段６と位相補正手段５
との動作を具体例に基づいて説明する。この具体例では
ＶＦＯに基づいてパターン比較し、位相を補正すること
にする。ここで、バッファ０に対する比較の基準パター
ンを“１０００１０００１０００１０００”とする。ま
た、バッファ１に対する比較の基準パターンを“００１
０００１０００１０００１０”とする。そして、ある時
刻、バッファ０の内容が“１０００１０００１０００１
０００”の時、バッファ１の内容は“０００１０００１
０００１０００１”であるとする。また、ここでは、許
容位相差を設定し、これを１とする。ＶＦＯのデータ部
分において位相が２クロックずれていると、バッファ０
の内容とバッファ１の内容とが同一になってしまう。し
かも、これでは位相が進んでいるのか遅れているのかが
判断できない。その判断を行えるようにするために、Ｖ
ＦＯのデータ部分の比較において、許容位相差は１でな
ければならないのである（Ｒｅｓｙｎｃのデータ部分は
位相差が２クロックあっても判断できるので、許容位相
差は２でもよい）。この位相差の最大許容は、位相補正
手段４又は５を構成するシフトレジスタを構成するレジ
スタの数に依存する。

【００４８】パターン比較部６Ｂは、ＶＦＯウィンドウ
が開いている間、比較を行う。その中のある時刻におい
て、基準パターンとバッファ０の内容とを比較する。こ
こで基準パターンとバッファ０の内容とは一致し、基準
パターンとバッファ１の内容とは一致しないので、ｓｔ
ｒｔｎ信号を出力する。位相検出部６Ｃはそれによりカ
ウントを始める。次の信号入力によってシフトしたバッ
ファ１の内容と基準パターンとは一致するので、パター
ン比較部６Ｂはｓｔｒｔｐ信号を出力する。このとき、
カウントは１である。ここで、ｓｔｒｔｐ信号の方がｓ
ｔｒｔｎ信号より後で送信されたので、ＲＤＤＴＬＥの
方が位相が１クロック分進んでいることになる。そこ
で、位相差検出部６Ｃはカウント値１と共にｌｅａｄ信
号を位相補正手段４及び位相補正手段５に送信する。

【００４９】位相補正手段４は、カウント値１とｌｅａ
ｄ信号を受信したので、３ビット分のシフトレジスタの
３つのレジスタのうち、ＲＤＤＴＬＥの位相を遅らせる
方向（図７に対応させると上の方）のレジスタにデータ
“１”を記憶させる。そして、位相補正手段４から出力
されるＲＤＤＴＬＥを１クロック分遅くする。ＲＤＤＴ
ＬＥに対して位相が１クロック分遅れたＲＤＤＴＴＥ
は、そのまま合成手段７に入力される。これで位相補正
されたことになり、ＲＤＤＴＬＥとＲＤＤＴＴＥとは同
位相で合成手段７に入力されることになる。

【００５０】合成手段７は、入力された信号をＯＲ演算
して出力する。これが、最終的に媒体に記録されたＰＷ
Ｍのデータを処理した信号であるＲＤとなる。出力され
たＲＤにより、Ｓｙｎｃ及びＲｅｓｙｎｃのパターンが
検出される。このデコード装置は、従来に比べて回路が
単純であり、また全ての手段を合計しても、用いられて
いるレジスタ等の数が少ない。そのため、ＲＤＤＴＬＥ
とＲＤＤＴＴＥとが入力され、合成されてＲＤとして出
力されるまでの信号の遅延を抑えることができる。した
がって、後段の装置がシングルＰＬＬ及びデュアルＰＬ
Ｌのどちらに対応しているものでも適用することができ
る。

【００５１】一方、位相補正手段５も同様に、ｌｅａｄ
信号とカウント値とが送信され、ＲＤＤＴＬＥが入力さ
れてくるレジスタとは反対のレジスタ方向に１つタップ
を切り換える。これにより、検出した結果がフィードバ
ックされ、次の位相差検出に反映される（その後位相差
が生じなければ位相差は０のままである）。

【００５２】以上のように第１の実施の形態によれば、
クロック系変換手段１がＲｃｌｋＬＥのクロックに基づ
いているＲＤＤＴＬＥをＲｃｌｋＴＥのクロックに基づ
くように変換し、第１遅延手段２がその変換分だけＲＤ
ＤＴＴＥを遅延させ、位相差検出手段６において検出し
た位相差を位相補正手段４で補正し、合成手段７で合成
させてＲＤとして出力するようにしたので、デュアルＰ
ＬＬ方式で信頼性の高いＲＤを得ることができる。しか
も、クロック系変換部と位相調整部とが独立しているの
で回路構成及び動作が単純であり、省スペース化及び省
電力化を図ることができる。また、障害の際の原因究明
を簡単に行える。それに、第２遅延手段３、バッファ部
６Ａ等に代表されるようなレジスタ部分の格納ビット数
をできるだけ抑え、ＲＤＤＴＬＥ及びＲＤＤＴＴＥが入
力されてからＲＤが出力されるまでの装置全体の遅延を
少なくしたので、後段の装置において、同期パターン
（Ｓｙｎｃ及びＲｅｓｙｎｃ）の検出をシングルＰＬＬ
と同一タイミングで行うことができ、ウィンドウの設定
を容易に行えるので、他の装置の開発工数も削減でき
る。また、第２遅延手段３が、位相補正手段４へのＲＤ
ＤＴＬＥ及びＲＤＤＴＴＥを遅延させ、位相差検出手段
６がＲｅｓｙｎｃのデータ部分に基づいて検出した位相
差の補正を位相補正手段４が反映させた際に生じる信号
の乱れがＲｅｓｙｎｃのデータ部分に及ぶのを防ぐの
で、後段の装置において乱れのないＲｅｓｙｎｃのデー
タ部分による同期パターン検出を行うことができる。

【００５３】さらに位相差検出手段６のパターン比較部
６ＢにおいてＲＤＤＴＬＥ及びＲＤＤＴＴＥのどちらも
パターンと比較し、先にパターン検出した方に基づいて
ｓｔｒｔｐ信号又はｓｔｒｔｎ信号のどちらかを送信す
るようにし、ある時間内に他方の信号が送信されなけれ
ば、あらためて比較を行うようにしたので、比較の機会
を多くすることができ、信頼性を高めることができる。
また、位相差検出部６Ｃにおいて、ｓｔｒｔｐ信号又は
ｓｔｒｔｎ信号のどちらの信号でもカウンタはスタート
し、またストップするので、ＲＤＤＴＬＥ及びＲＤＤＴ
ＴＥのそれぞれに対してカウンタを設けることもなく、
回路構成を単純にすることができる。また、同ウィンド
ウ（検出動作期間）内で一度位相差を検出すると、その
ウィンドウ内では検出は行わないので、ノイズ等によ
り、本来検出対象とはならない部分で誤って検出してし
まうこともなく、安定した補正を行うことができる。

【００５４】実施の形態２．上述の実施の形態では、位
相差検出手段６における位相差検出対象をＶＦＯのデー
タ部分とＲｅｓｙｎｃのデータ部分としたが、これをＡ
Ｍのデータ部分やＳｙｎｃのデータ部分も含めたり、Ｖ
ＦＯのデータ部分の代わりにこれらを用いてもよい。

【００５５】実施の形態３．上述の実施の形態では、Ｃ
ＤやＭＯを用いたディスクドライブ装置に適用すること
を前提として説明している。しかし、本発明のようなデ
コード装置は、データを記憶又は再生する記憶装置の一
部を構成するものであってもよい。

【００５６】

【発明の効果】以上のように本発明によれば、パルス幅
変調で記録された信号をその立ち上がり部分又は立ち下
がり部分に基づいて２つのデータ信号に分け、再度合成
して信号を処理するデュアルＰＬＬタイプのデコード装
置で、２つのデータ信号をあるクロック信号に同期させ
るクロック系変換部とクロック系変換部によりあるクロ
ック信号に同期した２つのデータ信号をさらに同位相に
補正して合成する位相調整部とを独立して備えるように
したので、高信頼性、回路の単純化、小規模化及びそれ
による省電力化を図ることができる。また、また、障害
の際の原因究明を簡単に行える。

【００５７】また、本発明のクロック系変換部によれ
ば、クロック系変換手段及び遅延手段による単純な構成
で、２つのデータ信号が基づくクロック信号を同一にで
きる。

【００５８】また、本発明の位相調整部によれば、位相
差検出手段がクロック系変換部が変換した２つのデータ
信号の間の位相差を検出する。また、位相補正手段は、
位相差検出手段が検出した位相差に基づいて２つのデー
タ信号を同位相に補正する。そして、補正した２つのデ
ータ信号を合成手段が合成する。また本発明の位相調整
部によれば、位相差検出手段、位相補正手段及び合成手
段による単純な構成で、２つのデータ信号の位相差を正
しく補正できる。

【００５９】また、本発明によれば、クロック系変換部
が変換した２つのデータ信号をさらに２系統に分け、一
方の２つのデータ信号を位相差検出に用い、他方の２つ
のデータ信号は、遅延手段で遅延された後に、他方の位
相補正回路により補正され、合成手段で合成されて後段
の装置で用いるようにしたので、遅延手段が遅延させる
ことにより、後段の装置が用いるデータ部分に位相補正
の際に生ずるデータ信号の乱れを及ぼさず、後段の装置
に正確なデータを送信することができる。

【００６０】また、本発明の位相差検出手段によれば、
一方のデータ信号と比較データパターンとが一致してか
ら、他方のデータ信号と比較データパターンとが一致す
るまでのカウント数及びその順序に基づいて位相差を検
出するようにしたので、２つのデータ信号のそれぞれに
対してカウンタを設けることもなく、回路構成を単純に
することができる。

【００６１】本発明の位相差検出手段では、あらかじめ
時間を定めておき、一方のデータ信号と比較データパタ
ーンとが一致してから、その時間内に他方のデータ信号
と比較データパターンとが一致しなければ、あらためて
比較をやり直すようにしたので、比較の機会を多くする
ことができ、信頼性を高めることができる。

【００６２】本発明の位相差検出手段では、ウィンドウ
等により検出動作期間を定めるようにしたので、効率的
な位相差検出を図ることができる。

【００６３】本発明の位相差検出手段では、ある検出動
作期間内に位相差を検出すると、その検出動作期間での
位相差検出を終了するようにしたので、例えばノイズ等
による誤った検出を避けることができ、補正の安定を図
ることができる。

【００６４】本発明の位相差検出手段では、データの前
半に存在するＶＦＯのデータ部分とデータの後半部分に
存在するＲｅｓｙｎｃのデータ部分とにおいて位相差を
検出するようにしたので、データ全体に対して位相差の
検出ができる。

【００６５】本発明の位相差検出手段では、データの前
半に存在するＳｙｎｃのデータ部分及びＡＭのデータ部
分とデータの後半部分に存在するＲｅｓｙｎｃのデータ
部分とにおいて位相差を検出するようにしたので、デー
タ全体に対して位相差の検出ができる。

【００６６】また、本発明によれば、クロック系変換手
段及び第１の遅延手段により、２つのデータ信号のタイ
ミングを合わせ、それらの２つのデータ信号をさらに２
系統に分けて、一方は、第１の位相補正手段で補正した
上で位相差検出手段に入力され位相差検出し、他方は、
第２の遅延手段で遅延させた後に、第２の位相補正手段
で補正して合成手段で合成させて出力するようにしたの
で、高信頼性、回路の単純化、小規模化及びそれによる
省電力化を図ることができる。また、また、障害の際の
原因究明を簡単に行える。後のデータに補正を反映させ
るための第１の位相補正手段と外部に出力するデータの
補正をする第２の位相補正手段とを分けることで、出力
するデータを正確なものにすることができる。

【００６７】また、本発明によれば、回路構成が単純な
ので、処理した信号で同期パターンのデータを検出する
際に、シングルＰＬＬと同じ検出タイミングで行うこと
ができる。

【００６８】また、本発明によれば、パルス幅変調で記
録された信号をその立ち上がり部分又は立ち下がり部分
に基づいて２つのデータ信号に分け、再度合成して信号
を処理するデュアルＰＬＬタイプのデコード装置であっ
て、２つのデータ信号をあるクロック信号に同期させる
クロック系変換部とクロック系変換部によりあるクロッ
ク信号に同期した２つのデータ信号をさらに同位相に補
正して合成する位相調整部とを独立して備え、高信頼
性、回路の単純化、小規模化及びそれによる省電力化を
図ることができるデコード手段を有した記憶装置を得る
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るデコード装置
のブロック図である。

【図２】クロック系変換手段１の構成を表す図である。

【図３】クロック系変換手段１に入出力される各信号等
の関係を表すタイムチャートである。

【図４】パターン比較部６ＢにおけるＲｅｓｙｎｃのデ
ータ部分によるパターン比較の動作状態の遷移を表す図
である。

【図５】位相差検出部６Ｃによる位相差検出の動作状態
の遷移を表す図である。

【図６】位相差検出部６Ｃにおける各信号を表す図であ
る。

【図７】位相補正手段４及び合成手段７の構成を表す図
である。

【図８】ＰＷＭ方式のデータを説明するための図であ
る。

【図９】記録されたデータのセクタにおけるフォーマッ
トを表す図である。

【符号の説明】

１ クロック系変換手段 ２ 第１遅延手段 ３ 第２遅延手段 ４、５ 位相補正手段 ６ 位相差検出手段 ６Ａ バッファ部 ６Ｂ パターン比較部 ６Ｃ 位相差検出部 ７ 合成手段

Claims (13)

【特許請求の範囲】
1. 【請求項１】 パルス幅変調で記録された信号をその立
   ち上がり部分又は立ち下がり部分に基づいて２つのデー
   タ信号に分け、再度合成して信号を処理するデュアルＰ
   ＬＬ方式のデコード装置において、 前記２つのデータ信号をあるクロック信号に同期させる
   クロック系変換部と、 該クロック系変換部により前記あるクロック信号に同期
   した前記２つのデータ信号をさらに同位相に補正して合
   成する位相調整部とを備えたことを特徴とするデコード
   装置。
2. 【請求項２】 前記クロック系変換部は、 前記あるクロック信号を含む２つのクロック信号のそれ
   ぞれに基づいて入力される前記２つのデータ信号のう
   ち、前記あるクロック信号とは別のクロック信号に基づ
   いて入力されるデータ信号を、前記あるクロック信号に
   同期するように変換するクロック系変換手段と、 前記あるクロック信号で入力されるデータ信号を、前記
   クロック系変換手段の変換タイミングに基づいて遅延さ
   せる遅延手段とから構成されることを特徴とする請求項
   １記載のデコード装置。
3. 【請求項３】 前記位相調整部は、 前記クロック系変換部が変換した前記２つのデータ信号
   の位相差を検出する位相差検出手段と、 該位相差検出手段が検出した位相差に基づいて、前記２
   つのデータ信号を同位相に補正する位相補正手段と、 該位相補正手段により同位相に補正された２つのデータ
   信号を合成する合成手段とから構成されることを特徴と
   する請求項１記載のデコード装置。
4. 【請求項４】 前記クロック系変換部が変換した前記２
   つのデータ信号をさらに２系統に分け、また、前記位相
   補正手段を位相補正回路２つで構成し、さらに前記２つ
   のデータ信号を遅延させるための遅延手段を備え、 一方の前記２つのデータ信号は、一方の位相補正回路に
   入力されて補正された上で前記位相差検出手段に入力さ
   れ位相差検出され、 他方の前記２つのデータ信号は、前記遅延手段で遅延さ
   れた後に、他方の位相補正回路により補正され、前記合
   成手段で合成されることを特徴とする請求項３記載のデ
   コード装置。
5. 【請求項５】 前記位相差検出手段は、あらかじめ定め
   られた比較データパターン及びカウンタを少なくとも有
   し、 前記２つのデータ信号の一方のデータ信号と前記比較デ
   ータパターンとが一致してから、他方のデータ信号と前
   記比較データパターンとが一致するまでのカウント数及
   び前記２つのデータ信号の一致の順序に基づいて前記位
   相差を検出することを特徴とする請求項３記載のデコー
   ド装置。
6. 【請求項６】 前記位相差検出手段は、前記２つのデー
   タ信号の一方のデータ信号と前記比較データパターンと
   が一致してから、あらかじめ定められた時間以内に他方
   のデータ信号と前記比較データパターンとが一致しなけ
   れば、あらためて前記２つのデータ信号と前記比較デー
   タパターンとの比較を行うことを特徴とする請求項５記
   載のデコード装置。
7. 【請求項７】 前記位相差検出手段は、検出動作期間が
   設定され、その期間内で位相差検出を行うことを特徴と
   する請求項５記載のデコード装置。
8. 【請求項８】 前記位相差検出手段は、ある検出動作期
   間内に位相差を検出すると、その検出動作期間での位相
   差検出を終了することを特徴とする請求項７記載のデコ
   ード装置。
9. 【請求項９】 前記検出動作期間は、Ｒｅｓｙｎｃのデ
   ータ又はＶＦＯのデータ部分を含むデータ信号の入力に
   基づいて設定されることを特徴とする請求項７記載のデ
   コード装置。
10. 【請求項１０】 前記検出動作期間は、Ｓｙｎｃのデー
    タ、ＡＭのデータ及びＲｅｓｙｎｃのデータ部分を含む
    データ信号の入力に基づいて設定されることを特徴とす
    る請求項７記載のデコード装置。
11. 【請求項１１】 パルス幅変調で記録された信号を、そ
    の立ち上がり部分又は立ち下がり部分に基づいて２つの
    データ信号に分け、再度合成して信号を処理するデュア
    ルＰＬＬ方式のデコード装置において、 ２つのクロック信号のそれぞれに基づいて入力される前
    記２つのデータ信号のうち、どちらか一方のクロック信
    号に基づくように、他方のクロック信号に基づくデータ
    信号を変換するクロック系変換手段と、 該クロック系変換手段が変換したデータ信号とは別のデ
    ータ信号を、前記クロック系変換手段の変換タイミング
    に基づいて遅延させる第１の遅延手段と、 位相差信号が入力されると、前記クロック系変換手段及
    び該第１の遅延手段から送信された前記２つのデータ信
    号をそれぞれ２系統に分けた、一方の前記２つのデータ
    信号を補正する第１の位相補正手段と、 該第１の位相補正手段が補正した前記２つのデータ信号
    の位相差を検出し、位相差信号を送信する位相差検出手
    段と、 他方の前記２つのデータ信号を遅延させる第２の遅延手
    段と、 該第２の遅延手段により遅延された前記２つのデータ信
    号の位相差を位相差信号に基づいて補正する第２の位相
    補正手段と、 該第２の位相補正手段により補正された２つのデータ信
    号を合成する合成手段とを備えたことを特徴とするデコ
    ード装置。
12. 【請求項１２】 前記処理した信号に基づいて、前記信
    号中に含まれるＳｙｎｃのデータ及びＲｅｓｙｎｃデー
    タのパターンを検出することを特徴とする請求項１又は
    １１記載のデコード装置。
13. 【請求項１３】 パルス幅変調で記録された信号を、そ
    の立ち上がり部分又は立ち下がり部分に基づいて２つの
    データ信号に分け、前記２つのデータ信号を、あるクロ
    ック信号に基づくように変換するクロック系変換部と、 該クロック系変換部が変換した前記２つのデータ信号を
    さらに同位相に補正して合成する位相調整部とを備えた
    デュアルＰＬＬ方式のデコード手段を有する記憶装置。