JP2001155433A - メモリ書き込み回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力信号データのメモリへの書き込みの際
に、異常動作時に同期信号を内挿した場合でも、書き込
んだ記録データの正当性を保証することができるメモリ
書き込み回路を提供する。 【解決手段】 異常動作時に内挿した同期信号のあとに
入力信号Ｎ１に基づく正規の同期信号Ｄ１が入力された
場合にも、メモリ６への書き込みアドレスＡ１を正常に
生成し、その正常なアドレスＡ１に従って、入力信号Ｎ
１のデータをメモリ６に書き込むことを可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば記録メディ
アからの再生信号等があり予め決められた一定周期の同
期信号が含まれた入力信号のデータをメモリに書き込む
メモリ書き込み回路に関するものである。

【０００２】

【従来の技術】従来から、記録メディアからの情報記録
装置として、例えば、ビデオＣＤやＤＶＤ等の光ディス
クなどの記録メディアからの再生信号であり、予め決め
られた一定周期の同期信号が含まれた入力信号のデータ
を、メモリに書き込むように構成されたメモリ書き込み
回路が、広く利用されている。

【０００３】以上のような従来のメモリ書き込み回路に
ついて、そのメモリ書き込み回路を有する再生信号処理
装置を例に挙げて、以下に説明する。図６は従来のメモ
リ書き込み回路を有する再生信号処理装置の構成を示す
ブロック図である。例えば記録メディアなどからの再生
信号であり、予め決められた一定周期の同期信号が含ま
れた入力信号が、ＰＬＬ回路１に送られ、ＰＬＬ回路１
では入力信号に位相同期した抽出クロック信号を発生す
る。入力信号とＰＬＬ回路１で発生したクロック信号と
から、同期信号検出回路２で同期信号が検出される。

【０００４】その後、図７に示すように、アドレス発生
回路４で同期信号とクロック信号とによりアドレスを発
生する。このアドレスに従って入力信号書き込み回路５
でメモリ６に入力信号を書き込む。ここでの入力信号
は、上述したように、一定の周期の同期信号を含む信号
である。しかしながら、例えばＣＤやＣＤ−ＲＯＭのデ
ィスクの傷などにより同期信号が欠落している場合があ
る。また、ディスクの回転速度の高速化により、ディス
クから信号を読み取る場合に、同期信号が欠落する場合
がある。

【０００５】この際には、図８に示すように、データの
区間の誤認識が発生するため、通常は、一定の周期のあ
とに同期信号を内挿して区間の誤認識を防ぐ方法が取ら
れている。この同期信号が記録された入力信号と入力信
号に位相同期したクロック信号とにより、メモリ内の記
録アドレスを生成しメモリに入力信号を書き込むように
構成している。

【０００６】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来のメモリ書き込み回路では、図８に示すよう
に、異常動作時に内挿した同期信号のあとに入力信号に
基づく正規の同期信号が入力された場合には、メモリへ
の書き込みアドレスが正常に生成されず、入力信号デー
タはメモリに正しく書き込まれない場合がある。

【０００７】すなわち、通常の場合には、フレーム同期
信号は一定周期で入力されるが、異常動作の際には、同
期信号を内挿することにより、その内挿同期信号と異常
同期信号とにより、フレームアドレスうが誤カウントさ
れて、以降にメモリへ書き込まれた入力信号データがお
かしくなる。そのため、入力信号データのメモリへの書
き込みの際に、異常動作時に同期信号を内挿した場合に
は、書き込んだ記録データの正当性を保証することがで
ないという問題点を有していた。

【０００８】本発明は、上記従来の問題点を解決するも
ので、入力信号データのメモリへの書き込みの際に、異
常動作時に同期信号を内挿した場合でも、書き込んだ記
録データの正当性を保証することができるメモリ書き込
み回路を提供する。

【０００９】

【課題を解決するための手段】上記の課題を解決するた
めに本発明のメモリ書き込み回路は、異常動作時に内挿
した同期信号のあとに入力信号に基づく正規の同期信号
が入力された場合にも、メモリへの書き込みアドレスを
正常に生成し、その正常なアドレスに従って、入力信号
のデータをメモリに書き込むことを特徴とする。

【００１０】以上により、入力信号データのメモリへの
書き込みの際に、異常動作時に同期信号を内挿した場合
でも、その入力信号データを正しいアドレスで正確にメ
モリ内に書き込んで異常データを上書きすることがで
き、書き込んだ記録データの正当性を保証することがで
きる。

【００１１】

【発明の実施の形態】本発明の請求項１に記載のメモリ
書き込み回路は、一定周期の同期信号が含まれた入力信
号から、その入力信号に位相同期したクロック信号に基
づいて前記同期信号を検出する同期信号検出回路と、前
記同期信号検出回路からの同期信号の周期と前記入力信
号内の同期信号に対して予め決められた正規の周期とを
比較する同期信号周期比較回路と、前記同期信号周期比
較回路の比較結果により、前記同期信号検出回路からの
同期信号に基づいて、前記入力信号のメモリへの書き込
みアドレスを発生するアドレス発生回路と、前記書き込
みアドレスに対応する前記メモリ内の書き込み位置に前
記入力信号のデータを書き込む入力信号書き込み回路と
を有し、前記アドレス発生回路を、前記同期信号周期比
較回路の比較結果により、前記書き込みアドレスを出力
する時にそのアドレスをインクリメントするかどうかを
決定するよう構成する。

【００１２】請求項２に記載のメモリ書き込み回路は、
請求項１記載の同期信号周期比較回路で同期信号検出回
路からの同期信号の周期と比較する正規の周期を、正規
の同期信号に対して予め決められた周期の２分の１とし
た構成とする。請求項３に記載のメモリ書き込み回路
は、請求項１記載の同期信号周期比較回路で同期信号検
出回路からの同期信号の周期と比較する正規の周期を、
任意周期の固定クロックを任意の定数で分周して生成し
た固定周期とした構成とする。

【００１３】請求項４に記載のメモリ書き込み回路は、
請求項１記載の同期信号周期比較回路で同期信号検出回
路からの同期信号の周期と比較する正規の周期を、前記
同期信号検出回路からの同期信号について任意周期の固
定クロックに基づいて測定した周期が２周期以上で同じ
場合に、その周期を任意の定数で分周して生成した周期
とした構成とする。

【００１４】請求項５に記載のメモリ書き込み回路は、
請求項１記載の同期信号周期比較回路で同期信号検出回
路からの同期信号の周期と比較する正規の周期を、クロ
ック信号について任意の一定数のカウント期間とした構
成とする。請求項６に記載の再生信号処理装置は、請求
項１から請求項５のいずれかに記載のメモリ書き込み回
路を有し、入力信号を記録媒体からの再生信号とし、そ
の再生信号のデータをメモリ内に書き込むよう構成す
る。

【００１５】これらの構成によると、異常動作時に内挿
した同期信号のあとに入力信号に基づく正規の同期信号
が入力された場合にも、メモリへの書き込みアドレスを
正常に生成し、その正常なアドレスに従って、入力信号
のデータをメモリに書き込むことを可能とする。以下、
本発明の実施の形態を示すメモリ書き込み回路につい
て、図面を参照しながら具体的に説明する。 （実施の形態１）本発明の実施の形態１のメモリ書き込
み回路を説明する。

【００１６】図１は本実施の形態１のメモリ書き込み回
路の構成を示すブロック図である。図１において、あら
かじめ決められた一定周期の同期信号が含まれた入力信
号Ｎ１がＰＬＬ回路１に送られ、ＰＬＬ回路１では入力
信号Ｎ１に位相同期した抽出クロック信号Ｃ１を発生す
る。入力信号Ｎ１とＰＬＬ回路１で発生したクロック信
号Ｃ１とから同期信号検出回路２で同期信号Ｄ１が検出
される。同期信号検出回路２で検出された同期信号Ｄ１
の周期と、入力信号Ｎ１によりあらかじめ決められた正
規の同期信号の周期を分周回路７で２分の１とした正規
の周期Ｓ１とを、同期信号周期比較回路３で比較する。
その後、アドレス発生回路４で、同期信号Ｄ１と同期信
号周期比較回路３での比較結果Ｈ１とにより、書き込み
アドレスＡ１を発生する。

【００１７】ここで、アドレス発生回路４では、同期信
号周期比較回路３での比較結果Ｈ１において同期信号Ｄ
１の周期が正規の同期信号に基づく正規の周期Ｓ１より
短い場合は、図２に示すように、次の周期のアドレスＡ
１をインクリメントしないようにする。そしてこのアド
レスＡ１に従って、入力信号書き込み回路５でメモリ６
に入力信号Ｎ１を書き込む。

【００１８】従って、同期信号周期比較回路３での比較
結果Ｈ１において同期信号Ｄ１の周期が正規の同期信号
に基づく正規の周期Ｓ１により短い場合には、アドレス
発生回路４は前回のアドレスＡ１を出力し、そのアドレ
スＡ１に対応するメモリ６の記録位置に次の周期の入力
信号Ｎ１が入力信号書き込み回路５により書き込まれる
ことになる。

【００１９】この実施の形態１による発明の長所は、分
周回路７を２分の１分周とすることで、簡単な回路構成
で、上記のように動作させることができることである。 （実施の形態２）本発明の実施の形態２のメモリ書き込
み回路を説明する。図１は本実施の形態２のメモリ書き
込み回路の構成を示すブロック図である。図３におい
て、あらかじめ決められた一定周期の同期信号が含まれ
た入力信号Ｎ２がＰＬＬ回路１に送られ、ＰＬＬ回路１
では入力信号Ｎ２に位相同期した抽出クロック信号Ｃ２
を発生する。入力信号Ｎ２とＰＬＬ回路１で発生したク
ロック信号Ｃ２とから同期信号検出回路２で同期信号Ｄ
２が検出される。同期信号検出回路２で検出された同期
信号Ｄ２の周期と、入力信号Ｎ１によりあらかじめ決め
られた任意の周期の固定クロックなどを分周回路７でＮ
（任意の整数）分の１とした正規の周期Ｓ２とを、同期
信号周期比較回路３で比較する。その後、アドレス発生
回路４で、同期信号Ｄ２と同期信号周期比較回路３での
比較結果Ｈ２とにより、書き込みアドレスＡ２を発生す
る。

【００２０】ここで、アドレス発生回路４では、同期信
号周期比較回路３での比較結果Ｈ２において同期信号Ｄ
２の周期が固定クロックなどに基づく正規の周期Ｓ２よ
り短い場合は、図２に示すように、次の周期のアドレス
Ａ２をインクリメントしないようにする。そしてこのア
ドレスＡ２に従って、入力信号書き込み回路５でメモリ
６に入力信号Ｎ２を書き込む。

【００２１】従って、同期信号周期比較回路３での比較
結果Ｈ２において同期信号Ｄ２の周期が固定クロックな
どに基づく正規の周期Ｓ２により短い場合には、アドレ
ス発生回路４は前回のアドレスＡ２を出力し、そのアド
レスＡ２に対応するメモリ６の記録位置に次の周期の入
力信号Ｎ２が入力信号書き込み回路５により書き込まれ
ることになる。

【００２２】この実施の形態２による発明の長所は、分
周回路７をＮ分の１分周する回路構成とすることで、同
期信号の周期などにおいてさまざまな条件の入力信号に
対応させることができることである。 （実施の形態３）本発明の実施の形態３のメモリ書き込
み回路を説明する。

【００２３】図４は本実施の形態３のメモリ書き込み回
路の構成を示すブロック図である。図４において、あら
かじめ決められた一定周期の同期信号が含まれた入力信
号Ｎ３がＰＬＬ回路１に送られ、ＰＬＬ回路１では入力
信号Ｎ３に同期した抽出クロック信号Ｃ３を発生する。
入力信号Ｎ３とＰＬＬ回路１で発生したクロック信号Ｃ
３とから同期信号検出回路２で同期信号Ｄ３が検出され
る。一方、正規周期発生回路８で、同期信号検出回路２
からの同期信号Ｄ３の周期を任意周期の固定クロックを
基準にして測定し、測定した周期において例えば２つ前
の周期と１つ前の周期が同じ場合に、その周期を分周回
路７でＭ（任意の整数）分の１して正規の周期Ｓ３とす
る。この正規の周期Ｓ３と、同期信号検出回路２で検出
された同期信号Ｄ３の周期とを、同期信号周期比較回路
３で比較する。その後、アドレス発生回路４で、同期信
号Ｄ３と同期信号周期比較回路３での比較結果Ｈ３とに
より、書き込みアドレスＡ３を発生する。

【００２４】ここで、アドレス発生回路４では、同期信
号周期比較回路３での比較結果Ｈ３において同期信号Ｄ
３の周期が正規の周期Ｓ３より短い場合は、図２に示す
ように、次の周期のアドレスＡ３をインクリメントしな
いようにする。そしてこのアドレスＡ３に従って、入力
信号書き込み回路５でメモリ６に入力信号Ｎ３を書き込
む。

【００２５】従って、同期信号周期比較回路３での比較
結果Ｈ３において同期信号Ｄ３の周期が正規の周期Ｓ３
により短い場合には、アドレス発生回路４は前回のアド
レスＡ３を出力し、そのアドレスＡ３に対応するメモリ
６の記録位置に次の周期の入力信号Ｎ３が入力信号書き
込み回路５により書き込まれることになる。この実施の
形態３による発明の長所は、同期信号検出回路２からの
同期信号Ｄ３の周期が例えば２つ前の周期と１つ前の周
期が同じ場合に、その周期を正規の周期Ｓ３とすること
で、任意の記録メディアに対して、同じ回路構成で対応
することができることである。 （実施の形態４）本発明の実施の形態４のメモリ書き込
み回路を説明する。

【００２６】図５は本実施の形態４のメモリ書き込み回
路の構成を示すブロック図である。図５において、あら
かじめ決められた一定周期の同期信号が含まれた入力信
号Ｎ４がＰＬＬ回路１に送られ、ＰＬＬ回路１では入力
信号Ｎ４に位相同期した抽出クロック信号Ｃ４を発生す
る。入力信号Ｎ４とＰＬＬ回路１で発生したクロック信
号Ｃ４とから同期信号検出回路２で同期信号Ｄ４が検出
される。同期信号検出回路２で検出された同期信号Ｄ４
の周期と、ＰＬＬ回路１で発生したクロック信号Ｃ４を
カウンタ回路９でＬ（任意の整数）カウントしたときの
カウント期間である正規の周期Ｓ４とを、同期信号周期
比較回路３で比較する。その後、アドレス発生回路４
で、同期信号Ｄ４と同期信号周期比較回路３での比較結
果Ｈ４とにより、書き込みアドレスＡ４を発生する。

【００２７】ここで、アドレス発生回路４では、同期信
号周期比較回路３での比較結果Ｈ４において同期信号Ｄ
４の周期がクロック信号Ｃ４に基づく正規の周期Ｓ４よ
り短い場合は、図２に示すように、次の周期のアドレス
Ａ４をインクリメントしないようにする。そしてこのア
ドレスＡ４に従って、入力信号書き込み回路５でメモリ
６に入力信号Ｎ４を書き込む。

【００２８】従って、同期信号周期比較回路３での比較
結果Ｈ４において同期信号Ｄ４の周期がクロック信号Ｃ
４に基づく正規の周期Ｓ４より短い場合には、アドレス
発生回路４は前回のアドレスＡ４を出力し、そのアドレ
スＡ４に対応するメモリ６の記録位置に次の周期の入力
信号Ｎ４が入力信号書き込み回路５により書き込まれる
ことになる。

【００２９】この実施の形態４による発明の長所は、カ
ウンタ回路９で、ＰＬＬ回路１で発生したクロック信号
Ｃ４をカウントすることにより、記録メディアからの入
力信号Ｎ４の周期に応じた設定ができることである。な
お、上記の各実施の形態のメモリ書き込み回路を用いて
再生信号処理装置を構成し、ビデオＣＤやＤＶＤ等の光
ディスクなどの記録メディアからの再生信号を入力信号
とし、その再生信号のデータを例えば再生信号処理装置
内に設けたメモリ内に書き込むように構成することもで
き、各実施の形態のメモリ書き込み回路と同様の効果が
得られる。

【００３０】

【発明の効果】以上のように本発明によれば、異常動作
時に内挿した同期信号のあとに入力信号に基づく正規の
同期信号が入力された場合にも、メモリへの書き込みア
ドレスを正常に生成し、その正常なアドレスに従って、
入力信号のデータをメモリに書き込むことができる。

【００３１】そのため、入力信号データのメモリへの書
き込みの際に、異常動作時に同期信号を内挿した場合で
も、その入力信号データを正しいアドレスで正確にメモ
リ内に書き込んで異常データを上書きすることができ、
書き込んだ記録データの正当性を保証することができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１のメモリ書き込み回路の
構成を示すブロック図

【図２】同実施の形態１におけるメモリ書き込み動作を
示すタイミングチャート

【図３】本発明の実施の形態２のメモリ書き込み回路の
構成を示すブロック図

【図４】本発明の実施の形態３のメモリ書き込み回路の
構成を示すブロック図

【図５】本発明の実施の形態４のメモリ書き込み回路の
構成を示すブロック図

【図６】従来のメモリ書き込み回路の構成を示すブロッ
ク図

【図７】同従来例における正しい同期信号入力時のメモ
リ書き込み動作を示すタイミングチャート

【図８】同従来例における誤った同期信号入力時のメモ
リ書き込み動作を示すタイミングチャート

【符号の説明】

１ ＰＬＬ回路 ２ 同期信号検出回路 ３ 同期信号周期比較回路 ４ アドレス発生回路 ５ 入力信号書き込み回路 ６ メモリ ７ 分周回路 ８ 正規周期発生回路 ９ カウンタ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 一定周期の同期信号が含まれた入力信号
   から、その入力信号に位相同期したクロック信号に基づ
   いて前記同期信号を検出する同期信号検出回路と、前記
   同期信号検出回路からの同期信号の周期と前記入力信号
   内の同期信号に対して予め決められた正規の周期とを比
   較する同期信号周期比較回路と、前記同期信号周期比較
   回路の比較結果により、前記同期信号検出回路からの同
   期信号に基づいて、前記入力信号のメモリへの書き込み
   アドレスを発生するアドレス発生回路と、前記書き込み
   アドレスに対応する前記メモリ内の書き込み位置に前記
   入力信号のデータを書き込む入力信号書き込み回路とを
   有し、前記アドレス発生回路を、前記同期信号周期比較
   回路の比較結果により、前記書き込みアドレスを出力す
   る時にそのアドレスをインクリメントするかどうかを決
   定するよう構成したことを特徴とするメモリ書き込み回
   路。
2. 【請求項２】 同期信号周期比較回路で同期信号検出回
   路からの同期信号の周期と比較する正規の周期を、正規
   の同期信号に対して予め決められた周期の２分の１とし
   たことを特徴とする請求項１記載のメモリ書き込み回
   路。
3. 【請求項３】 同期信号周期比較回路で同期信号検出回
   路からの同期信号の周期と比較する正規の周期を、任意
   周期の固定クロックを任意の定数で分周して生成した固
   定周期としたことを特徴とする請求項１記載のメモリ書
   き込み回路。
4. 【請求項４】 同期信号周期比較回路で同期信号検出回
   路からの同期信号の周期と比較する正規の周期を、前記
   同期信号検出回路からの同期信号について任意周期の固
   定クロックに基づいて測定した周期が２周期以上で同じ
   場合に、その周期を任意の定数で分周して生成した周期
   としたことを特徴とする請求項１記載のメモリ書き込み
   回路。
5. 【請求項５】 同期信号周期比較回路で同期信号検出回
   路からの同期信号の周期と比較する正規の周期を、クロ
   ック信号について任意の一定数のカウント期間としたこ
   とを特徴とする請求項１記載のメモリ書き込み回路。
6. 【請求項６】 請求項１から請求項５のいずれかに記載
   のメモリ書き込み回路を有し、入力信号を記録媒体から
   の再生信号とし、その再生信号のデータをメモリ内に書
   き込むよう構成した再生信号処理装置。