JPS61177814A - 位相弁別器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、入力データ信号と可変周波数基準データ・ク
ロック信号の位相差を検出して、測定された位置差が減
るようにクロック信号の周波数を変えるための出力を発
生し、また入力データを基準データ・クロックと同期化
された標準化された形式の出力としてもたらす、位相弁
別器に関するものである。

Ｂ、従来技術 ディスク−ファイル・システムは、通常コンピュータ・
システムに対する補助的な情報記憶装置として使用され
ている。ディスク・ファイル記憶システム中では、デー
タは磁気ディスクの表面に配置された磁化反転によって
記録される。データの情報内容は、時間に離れている２
つの磁化反転で表わされる。以前にディスクに記録され
た情報を得るには、２つの磁化反転の間の時間即ちタイ
ミングを正確に測定して、情報が検索できるようにしな
ければならない。ディスクから読み取られるデータの瞬
間的な周波数はディスクの回転速度むらのために変動す
る。データがディスク・ファイル・システムによってデ
ータ・クロックと同期して別の装置に送られるシステム
では、閉ループ操作におけるデータ・クロックの周波数
を変動させてディスクの回転速度の変化から生じる入力
データ速度のむらを追従できるようにする手段を設けな
ければならない。その上、基準データ・クロック信号に
対して予想可能な時間関係をもつ出力を出すように、デ
ータを標準化しなければ々らない。

ディスク・ファイル記憶システムにおいて、基準データ
・クロックは、通常、電圧制御発振器（ＶＣＯ）を含む
位相ロック・グループによって生ぜられる。このＶＣＯ
の周波数は、位相弁別器が、基準データ・クロックの位
相関係を入力データ・パルスの位相と比較して決定する
。通常は、かかる位相弁別器は、位相差を検出した後、
ＶＯＣの周波数を増分的に変化させて、クロ・ツク信号
とデータ信号の位相を揃える。

ディスク上の磁気遷移の正確な配置は、隣接する遷移に
対して時間的に変更されることがあり得る。かかる位置
の変動は、記録媒体の欠陥、隣接する遷移からの磁束漏
れ、および検出過程における雑音や欠陥から生じること
がある。その結果、磁束遷移から引き出されるディジタ
ル・データ・パルスが、基準データ・クロックに対して
予想可能々位置をもたなくなる。したがって、データ標
準化装置は、データ・パルスがどのクロック・サイクル
で発生するかを正確に決定し、基準データ・クロックに
対して予想可能な形で時間的に標準化された形で発生す
るパルスを出力として発生しなければならない。

データ信号と基準データ・クロック信号の位相差を検出
するために用いられる既存の位相弁別器は、通常、複数
の回路遷移状態が並列的に発生する競合又は乱調状態を
検出する回路を用いる。これらの並列的遷移の相対遅延
が変動すると、位相弁別過程およびデータ標準化過程で
望ましくない変動が生じ得る。

Ｃ１発明が解決する問題点 コンピュータの世代が新しくなるにつけてデータ転送装
置およびデータ処理装置の速度が増大するので、位相検
出を不安定化させる多重経路状態の効果は、大きくなる
ばかりである。乱調状態を減らすと、位相検出器のディ
スク・ファイル・システムから得られたデータをデータ
・クロック信号と同期させ、データを予想可能な形で標
準化する能力が向上する。

Ｄ１問題点を解決するだめの手段 本発明は、入力データ信号と可変周波数基準データ・ク
ロック信号の位相差を検出するのに使用される位相弁別
器における多重経路（ｍｕｌｔｉｐｌｅｐａｔｂ）状態
の発生を抑制する。位相弁別器お上ひデータ標準化装置
である。この装置の動作は、この装置の位相測鎗回路で
多重経路状態をなくすことを特徴とする。

本発明の装置は、多重経路状態をなくすため、各状態遷
移が該当する一つの状態変数のみの変化によって生じる
状態遷移経路を追従して、データ信号とクロック信号の
間の相対位相を測定する、多重状態ラッチ回路を使用す
る。

本発明は、さらにデータ信号中に埋め込まれた情報を抜
き出して、予想可能な形で標準化され、基準データ・ク
ロック信号と同期化された形式の情報を提供する。

本発明の位相弁別器およびデータ標準化装置は、名目デ
ータ速度で発生する遷移を含む入力データ信号と可変周
波数クロック信号の位相差に応答する。この装置は、入
力データ信号と基準データクロック信号の位相差が検出
されると、それに応じて、クロック信号の周波数を位相
差がなくなる方向に変更するための位相差信号を発生す
る。この装置は、入力データ信号の遷移に応じて、特定
の基準タイミング時間をもつタイミング基準信号を生成
する、基準タイミング回路を含んでいる。

装置のラッチ回路は、タイミング基準信号、および基準
クロック信号の遷移に応答して、もしもタイミング基準
信号の完了後にクロック遷移が起こる場合、クロックが
データ信号に対して遅れていることを示し、そしてタイ
ミング基準信号がクロック遷移よりも先行している時間
に対応する第一の位相差信号を出す。タイミング基準信
号の発生の間にクロック遷移が起こる場合、位相弁別器
は、クロックがデータ信号に対して進んでいることを示
し、基準タイミング期間のクロック遷移の後に残る部分
に対応する第二の位相差信号を出す。

第一の位相差信号に応答して、基準データークロックの
周波数を増加させるだめの増加信号を発生する、ゲート
回路が設けられる。ゲートは、さらに第二の位相差信号
に応答して、基準データ・クロックの周波数を減少させ
るだめの減少信号を発生する。

また、本発明の装置には、ラッチ回路に対応して、入力
データ信号に含まれる情報を、修正後の基準データ・ク
ロック信号と位相が一致する標準化されたデータ形式で
出すゲートが含まれている。

したがって、乱調状態を殆んど除去した、位相弁別器お
よびデータ標準化装置を提供することが本発明の主目的
である。

本発明の他の目的は、入力データ信号と基準データ・ク
ロック信号の位相差を測定し、各状態遷移が一つの状態
変数のみの変化によって生じる多重状態測定サイクルを
実施して測定値にもとづく位相差信号を生成するラッチ
回路を備えた、かかる装置を提供することである。

本発明の他の目的は、入力データ信号に含まれる情報を
、基準データ・クロック信号と同期化された標準化され
たデータ形式で出すデータ標準化装置を備えた、かかる
装置を提供することである一本発明の他の目的は、位相
弁別とデータ標準化を実現するための改良された装置を
提供することである。

Ｅ、実施例の説明 本発明の位相弁別器およびデータ標準化装置は、クロッ
ク信号を入りデータ信号と同期させ、どのクロック・サ
イクルで入りデータ信号が入ってくるかを判断し、デー
タを標準化された形式で出さなければなら々い２進デー
タ処理システムに必要な、周波数同期化およびデータ標
準化を実施する。

本発明の位相弁別器およびデータ標準化装置は、回転す
る磁気ディスクからデータを検索または読み取る、ディ
スク・ファイル記憶システムで使用するためのものであ
る。データは、パルス整形回路を経て位相ロック・ルー
プに送られる。位相クロック・ループは、データと同期
化され、データと一緒に供給される可変周波数クロック
信号を、コンピュータ・システムに送る。かかる位相ロ
ック・ループが第１図に示しである。このループは、基
準データ・クロック（ｆｃ）を発生する電圧制御発振器
（ＶＣＯ）１０を含んでいる。この基準データークロッ
クの周波数は、通常のチャージ・ポンプ１２から低域フ
ィルター（ＬＰＦ）１３を経て送られる電圧信号の絶対
値によって決まる。

チャージ・ポンプは当該技術で周知であり、参照番号１
２で示したものは典型的なものである。

チャージ書ポンプ１２は、充電電圧電流工。の電源と放
電電流■Ｄの電源を含んでいる。これらの電流電源は、
単独でまたは一緒に、切換えによってＬＰＦ１３を形成
する電荷蓄積コンデンサ・ネットワークに通じる。位相
修正信号によって■。

電流電源がＬＰＦに通じると、充電電流がネットワーク
の電荷を増加させる。電荷が増加すると、ＶＣＯ１０に
送られる電圧の大きさが増加し、それによってｆｃの周
波数が増大する。もう一つの位相ＬＰＦ１３修正信号は
、放電電流■。をＬＰＦ１３に通じさせる。放電電流が
ＬＰＦ１５に通じると、ネットワークから電荷が除去さ
れ、それによってｆ　の周波数が減少する。

典型的な位相ロック・ループでは、チャージ・ポンプ１
２は一対の位相修正信号を生成する位相弁別器によって
給電される。その一つは、ＬＰＦが保持する電荷を（し
たがってｆ。の周波数を）増加させる。もう一方のＬＰ
Ｆ修正信号は、ＬＰＦ電圧を、したがってｆｃの周波数
を減少させるために位相弁別器が生成する。

本発明の装置は、第１図に参照番号１６で示しであるが
、クロック信号ｆｃおよび入力データ・ストリームＤを
入力として受は取る。装置１６は、壕だ増加ＩＩＮＣ）
修正信号と減少（ＤＥＣ）修正信号を出力として生成す
る。ＩＮＣ信号がチャージ・ポンプ１２に送られると、
充電電流ＩＣがＩ、ＰＦ１３に通じる。ＩＮＣ信号がマ
イナス状態になると、充電電流が除去される。同様にＤ
ＥＣ信号がプラス状態のときは、放電電流ＩＤがＬＰＦ
１３に通じ、ＤＥＣ信号がマイナスになると、放電電流
がＩ、　Ｐ　Ｆから除去される。

好ましくＨ１ｌｆｔ磁気ディスクから読み取られたデー
タを表す。周知のように、データは磁束遷移の形で磁気
ディスクに記憶される。情報は、連続する遷移間の間隔
で表される。連続する遷移はディスクから読み取られる
と、感知されてパルス回路に供給され　パルス回路が各
遷移毎に・ζルスを発生する。下記の考察では、かかる
、Ｃルス回路の出力をＤで表すことにする。Ｄが運ぶ情
報は、連続するパルスの上昇エツジ間で経過する時間に
対応する。

装置１６は、また入力データ信号りから得られた情報を
出力として出す。装置は、１情報をｆ：Ｃと同期された
標準化された形式にする。この出力は、第１図で「標準
化データ」という信号で示されている。

装置１６の動作は、第２図の波形図に波形に示しである
。第２図においてｓ　　’ｅはｖｃｏ　ｉ　ｏによって
発生されるクロック信号を表す。

第２図の波形りは、装置１６に入力されるデータを表す
。

第２図の「入力が早い場合」と記した部分ではＤのプラ
ス遷移２０がｆｃのプラス遷移２２よりも早く起こる。

このことは、入力データ信号がｆｃよりも位相が進んで
いるという状態になる。下記に説明する動作では、遷移
２０によってタイマーの動作が開始され、予め決まった
この場合はｆｏのサイクルの１／２の基準タイミング時
間を定義するパルスを発生する。しだがって、エツジ２
０と２２が揃うと、基準タイミング信号のタイミング時
間は、ｆｃの遷移２２と同時に始まり、その後のマイナ
ス遷移２４と同時に終ることになる。

言い換えれば、ｆｃとＤが同位相の場合、タイミング時
間の終りによってマイナス遷移２４がどこにくるか定義
される。しかし、Ｄの遷移２０　Ｆｉｆ　ｃの遷移２２
よシも先に起こるので、ｆｃのマイナス遷移２４より先
にタイミング時間が終了する。

タイミング基準信号時間の終了からマイナス遷移２４ま
での時間（第３図の１１）が、ｆｃ（！：Ｄの位相差を
表す。この位相差が装置１６によって測定され、ＩＮＣ
信号を発生するのに使用される。

本発明の装置では、ＩＮＣ信号は測定された位相差に対
応する時間ｔ１の間だけ附勢可能となる。

この場合、チャージ・ポンプｌｌ１ＬＰＦ１３に電流を
送って、ｖｃｏｉｏに供給される電圧の絶対値を上げる
。電圧が上がると、ｆｃの周波数が増加し、したがって
遷移２５および次の位相測定サイクルよυ前に起こるそ
の後のすべての遷移は、Ｄの位相に「追いつこう」とし
て時間的に進むことになる。

ＩＮＣ信号が時間ｔ１　の間プラスとなった後、装置１
６はＤＥＣ信号をオンにして、ＩＮＣ信号を中和しチャ
ージ・ポンプを有効に停止して、ＶＣＯへの電圧を変え
る。

ここで第２図の「入力データが遅い場合」と記した部分
を参照すると、Ｄのプラス遷移２６がｆｃのプラス遷移
２８よシ後に起こシ、そのため装置ｆ、のマイナス遷移
３０からタイミング基準信号め終了までに経過する時間
に対応する位相差を測定する。この測定された位相差は
、第２図の時間ｔ２に対応する。ｆｃを遅らせて位相差
を減らすため、装置１６はＤＥ’Ｃ信号を位相差に等し
い時間ｔ２の間発生する。その結果、チャージ・ポンプ
１２はＬＰＦ１３上の電荷を減らして、ＶＣＯｌｏに供
給される電圧を低下させ、したがってｆｃの周波数を減
少させる。ｆｃの周波数が減少する結果、ｆｃの位相が
遅れる。

この場合も装置１６は、ＤＥＣｉ号が測定された位相差
に対応する時間ｔ２の間オンになった後、ＩＮ信号にプ
ラス状態をとらせて、チャージ・ポンプ電圧の変化を止
める。そのため、ＤＥＣ信号が中和され、ＬＰＦ１３上
の電荷の変化が止まる。

他方の信号が測定された位相差に対応する時間の間プラ
ス状態となった後に、減勢状態にあるＩＮＣまたはＤＥ
Ｃ修正信号をオンにする手順によって、装置１６の位相
弁別器の操作は、周知の「不感帯域」を経て遷移するこ
となく終了できる。

不感帯域は、チャージ・ポンプの電流回路を切り換える
のに有限時間が必要なために生じる。第２図に示すよう
に、装置１６は、プラス状態で両方の修正信号をある時
間の間供給した後、両者を同時に減勢する。

本発明の装置は、第３図に参照番号３２−４６で示した
各素子を含んでいる。「ディスク・ファイル制御装置」
と記したブロックは含まない。装置は、ラッチ３２−４
０からなる多重状態”ｙａチ回回路ケルでいる。このラ
ッチ回路は、多重状態位相測定・周波数調節サイクルを
経て遷移する。

ラッチ５２−４０は、今後それぞれの出力または指定さ
れた参照番号で呼ぶことにする。

傾斜タイマー４１がタイマ・ラン舎ラッチ５６の出力Ｗ
によって附勢される。この傾斜タイマは通常のものであ
る。Ｗがセットされると、ここには図示すれていないタ
イマ中のランプ発生装置が、基準タイミング時間に等し
い存続時間をもつランプ（傾斜区間）を発生させる。ラ
ンプが終了すると、タイマ４１は、基準タイミング時間
の終了をマークする信号Ｔを発生する。すなわちＷのプ
ラス遷移からその後のＴの遷移までの時間は、基準タイ
ミング時間に等しい。

ラッチ５２．３４．５６．３８．４０の出力および傾斜
タイマ４１の出力を、それぞれＺ、Ｘ、ｗ、ｙ、ｖ％Ｔ
と呼ぶことにする。これらの出力は、ｆｃおよびＤと共
に、位相測定サイクル中での装置１６の遷移を制御する
状態変数である。下記の目的のために、さらに変数Ｆと
Ｒがラッチ５８と３４に供給される。ディスク・ファイ
ル・システムでは、ＦとＲは、通常第２図に示したディ
スク・ファイル制御装置によって供給される。ただし、
この制御装置は、本発明の装置の一部分ではない。

第３図に示すように、ラッチ５２の出力２は、状態変数
Ｖ、Ｗ、ｆ、、Ｙによって決まる。ラッチ３４の出力Ｘ
は、状態変数Ｗ、Ｄ、Ｖ、Ｙ、Ｈに依存する。タイマ・
ラン・ラッチ３６の出力Ｗは、状態変数Ｙ、Ｄ、Ｘ、Ｖ
の状態に依存する。

ラッチ３８が出す変数Ｙば、状態変数Ｆ、Ｖ、Ｘ、Ｗ、
Ｔによって決まる。通常の位相測定サイクルの間は、状
態変数ＦとＲは附勢されないことに注意すること、ラッ
チ４０が出力する変数Ｖは、状態変数Ｗ、Ｚ、Ｙ、ｆ０
の状態に依存する。

ＩＮＣ修正又は補正信号およびＤＥＣ修正信号は、ＩＮ
Ｃゲート４２およびＤＥＣゲート４４によって供給され
る。■ＮＣゲート４２が出力する■ＮＣ信号は、そのゲ
ートに入力される状態変数ＹとＷに依存する。ＤＥＣゲ
ート４４が出力するＤＥＣ信号は、状態変数ＶとＷによ
って決まる。

装置によって供給される標準化されたデータは、データ
解読ゲート４６が状態変数Ｗ、■、Ｘに応答して発生す
る。

第３図に示した装置１６の動作は、第２図のタイミング
図、第４図の状態遷移図、第２表の論理方程式、および
下記の方程式（１）、（２）、（３）、を参照すると理
解できる。第４図の状態遷移図の各状態は、このラッチ
回路が発生する状態変数の特定の組合せによって決まる
。第２図の先に到着する場合および後に到着するについ
ての第３図の装置の状態順序が、第２図の一番下の「標
準化データ」波形の下側に示しである。

第１表は、第４図の状態をｖ、ｗ、ｘ、ｙ、ｚ状態変数
から構成されるラッチ状態の決定と関連づけたものであ
る。

第１表　論理状態 状態名　　　　　　　ラッチ状態 Ｉ　　　　　　　　　　　　　　　　　ＶＷＸＹＺ２　
　　　　　　　　　　　　　　　ＶＷＸ　Ｙ　Ｚ３　　
　　　　　　　　　　　　　　ＶＷＸＹＺ４　　　　　
　　　　　　　　　　　ＶＷＸ　Ｙ　Ｚ４Ｉ　　　　　
　　　　ＶＷＸＹＺ ｓ　　　　　　　　　　　　　　　　ｖｗｘｙｚ５Ｂ　
　　　　　　　　ＶＷＸＹＺ ５Ｄ　　　　　　　　　　　　　　ＶＷＸＹＺ５Ｆ　　
　　　　　　　ＶＷＸＹＺ ５ＩＤ　　　　　　　　ＶＷＸＹＺ ６　　　　　　　　　　　　　　　　　ＶＷＸＹＺ６Ｆ
　　　　　　　　　　　　　　　ＶＷＸＹＺ７　　　　
　　　　　　　　　　　　ＶＷＸＹＺＢ　　　　　　　
　　　　　　　　　ＶＷＸＹＺＡ　　　　　　　　　　
　　　　　　　ＶＷＸＹＺＡＩ　　　　　　　　　　　
　　　　ＶＷＸＹＺＢ　　　　　　　　　　　　　　　
　ＶＷＸＹＺｃ　　　　　　　　　　　　　　　　ｖｗ
ｘｙｚｃｉ　　　　　　　　　ｖｗｘｙｚ Ｄ　　　　　　　　　　ＶＷＸＹＺ 第１表では、状態変数に対して通常のデジタル表記法を
使っである。すなわち、たとえば装置１６のラッチ回路
は、ラッチ５２−４０がすべてリセットされているとき
、状態１となる。同様にラッチ５２−４０がすべてセッ
トされているとき、ラッチ回路は状態５Ｂとなる。当業
者なら理解できるように、状態変数がリセットされた状
態は、変数の上に横線を引いて示し、セットされた状態
では横線をつけない。

ラッチ３２−４０をセットおよびリセットする条件を、
第２表に示す。

第２表 セラ　ト条件　　　　＋、ｌセット条件ｖ、＝ｚ・（（
ｗ、ｒｃ）＋（ｗ−ｙ−ｒｃ））　　ｖ＝（Ｗ−Ｚ、ｆ
ｏ）Ｚ＝（ｖ−ｆｃ）ｚ；（ｖ−Ｘ−Ｙ−ｆｏ）＋（ｖ
−ｆｃ）この場合も、第２表の状態変数方程式の表記法
は通常のものであり、第１表で使ったものと等価である
。

装置１６が出力する位相修正信号は、方程式（１）およ
び（２）で与えられる。

ｒＮｃ＝（ｗ−Ｙ）　　　　　（１） Ｄ　　Ｅ　Ｃ＝　　（Ｖ　　−Ｗ　）　　　　　　　　
　（２）自明な如く、方程式（１）および（２）の変数
環は、ラッチ回路の動作によって発生される位相差信号
である。第１の位相差信号（Ｗ−Ｙｌは、Ｄがｆｃより
も進んでいる位相の大きさを時間で表したものである。

一方、第２の位相差信号（Ｖ−Ｗ）は、ｆｃがＤよりも
進んでいる場合のｆｃとＤの位相差の大きさを時間で表
したものである。

データ解読ラッチ４６の出力は、方程式（３）で与えら
れる。

出力＝（Ｖ＠Ｗ）＋（Ｖ−Ｗ−Ｘ）　　　（３）方程式
（３）において、出力の項は、データ解読ゲート４６が
出力する標準化データに対応する。

最後に、第２図の波形図でシンと記した波形は、タイマ
・ラン赤ラッチ３６が出力する変数ＷＶｃ等しい。

図かられかるように、第４図のラッチ回路の位相測定遷
移図は、まずｆｃの状態に応じて、状態１または状態２
となる。クロック信号が変わるにつれて、ラッチ回路は
状態１と２を交互にとる。

入力データ信号りのプラス遷移を受は取ると、タイマ令
ランーラッチ３６がセットされて、Ｗが動作可能になる
。入力信号りを受は取ると、ラッチ回路は、当初の状態
に応じて状態５または４に移る。

第２図の入力が先の場合では、ラッチ回路が状態１のと
きに、入力データ信号りの遷移２０を受は取る。状態１
では、ラッチ３２−４０がｔべてリセットされる。入力
データ遷移２０によって、タイマ書ラン・ラッチ３６が
セットされ、遷移４７で状態変数Ｗが高レベルになる。

ラッチ３６がセットされて、ラッチ回路は状態３になる
。状態３では、ラン信号の遷移４７ａで示されるように
傾斜タイマ４１が動作を始める。

傾斜タイマ４１の動作の一環として、破線の輪廓４８で
示される傾斜が発生する。この傾斜４８は、ｆｃの名目
サイクル時間の１／２に等しい時間マーカである。この
時間中にｆｃのプラス遷移２２が起こって、２ラツチ３
２をセットし、遷移５６で２を附勢し、ラッチ回路を状
態３から状態４に変える。

入力が先の場合、傾斜４８によって確定される基準タイ
ミング時間は、ｆｃのマイナス遷移２４よりも先に終了
する。傾斜４８がタイム・アウトすると、傾斜タイマ４
１が遷移５８でＴを附勢する。ＴＦｉＹラッチ３８をセ
ットし、遷移６０でＹを附勢して、ラッチ回路を状態４
から状態４Ｉにする。

ラッチ回路は、’Ｃのマイナス遷移２４によってＶラッ
チ４０がセットされるまで、ｔｌで表される位相差時間
の開状態４■に留まる。■ラッチ４０がセットされると
、遷移６２でＶを附勢する。

■が正に向って附勢されると、ラッチ回路は、ＶとＷが
共にプラス状態となって方程式（２）を満足する状態５
１Ｄに移り、ＤＥＣ信号を高レベルにする。

状態５ＩＤでは、上記に説明した目的のだめに、ＩＮＣ
エラー信号もＤＥＣエラー信号もオンである。さらに、
方程式（３）の第１の変数項が満足されて、遷移６４で
標準化データ出力を高レベルにする。

ラッチ回路は、短時間だけ５１Ｄ状態に留まる。

状態５■Ｄのとき、Ｘラッチ３４のセット条件が満足さ
れ、遷移６６で状態変数Ｘが高レベルに々る。このため
、ラッチ回路は状態５Ｂに移り、タイマ・ラン・ラッチ
３６への入力時にリセット条件が確立してから遷移６８
でＷのマイナス遷移が起こるまでの時間にほぼ等しい時
間の間そこに留まる。

状態５になると、ＩＮＣ修正信号とＤＥＣ修正信号はオ
フになるが、標準化データ出力はオンのままである。状
態５■Ｄおよび５ＢＩＩｉ、ＩＮＣ信号とＤＥＣ信号が
重なる２ゲート遅延をもたらす。

下記に説明するように、タイマ・ラン・ラッチ３６の論
理構造は、ラッチ５６がリセットし始める前にラッチ３
４が充分にセットされるだけの時間が与えられるように
設計されている。

状態変数Ｆが減勢されていると仮定すると、Ｗのマイナ
ス遷移の後でＹラッチ３８がセットされたとき、ラッチ
回路が直ちに状態５Ｆに移る。

状態５Ｆに続いてｂ　　’Ｃのプラス遷移２５によって
２ラツチ３２リセツトされ、遷移７２で２をリセットす
る。これによって、ラッチ回路は状態６Ｆに移り、ｆｃ
のマイナス遷移によってＶラッチ４４０がリセットされ
てＶをリセットすると、そこから出る。ここで、ラッチ
回路は状態７に移る。状態７に入った直後に、■がマイ
ナス即ち負の状態であるため、標準化出力パルスが降下
して、方程式（３）の変数項を減勢する、入力りが低レ
ベルの場合、状態７から状態１への遷移が送る。■が依
然としてプラスの場合、Ｄがマイナス状態をとるまで、
装置はｆｃの遷移に応じて状態７と８の間で振動する。

Ｄがマイナスになると、Ｘラッチ′５４がリセットされ
、装置は待機状態１および２に戻る。このとき、ラッチ
回路は、入力データＤの次のプラス遷移を受は取ると、
次のサイクルにすぐ入ることができる。

第２図の入力が後の場合、ｆｃのプラス遷移が遷移２６
よりも先に起こったため、ラッチ回路が状態２のとき、
Ｄの遷移２６を受は取る。Ｄの遷移２６を受は取ると、
ラッチ回路は、タイマ・ラン・ラッチ３６をセットして
状態変数Ｗを附勢し、状態４に移る。入力が先の場合と
同じく、傾斜タイマ４１が動き始める。次に、傾斜タイ
マがまた上昇中に基準タイミング時間の終了前に、’ｅ
のマイナス遷移５０が起こる。それによって、■ラッチ
４０がセットされ、ラッチ回路は状態５Ｄに移る。

状態５Ｄでランプはスルーを続け、標準化データ出力が
附勢され、ＤＥＣ信号が真の状態になる。

それによって、チャージ・ポンプがＬＰＦ１３から電荷
を除去して、ｆｃの周波数を減少させる。

ラッチ回路は、第２図でｔ２によって表される入力デー
タＤとクロックｆｃの位相誤差に等しい瞬間の間、状態
５Ｄに留まる。

傾斜タイマがその期間を完了して、タイム・アウト信号
Ｔを出すと、Ｙラッチ３８がセットされて、ラッチ回路
は状態５ＩＤに移る。この時点以降、ラッチ回路は入力
が先の場合について上記で説明したのと同じことをする
。

装置１６の有利な特徴は、傾斜タイマ４１が状態変数Ｗ
によって制御されることである。このため装置はＷの状
態変化によってゲート４２または４４を附勢し、次にＹ
またはＶの状態変化によってＩＮＣ信号またはＤＥＣ信
号を発生することができる。たとえば、変数Ｗがプラス
になり、次に変数Ｙがプラスになると、ｒＮｃ修正信号
が高レベルになる。

変数Ｗがリセットされると、ＴＮＣ修正信号もＤＥＣ修
正信号も滅勢される。これによって、装置１６が実行す
る位相測定で平衡がもたらされ、論理回路によって導入
されるオフセットが減少する。

本発明の装置のもう一つの好ましい特徴は、状態変動Ｖ
とＹがＩＮＣ信号およびＤＥＣ信号の供給に対して影響
を与えることである。入力が先の場合、Ｙがセットされ
ると修正が始まり、■がセットされると修正が終わる。

修正が終わるのは、ＤＥＣ信号とＩＮＣ信号が共にセッ
トされるためである。そのため、充電電流電源と放電電
流電源は、減少電流電源が安定化するのに充分な間オン
のままとなる。この時点で変数Ｗがリセットされると、
ＩＮＣ信号もＤＥＣ信号も滅勢される。入力が後の場合
は、変数Ｖがセットされると、放電電流電源がオンに切
換わる。変数Ｖがセットされて、充電電流電源がオンに
なり修正期間が終了するまで、減少電流電源は動作して
、ｆｃの周波数を減少させる。この場合も、Ｗ変数がリ
セットされるまで、両方の電流電源はオンのままである
。

したがって、■ラッチおよびＹラッチをセラトスること
によってＩＮＣまたはＤＥＣ修正期間が決まる。すなわ
ち、どちらかのラッチをセットするのに必要な時間が変
動すると、増加修正と減少修正の両方に等しく影響が及
ぶ。

データ解読ゲート４６が出力する標準化データは、位相
測定サイクルがほぼ完了したとき、ｆｃのマイナス遷移
を同期化される。というのは、この標準化データは、■
ラッチ４０によって附勢されるが、■ラッチは必ずｆｃ
のマイナス遷移によってセットされ、Ｄとｆｃの位相差
の測定をもたらすためである。標準化データ出力が、ラ
ッチ４０とデータ解読ゲート４６の２つの素子によって
遅延されることは、当業者には自明のはずである。

出力データは変数ＶＫよって標準化される。というのは
、■はそれをセットしたｆｃマイナス遷移の後の次のｆ
ｃのマイナス遷移によって必ずリセットされるためであ
る。したがって、それはｆｃの丁度１サイクルの間持続
する。

たとえば、第２図を参照すると、ｆｃのマイナス遷移が
起こって、遷移ｆｃとＤの位相差の測定が可能になると
、遷移６２でＶがセットされる。

遷移６２でＶがセットされた後、遷移６４で標準化デー
タ出力がセットされ、ｆｃのマイナス遷移７４によって
Ｖがリセットされるまで、高レベルに留まる。したがっ
て、ｆｃの周波数が、その位相が位相修正信号に応じて
変化したとしても、位相測定から生じる標準化データの
位置と持続時間は、いつもｆｃに対して同じである。第
２図の入力が後の場合を検討すると、標準化データ出力
とｆｃのマイナス遷移３０および７６の間に同じく関係
が成り立つことがわかる。したがって、入力データ信号
りのプラス・エツジ２０および２６中の情報が、ｆｅに
対して位置および持続時間が標準化されている標準化デ
ータ出力に繰り込壕れる。

第４図の遷移図に戻り、かつ第５図のタイミング図をみ
ると、状態変数Ｆがセットされている場合、遷移図の状
態５からの戻り経路が変動することがわかる。この戻り
経路の変動によって、磁気ディスク上のデータ・フィー
ルドに最初に同期化するときに通常ぶつかる特殊化デー
タに対する位相検出を実現するための、装置１６の特別
データ非対称性保護機能が可能になる。かかる特殊化デ
ータは、たとえばデータ・フィールドにヘッドするギャ
ップに含まれる繰返しデータ・パターンを含むことがで
きる。第２図、第４図および第５図に示した本発明の実
施例は、ギャップ同期化データの繰返し速度がｆｃの速
度の１／４である。ディスク・ドライブ・システム用の
ものである。

ギャップ中のデータが既知の周波数であることを使って
、類似ルック・アップ状態の発生を防止することができ
る。疑似ルック・アップ状態は、位相ロック・ループが
１８０°の位相誤差で一般的に入力データに対してロッ
クされたときに生じる。

これは、入力信号がビット対をもつ場合に起こシ得る。

周知のように、１８０°の疑似ルック・アップ状態が発
生すると、入力データ・パルスは、非常に進んだ状態と
非常に遅れだ状態の間で後続の入力パルス上に交互に現
われる見かけの位相誤差をもつ。その上、入力データ・
パルスは交互に実際よりも１つ少ないクロック・サイク
ルによって、次に１つ多いクロック・サイクルによって
分離されるように見える。実際には、パルスは、一定数
のクロック・サイクルによって分離される。疑似ルック
・アップは安定状態ではないが、位相ロック・ループが
位相を揃えるのに要する時間を増大させることがあり得
る。

データ非対称性変数Ｆは、たとえばディスク・ファイル
制御装置の検出回路がギャップの存在を検出したときに
発生される信号を表す。本発明の装置は、ｆｃの周波数
の１／４のギャップ・データを予期するので、Ｆ変数に
よって動作可能になると、装置の位相弁別機能が以前の
入力遷移との間隔がｆｃの４パルスよりも狭い入力デー
タ遷移には反応しないようにして、疑似ルック・アップ
を防止する。このため、第１図の位相ルック・ループが
１８０°位相外れでルック・アップすることが防止され
る。Ｆが動作可能になると、第５図の遷移サイクルは状
態６から状態ＡＩＫ戻り、さらにｆｃの２サイクル分だ
け遅れて状態１に戻る。

装置は、１８０°位相ルック・アップを防止する機能を
実行しながら、Ｆでマスクされていない入りデータ・ビ
ットに対する位相測定およびデータ標準化を続ける。

したがって、ギャップ遷移が検出されて入りデータＤの
プラス遷移が起こり、それが第５図のｆｃの遷移８０と
一緒に位相測定サイクルを開始すると仮定すると、ラッ
チ回路はＦの状態とは無関係に上記のように状態４に移
る。次にｆｃの遷移８２によって、ラッチ回路は状態４
Ｉまたは５Ｄを経て状態５ＩＤに移る。上記のように、
遷移８２の後に標準化データ出力ＯＵＴがプラスになる
。

その後自動的に状態５Ｂを経て状態５に戻り、その後、
Ｆがプラス状態であるため、ラッチ回路はｆｃのプラス
遷移８６の後に、状態５Ｆではなく状態６に移る。

遷移サイクルは、状態６からｆｃのもう２サイクルの間
、ラッチ回路がＤのプラス遷移に応答することを防止す
る。したがって、遷移サイクルはマイナス遷移８８の後
で状態６から状態Ａ１に入る。マイナス遷移８８によっ
てＶがリセットされるため、方程式（３）のどちらの変
数環も真にはならず、データ解読ゲート４６がオフにな
シ、標準化データ・パルスＯＵＴが状態Ａ１で滅勢され
る。

第４図を検討するとわかるように、状態Ａ１から状態１
への遷移は％　　’Ｃの８８から９０までの遷移に応じ
て行われる。このループ内のどの状態によっても、タイ
マｅラン・ラッチはＤの遷移に応答して測定サイクルを
始めることができない。

タイマ・ラン・ラッチが応答できる最初の状態は、Ｆル
ープが終了する状態１である。

第４図の遷移サイクルで、状態７と８の間にもう一つの
ループがある。ディスク・ファイル・システムが読取り
機能から書込み機能に切り換わると、ディスク・ファイ
ル制御装置は、リセット信号Ｒを附勢し、本発明の装置
が動作するのを妨げる。ラッチ回路が状態１または２の
場合、Ｒがセットされると、それぞれ状態７または８に
移る。

ラッチ回路は、Ｒが滅勢されるまで何のアクションもと
らずに状態７と８の間を交互に振動し、入力データ信号
は存在しない。

ラッチ回路がとれるのは上記の論理状態だけではないこ
とは自明である。第４図の遷移ループでその他の状態や
その他のバリエーションも可能である。もちろん、その
場合は本発明の装置を実用化する際に、設計者がそれら
の他の状態および遷移を実現しなければならない。ラッ
チ回路がここに記載しなかった条件の下でここに考察し
なかった状態に入る場合、ラッチ回路が第４図に示した
状態の１つに戻るためのエスケープ経路を設けることが
必要となる。かかるエスケープ経路ないし代替ルートの
設計は、妥当な技量をもつロジック設計者の能力で可能
であシ、第２表の論理方程式がかかるエスケープ経路を
もたらす。

ラッチ３２−４０および４６ならびにゲート４２と４４
を実現するための回路技術は色々あるが、発明者は通常
の差動結合されたカスケード形エミッタ結合論理回路（
ｃＥｃＬ）がＴＴＬなど通常の単一終端論理回路に勝さ
る利点をいくつかもっていることを発見した。ＣＥＣＬ
などの差動論理回路を使うと、ラッチ回路の遅延特性を
変動させる雑音その他の外部作用の効果が減少する。さ
らに、各状態遷移は１対または数対の差分信号を含むた
め、上昇時間と下降時間の差による変動が減少する。最
後に、周知のように差動論理回路は、単一終端論理回路
よりもよい雑音限界をもたらす。

そのため、より小さな信号スイングが使用でき、ラッチ
回路の速度／パワー積が改善される。

ラッチ３２−４０および４６をＣＥＣＬで実現する例が
、第６図に示しである。この図は、タイマ・ラン・ラッ
チ５６と機能的に等価なＣＥＣＬ回路の概略図である。

ＣＥＣＬ回路では普通のことであるが、エミッタ結合ト
ランジスタ対の２組のカスケード・セット１００−１０
６および１１０を使って、変数Ｗをセットしリセットす
るのに必要な入力状態変数に対して応答する。論理回路
をラッチ内部に実現する。すなわち、ラッチがリセット
されると、プラス状態感知電圧Ｗｌ、Ｗ２、Ｗ３、Ｗ４
、Ｗ５は、それぞれ対応するマイナス出力感知電圧Ｗ１
−Ｗ５よりも低い電圧になる。

セット状態またはリセット状態は、主電流電源トランジ
スタ１１８からエミッタ結合スイッチ対１ＤＯ−１０６
および１１０の一つを通って流れる電流の分岐によって
決まる。これらのエミッタ結合スイッチ対は、単一の電
流経路の消散を消費するだけで多数の論理判断が行える
ように接続されている。

ＣＥＣＬ回路にラッチ５２−４０および４６をさらに追
加すると、細流トランジスタがもたらされる。その一つ
を第６図に１２０で示す。細流トランジスタが接続され
ているエミッタ結合トランジスタ対を低電流オン状態に
保って、トランジスタ対の下側のスイッチが電流を流す
ように切シ換わると、トランジスタ対が迅速に電流を流
すようにするため、各細流トランジスタに電圧−ｖｂ′
のバイアスをかける。細流トランジスタからの電流は、
主電流電源トランジスタが発生する電流よりもずっと低
い。細流トランジスタがない場合、各トランジスタ対の
エミッタが結合されているノードは、トランジスタ技術
で普通に見られる僅かな漏れ電流のためにプラス電源付
近の電圧に浮動することがある。ノードがかかる電圧に
定在している場合に、電流がそれに流れると、電流はま
ずそのノードに付随する寄生キャパシタンスを放ｔして
そのノードを正しい動作電圧に戻さなければならないこ
とになる。そうすると、回路の速度がかなり低下し、回
路の応答時間が最後に活動化されてから経過した時間に
応じて、変動することに、　なる。

もちろん第３図の状態変数信号を、ＣＥＣＬを動作させ
るのに必要な多重レベル差分信号に変換することは、熟
練した回路技術者の能力の範囲内にある。

第６図において、タイマ・ラン・ラッチをリセットする
変数Ｘが、Ｘラッチの最後から２番目の出力レベル（Ｘ
４）から得られることに注意すべきである。このため、
Ｘラッチが状態５ＩＤでセットされてそれが（タイマ・
ラン・ラッチを状態ＳＢでリセットする）から、タイマ
・ラン・ラッチが状態　でセットされるまでの間に乱調
が防止される。第６図に示すように、Ｘ４差分入力は、
タイマ・ラン・ラッチの４番目の入力レベルに入シ、そ
のためタイマ・ラン・ラッチのリセット条件が存在する
前にＸラッチが完全にセットされることが保証される。

【図面の簡単な説明】

第１図は、本発明の位相弁別器およびデータ標準化装置
の代表的応用例を示す。概略図およびブロック・ダイア
グラムである。 第２図は、本発明の位相弁別器およびデータ標準化装置
の各種素子の間のタイミング関係を示す波形図である。 第３図は、本発明の位相弁別器およびデータ標準化装置
ならびにディスク・ファイル制御装置のブロック・ダイ
アグラムである。 第４図は、第３図の位相弁別器およびデータ標準化装置
の動作を示す、状態遷移図である。 第５図は、周波数が既知の新しい入力データ源に同期さ
せるとき、使用される位相弁別器およびデータ標準化装
置の動作モードを示す波形図である。 第６図は、第３図の位相弁別器およびデータ標準化装置
の一つのラッチの代表的回路を示す回路図である。 １０・・・・電圧制御発振器（ＶＣＯ）、１２・・・・
チャージ・ポンプ、１３・・・・低域フィルタ、１６・
・・・位相弁別器（ＯＤ）、５２・・・・２ラツチ、５
４・・・・Ｘう・ソチ、６６・・・・タイマ・ラン拳う
′ソチ、３８・・・・Ｙラッチ、４０・・・・Ｖラッチ
、４１・・−・傾斜タイマ、４２・・・・Ｉ！ＮＣゲー
ト、４４・・・・ゴＥＣゲ＝ト、４．ｂ・・・・データ
解読ゲート。 出願人　イｌｌ−づシタナル舎ビジネス・マシーンズ・
コーポレーション代理人　弁理士　　岡　　　１）　　
次　　　生（外１名） 第１図 第５図

Claims (1)

【特許請求の範囲】
1. 遷移状態を含む入力データ信号及び遷移状態を含む可変
   周波数クロック信号の位相差に応答して、上記基準クロ
   ック信号の周波数を変えるための位相修正信号を発生す
   る位相弁別器において、遷移状態を含む入力データ信号
   に応答して、予め決めた基準タイミング周期をもつタイ
   ミング基準信号を発生する、基準タイミング手段と、上
   記の基準タイミング信号および可変周波数基準クロック
   信号の遷移に応答して、隣接する状態間での各遷移が該
   当する一つの変数の変化によって決まるという多重状態
   遷移サイクルを定義するシーケンスで複数の変数信号を
   発生し変更することにより、上記入力データ信号及びク
   ロック信号の位相差を測定し、上記の測定された位相差
   を示す位相差信号を発生する、多重変数回路手段と、上
   記の位相差信号に応答して、上記基準クロック信号の周
   波数を変更するための位相修正信号を発生する、ゲート
   手段とを備える上記位相弁別器。