JPH0465474B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、情報記憶及び検索の分野に係り、特
に磁気媒体に於ける２進データの記録に関し、更
に詳述するならば、これらに使用する位相エラー
検出器に関する。

本発明の位相エラー検出器は、例えば、回転磁
気デイスクに於けるトラツク−セクタフオーマツ
ト化２進データの記録に使用される。本発明の位
相エラー検出器が適用されるような、シングル密
度割合の記録体とダブル密度割合の記録体との両
方を自動的に読み取る装置について以下に説明す
る。この装置は、いわゆる“シングル”密度割合
で全体的に記録されたデイスクも、いわゆる“ダ
ブル”密度割合で全体的に記録されたデイスク
も、部分的にシングル密度で且つ部分的にダブル
密度で記録されたデイスクも読み取る。

２進データを磁気媒体に記録する装置について
はこれまでに色々な装置が知られている。セクタ
−トラツクのフオーマツトを用いて回転磁気デイ
スクに２進データを記録することが一般的であ
る。この様なシステムでは、データを回転デイス
クとやり取りするために磁気読み取り／書き込み
ヘツドが使用される。デイスクは多数の同心的な
トラツクに分割され、そして各トラツクはデータ
を記録する識別可能な領域より成る複数個の個別
セグメント即ちセクタを有している。情報は通常
セクタ内の特定の位置で一連の磁束反転体として
デイスクに記録される。それ故、これらの磁束反
転体から正確に情報を取り出すためには読み取り
動作と書き込み動作の正確な位置同期が必要とさ
れる。このため、データと共に“クロツク”信号
即ち同期信号が記録される。読み取り動作中は、
位相固定ループ（PLL）を用いてこの同期信号
を検出してこれに対して位相固定を行ない、デイ
スクの正しい位置から所定データを読み取る様に
内部時間ベース基準を発生する。

公知のデイスク読取装置は、例えばシングル又
はダブル密度の記録体の様なデイスク上の全ての
データフイールドに対して１つの記録密度でしか
読み取り及びデコードができない（デイスクの１
回のパスに対して）。本出願人の知る限りでは、
第１セクタが第１密度で記録されそして第２セク
タが第２密度で記録されたデイスクを、２回のパ
ス（各々の密度割合ごとに１つづつのパス）を必
要とせずに読み取ることのできる能力を備えたデ
イスク記録装置はこれまでに皆無である。

その理由の少なくとも１部はビツトずれによつ
て生じる問題に起因する。デイスクの記録トラツ
クに配置される至近距離された磁界には相互作用
があるので、２進記号例えば２進“１”は、実際
上は、記録ヘツドがこの情報を書き込む様に指令
された位置とは若干異なつた位置でデイスクに記
録される。例えば、２つの隣接した“１”に相当
する磁束反転体は互いに反発するか又は互いに吸
引する傾向がある。この作用が“ビツトずれ”と
して知られている。デイスク記録装置は、信頼性
あるデータの回収をなすために、このビツトずれ
を受け容れることができねばならない。読み取り
作動中に記録情報に追従するために位相固定ルー
プを使用した時でも、このビツトずれが問題を引
き起すことがある。主として、甚だしいビツトず
れは、PLLが位相固定を逸する様にせしめる。
これまで、予めの補償として知られている技術に
よつてビツトずれの影響が少なくされている。即
ち、各ビツト毎にビツトずれの程度が予想され
（記録されるデータのビツトパターンを検討する
ことにより）、そして記録装置がそれを調整即ち
補償する。従つて、記録ヘツドは、予想されたビ
ツトずれとは逆方きで且つそのビツトずれに等し
い量だけ、その公称ビツト記録位置からずれた位
置にある時に、記録すべき信号が与えられる。か
くて、理論的には、ビツトずれがなかつたかの様
に、実際上占有する様に意図された公称位置にビ
ツトが書き込まれる。この動作を達成するため
に、公知のPLLデイスク読み取り装置は複雑な
予めの補償回路を必要とする。その上、この様な
予めの補償回路を用いても、まだ若干のビツトず
れが生じ、それ故甚だしいビツトずれは依然とし
てPLLが位相固定を逸する様にせしめる。PLL
の利得を下げると、その位相固定状態保持レンジ
が広がることにより、甚だしいビツトずれが存在
する場合に位相固定状態を維持する能力が高めら
れる。ここで用いる位相固定状態保持レンジとい
う語は、位相固定状態を最初に得た後にPLLに
よつてその状態が維持されるレンジを指す。然し
乍ら、ループ利得を下げることは、位相固定状態
獲得時間、即ち追従されているデータに対してル
ープが位相固定を行なうに要する時間、を増加す
ることにもなる。位相固定状態の獲得に対して利
用できるビツト数には限度があるので、記録媒体
を有効利用するためには、この獲得時間を制限し
なければならない。それ故公知の設計では、少な
くとも妥当な程度のビツトずれを受け容れるに充
分な速さの位相固定獲得時間及び位相固定状態保
持レンジを与える或る限定されたレンジ内に入る
様にPLLの利得がおさえられる。従つて、これ
らの制約は、シングル及びダブル密度割合で記録
されたデータフイールドを有するデイスクを自動
的に受け容れるに充分なPLL動的性能を備えた
実際的なデイスク読取装置を設計する上で障害と
なつている。

本発明の目的は、シングル及びダブル密度割合
で記録されたデータを読み取ることができ且つビ
ツトずれをなくすための予めの補償を必要としな
い様な磁気デイスク読取装置用の位相固定ループ
（PLL）に使用する位相エラー検出器を提供する
ことである。

本発明の別の目的は、磁気デイスク読取装置に
於いて、位相固定ループにより達成される機能
（即ち、位相固定状態獲得モードの作動又は位相
固定状態保持追従モードの作動）に応答する自動
的に調整可能なループ利得を有した位相固定ルー
プ（PLL）に使用する位相エラー検出器を提供
することである。

本発明の更に別の目的は、以下に述べた本発明
の詳細な説明より当業者に理解されよう。

本発明の以上に述べた目的及び他の目的は、以
下に詳細に述べた磁気デイスク読取装置に使用さ
れる位相エラー検出器よつて達成される。この磁
気デイスク読取装置は、トラツク−セクタのフオ
ーマツトでデータが記録された磁気デイスクを読
み取る様に意図されている。“デイスク”という
語はいわゆる“フロツピー”デイスク乃至はデイ
スケツタ及び基本的な堅固なデイスクを含む様に
意図されている。データは、全て“シングル”密
度割合でデイスクに記録されたものでもよいし、
全て“ダブル”密度割合でデイスク記録されたも
のでもよいし、或いはこれら密度割合の各々を混
ぜ合せた状態でデイスクに記録されたものでもよ
い。

トラツク−セクタのフオーマツトにされたデイ
スクの記録装置に於いては、各トラツクの各セク
タが見出しフイールド及びデータフイールドとい
う２つの区分即ちフイールドに分割される。次い
でこれらフイールドの各々にはその手前にプレア
ンブルが組合わされる。従つて、各々のセクタは
第１プレアンブル、見出しフイールド、第２プレ
アンブル及びデータフイールドで構成される。こ
れらのプレアンブルは一般的には両方共同じもの
であり、位相固定状態の保持を得るためにPLL
により使用されるビツトの特定フオーマツトシー
ケンスを備えている。互換性を確保するため、一
般的にこれらのプレアンブルは、広く容認されて
いる工業規格フオーマツトに基いている。見出し
フイールドのプレアンブルは、PLLが読み取り
ヘツドの出力と同期して見出しフイールドを読み
取りできる様にする。見出しフイールドは、この
フイールド及びそれに続くデータフイールドが組
合わされている特定のトラツク及びセクタを識別
する情報を含んでいる。見出しフイールド及びデ
ータフイールドは別々の機械によりそしておそら
くは若干異なつた頻度で書き込まれることがある
ので、これらのフイールドは互いに位相ずれを生
じ易い。データフイールドのプレアンブルは
PLLがこの様な位相差を調整できる様にする。
各プレアンブルの後には、その次に続くフイール
ドの性質を指示するためにマークが使用される。

一般に、本発明は、データの読み取りを記録ビ
ツトの位置と同期する様に可変利得PLLを使用
し且つ制御することに関する。このPLLは２重
利得ループ作動を与えるために２重利得（低域）
ループフイルタを有している。第１の高い利得
は、データと速かに同期できる様にするため（即
ち、データの位相を獲得できる様にするため）ル
ープフイルタに使用される。いつたん位相固定状
態の保持が達成されると、甚だしいビツトずれに
よつてループが容易に位相固定状態を失なわない
様にループフイルタの利得が減少される。換言す
れば、これは位相固定状態を速かに獲得する（高
利得、広獲得レンジ）PLLであり、そしてその
固定状態保持レンジは最初に固定状態保持を獲得
する間は小さくそして獲得した後は増加される。

プレアンブル検出器はプレアンブルの存在を検
出しそしてそれに応答してPLLを高利得の高速
固定モードに入れる。プレアンブルが終了する際
にはPLLの利得が低利得の広い固定状態保持レ
ンジへと下げられる。

又、PLLは２つの別々の繰返し数のいずれか
で同期（即ちクロツク）信号を与え、１方の繰返
し数はシングル密度データを読み取るためのもの
であり、そして他方の速い繰返し数はダブル密度
データを読み取るためのものである。装置の制御
器は制御プログラムに応答して信号を供給し、こ
の信号は各々のデータフイールドごとに、PLL
により送られるクロツク信号の適当な繰返し数を
選択する。

又、記録密度の混合したものは見出しフイール
ドの誤つた検出を招くことがあるので、読取装置
は、“複数の密度で磁気デイスクにデータを記録
する技術”と称する本出願人の米国特許出願第
925596号に開示された新規なダブル密度エンコー
ド化技術に関連して使用されるのが好ましい。

本発明のこれらの特徴並びにその他の特徴は添
付図面を参照した以下の詳細な説明より充分理解
されよう。

さて第１図を参照すれば、本発明による位相エ
ラー検出器を使用するデイスク読取装置１０がブ
ロツク図の形態で示されている。読み取りチエー
ン２０は読み取りヘツド（図示せず）から入力リ
ード２２を経てアナログ信号を受け取る。読み取
りチエーン２０は読み取りヘツドにより与えられ
た信号を増巾し且つ正規化してライン２４にデジ
タル出力信号を与える。このデジタル信号はデイ
スクに記録されたデジタル信号に相当する。デー
タは読み取りチエーンの出力信号に対する特定の
時間に相当する特定位置のみでデイスクに記録さ
れているから、記録されたデイスクを同期して読
み取りできる様にするために基準時間ベースを発
生することが必要である。この理由により、デー
タビツトに同期ビツトの流れを挿入する（インタ
ーリーブする）ことによりデータと共にタイミン
グ情報が記録され、この同期ビツトの流れのタイ
ミングが位相固定ループ（PLL）２６によつて
回復される。

読み取りチエーン２０のデジタル出力はデータ
ゲート２８を経てPLL２６に送られる。データ
ゲート２８はこの様なシステムでは一般の素子で
あり、このシステムに対して保守式のチエツクを
行なうために用いられている。データゲート２８
は２つの入力を受け取り、その１方の入力は読み
取りチエーン２０からライン２４を経ての入力で
ありそしてもう１方の入力はテスト信号（WT
DATA）を供給するためのライン３８の入力で
ある。ライン３２を経てのデータゲートの出力
は、制御リード３９を経てデータゲートに印加さ
れる制御信号の状態に基いてライン２４の信号で
あるか又はライン３８の信号である。この出力信
号データは位相固定ループ２６、プレアンブル検
出器３４及びデータ分離器３６に供給される。こ
れらのブロツクの各々の機能については以下で詳
細に説明する。

２重利得PLLを制御するため、プレアンブル
検出器３４は、PLLが高利得又は低利得の作動
モードを選択するか或いは停止状態（即ち不能化
又は禁止された状態）になるかのいずれかに応答
して１対の制御信号を与える。その機能を表わす
場合には、PLL作動の高利得モードを“高速固
定”モードと称する。プレアンブル検出器からの
第１制御信号は、PLLが高速固定モードで作動
するかどうかを決定する。従つて、この信号は高
速固定（FAST LOCK）信号と称する。例えば
このFAST LOCK信号が２進“１”即ち高レベ
ルである時は、PLLが高速固定モードで作動し、
然してこのFAST LOCK信号が２進“０”即ち
低レベルである時は、PLLが低利得の広い固定
状態保持レンジモードへと切換えられる。第２の
PLL制御信号は禁止信号INHIBITと称する。こ
の信号が高レベルである時はPLLの発振器
（VCO）がオフにされ即ち禁止され、そしてPLL
の位相比較器は零位相エラーを指示する様に始動
される。従つて、INHIBIT信号は、PLLが作動
する時を決定し、そしてFAST LOCK信号はル
ープの動的性能を制御する。

互換性（即ち、或るシステムが、別のシステム
に記録されたデイスクを読み取る能力）を確保す
るため、プレアンブルフオーマツトは特殊なビツ
トパターンである必要はなく、標準のプレアンブ
ルが一般に用いられる。例えば、フロツピーデイ
スク乃至はデイスケツトシステムの現行の工業規
格の下では、プレアンブルが一般に２進“０”の
８ビツトバイト６個で構成される。従つて安全性
の余裕を与えるため、本発明におけるプレアンブ
ル検出器３４は、２進“０”のバイトが連続して
４つ検出された時にプレアンブルを発見したこと
を指示する様に設計されている。特に、プレアン
ブル検出器が２進“０”の初めの１つのバイトを
発見するや否や、この検出器はINHIBIT信号を
低レベルに下げ、PLLの発振器の作動を開始さ
せる。位相固定ループ（PLL）は初めは高速固
定モード（即ちFAST LOCK信号が高レベルで
ある状態）で作動し、そして２進“０”の次の３
つのバイトの間に固定状態を獲得しなければなら
ない。２進“０”の第４バイトの終りには、
PLLが位相固定状態を獲得しており且つデータ
分離器３６の作動が開始されるものと仮定する。
データ分離器はデイスクから読み出された合成信
号からデータビツトを分離する。この合成信号は
データ（即ち“情報”）ビツトと同期（即ち“ク
ロツク”）ビツトとが互いに挿入された流れで構
成される。FAST LOCK信号はプレアンブルの
第４バイトの終りに解除され（即ち低レベルにさ
れ）、PLLを低利得作動へ切換できる様にする。

第２図乃至第４図はプレアンブル検出器、位相
固定ループ及びデータ分離器の各々の更に詳細な
ブロツク図である。それらの回路図は各々それに
対応する第５図乃至第７図に示されている。

データゲート２８は、データ読み取り作動自身
に対しては必要でないが、プレアンブル検出器、
PLL及びデータ分離器の保守式チエツクを行な
える様にするために設けられており、然してこの
保守式チエツクは磁気デイスクからの実際の（未
知の）“データ”ではなくて既知の特性の特殊な
テストシーケンスビツトパターンに基いて読取装
置を作動できる様にすることによつて行なわれ
る。第２図に示された様に、２つの信号がライン
２４及び３８を経てデータゲート２８に与えられ
る。ライン４２を経て送られるデータゲート制御
信号（“MAINT MODE”）の状態に応答して、
データゲート２８はライン２４の信号又はライン
３８の信号をその出力即ちライン３２に与える。
ライン２４の信号は読み取りチエーン２０からの
デジタル化された読み取り信号出力RD DATA
であり、一方、ライン３８の信号は前記した特殊
なテスト信号WT DATAである。

プレアンブル検出器はデータゲート２８の出力
を受け取り、そしてプレアンブルビツトパターン
の存在に対してチエツクを行なう。例えば、２進
“０”の８ビツトバイト６個で構成される標準プ
レアンブルフオーマツトでは、プレアンブル検出
器が２進“０”のバイトを４つ検出した際にプレ
アンブルの存在を照合する様に設計されている。
前記した様に、プレアンブル検出器は禁止信号
INHIBIT及び高速固定信号FAST LOCKを与え
る。これら信号は両方共、PLL２６の作動を制
御するのに用いられる。通常そうである様に位相
固定ループは内部クロツク（即ち同期）信号を発
生するための電圧制御式発振器（VCO）を備え
ており、この信号の位相はデイスクから読み取ら
れた同期信号と比較されそしてそれに対して位相
固定状態に保たれる。データゲート２８の出力は
プレアンブル検出器内でバイトカウンタ４６に送
られる。このバイトカウンタは特に第１バイトカ
ウンタ４６ａと第４バイトカウンタ４６ｂとを備
えている。第１バイトカウンタ４６ａが全て０の
第１バイトを検出すると、INHIBIT信号が低レ
ベルにされ、VCOの作動を開始できる様にする。
この時はFAST LOCK信号が高レベルであり、
PLLを高利得の位相固定状態獲得モードにする。
これは次の３ビツト中続き、その際に全て０の４
つの連続バイトが検出されたとすれば、FAST
LOCK信号（即ち、第４バイトカウンタ４６ｂの
出力）が低レベルとなり、PLLを低利得の位相
固定状態保持モードに切換える。

第１の零バイトの後の３つのバイト中に高レベ
ルビツトが検出された場合にはバイトカウンタ４
６がカウント０にされる。というのは、高レベル
ビツトは、プレアンブルであると誤つて仮定され
たことの指示だからである。この場合は次いで前
記した様に作動が続けられ、再びプレアンブルが
探索される。

ダブル密度の記録データフイールドの場合で
も、プレアンブル及び見出しフイールドはシング
ル密度割合で記録される。利用者は、特定のトラ
ツク−セクタに対してデータをどの様に記録した
かということを知ることにより、次に続くデータ
フイールドをシングル密度の記録体として読み取
るべきかダブル密度の記録体として読み取るべき
かを指示する制御信号を与える。どの密度割合が
用いられたかに拘りなく、記録されたデータを回
復する第１段階は記録体との同期をとることであ
る。次いでデータ（即ち情報）ビツトがタイミン
グビツトから分離される。例えば、プレアンブル
を検出するためには、全て２進０状態である48個
の連続した情報ビツトを感知することを必要とす
る。同期ビツトが情報収容ビツトから別々に読み
取られなかつた場合には、読み取られたパターン
が全く０ではなくて１と０との両方を有すること
になる。

タイミングビツトとの同期をとつた後であつて
も、デイスクから読み取られたデータビツトのタ
イミングには或る程度の不確実さがあるから（例
えば速度変動やビツトずれにより）、情報ビツト
が通常予期される時に“窓”信号（即ちゲート信
号）が発生され、同期ビツトをデータビツトから
分離して、バイトカウンタがデータビツトのみを
カウントできる様にする。時間的にこの窓内に入
るビツトは、同期ビツトとしてではなく、情報ビ
ツトであると指定して読み取られる。この窓内に
入らないビツトは無視される。同期ビツトの先縁
と先縁との間の公称時間又は情報ビツトの先縁と
先縁との間の公称時間は工業規格によれば約４マ
イクロ秒である。従つてタイミングに不正確さが
なければ、データビツトの先縁は同期ビツトの先
縁から約２マイクロ秒離れたところにある。有効
なプレアンブルが存在する場合には、全ての情報
ビツトが０でなければならないので同期ビツトの
状態は全て１ビツトでなければならない。それ
故、データ窓信号発生器４８は高レベルビツトの
先縁から0.5マイクロ秒後に開始するマイクロ秒
長さの窓信号を発生する。バイトカウンタ４６は
この窓の間に読み取りチエーンの出力信号の論理
レベルを評価し、そして低レベルが存在する場合
にのみそのビツトカウンタを指示する。この窓イ
ンターバル中に高レベルが生じた場合には、プレ
アンブルであるという仮定が取り消されそしてバ
イトカウンタがリセツトされる。

窓タイミングを正確に制御するため、データ窓
信号発生器４８は比較的高速度のスタート／スト
ツプ発振器５２によつて駆動される。例えば、発
振器５２は約5MHzの公称周波数で作動する。調
整の必要性をなくしそして窓信号に対して正確な
時間ベースを与えるためには、遅延線発振器（第
５図）がこの使用目的に良く適している。発振器
５２はその制御入力としてデータゲート２８の出
力をライン３２を経て受け取る。ライン３２上の
低−高（周期ビツト）遷移に応答して、発振器５
２は発振を開始しそして発振出力をライン５４に
供給する。発振器５２の出力はプレアンブル窓信
号発生器４８の入力端子に送られ、発生器４８は
次いで窓（ゲート）信号をライン５６を経てデー
タ検出器５８に与える。前記したように、プレア
ンブルビツト窓信号と称するライン５６のゲート
信号は、発振器の作動を開始した同期ビツトの先
縁よりも２マイクロ秒後を中心として約３マイク
ロ秒間高レベルである。

データ検出器５８はライン３２を経てデータゲ
ート２８の出力も受け取る。プレアンブルビツト
窓信号が存在する間のいかなる時にもライン３２
を経て高レベル信号が受け取られた場合には、デ
ータ検出器５８の出力ライン６２が高レベルを送
り、情報ビツトに“１”を検出したことを指示
し、その手前の０の列がプレアンブルの１部であ
るという見込みを否定する。次々の同期ビツトパ
ルスとパルスとの間の時間インターバルは約４マ
イクロ秒であるから、プレアンブルビツト窓信号
は本質的にこのインターバルの大部分を占有し、
同期ビツト自身を排除し、相当量ずらされたデー
タビツトでも同期ビツトとしてではなくデータビ
ツトとして正しく検出するようにし、これによつ
てプレアンブルを誤つて、不適正に検出するおそ
れを減少する。

バイトカウンタ４６は、データゲート２８から
高レベルビツトを受け取るたびに、零からスター
トして１カウントずつ上方を指示する。データ検
出器５８からライン６２を経て送られる信号を一
方の入力として受け取るオアゲート６４は、発振
器５２を始動させた遷移に続くデータビツト時間
中（即ちプレアンブル窓信号中）にデータ検出器
が“１”を発見した時にライン６６に高レベル出
力を与える。ライン６６のこの高レベル信号はバ
イトカウンタを０にリセツトするのに用いられ
る。これがリセツトされた際には、プレアンブル
検出器が再び０をカウントし始めてプレアンブル
を探捜するだけである。オアゲート６４を経てバ
イトカウンタ４６に印加されるリセツト信号は、
オアゲート６４の他方の入力としてライン６８を
経て送られる高レベル信号によつて発生すること
もできる。ライン６８は、FAST LOCK信号を
与えるバイトカウンタ４６（特に第４バイトカウ
ンタ４６ｂ）の出力へ、インバータ６９を経て接
続される。このFAST LOCK信号はプレアンブ
ルを検出する際は低レベルになるので、これは
LOCK CLK信号が低レベルになることによつて
プレアンブル検出器がリセツトされるまでプレア
ンブル検出器を自動的に不能化する。

PLL２６の部分ブロツク図・部分回路図が第
３図に示されており、これについて以下に説明す
る。PLLに位相固定を行なわせるように意図さ
れた入力信号は、データゲート２８からライン３
２を経て送られる出力信号DGである。この信号
は、即ちDGは、本発明による位相エラー検出器
（即ち位相比較器）１１０に印加される。位相エ
ラー検出器はVCO１１２から導出された信号も
受け取り、この信号はＮで除算する（÷Ｎ）カウ
ンタ１１４の出力であり、このカウンタはVCO
出力信号を入力として受け取る。CLKと示され
たこの÷Ｎカウンタ１１４の出力信号は位相エラ
ー検出器１１０によつてDG信号と比較され、そ
してPLL（低域）ループフイルタ１１６に位相エ
ラー入力信号が与えられる。

データ信号DGはシングル又はダブル密度の記
録情報を含みそしてPLLはその両方に応答でき
ねばならないので、VCOはダブル密度データに
追従するに充分な程高い周波数で作動することが
必要である。又、VCOの出力は後述する別の窓
信号発生機能にも直接使用されるので、VCOの
周波数はダブル密度データ周波数の少なくとも２
倍でなければならない。ダブル密度データ周波数
はシングル密度データ周波数の２倍であるので、
VCOはシングル密度データ周波数の少なくとも
４倍以上の周波数で作動しなければならない。従
つてVCOはシングル密度データ周波数の４倍で
作動され、そしてＮで除算するカウンタ１１４は
ダブル及びシングル密度データに対して各々２又
は４に等しい除算係数Ｎで作動する。MFMと示
された制御信号は除算係数Ｎ＝２又はＮ＝４を選
択するように÷Ｎカウンタ１１４を制御するため
ライン１１８を経て与えられる。この信号MFM
が高レベルである時は、変型FM（MFM）フオー
マツトで記録されたダブル密度データがデコード
されるべきであり、そしてMFMが低レベルであ
る時はシングル密度データがデコードされるべき
である。MFM信号は、装置制御部（図示せず）
から受け取つたRD2F信号に応答して、データ分
離器（第４図）のデータ分離制御ユニツト２０５
の密度選択同期装置によつて与えられる。制御プ
ログラムからのスフトウエア命令が、読み取るべ
きデータがシングル密度割合で記録されているか
ダブル密度割合で記録されているかをシステムに
知らせる。それに応答してRD2F信号が発生さ
れ、MFM信号の状態を制御する。

プレアンブル検出器からの禁止信号INHIBIT
はライン１２２を経てVCOを制御するためPLL
に与えられる。このINHIBIT信号が高レベルで
ある時は、VCOが停止（即ち禁止）される。そ
れと同時に、制御スイツチ１２４がINHIBIT信
号に応答して閉成し、PLLループフイルタキヤ
パシタ１２６を短絡してそれを放電させる。従つ
て、INHIBIT信号が低レベルになつてVCOの作
動を開始できる時は、制御をスイツチ１２４が開
成し、そして零位相エラーという指示即ち仮定で
もつてループフイルタを始動でき、従つて第２ビ
ツトの際には位相エラー検出器の出力が実際の位
相エラーを表わす。これは、読み取りチエーンか
ら読み出されているDG信号とCLK信号との間の
実際の位相差にVCO制御信号が関係付けされな
い状態でPLLが始動するというおそれをなくす。

位相エラー検出器は、各データビツトが到着す
べき時間より後れて到着したかどうか（プラス即
ち“＋”位相エラーと称する）、各データビツト
が到着すべき時間より早くに到着したかどうか
（マイナス即ち“−”位相エラーと称する）、位相
エラーが存在しないかどうか、そしてデータビツ
トが全く見つからないかどうかをデータビツトご
とに個々に決定する。後者の２つの場合には、そ
のビツトに対して位相エラー信号が発生されな
い。

進みデータビツトを検出するため、進みデータ
検出器１２８はその入力に信号DGとCLKとを受
け取り、そしてその出力１３２に信号を発生する
が、この信号は通常は低レベルであり、そして進
みデータビツト（即ち、CLK信号の関連ビツト
よりも進んだビツト）の先縁で高レベルになる。
この信号はそれに対応するCLK信号ビツトの先
縁まで高レベルのままであり、そしてその際に通
常の低レベル状態に戻る。

遅れデータ検出器１３４は、進みデータ検出器
１２８と類似してはいるが、単にその鏡像的な作
動を行なうだけではない。データビツトが早目に
到着した時は、或る事柄、即ちデータビツトが存
在すること、は確かである。然し乍ら、予期され
た時間にデータビツトが到着しない時は、このビ
ツトが何等かの理由で全く到着しないという可能
性がある。遅れデータ検出器の出力信号１３６
が、全く誤りであるような極端に大きな位相エラ
ー信号を与えるといけないので、この可能性を考
慮に入れねばならない。この偶発性を考慮に入れ
るために、遅れデータ予想器１３８及び遅れワン
シヨツトマルチバイブレータ１４２が設けられて
おり、これらの要素は遅れデータビツトが最終的
に到着した時にのみ出力を与えるように遅れデー
タ検出器１３４を制御するのに用いられる。“遅
れ”データビツトが実際上見つからない場合は、
遅れデータ検出器１３４の出力にエラー信号が与
えられず、VCOが位相を変えずに“空転”でき
るようにする。

PLLの低域フイルタ１１６はライン１３２及
び１３６に与えられたデジタル位相エラー信号、
並びにFAST LOCK信号を受け入れ、そしてこ
れらの信号から、VCO１１２の周波数制御入力
１４４を駆動するアナログ信号を発生する。前記
したように、ループフイルタ１１６は２重利得低
域フイルタである。FAST LOCK信号が低状態
である時は、スイツチ１４６及び１４８が開成
し、従つて抵抗１５２及び１５４は回路に接続さ
れない。データが進んでいる場合には、VCOが
低過ぎる周波数で作動している。この周波数を上
げるため、ライン１３２の位相エラー信号はスイ
ツチ１５６を閉成せしめ、演算増巾器１６２の反
転入力１５８を抵抗１６４を経て−５ボルトの源
に接続せしめる。これとは逆に、データが遅れの
場合には、VCOが高過ぎる周波数で作動してい
る。この周波数を下げるため、ライン１３６の遅
れデータ位相エラー信号はスイツチ１７４を閉成
しそして演算増巾器１６２の反転入力を抵抗１７
２を経て＋５ボルトの源に接続せしめる。演算増
巾器１６２の非反転入力１５９は接地されてお
り、そしてその出力１６８は直列フイードバツク
路に於いてはキヤパシタ１２６及び抵抗１６６を
経て反転入力１５８に接続されている。抵抗１６
６の抵抗値をR1と称しそして抵抗１６４及び１
７２の抵抗値をR2と称すると（即ち、対称的に
するためには、これら２つの抵抗の抵抗値が等し
い）、ループフイルタは抵抗１６６及びキヤパシ
タ１２６の時定数に比べて短い時間に対して利得
−R1／R2を得る。

スイツチ１５６が閉じた状態では（即ち、進み
データの場合には）、演算増巾器の反転入力端子
１５８に負電圧が供給される。これはループフイ
ルタの出力１６８及びVCOの入力端子１４４に
正の電圧を生じさせる。VCOの入力（即ち周波
数制御）端子に生じるこの正電圧はVCOの出力
の周波数を増加せしめる。それと反対に、スイツ
チ１７４が閉じた状態では（即ち、遅れデータの
場合には）、演算増巾器の反転入力端子に正電圧
が供給される。これはVCOの入力に負電圧を生
じさせ、それによりVCO出力の周波数を下げさ
せる。

FAST LOCK信号が存在する（即ち高レネル
である）時は、スイツチ１４６及び１４８が閉
じ、抵抗１５２及び１５４を抵抗１７２及び１６
４に各々並列に入れる。従つてループフイルタの
利得は増加する。抵抗１５２及び１５４が各々抵
抗値R3を有するとすれば、増巾器の利得は−
R1／R4となる。但し、R4はR2及びR3の有効並
列抵抗値を指し、即ち R4＝R2R3／R2＋R3 である。典型的には、R3の値がR2の値の約1/4
である。従つて高速固定モードでのループ利得は
固定状態保持低利得モードでのループ利得の約５
倍である。位相固定状態を獲得するのに用いられ
る高い利得は磁気デイスク読取装置の単一利得
PLLの通常の利得より大きい。これは装置がシ
ングル密度の見出しフイールドとダブル密度のデ
ータフイールドとの間で前方及び後方にシフトす
る時に装置が速かに位相固定できるようにする。
低い利得はデイスク追従ループに対する通常の値
よりも小さく、これは位相固定状態保持レンジを
増加し且つビツトずれに対する敏感さを小さくす
る。この後者の特性はダブル密度の記録体の場合
の接近したビツト間隔（従つて大きなビツトず
れ）によつて特に必要とされるものである。

データ分離器３６が第４図にブロツク図の形態
で示されている。前記したように、このデータ分
離器の機能は情報ビツトと同期ビツトとのインタ
ーリーブされた流れを“デマルチプレクス”する
ことである。この目的のため、データ窓信号発生
器２０２によつてデータ窓信号が発生される。デ
ータ窓信号発生器はPLLからのCLK信号をその
入力として受け取り且つデータ分離制御ユニツト
２０５からライン２０４を経て開始信号を受け取
り、データ窓信号の位相を制御する。データ窓信
号発生器の出力にあるライン２０６に与えられた
データ窓信号DATA WINDOWは、情報（即ち
データ）ビツトが予想される時間中は高レベルで
あり且つ同期ビツトが予想される時間中は低レベ
ルであるような形態にされる。データ窓と同期ビ
ツトの流れとの同期取りは、プレアンブル中に受
け取られる“１”はどれも同期ビツトを表わして
いなければならないということを利用することに
よつて達成される。プレアンブル中はデータ窓信
号が存在する（即ちDATA WINDOW信号が高
レベルである）時に“１”が受け取られ、この
“１”は同期ビツトとして自動的に処理される。
これはデータ窓がデータビツトの流れとは位相ず
れしていることを意味するので、データ分離抑制
ユニツト２０５は窓開始信号をライン２０４に与
え、DATA WINDOW信号を180゜ずらしそして
それを正しい位相状態にする。

DATA WINDOW信号及びデータゲートから
のDG信号はデータビツト分離器２０８及び同期
ビツト分離器２１２へ与えられる。データビツト
分離器２１２はDATA WINDOW信号が高レベ
ルである時にデータビツトを捜し、一方同期ビツ
ト分離はDATA WINDOW信号が低レベルであ
る時に同期ビツトを捜す。DATA WINDOW信
号は、リード１７６のVCO出力信号と共に読み
取りストローブパルス発生器２１３にも送られ
る。読み取りストローブパルス発生器２１３は
DATA WINDOW信号が高レベルになる時にそ
の先縁と同期して比較的狭い（即ち、数百ナノ
秒）パルスを与える。このパルスは、データを供
給する制御ユニツト（図示せず）に、この時デー
タビツトを読み取つてもよいことを指示するのに
用いられる。

データビツト分離器２０８及び同期ビツト分離
器２１２の出力は１対の同期装置２１４及び２１
６に各々与えられる。同期装置２１４は、ライン
２２２に与えられるトリガパルスの先縁と同期し
て、その出力に、分離されたデータビツトを与え
る。ライン２２２の波形は 信
号とナンド（否定論理積）されたCLK信号より
成る。従つて検出されたデータビツトは、CLK
信号中の次に続くビツトの先縁に於いて同期装置
２１４の出力に現われる。それに対して、同期装
置２１６に対するライン２２４のトリガ信号は
DATA WINDOW信号とナンドされたCLK信号
より成る。従つて、検出された同期ビツトは、次
に続く同期ビツトの先縁であつて、且つDATA
WINDOW信号が高レベルである時に、同期装置
２１６の出力に現われる。この同期作動は或るタ
イミングの不正確さ及びジツターをなくすために
行なわれる。分離されそして同期されたデータビ
ツト及び同期ビツトは次いでデータ／同期レジス
タ・論理ユニツト２１７に送られ、このユニツト
はデータフイールドのシングル又はダブル密度デ
ータをデコードするためのデコードアルゴリズム
を実行する。このアルゴリズムは、シングル及び
ダブル密度データフイールドに対するコード化及
びデコードの概念を示すために参考としてここに
引用した“複数密度で磁気デイスクにデータを記
録する技術”と称する本出願人の前記米国特許出
願に詳細に述べている。

データ窓信号発生器に開始信号を与えるのに加
えて、データ分離制御ユニツト２０５は読み取り
ストローブパルス発生器２１３及びデータ／同期
レジスタ・論理ユニツト２１７の制御も行なう。
データ分離制御ユニツトの読み取りストローブ開
始部分２０５Ｃは、FAST LOCK信号が高レベ
ルである時に読み取りストローブパルスが発生さ
れない様にするため読み取りストローブパルス発
生器２１３に信号を与える。データ分離制御ユニ
ツトの別の部分、即ち密度選択同期装置・制御装
置２０５ｂ、はシステム制御器を介して利用者に
より与えられたRD 2F信号に応答してMFM信号
を発生する。このMFM信号はPLLの÷Ｎカウン
タ１１４に送られ且つライン２１９を経てデー
タ／同期レジスタ・論理ユニツト２１７に送られ
る。基本的には、RD 2F信号が低レベルである
時に、利用者（即ちプログラマ）は、データフイ
ールドをシングル密度記録体として読み取るべき
であることを指示する。従つてMFM信号も低レ
ベルでなければならない。もちろん高レベルの
RC 2F信号については逆のことが云える。密度
選択同期装置・制御装置はMFM信号がデータフ
イールドのみに対して高レベルである様にする。

以上、ブロツク図を参照して装置の説明を行な
つたが、本発明の詳細な実施例について以下に述
べる。第５図はプレアンブル検出器３４の詳細な
論理図を示している。プレアンブル検出器はその
“前端”でデータゲート２８からの入力信号DG
を受け取る。システム制御器（図示せず）からラ
イン４２に与えられるMATNT MODE信号の
２進状態に基づいて、データゲート２８はその出
力信号（ナンドゲートＥ３７３のピン８）とし
て、ライン３２に、ライン２４のRD DATA信
号か又はライン３８のWT DATA信号かのいず
れかを与える。前者はMAINT MODE信号が低
レベルである時に与えられ、後者はMAINT
MODE信号が高レベルである時に与えられる。
前記したように、このMAINT MODE信号は、
システムが読み取りチエーンからのデジタル化さ
れた読み取り信号出力か又は特殊なテストシーケ
ンス信号WT DATAかのいずれかに基づいて作
動できるようにする制御信号である。これはプレ
アンブル検出器、位相固定ループ及びデータ分離
器の機能を、既知の性質の信号パターンに応答し
て評価できるようにする。

データゲート２８からの出力信号DGはプレア
ンブル検出器３４の４つの位置に送られる。即
ち、これはナンドゲートＥ３９０の一方の入力
と、データ検出器フリツプ−フロツプＥ４００の
クロツク端子と、ナンドゲートＥ３８１の一方の
入力と、フリツプ−フロツプＥ４０１のクロツク
入力とである。ナンドゲートＥ３９０は、システ
ム制御ユニツト（図示せず）により与えられた信
号LOCK CLKをその他方の入力として受け取
る。このLOCK CLK信号は位相エラー検出器、
PLL及びデータ分離器の作動を制御する。この
信号は、高レベルである時、位相エラー検出器を
作動し、次いでPLL及びデータ分離器を作動す
る。又、この信号は、低レベルである時は、位相
エラー検出器をリセツトせしめ、それにより
PLL及びデータ分離器を禁止せしめる。この
LOCK CLK信号が高レベルである時は、ゲート
Ｅ３９０のピン８の出力が、その入力ピン１０に
与えられたDG信号の否定型である。ゲートＥ３
９０の出力はプレアンブル窓信号発生器４８を構
成するカウンタＥ３５のロード（LD）端子に接
続される。このカウンタＥ３５は例えば型式
74LS193集積回路４ビツトアツプ／ダウンカウン
タである。このカウンタＥ３５のロード端子に低
レベルが印加される時は、このカウンタがリセツ
トせしめられ、即ち入力端子Ｄ０乃至Ｄ３にカウ
ントがそれに対応する出力端子Ｒ０乃至Ｒ３に転
送せしめられる。従つてプレアンブル窓信号発生
器はLOCK CLK信号が高レベルである時に信号
DGによつてリセツトされ、LOCK CLK信号が
低レベルになると、ゲートＥ３９０の出力（即ち
ピン８）はDG信号の状態に拘りなく高レベルの
ままである。

スタート／ストツプ発振器５２はナンドゲート
Ｅ３９１と、バツフアＥ３４０と、遅延線Ｅ３３
と、抵抗Ｒ２２とを有した一般型の再循環遅延線
発振器である。所望位相の出力信号を得るために
インバータＥ５２０も設けられている。ナンドゲ
ートＥ３９１のピン１２に於いてこの発振器に与
えられる遷移状態は、ゲートＥ３９１のピン１２
が高レベルであれば、ゲートＥ３９１の出力ピン
１１に反転形態で現われる。この反転された遷移
は、バツフアＥ３４０及び遅延線Ｅ３３を介して
循環され、遅延線Ｅ３３によつて与えられる若干
の遅延の後、ゲートＥ３９１のピン１３に現われ
る。ナンドゲートＥ３９１のピン１２がまだ高レ
ベルであれば、このゲートの出力は再び状態を変
える（元の状態へ）。この状態変化は遷移を生じ、
これもバツフアＥ３４０及び遅延線Ｅ３３を経て
伝搬してゲートＥ３９１のピン１３に現われる。
この一連の事象はナンドゲートＥ３９１のピン１
２の信号が低レベルになるまで数回繰り返され、
ナンドゲートＥ３９１の出力に方形波発振を与え
る。インバータＥ５２０の入力（即ちピン１３）
は発振器のフイードバツク路の適当な点、例えば
ゲートＥ３９１の出力、に接続されそしてライン
５４に発振器出力信号を与える。この出力信号は
カウンタＥ３５をクロツクするに適した位相を有
する。もちろん、ゲートＥ３９１のピン１２の信
号が低レベルになると、発振器５２は停止する。

インバータＥ５２０のピン１２から得られるス
タート／ストツプ発振器の出力はプレアンブル窓
信号発生器４８に与えられる。スタート／ストツ
プ発振器５２は例えば約5MHzの如き高い周波数
で作動する。この周波数の信号の周期は200ナノ
秒である。然し乍ら、方形波の各サイクルは２つ
の次々の遅延インターバルを含むので、遅延線Ｅ
３３により与えられる伝搬遅延はこの量の半分で
あることを必要とするに過ぎない。スタート／ス
トツプ発振器の周波数はデータの周波数よりも著
しく高いので、プレアンブル窓信号発生器４８は
モジユロ15カウンタＥ３５を使用しており、これ
はスタート／ストツプ発振器信号の周期の倍数
（即ち15倍）の時間巾を有する窓信号を出力ライ
ン５６に与える。このカウンタのロード入力即ち
ピン１１が低レベルである時には、カウンタに２
進数パターン0101がロードされる。この時カウン
タは、カウントアツプ（CUP）入力即ちピン５
にパルスを受け取るたびにインデツクスする（即
ちカウントアツプする）。その後の第11番目のカ
ウントの際に、カウンタはオーバーフローし、そ
して桁上げビツト（CRY）がピン１２に現われ
る。この桁上げ出力は通常高レベルであるが、桁
上げビツトが生じた際に低レベルとなる。これは
ナンドゲートＥ３９１の入力ピン１２へ低レベル
信号を印加し、そしてナンドゲートＥ３９０から
カウンタＥ３５のロード入力にリセツト信号が現
われるまで発振器５２を停止させる。又、桁上げ
出力はライン５６にプレアンブルビツト窓信号を
与える。このプレアンブルビツト窓信号はフリツ
プ−フロツプＥ４００のＤ入力即ちピン１２に与
えられる。又、このフリツプ−フロツプＥ４００
のクロツク入力即ちピン１１にはDG信号が与え
られる。従つて、このDG信号の下降（即ち高−
低）縁は、ライン５６の信号をフリツプ−フロツ
プＥ４００の出力“ダンプ”せしめ、その出力
端子に反転状態で現われるようにせしめる。従つ
て、フリツプ−フロツプＥ４００は本質的に第２
図のデータ検出器５８に相当する。フリツプ−フ
ロツプＥ４００からの出力信号はライン６２を
経てオアゲート６４の一方の入力に与えられる。
又、オアゲート６４は第４バイトカウンタにより
送られた 信号を、ライン６８を経
てその別の入力として受け取る。オアゲート６４
の出力はアンドゲートＥ３８０の一方の入力に接
続され、このアンドゲートはその第２入力として
LOCK CLK信号を受け取る。アンドゲートＥ３
８０の出力は第１バイトカウンタＥ３２及び第４
バイトカウンタＥ３１の両方のロード入力（ピン
１１）に接続され、且つＤ型フリツプ−フロツプ
Ｅ４０１のクリヤ入力（ピン１）にも接続され
る。有効なプレアンブル中に存在する非零（即ち
高レベル）ビツトのみが同期ビツトであるから、
ライン５６の窓信号はフリツプ−フロツプＥ４０
０がクロツクされる時は低レベル状態でなければ
ならない。然し乍ら、情膜ビツトが存在する場合
はこれもデータ検出器のフリツプ−フロツプＥ４
００をクロツクする。然し、、ライン５６の窓信
号は情報ビツトインターバル中は高レベルでなけ
ればならず、フリツプ−フロツプの否定出力を
してライン６２に低レベル信号を与えるようにし
なければならない。これは次いでオアゲート６４
の出力を低レベルに至らしめ（プレアンブル中は
ライン６８の 信号が低レベルでな
ければならないので）、アンドゲートＥ３８０の
出力を低レベルにせしめる。それ故、カウンタＥ
３１及びＥ３２のロード入力並びにフリツプ−フ
ロツプ４０１のクリヤ入力には低レベル信号が現
われる。第１バイト及び第４バイトカウンタＥ３
２及びＥ３１のロード入力（即ち、これら両カウ
ンタに対して型式74LS193カウンタを用いるとす
ればピン１１）の低レベル信号はそれらの出力Ｒ
０乃至Ｒ３にそれらの入力Ｄ０乃至Ｄ３のビツト
値を、全て零の値を、ロードせしめる。従つてプ
レアンブル検出器が作動している間に高レベルの
データビツトが感知された場合には、プレアンブ
ル検出器はバイトカウンタに対して零カウントに
自動的にリセツトされる。アンドゲートＥ３８０
の各々の入力に低レベル信号がある場合は同じ作
用をもたらすから、LOCK CLK信号が低レベル
になる場合はバイトカウンタもリセツトされる。

ロード入力端子が解除されると（即ち、高レベ
ルになると）、カウントアツプ入力即ちピン５の
高−低遷移各々はカウンタＥ３２を１カウントだ
け増加せしめる。第１バイトカウンタＥ３２を制
御するためにカウントアツプ入力に印加される信
号はDG信号とFAST LOCK信号との論理和であ
り、これはアンドゲートＥ３８１の出力によつて
送られる。従つて、プレアンブルの第１バイト中
の様に、FAST LOCK信号が高レベルである状
態は、第１バイトカウンタＥ３２の出力がDG信
号の各次々の同期ビツトと共に増加する。プレア
ンブルの第１バイトの第８ビツトはカウンタＥ３
２の2³（即ちＲ３）出力、即ちピン７に高レベル
を生じさせる。この出力はオアゲートＥ３６１の
１方の入力に印加される。オアゲートＥ３６１の
出力はフリツプ−フロツプＥ４０１のＤ入力に接
続される。フリツプ−フロツプＥ４０１のＱ出力
はオアゲートＥ３６１の第２入力へ接続される。
従つてフリツプ−フロツプＥ４０１の機能はプレ
アンブルに於いて第１の０バイトを検出した際に
ラツチすることであるということが理解されよ
う。従つてフリツプ−フロツプＥ４０１は禁止信
号INHIBIT信号を与える。信号極性を定めるこ
とにより、フリツプ−フロツプＥ４０１のＱ出力
は信号を発生し、一方その出力は
INHIBIT信号を発生する。

第16番目の連続低レベルビツト（即ち、プレア
ンブルの第２全バイトの最後のビツト）は第１バ
イトカウンタＥ３２の桁上げ出力を高レベルに至
らしめる。この桁上げ出力はインバータＥ２６１
の入力に接続される。インバータＥ２６１の出力
は第４バイトカウンタＥ３１のカウントアツプ
（CUP）入力に接続される。従つて第１バイトカ
ウンタＥ３２の桁上げ出力（第16番目のビツト）
における高−低状態変化は低−高遷移を第４バイ
トカウンタＥ３１のカウントアツプ入力に印加せ
しめ、これは第４バイトカウンタが初期カウント
０からカウント１だけインデツクスする様にせし
める。この桁上げ出力は短時間だけ低レベルに保
持され次いで高レベル状態に戻る。16個のビツト
の後（即ち、プレアンブルの第４バイトの終り
に）、反転“１”が検出されないとすれば、第１
バイトカウンタの桁上げ出力は再び低レベルに至
り、第４バイトカウンタをしてもう１度インデツ
クスせしめる。これは第４バイトカウンタの2¹出
力即ちR1を高レベルに至らしめ、４つの次合の
０バイト即ち有効なプレアンブルが検出されたこ
とを信号せしめる。FAST LOCK信号はカウン
タＥ３１のR1出力からインバータＥ２６３を経
て導出され、そしてその否定型はR1出力から直
接与えられる。従つてFAST LOCK信号はプレ
アンブルの探捜中初期的に高レベルであり、そし
て第４番目の０バイトの終りに即ちプレアンブル
が確認された際に低レベルになる。このFAST
LOCK信号が低レベルになると、アンドゲートＥ
３８１の出力が低レベルとなり、そこからDG信
号を効果的に遮断しそして第１バイトカウンタＥ
３２のそれ以上のインデツクス作動を阻止する。
FAST LOCK信号がオアゲート６４の１方の入
力に印加されるので、オアゲート６４の出力はプ
レアンブルの第４バイトの終りに高レベルにな
る。オアゲート６４の出力はアンドゲートＥ３８
０の１方の入力であるから、アンドゲートＥ３８
０の出力はその他方の入力のLOCK CLK信号と
同じになる。LOCK CLK信号が低レベルになる
と、アンドゲートＥ３８０の出力も低レベルにな
る。これは次いでカウンタＥ３２及び３１並びに
フリツプ−フロツプＥ４０１をリセツト（即ち、
クリヤ）する。

本発明の位相エラー検出器を使用する磁気デイ
スク読取装置に対する適当な位相固定ループの詳
細な回路図が第６Ａ図及び第６Ｂ図に示されてお
り、これについて以下に説明する。第６Ａ図に示
された回路は第６Ｂ図に示された回路に、点Ａで
接続されるということを理解されたい。

位相エラー検出器即ち位相比較部１１０は、
DG信号の各同期ビツトと、それに対応してVCO
の出力から導出されたCLK信号の内部発生クロ
ツクビツトとの間の位相（時間）の進み又は遅れ
の程度を測定する。同期ビツトが、それに対応す
る内部発生クロツクビツトより早目に受け取られ
た時に生じる事象を先ず考えることによつて位相
エラー検出器の作動を説明する。この状態は進み
データ検出器１２８によつて検出される。先ず初
め、プレアンブルの第１バイト中と同様に、
INHIBIT信号が高レベルであると仮定する。こ
のINHIBIT信号が低レベルになると、
信号が高レベルとなりそして信号がオアゲ
ート２４１の出力へとゲートされ、フリツプ−フ
ロツプＥ１２１のクリヤ入力端子へと接続され
る。従つて、第１のビツトは、INHIBIT信
号の状態が変化した後にフリツプ−フロツプＥ１
２１をクリヤする。次いで同期ビツトがライン３
２のDG信号に現われ、ライン３２はフリツプ−
フロツプＥ１２１のクロツク入力に接続される。
この同期信号が、それに対応するCLK信号のビ
ツトよりも進むと仮定しているので、フリツプ−
フロツプＥ１２１のＤ入力に接続された信
号はこのフリツプ−フロツプがその同期ビツトに
よつてクロツクされる時に高レベルでなければな
らない。それ故、高レベル信号がフリツプ−フロ
ツプＥ１２１のＱ出力に与えられる。このＱ出力
は、信号が低レベルとなつて（即ち、VCC
により送られたクロツクビツトが到着して）、ア
ンドゲートＥ２４１の出力を低レベルにせしめて
フリツプ−フロツプＥ１２１をクリヤするまで高
レベルのままである。従つて進みデータ検出器の
フリツプ−フロツプＥ１２１のＱ出力は、DG信
号の同期ビツトと、VCOにより与えられた対応
のクロツクビツトとの間の時間遅延に等しい時間
中高レベルである。以下に述べる様に遅れデータ
予想器によつて使用するため逆位相信号がフリツ
プ−フロツプＥ１２１の出力によつてライン５
０４に与えられる。

フリツプ−フロツプＥ１２１のＱ出力はライン
５０２を経てナンドゲートＥ１９１の１方の入力
及びインバータＥ３１の入力に与えられる。

FAST LOCK信号が高レベルであれば、ライ
ン５０２の信号が高レベルの場合にナンドゲート
Ｅ１９１の出力は低レベルとなる。それと同時に
ダイオードＤ５はオフにされそしてダイオードＤ
６はオンにされ、演算増巾器１６２の反転入力１
５８をこのダイオードＤ６及び抵抗１５４を経て
−５ボルト源へ接続する。同様に、インバータＥ
３１の出力に現われる低レベル信号はダイオード
Ｄ７をオフにしそしてダイオードＤ８をオンに
し、反転入力１５８をこのダイオードＤ８及び抵
抗１５４を経て−５ボルト源へ接続する。これら
の状態の下では抵抗１５４及び１６４が実際上並
列となる。然し乍ら、FAST LOCK信号が低レ
ベルである場合には、ナンドゲートＥ１９１の出
力が高レベルとなつてダイオードＤ５をオンにし
且つダイオードＤ６をオフにし、従つて抵抗１６
４は増巾器１６２から切断される。

遅れデータ予想器１３８はオアゲートＥ１１、
ノアゲートＥ９１及びＤ型フリツプ−フロツプＥ
１２２より成る。オアゲートＥ１１の１方の入力
即ちピン１３はINHIBIT信号を受け取る。オア
ゲートＥ１１の他方の入力は抵抗５０６を経て共
通接地点へ接続され且つキヤパシタ５０８の１方
の端子へ接続される。キヤパシタ５０８の他方の
端子は信号源２０に接続される。キヤパシ
タ５０８及び抵抗５０６は基本的な微分回路網を
構成しそしてパルス縁の伝搬に対して若干の遅延
を与える。オアゲートＥ１１の出力はノアゲート
Ｅ９１の１方の入力に接続される。ノアゲートＥ
９１の他方の入力はDG信号を送るライン３２に
接続される。ノアゲートＥ９１の出力はフリツプ
−フロツプＥ１２２のクリヤ端子に接続される。
フリツプ−フロツプＥ１２２のＤ入力はライン５
０４に接続されそしてフリツプ−フロツプＥ１２
１の出力信号を受け取る。CLK信号はフリツ
プ−フロツプＥ１２２をクロツクするのに用いら
れる。最初、INHIBIT信号が高レベルである場
合は、オアゲートＥ１１の出力信号は高レベルで
ありそしてノアゲートＥ９１の出力は低レベルで
あり、フリツプ−フロツプＥ１２２をクリヤす
る。INHIBIT信号が低レベルになると、フリツ
プ−フロツプＥ１２２へのクリヤ入力の信号は、
DG信号にビツトが現われるか又はオアゲートＥ
１１の入力ピン１２に高レベル信号が現われるま
で、高レベルとなる。オアゲートＥ１１の入力ピ
ン１２に高レベル信号が現われるのは、信
号の立上り（即ち後縁）ビツトの若干後で生じる
CLK信号はアンドゲートＥ２４１を経てフリツ
プ−フロツプＥ１２１をクリヤし、ライン５０４
に高レベル信号を与える。CLK信号の下降縁に
於いてフリツプ−フロツプＥ１２２はクロツクさ
れそしてそれにより高レベル信号がそのＱ出力に
現われる。従つてフリツプ−フロツプＥ１２２の
Ｑ出力に与えられる信号は、データビツトが進ん
でおらず且つデータビツトが遅れることが予想さ
れるという指示を構成する。それ故、フリツプ−
フロツプＥ１２２のＱ出力の信号をデータ遅れ予
想ANTICIPATE DATA LATE信号と称する。
このデータ遅れ予想信号は遅れデータ検出器のフ
リツプ−フロツプＥ１１１のＤ入力並びにダイオ
ードＤ２のカソードに与えられる。

このデータ遅れ予想信号が高レベルである時は
ダイオードＤ２が逆バイアスされてオフにされ
る。これは遅れワンシヨツトマルチバイブレータ
１４２をオンにせしめる。この遅れワンシヨツト
マルチバイブレータはデータビツトが遅れている
時間に等しい長さのパルスを発生する。データビ
ツトが到着した場合にはそれが遅れデータ検出器
１３４のフリツプ−フロツプＥ１１１をクロツク
し、そのＤ入力の高レベルをＱ出力へ“ダンプ”
する。又、このデータビツトはノアゲートＥ９１
を経てフリツプ−フロツプＥ１２２をクリヤし、
データ遅れ予想信号を低レベル状態にせしめる。
フリツプ−フロツプＥ１１１は、遅れデータビツ
トがクロツクビツトに対して遅れたのと同程度だ
けその遅れデータビツトより遅い時期に遅れワン
シヨツトマルチバイブレータ１４２によつてクリ
ヤされる。

特に、データ遅れ予想信号が高レベルとなつて
ダイオードＤ２を開く時は、キヤパシタＣ４がト
ランジスタＱ１及び抵抗Ｒ３を経て＋12ボルトの
源から一定の割合で充電される。従つて、ダイオ
ードＤ２が開いた後のいかなる時間にもキヤパシ
タＣ４の電荷はその充電時間に比例する。遅れデ
ータビツトが最終的に到着した時は、データ遅れ
予想信号が低レベルとなりそしてダイオードＤ２
は順方向バイアスされる。点５１２（ダイオード
Ｄ２のアノードと、トランジスタＱ１のコレクタ
と、キヤパシタＣ４の第１端子との結合点）の電
圧は非常に低い電位へと急激に降下する。それに
対応して、キヤパシタＣ４間の電圧継続性が、同
様の電圧変化を点５１４（キヤパシタＣ４の第２
端子とトランジスタＱ２及びＱ３のコレクタとの
結合点）に生じさせる。これは点５１４に負電圧
を生じ、それによりトランジスタＱ３のベース−
エミツタ接合を逆バイアスしてこのトランジスタ
をオフにする。この時キヤパシタＣ４はトランジ
スタＱ２及び抵抗Ｒ４を経て放電を行なう。抵抗
Ｒ３とＲ４には同じ電位が保持され、そしてこれ
ら抵抗は同じ値であるから、トランジスタＱ２に
流れる放電電流はトランジスタＱ１により送られ
た充電電流と同じ値に保持され、従つてキヤパシ
タＣ４が放電するに要する時間はこれが充電した
のと同じ時間であり、即ち遅れデータビツトの位
相エラーに相当する時間である。キヤパシタＣ４
が放電する時はトランジスタＱ３が再びオンにさ
れそして速かに飽和し、そしてトランジスタＱ３
のコレクタ及びこれに接続されたノアゲートＥ９
１の入力ピン２に低レベル信号を発生する。ノア
ゲートＥ９１の第２の入力端子即ちピン３は抵抗
Ｒ６を経て通常低レベルに接続され、従つてノア
ゲートＥ９１の出力を低レベルから高レベルに切
換させる。この遷移はキヤパシタＣ６及び抵抗Ｒ
７より成る結合微分回路網を経てインバータＥ３
２の入力に印加される。インバータＥ３２の出力
はこの時低状態へと切換わり、そしてこの出力は
フリツプ−フロツプＥ１１１のクリヤ入力に接続
されているから、このフリツプ−フロツプをクリ
ヤしそしてライン５１６に与えられた遅れデータ
パルスを終了させる。

キヤパシタＣ５及び抵抗Ｒ６より成る結合微分
回路網を経てノアゲートＥ９１の入力ピン３に接
続されるDG信号も同様に、トランジスタＱ３が
カツトオフされた時にフリツプ−フロツプＥ１１
１をクリヤせしめるということに注意されたい。

データビツトが完全に欠けている時は、通常の
速度よりも急速にキヤパシタＣ４を放電するため
の更に別の手段が設けられている。これらの状態
の下では、フリツプ−フロツプＥ１１１の出力
の信号が低レベルになり、そしてこれに接続され
たバツフアＥ３４１の入力も同様に低レベルにな
る。然し乍ら、点５１８（バツフアＥ３４１の出
力と、Ｅ３４２の出力と、抵抗Ｒ２と、ダイオー
ドＤ１のアノードとの結合点）は、バツフアＥ３
４２の入力が低レベルであるので低レベルとな
る。従つてダイオードＤ１は逆バイアスされる。
然し、信号が高レベルになると、オアゲー
トＥ１１の出力が非常に単時間に高レベルにな
り、バツフアＥ３４２の入力を高レベルに引つ張
りそして点５１８も高電圧レベルに至らしめる。
これはダイオードＤ１を順方向バイアスせしめ且
つ付加的な放電電流を抵抗Ｒ２、ダイオードＤ１
及びトランジスタＱ２を経てキヤパシタＣ４へ供
給せしめてキヤパシタＣ４の放電に要する時間を
減少させる。

以上、本発明の位相エラー検出器の構成と動作
について説明してきたが、理解をより容易とする
ために、その全体動作について以下にまとめて説
明しておく。

本発明の位相エラー検出器１１０は、進みデー
タおよび遅れデータを検出し欠落データパルスを
補償するものである。この位相エラー検出器１１
０は、進みデータパルスに対しては正であり、遅
れデータパルスに対しては負であり、欠落データ
パルスに対しては禁止されているような出力信
号、すなわちエラー信号を発生する。この位相エ
ラー検出器１１０は、進みデータ検出器１２８
と、遅れデータ検出器１３４と、遅れデータ予想
器１３８と、ワンシヨツトマルチバイブレータ１
４２とからなつている。

進みデータ検出器１２８は、進みデータパルス
に応答してデータ進み信号を発する。この検出器
が後で局部発生クロツクパルスを受信するとき、
この検出器は、そのデータ進み信号の発生を止め
る。このようにして、この進みデータ検出器１２
８は、そのデータパルスがそのクロツクパルスに
先立つ時間に相当するある時間期間の間、データ
進み信号を発生する。このデータ進み信号に応答
して、関連回路が正の位相エラー信号を発生す
る。この正の位相エラー信号は、そのクロツク信
号を供給する電圧制御発振器を制御する電圧制御
信号を調整するのに使用される。

また、遅れデータ検出器１３４は、遅れデータ
パルスに応答して、すなわち、データパルスがク
ロツクパルスの後で受信されたことに応答して、
そのデータパルスが予想されるクロツクパルスに
遅れる時間に等しいある時間期間の間、データ遅
れ信号を発する。この遅れデータ検出器１３４
は、遅れデータ予想器１３８およびワンシヨツト
マルチバイブレータ１４２と関連して動作して、
欠落データパルスに対してはそのデータ遅れ信号
を発しないようにする。

データパルスがクロツクパルスの前に発生しな
いときには、遅れデータ予想器１３４が予想遅れ
データ信号を発する。この予想遅れデータ信号
は、遅れデータ検出器およびワンシヨツトマルチ
バイブレータ１４２におけるキヤパシタ充電回路
の両者をイネーブルする。もし、データパルスが
単に遅れているだけで、欠落しているのではない
ならば、イネーブルされた遅れデータ検出器１３
４は、そのデータパルスを検出するときに、その
データ遅れ信号を発する。同時に、遅れデータ予
想器は、その予想遅れデータ信号の発生を止め、
ワンシヨツトマルチバイブレータ１４２が、その
キヤパシタを充電した速度に等しい速度でそのキ
ヤパシタを放電させ始める。

そのキヤパシタが放電させられたとき、ワンシ
ヨツトマルチバイブレータ１４２は、その遅れデ
ータ検出器をデイスエーブルし、その検出器がそ
のデータ遅れ信号の発生を止めるようにさせる。
このようにして、そのデータ遅れ信号は、そのデ
ータパルスが遅れていた時間の長さに等しい長さ
の時間の間、発生される。このデータ遅れ信号
は、関連回路によつて、負の位相エラー信号に変
換される。その負の位相エラー信号は、そのクロ
ツク信号を供給する電圧制御発振器の制御電圧を
調整するのに使用される。

もし、データパルスが欠落していて、単に遅れ
ているだけでないような場合には、この位相エラ
ー検出器は、予想されるデータパルスの代わり
に、第２の相続くクロツクパルスを受信する。こ
の第２のクロツクパルスの受信に応答して、遅れ
データ予想器は、その予想遅れデータ信号の発生
を止め、ワンシヨツトマルチバイブレータ１４２
が、そのキヤパシタを、その充電速度以上の速度
で放電させる。

こうして、位相エラー検出器は、データパルス
がクロツクパルスと比較して進んでいるか遅れて
いるかする場合に、正および負の位相エラー信号
を発生する。また、この位相エラー検出器は、欠
落データパルスに対する補償をも行うものであ
り、データパルスを介在せずに相続くクロツクパ
ルスを受信するときには、負の位相エラー信号の
発生を抑制する。

ライン５１６の遅れデータ信号が高レベルであ
る時は、バツフアＥ１８１の入力が高レベルであ
り、そしてこれはこのバツフアの高レベル出力を
生じさせる。それ故ダイオードＤ３は順方向バイ
アスされそして増巾器１６２の反転入力１５８は
抵抗１５２を経て＋５ボルト源に接続される。ラ
イン５１６の信号はバツフアＥ１８２の入力にも
送られる。然し乍ら、バツフアＥ１８２の出力
は、バツフアＥ１８３の出力も高レベルである場
合しか高レベルにならない。バツフアＥ１８３の
状態はその入力に送られるFAST LOCK信号に
よつて制御される。このFAST LOCK信号が高
レベルであれば、バツフアＥ１８３の出力は高レ
ベルであり、そしてダイオードＤ４は順方向バイ
アスされ、従つて増巾器１６２の反転入力１５８
は抵抗１７２を経て＋５ボルト源に接続される。
然し乍ら、FAST LOCK信号が低レベルであれ
ば、バツフアＥ１８３の出力は低レベルであり、
ダイオードＤ４は順バイアスされ、従つて抵抗１
７２は増巾器１６２の反転入力から切断される。

従つて、位相固定ループ低域フイルタの増巾器
１６２の反転入力１５８である点Ａにはパルス巾
変調された信号が現われる。この時のパルス巾は
PLLの÷Ｎカウンタ１１４により与えられた
CLK信号の対応ビツトと、ライン３２のDG信号
の同期ビツトとの位相エラー量に相当する。パル
スの極性はパルスエラーの方向によつて決定され
る。上記した様に、進みデータは負のパルスを生
じ、そして遅れデータは正のパルスを生じる。基
本的には位相固定ループフイルタ１１６は、演算
増巾器１６２、キヤパシタ１２６及びＣ８、抵抗
１６６、並びにダイオードＤ３，Ｄ８，Ｄ６，Ｄ
４を経て点Ａに各々接続される抵抗１５２，１５
４，１６４，１７２のいずれかとで構成される能
動的な低域フイルタである。点５２２（VCOの
入力端子１４４に接続された）に於けるループフ
イルタ１１６の出力は、位相エラー検出器により
供給されて増巾器の利得で乗算されたパルス波形
の時間平均化の値を表わすアナログ信号より成
り、然して時間平均化のインターバルは増巾器の
応答性により決定された時間周期に限定されてい
る。

PLL、及び特にその低域フイルタ１１６は、
非常に広範な作動パラメータを受け容れる様に設
計されているということに注意されたい。特に、
これらは6500FCIより大きな磁束反転密度に於い
て少なくとも15％のビツトずれを受け容れ且つ約
６％までのデイスク再生周波数変動を受け容れ
る。この後者の状態について述べると、６％とい
う数字は特にデイスクの交換に関連して生じる速
度変動に関するものであることに注意されたい。
読み取りヘツド（単数又は複数）に於ける信号の
正弦波周波数は公称約125KHz乃至約250KHzの範
囲であり、それに対応して、読み取りチエーンの
出力に於けるデジタル化信号の周波数は、ダブル
及びダブルの両密度のエンコード化に対して、
250KHzから500KHzまで変化する。全体に亘つて
追従することのできるPLLの動的応答は本質的
にループフイルタによつて与えられ且つループフ
イルタに於いて制御され、VCOではあまり制御
されない。

このPLL設計の顕著な特徴は、高速同期（即
ち、獲得）できることにある。PLLは、位相固
定を得るために見出しフイールド又はデータフイ
ールドの前の６バイトプレアンブルの中の３バイ
トが許容されている。従つて位相固定の獲得には
実際上24ビツトしか利用できない。というのは、
プレアンブルのその他のビツトはクロツクビツト
だからである。低域フイルタの直流利得はこの３
バイトの獲得時間中に増加され、従つて周波数変
動の±６％の全レンジに亘つて位相固定を保障す
ることができる。更に添付図面に示された構成は
低利得モードが使用される時の公称デジタル化再
生周波数の10％下から10％上まで延びた獲得レン
ジを与える。そして全獲得レンジに亘つて、34マ
イクロ秒未満の位相固定獲得が確保される。この
獲得時間内では、位相エラーが初期位相エラーの
６％未満に減少される。

本発明の位相エラー検出器を使用する位相固定
ループは、シングル密度データフイールドの場合
は約32％までそしてダブル密度データフイールド
の場合は15％までのビツトずれがあるようなデー
タフイールドに於いて位相固定状態を保持すると
いうことを更に注意されたい。２つの密度割合に
於いて受け容れることのできるビツトずれが相違
することは、ダブル密度のデータフイールドをデ
コードする場合、VCOから導出されたクロツク
出力信号がデータ周波数の２倍で続かねばなら
ず、これが、ダブル密度の場合の許容ビツトずれ
を、シングル密度データフイールドの場合の許容
できるものの半分に減少してしまうからである。
又、デイスクの加速度エラーは、約50マイクロ秒
の時間に亘り約２％というところまで受け容れら
れる。

キヤパシタＣ８は増巾器１６２を安定化するた
めに設けられているに過ぎない。増巾器１６２は
例えば型式LM318演算増巾器である。従つて、
増巾器１６２のまわりのフイードバツク路は基本
的にその出力端子１６８から、抵抗１６６と直列
なキヤパシタ１２６を経てその反転入力端子１５
８へと至る。キヤパシタＣ８はキヤパシタ１２６
と抵抗１６６との直列結合体に並列に接続され
る。更に前記したように、始動状態指示位相エラ
ーを与えるようにループフイルタの作動を開始す
るためスイツチ１２４がキヤパシタ１２６間に接
続されている。このスイツチ１２４は電界効果ト
ランジスタＱ４、バツフアＥ１８４及び抵抗Ｒ１
４より成る。電界効果トランジスタＱ４のドレイ
ン及びソース電極はキヤパシタ１２６の各々の端
子に接続されそしてそのゲート電極はバツフアＥ
１８４の出力によつて駆動され、バツフアＥ１８
４は抵抗Ｒ１４を経て＋12ボルトの源に接続され
ている。バツフアＥ１８４の入力端子は
INHIBIT信号の源に接続されている。従つて
INHIBIT信号が高レベルであれば、キヤパシタ
１２６は電界効果トランジスタＱ４のソースドレ
イン路を経て放電される。INHIBIT信号が低レ
ベルであれば基本的に電界効果トランジスタＱ４
は開路状態を近似する非常に高い抵抗値をキヤパ
シタ１２６間に与える。

VCO１１２は一般設計のものであり、従つて
詳細に説明する必要はなかろう。完全な回路図が
第６Ｂ図に与えられており、VCOの作動はそこ
から自明であろう。VCOの入力（即ち周波数制
御電圧）は端子１４４に接続された点５２２に現
われ、そしてVCOと表示された出力信号は点５
２４に与えられる。VCOの作動を制御するため、
INHIBIT信号がバツフアＥ３４３の入力に与え
られ、このバツフアＥ３４３の出力は点５２６に
接続される。INHIBIT信号が高レベルであるか、
それに対応的に信号が低レベルである
場合は、バツフアＥ３４３の出力が低レベルであ
り、点５２６の電圧を低レベルに引張りそして電
流源Ｑ６からリード５２８を経て流れる電流を低
くする。これはキヤパシタＣ１２が充電するのを
阻止し、従つて、VCOが発振するのを阻止し、
一方、INHIBIT信号が低レベルである時は、バ
ツフアＥ３４３の出力が高レベルであり、VCO
を機能できるようにする。

÷Ｎカウンタ１１４はVCO信号の周波数の1/2
又は1/4の周波数で且つそれと同位相で信号を与
える。Ｄ型フリツプ−フロツプＥ２８１及びＥ２
８２のプリセツト入力は両方共に信号
に接続されているので、÷Ｎカウンタはこれら両
フリツプ−フロツプのＱ出力が高レベルである状
態で作動を開始する（即ち、これらフリツプ−フ
ロツプＥ２８１及びＥ２８２のクロツク入力に送
られるVCO信号に応答して）。然し乍ら、信
号を供給するフリツプ−フロツプＥ２８２の出
力はフリツプ−フロツプＥ２８１のＤ入力に接続
される。従つてフリツプ−フロツプＥ２８１のＤ
入力の信号は初めは２進０である。シングル密度
フイールドを読み取るべき場合には、信号
が高レベルでありそしてMFM信号が低レベルで
ある。従つてナンドゲートＥ１９２の出力は高レ
ベルであり、ナンドゲートＥ１９３の出力はフリ
ツプ−フロツプＥ２８１のＱ出力の信号の否定型
である。ナンドゲートＥ１９４の一方の入力はナ
ンドゲートＥ１９２の出力に接続されそしてナン
ドゲートＥ１９４の他の入力はナンドゲートＥ１
９３の出力に接続され、ナンドゲートＥ１９４の
出力はフリツプ−フロツプＥ２８２のＤ入力に接
続される。従つて、シングル密度のデータフイー
ルドを読み取るためには、フリツプ−フロツプＥ
２８１のＱ出力がフリツプ−フロツプＥ２８２の
Ｄ入力に“接続”され、それにより、VCO信号
でクロツクされる一般の÷４カウンタをなし、こ
れはその出力としてフリツプ−フロツプＥ２８２
のＱ及び出力に各々CLK及び信号を与え
る。然し乍ら、MFM信号が高レベルであつて、
ダブル密度のデータフイールドを読み取るべきこ
とを指示する場合には、ナンドゲートＥ１９３の
出力が高レベルでありそしてナンドゲートＥ１９
２の出力がCLK信号であり、従つてフリツプ−
フロツプＥ２８２のＤ入力は実際上その出力に
接続される。従つて、フリツプ−フロツプＥ２８
２は２つのクロツク（即ちVCO）パルスごとに
一度トグルし（即ち状態を変え）、それにより一
般の÷２カウンタをなす。

以上の説明により、ここに示した位相固定ルー
プPLLは、完全な位相エラーレンジが−180゜乃至
＋180゜であるようなサンプリング位相比較器（即
ち位相エラー検出器）を用いたいわゆる“タイプ
２”サーボシステムであることが理解されよう。
位相エラーはシングル密度割合であつてもダブル
密度割合であつても入力データ割合でビツトをベ
ースとしてサンプルされる。最初の位相固定獲得
時間中に第１の入力データパルスをサンプリング
する前にVCOを不能化することにより、位相エ
ラーは公称VCO周波数とデータ入力周波数との
差に等しいようにされる。更に、このシステムは
最初の位相固定獲得時間中はスキツプ作動を繰り
返さない。というのは、低域ループフイルタの利
得が高く且つ初期位相エラーが90゜未満であるこ
とにより、位相固定が達成される前に180゜まで位
相エラーを累積することが不可能にされるからで
ある。

第７Ａ図及び第７Ｂ図に示されたデータ分離器
の回路図を以下に詳細に説明する。密度選択同期
装置・制御装置２０５ｂ以外は、データ分離制御
ユニツト２０５の機能的な副成分が回路全般に亘
つて分布されており、個々に形成可能なブロツク
として表示されていないことを一般的に注意され
たい。

データ窓信号発生器２０２はアンドゲートＥ４
６１と、ナンドゲートＥ３９２と、Ｄ型フリツプ
−フロツプＥ４４１とで構成される。アンドゲー
トＥ４６１は第１入力として信号をそ
して第２入力としてFAST LOCK信号を受け取
る。従つてアンドゲートＥ４６１の出力（即ち、
これが接続されたナンドゲートＥ３９２の入力）
は、位相固定ループが位相固定の獲得を試みてい
る時にはプレアンブル中高レベルである。DG信
号はナンドゲートＥ３９２の他方の入力に印加さ
れ、従つてその出力はその他方の入力が高レベル
であり且つDG信号が高レベルになつた時に低レ
ベルにせしめられる。ナンドゲートＥ３９２の出
力はフリツプ−フロツプＥ４４１のクリヤ入力に
接続されているので、フリツプ−フロツプＥ４４
１はプレアンブル中にDG信号によつて繰り返し
クリヤされる。プレアンブルが完了した時は
FAST LOCK信号が低レベルになりそしてナン
ドゲートＥ３９２の出力は高レベル状態にせしめ
られてフリツプ−フロツプＥ４４１のクリヤ入力
を解除せしめる。その後、フリツプ−フロツプＥ
４４１のＱ出力はＯ状態で始まりそしてCLK信
号の各次々の立上り縁或いは信号の各々の
下降縁でトグルする。従つて、ゲートＥ４６１及
びＥ３９２の機能は、フリツプ−フロツプＥ４４
１の出力がプレアンブルの終了時に適正な位相で
開始するようにすることであることが理解されよ
う。便宜上、フリツプ−フロツプＥ４４１のＱ出
力に与えられるデータ窓信号はDW信号と称する
ことにする。当然、フリツプ−フロツプＥ４４１
の出力は信号を供給する。

データビツト分離器２０８のアンドゲートＥ５
１１はその第１入力としてCLK信号をそしてそ
の第２入力として信号を受け取る。従つてデ
ータ窓信号が存在しない時にゲートＥ５１１の出
力にクロツクビツトが現われる。ゲートＥ５１１
の出力はデータ同期装置２１４のフリツプ−フロ
ツプＥ５０１のクロツク入力及びキヤパシタＣ１
３の第１端子に接続される。キヤパシタＣ１３の
第２端子はインバータＥ５２１の入力に接続され
且つ抵抗Ｒ２３を経て接地される。インバータＥ
５２１の出力はフリツプ−フロツプＥ４８１のク
リヤ入力に接続され、従つてアンドゲートＥ５１
１を通してゲートされた各クロツクビツトの先縁
に於いて、若干遅延されたパルスが上記クリヤ入
力に与えられて、データビツト間にフリツプ−フ
ロツプＥ４８１をクリヤする。フリツプ−フロツ
プＥ４８１のＤ入力はフリツプ−フロツプＥ４４
１のＱ出力に接続され、DW信号を受け取る。フ
リツプ−フロツプＥ４８１はオアゲートＥ４７１
の出力によつてクロツクされ、このオアゲートは
フリツプ−フロツプＥ４８１のＱ出力及びDG信
号はその入力として受け取る。フリツプ−フロツ
プＥ４８１は前記したようにクリヤされているで
あろうから、これはDG信号のデータビツトによ
つて最初にクロツクされる。データ窓信号は、デ
ータビツトが予想されるべき時にのみ存在し（即
ち、DW信号は高レベル）、そして同期ビツトが
DG信号に存在すべき時には存在しないので、Ｑ
出力は高レベルにならねばならない。オアゲート
Ｅ４７１はフリツプ−フロツプＥ４８１をこのセ
ツト状態に保持し、その状態がデータ同期装置２
１４によつてサンプリングされるまでリセツト即
ちクリヤされないようにする。

データ同期装置２１４はＤ型フリツプ−フロツ
プＥ５０１を備えただけのものである。このフリ
ツプ−フロツプＥ５０１はデータビツト分離器の
フリツプ−フロツプＥ４８１のＱ出力を受け取
り、そしてCLK信号の次のパルスの際に同じ状
態の信号をそのＱ出力に与え、それにより、検出
されたデータビツトをCLK信号と同期させる。
換言すれば、データビツトの検出はフリツプ−フ
ロツプＥ４８１のＱ出力に高レベルが与えられる
ことによつて指示され、そしてこれがサンプリン
グされて、フリツプ−フロツプＥ５０１の出力即
ち点Ｄに、同期され分離されたデータビツトの流
れを発生するのに用いられる。

同期ビツト分離器２１２及び同期ビツト同期装
置２１６はデータビツト分離器２０８及び同期装
置２１４と同じであるが、それらの相違点はアン
ドゲートＥ５１２が信号ではなくてDW信号
を一方の入力として受け取るということである。
従つて、同期ビツト分離器はデータ窓信号が存在
しない時即ち信号が高レベルである時に同期
ビツトを探捜する。そしてフリツプ−フロツプＥ
４８２は次々の同期ビツト間にクリヤされる。そ
れ故フリツプ−フロツプＥ５０２のＱ出力は同期
され分離された同期ビツトの流れを与える。

読み取りストローブパルス発生器２１３は１つ
のＤ型フリツプ−フロツプＥ４３１及びアンドゲ
ートＥ４６２より成る。フリツプ−フロツプのＤ
入力及びアンドゲートの一方の入力はDW信号を
受け取る。アンドゲートＥ４６２の他方の入力は
フリツプ−フロツプＥ４３１の出力に接続され
ている。フリツプ−フロツプＥ４３１のプリセツ
ト入力には 信号が印加され、そし
てフリツプ−フロツプＥ４３１はVCO信号によ
つてクロツクされる。プレアンブルの位相固定獲
得時間中にFAST LOCK信号が高レベルであれ
ば、フリツプ−フロツプＥ４３１はプリセツトさ
れ、従つて高レベル信号がそのＱ出力に生じる。
FAST LOCK信号が低レベルになると、プリセ
ツトが解除される。DW信号が低レベルの時は、
フリツプ−フロツプＥ４３１の状態が次のVCO
信号パルスの際に変化し、従つて出力の信号は
高レベルになる。然し乍ら、アンドゲートＥ４６
２の出力は、DW信号により低レベルである。
DW信号が次に高レベルになると、アンドゲート
Ｅ４６２の両入力が同時に高レベルとなり、この
アンドゲートの出力を高レベルに至らしめ、それ
により読み取りストローブ信号READ STROBE
を発生せしめる。然し乍ら、この状態は短時間し
か続かない。なぜならば、VCO信号の次のパル
スがフリツプ−フロツプＥ４３１のＱ出力を低レ
ベルにし、それによりアンドゲートＥ４６２の出
力を低レベルにせしめるからである。従つて、
READ STROBE信号はVCO信号の１周期即ち
数百ナノ秒の間しか高レベルでない。

密度選択同期装置・制御装置２０５ｂは÷Ｎカ
ウンタを制御するためのMFM及び信号を
発生する。特にこれらの信号はＤ型フリツプ−フ
ロツプＥ４２２によつて与えられる。密度選択同
期装置の作動を理解するためには、上記で与えら
れたセクタフオーマツトの説明が或る点で不完全
であるということを先ず注意されたい。データフ
イールドの手前にあるプレアンブルはデータフイ
ールド自身にじかに接しているのではない。そう
ではなくて、プレアンブルとデータフイールドは
１つの８ビツトバイトより成るデータマークによ
つて分解されている。現在の業界の習慣によれ
ば、このデータマークは16進数FN（Ｎは４つの
下位ビツトの特定されないパターンを表わしてい
る）より成り、これはビツトという点で一連の４
つの１と、その後に続く特定されない一連の４ビ
ツトとを含んでいる。データフイールドが削除さ
れている場合には別のマークが用いられる。この
データマークはシングル密度割合で読み取らねば
ならないので、データフイールドがダブル密度割
合でエンコードされている時は、データマークが
終わるまでMFM信号が高レベルになつてはなら
ない。従つて密度選択同期装置・制御装置の機能
は、データマークの終了の時にのみMFM信号が
低レベルから高レベルへと状態を変え、それ以前
には状態を変えないようにすることである。さも
なくば、データマークを正しく読み取りできな
い。

データ／同期レジスタ・論理ユニツト２１７に
はデータマークバイトの存在を表わす種々の信号
が示されている。前記で述べたように、データマ
ークバイトはデイスクにインターリーブされたデ
ータビツト及び同期ビツトより成る。次々のデー
タマークビツトが表示D_xで示されており、添字
ｘはバイト内の特定ビツトを表わしている。デー
タマークバイトの第１ビツトは連続した添字表示
Ｎが与えられ、その後のビツトは添字表示Ｎ＋
１、Ｎ＋２等々が与えられる。同様に、同期ビツ
トに対しても、表示S_xが用いられ、添字の使い方
については前記と同様である。従つて同期ビツト
S_xが情報ビツトD_xと組合わされるように意図さ
れる。

データ／同期レジスタ・論理ユニツト２１７
は、初めの２つのデータマーク（及びそれに相当
する同期）ビツトを既に受け取つた状態で第７Ｂ
図に示されており、この時には第３のデータマー
クビツトがレジスタＥ５５の入力に存在する。

密度選択同期装置・制御装置のアンドゲートＥ
４６３はその第１入力にRD2F信号を受け取る。
このアンドゲートＥ４６３の他方の入力には
FAST LOCK信号が供給される。アンドゲート
Ｅ４６３の出力はフリツプ−フロツプＥ４２１の
クリヤ入力及びフリツプ−フロツプＥ４２２のプ
リセツト入力に接続される。RD2F信号が低レベ
ルであり、データフイールドをシングル密度割合
で読み取るべきであることを指示する場合には、
アンドゲートＥ４６３の出力が低レベルとなり、
フリツプ−フロツプＥ４２２をセツトし、そして
必要とされるように信号を高レベルにしそ
してMFM信号を低レベルにする。ダブル密度で
エンコードされたデータを読み取るべき場合には
密度選択同期装置・制御装置の作動がもう少し複
雑である。この場合には、プレアンブル中RD2F
信号が高レベルであり、従つてプレアンブルの終
りに 信号が高レベルになると、ア
ンドゲートＥ４６３の出力は高レベルとなり、フ
リツプ−フロツプＥ４２１のクリヤ入力及びフリ
ツプ−フロツプＥ４２２のプリセツト入力を各々
解除する。今やデータマークを検出しなければな
らず、そしてMFM信号を適当な時期に高レベル
にするようにマークバイトの長さをカウトしなけ
ればならない。データマークはアンドゲートＥ５
１３によつて検出される。データマークバイトの
デコードを示すために第７Ｂ図には種々の信号が
表示されている。データマークバイトの初めの２
ビツトは、マークの偽検出に対して保障するため
基本的には無視される。従つてアンドゲートＥ５
１３は第３のデータマークビツトD_N+2とその関
連同期ビツトS_N+2とを検査する（即ち入力として
受け取る）。データマークバイト（即ち、16進の
FN）が検出された場合にはこれらビツトがそれ
らのセル時間中に同時に高レベルとなる。アンド
ゲートＥ５１３の出力はオアゲートＥ４７３の一
方の入力に接続され、次いでこのオアゲートＥ４
７３の出力はフリツプ−フロツプＥ４２１のＤ入
力に接続される。オアゲートＥ４７３の他方の入
力はフリツプ−フロツプＥ４２１のＱ出力に接続
される。従つて、窓信号DWの次の下降縁の際に
フリツプ−フロツプＥ４２１はクロツクされそし
てそのＱ出力は高レベルとなり、そして低レベル
信号がそのクリヤ入力に印加されるまでこの状態
にラツチする。これはマークバイトの第３ビツト
であるから、MFM信号の付与を更に５ビツトの
時間（即ちセル時間）だけ遅延する必要がある。
これは４ビツトカウンタＥ４９の機能である。カ
ウンタＥ４９のロード（LD）入力はフリツプ−
フロツプＥ４２１のＱ出力に接続される。従つて
フリツプ−フロツプＥ４２１のＱ出力が低レベル
である時は、カウンタＥ４９の出力Ｒ０乃至Ｒ３
には、その入力Ｄ０乃至Ｄ３に確立された初期カ
ウント、即ち２進パターンの1010、ひいては10進
数の10、がロードされる。フリツプ−フロツプＥ
４２１のＱ出力が高レベルになると、ロード入力
は不能化されそしてカウンタＥ４９はそのカウン
トアツプ（CUP）入力の信号に応答するように
せしめられる。この信号はアンドゲートＥ４６４
の出力によつて与えられる。このアンドゲートＥ
４６４の一方の入力にはDW信号が与えられそし
てこの他方の入力にはカウンタＥ４９の桁上げ
（CRY）出力が接続される。初め、カウンタＥ４
９の桁上げ出力は高レベルであり、従つてDW信
号の次の５つの窓パルスの各々はカウンタを１つ
づつ増加せしめる。カウント１５（即ち、２進
1111）に於いては、カウンタＥ４９の桁上げ出力
が低レベルとなり、アンドゲートＥ４６４の出力
を低レベルにせしめ、そしてカウンタに初期カウ
ント１０が再びロードされるか又はRD2F信号が
低レベルになるまでカウンタを効果的に不能化せ
しめる。カウンタＥ４９の桁上げ出力はフリツプ
−フロツプＥ４２２のＤ入力にも接続されてい
る。フリツプ−フロツプＥ４２２はCLK信号に
よつてクロツクされる。従つてデータマークバイ
トの最後のデータビツトに続いてCLK信号の次
のパルスの際に、フリツプ−フロツプＥ４２２が
クロツクされ、そのＱ出力は低レベルとなりそし
てその出力は高レベルとなり、後に続くデータ
フイールド中MFM信号を高レベルにする。前記
したように、これは、データフイールドを、ダブ
ル密度割合でエンコードされたものとして読み取
りせしめる。

データ／同期レジスタ・論理ユニツト２１７
は、アンドゲートへＥ５１３により必要とされる
信号を発生し、且つ変型FM（即ちMFM）フオー
マツトでダブル密度情報をデコードするに要する
デコードアルゴリズムを実施するために使用され
るだけであるから、ここでは詳細に説明しない。
添付図面に示されたように、デコードされ分離さ
れたデータビツトはSEP DATA信号として現わ
れ、そしてそれに対応する同期ビツトはSEP
CLK信号として現われる。

以上に述べた好ましい実施例は解説のためのも
のであつて本発明を限定するものではないことを
理解されたい。本発明の範囲から逸脱せずに種々
の変型がなされ得るということが当業者に明らか
であろう。

【図面の簡単な説明】

第１図は本発明による位相エラー検出器を使用
するデイスクカード読取装置のブロツク図、第２
図は第１図のデイスク読取装置のプレアンブル検
出器のブロツク図、第３図は第１図のデイスク読
取装置の位相固定ループのブロツク図、第４図は
第１図のデイスク読取装置のデータ分離器のブロ
ツク図、第５図は第２図のプレアンブル検出器の
回路図、第６Ａ図及び第６Ｂ図は第３図の位相固
定ループの回路図、第７Ａ図及び第７Ｂ図は第４
図のデータ分離器の回路図である。 １０……デイスク読取装置、２０……読み取り
チエーン、２６……位相固定ループ（PLL）、２
８……データゲート、３４……プレアンブル検出
器、３６……データ分離器、４６……バイトカウ
ンタ、４８……プレアンブル窓信号発生器、５２
……スタート／ストツプ発振器、５８……データ
検出器、１１０……位相エラー検出器、１１２…
…VCO、１１４……÷Ｎカウンタ、１１６……
低域フイルタ、２０５……デター分離制御ユニツ
ト、２１７……データ／同期レジスタ・論理ユニ
ツト。

Claims (1)

1. 【特許請求の範囲】 １ 同じ公称周波数を有するが相対的位相が変化
   する第１および第２デジタルパルス列より成る１
   対の信号間の位相差を比較するため位相固定ルー
   プに使用される位相エラー検出器において、 (a) 前記第１パルス列および前記第２パルス列を
   受けて前記第２パルス列における次のパルスに
   先んずる前記第１パルス列におけるパルスが検
   出されたときに第１型式の出力信号を発生する
   第１手段１２８と、 (b) 前記第１パルス列及び前記第２パルス列を受
   けて前記第２パルス列における次のパルスが検
   出された後に前記第１パルス列におけるパルス
   が検出されたときに第２型式の出力信号を発生
   する第２手段１３４と、 (c) 前記第１パルス列及び前記第２パルス列を受
   けて、前記第１パルス列における前記パルスが
   検出されるか、または前記第２パルス列におけ
   るパルスが再び検出されるか、するまでは、前
   記第２手段からの前記第２型式の出力信号を抑
   制し、前記第２パルス列における次のパルスが
   検出される前に、前記第１パルス列におけるパ
   ルスが検出されるまでは、および前記第２パル
   ス列における次のパルスが検出される前に、前
   記第１パルス列におけるパルスが検出されない
   限り、前記第２型式の出力信号は与えられない
   ようにする抑制手段１３８，１４２と、 を備えることを特徴とする位相エラー検出器。