JP2846441B2 - 光ディスク再生装置 - Google Patents
光ディスク再生装置Info
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- JP2846441B2 JP2846441B2 JP2259346A JP25934690A JP2846441B2 JP 2846441 B2 JP2846441 B2 JP 2846441B2 JP 2259346 A JP2259346 A JP 2259346A JP 25934690 A JP25934690 A JP 25934690A JP 2846441 B2 JP2846441 B2 JP 2846441B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
- G11B7/007—Arrangement of the information on the record carrier, e.g. form of tracks, actual track shape, e.g. wobbled, or cross-section, e.g. v-shaped; Sequential information structures, e.g. sectoring or header formats within a track
- G11B7/00745—Sectoring or header formats within a track
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プリフォーマットされたヘッダ部とデータ
を記録するデータ部とを有する光ディスクを再生する光
ディスク再生装置に関し、特にデータ部の再生能力を向
上させる技術に関する。
を記録するデータ部とを有する光ディスクを再生する光
ディスク再生装置に関し、特にデータ部の再生能力を向
上させる技術に関する。
光ディスクの記録フォーマットがISOにて規格化され
ている。第８図はISOにて規格化された130mmの連続溝サ
ーボ方式の光ディスクの１セクタのフォーマットを示す
図である。１セクタは746バイトであり、そのうち最初
の52バイト（以下Ｂと略す）はプリフォーマットされた
ヘッダ部HDとなっている。ヘッダ部HDに連なって案内溝
のない1BのODF領域、両端に3BのGAPを有し、当該セクタ
に情報が記録されているか否かを示すFLAG領域及び2Bの
試し記録用のALPC領域がフォーマットされ続いて665Bの
データ部DTがフォーマットされている。
ている。第８図はISOにて規格化された130mmの連続溝サ
ーボ方式の光ディスクの１セクタのフォーマットを示す
図である。１セクタは746バイトであり、そのうち最初
の52バイト（以下Ｂと略す）はプリフォーマットされた
ヘッダ部HDとなっている。ヘッダ部HDに連なって案内溝
のない1BのODF領域、両端に3BのGAPを有し、当該セクタ
に情報が記録されているか否かを示すFLAG領域及び2Bの
試し記録用のALPC領域がフォーマットされ続いて665Bの
データ部DTがフォーマットされている。
52Bのヘッダ部HDの最初の5Bはセクタの先頭であるこ
とを示すセクタマーク（SM）であり、続いてPLL引込用
の12Bの固定パターンVFO1、アドレス情報IDが次にある
ことを示す1BのアドレスマークAM、トラック番号，セク
タ番号等のアドレス情報ID及びその誤り検出用の誤り検
出符号CRCが5Bフォーマットされている。次に8Bの固定
パターンVFO2、1BのアドレスマークAM、5Bのアドレス情
報ID及び誤り検出符号CRCを１組として、それらが２組
続いてフォーマットされている。ヘッダ部HDの最後には
ポストアンブルPAが記録されている。ポストアンブルPA
とは、データを（2,7）変調規則で変調した場合に、規
定のバイト内で変調しきれないとき、変調しきれずはみ
出した数ビットを記録するために用意されたものであ
る。もし、このポストアンブルPAがないと、最後の１バ
イトが復調できないことが起こる。
とを示すセクタマーク（SM）であり、続いてPLL引込用
の12Bの固定パターンVFO1、アドレス情報IDが次にある
ことを示す1BのアドレスマークAM、トラック番号，セク
タ番号等のアドレス情報ID及びその誤り検出用の誤り検
出符号CRCが5Bフォーマットされている。次に8Bの固定
パターンVFO2、1BのアドレスマークAM、5Bのアドレス情
報ID及び誤り検出符号CRCを１組として、それらが２組
続いてフォーマットされている。ヘッダ部HDの最後には
ポストアンブルPAが記録されている。ポストアンブルPA
とは、データを（2,7）変調規則で変調した場合に、規
定のバイト内で変調しきれないとき、変調しきれずはみ
出した数ビットを記録するために用意されたものであ
る。もし、このポストアンブルPAがないと、最後の１バ
イトが復調できないことが起こる。
データ部DTの先頭には12Bの固定パターンVFO3がフォ
ーマットされ、次いで3Bの同期パターン部SYNC及びユー
ザデータDATAを含む650Bのデータエリアが設けられ、最
後に記録の開始タイミングずれや回転ジッタのためのマ
ージンとしてバッファ部が15B設けられている。
ーマットされ、次いで3Bの同期パターン部SYNC及びユー
ザデータDATAを含む650Bのデータエリアが設けられ、最
後に記録の開始タイミングずれや回転ジッタのためのマ
ージンとしてバッファ部が15B設けられている。
固定パターンVFO1,VFO2,VFO3は夫々12B,8B,12Bとなっ
ており、それらは“100"パターンの繰返しで記録され
る。これはセクタマークSMを除く全ての領域が（2,7）
変調コードで記録されるようになっており、（2,7）変
調コードで“1"の発生頻度が一番多いパターンは“100"
のパターンだからである。
ており、それらは“100"パターンの繰返しで記録され
る。これはセクタマークSMを除く全ての領域が（2,7）
変調コードで記録されるようになっており、（2,7）変
調コードで“1"の発生頻度が一番多いパターンは“100"
のパターンだからである。
第９図は第８図に示したISO規格に準拠してフォーマ
ットされた光ディスクを再生する従来の光ディスク再生
装置の構成を示すブロック図である。
ットされた光ディスクを再生する従来の光ディスク再生
装置の構成を示すブロック図である。
図示しない光ディスクからのディスク再生データDRD
はその再生期間を定めるリードゲート信号RGを生成する
リードゲート発生回路１に与えられる。さらに、再生デ
ータDRDは、リードゲート信号RGが開のとき、再生デー
タDRDと再生クロックVCOCKとの位相同期をはかるPLL回
路２にも与えられる。また、PLL回路２には基準クロッ
ク2FCKも入力されており、リードゲート信号RGが閉のと
きは、基準クロック2FCKと再生クロックVCOCKとの位相
同期をはかっている。基準クロック2FCKはリードゲート
発生回路１、データ／ヘッダゲート発生回路８及びロッ
ク判定回路５にも与えられる。リードゲート発生回路１
には他に後述するマイクロコンピュータ７からのデータ
リード制御信号DRC、データ復調回路４からのデータ復
調完了信号DMC及びアドレス検出回路３からのアドレス
検出完了信号ADCが与えられ、これら５つの入力信号に
基づいてリードゲート信号RGを出力する。またリードゲ
ート発生回路１にはデータ／ヘッダゲート発生回路８か
らのヘッダ／データゲートHDGが与えられ、PLL引込時の
VFOの識別を行う。ヘッダ／データゲートHDGはヘッダ部
HDで“1"、データ部DTで“0"となる。リードゲート信号
RGはヘッダ部HDで常に“1"となり、リードゲートを開
き、またデータ部DTで再生時に“1"となり、リードゲー
トを開くように出力される。出力されたリードゲート信
号RGはPLL回路２に与えられ、PLL動作の開始及び終了の
タイミングを制御する。PLL回路２には他のロック判定
回路５からの高速／低速切換信号HLCが与えられ、PLL回
路２はPLL動作のロック完了までの引込を高低速２段で
切り換えて行う。PLL回路２は同期データSD及び再生ク
ロックVCOCKを出力し、それらをアドレス検出回路３、
データ復調回路４、ロック判定回路５に夫々与える。
はその再生期間を定めるリードゲート信号RGを生成する
リードゲート発生回路１に与えられる。さらに、再生デ
ータDRDは、リードゲート信号RGが開のとき、再生デー
タDRDと再生クロックVCOCKとの位相同期をはかるPLL回
路２にも与えられる。また、PLL回路２には基準クロッ
ク2FCKも入力されており、リードゲート信号RGが閉のと
きは、基準クロック2FCKと再生クロックVCOCKとの位相
同期をはかっている。基準クロック2FCKはリードゲート
発生回路１、データ／ヘッダゲート発生回路８及びロッ
ク判定回路５にも与えられる。リードゲート発生回路１
には他に後述するマイクロコンピュータ７からのデータ
リード制御信号DRC、データ復調回路４からのデータ復
調完了信号DMC及びアドレス検出回路３からのアドレス
検出完了信号ADCが与えられ、これら５つの入力信号に
基づいてリードゲート信号RGを出力する。またリードゲ
ート発生回路１にはデータ／ヘッダゲート発生回路８か
らのヘッダ／データゲートHDGが与えられ、PLL引込時の
VFOの識別を行う。ヘッダ／データゲートHDGはヘッダ部
HDで“1"、データ部DTで“0"となる。リードゲート信号
RGはヘッダ部HDで常に“1"となり、リードゲートを開
き、またデータ部DTで再生時に“1"となり、リードゲー
トを開くように出力される。出力されたリードゲート信
号RGはPLL回路２に与えられ、PLL動作の開始及び終了の
タイミングを制御する。PLL回路２には他のロック判定
回路５からの高速／低速切換信号HLCが与えられ、PLL回
路２はPLL動作のロック完了までの引込を高低速２段で
切り換えて行う。PLL回路２は同期データSD及び再生ク
ロックVCOCKを出力し、それらをアドレス検出回路３、
データ復調回路４、ロック判定回路５に夫々与える。
アドレス検出回路３は同期データSDから光ディスクの
ヘッダ部HDのアドレス情報IDを検出し、その完了信号AD
Cを出力する。データ復調回路４は同期データSDの（2,
7）変調信号と再生クロックVCOCKとにより（2,7）復調
し、復調データを誤り訂正回路６に与えると共に、デー
タ復調完了時にデータ復調完了信号DMCを出力する。ロ
ック判定回路５はヘッダ部HD及びデータ部DTに記憶され
た固定パターンVFOの同期データSDと再生クロックVCOCK
との位相差によりPLL回路２がロックしたか否かを判定
し、未ロック状態のときは高速／低速切換信号HCL“0"
を、ロック状態のときはHLC“1"を夫々PLL回路２に出力
する。またロック判定回路５はPLL回路２がディスク再
生データDRDに再生クロックVCOCKをロックできないとき
のために用いるカウンタを有している。カウンタは基準
クロック2FCKを計数するものであり、上述のときは予め
定められたクロック数をカウンタが計数終了することに
より、高速／低速切換信号HLC“1"を出力する。誤り訂
正回路６は復調データの誤りを検出し、その誤りを誤り
訂正符号を用いて所定の演算により訂正し、訂正後の再
生データRDを出力するとともに、訂正不可の場合、その
ことを示す誤り訂正不可検出信号ECNをマイクロコンピ
ュータ７に出力する。誤り訂正回路６は第８図に示すフ
ォーマットの光ディスクの場合、符号方向に最大８バイ
トの誤りを訂正でき、連続40バイトまでの誤りを訂正で
きる。マイクロコンピュータ７は前記検出信号ECNを受
取ると、再度データリード制御信号DRCをリードゲート
発生回路１に出力する。
ヘッダ部HDのアドレス情報IDを検出し、その完了信号AD
Cを出力する。データ復調回路４は同期データSDの（2,
7）変調信号と再生クロックVCOCKとにより（2,7）復調
し、復調データを誤り訂正回路６に与えると共に、デー
タ復調完了時にデータ復調完了信号DMCを出力する。ロ
ック判定回路５はヘッダ部HD及びデータ部DTに記憶され
た固定パターンVFOの同期データSDと再生クロックVCOCK
との位相差によりPLL回路２がロックしたか否かを判定
し、未ロック状態のときは高速／低速切換信号HCL“0"
を、ロック状態のときはHLC“1"を夫々PLL回路２に出力
する。またロック判定回路５はPLL回路２がディスク再
生データDRDに再生クロックVCOCKをロックできないとき
のために用いるカウンタを有している。カウンタは基準
クロック2FCKを計数するものであり、上述のときは予め
定められたクロック数をカウンタが計数終了することに
より、高速／低速切換信号HLC“1"を出力する。誤り訂
正回路６は復調データの誤りを検出し、その誤りを誤り
訂正符号を用いて所定の演算により訂正し、訂正後の再
生データRDを出力するとともに、訂正不可の場合、その
ことを示す誤り訂正不可検出信号ECNをマイクロコンピ
ュータ７に出力する。誤り訂正回路６は第８図に示すフ
ォーマットの光ディスクの場合、符号方向に最大８バイ
トの誤りを訂正でき、連続40バイトまでの誤りを訂正で
きる。マイクロコンピュータ７は前記検出信号ECNを受
取ると、再度データリード制御信号DRCをリードゲート
発生回路１に出力する。
ヘッダ／データゲート発生回路８は内部にカウンタを
設けてあり、アドレス検出回路３からのアドレス完了信
号ADC及び基準クロック2FCKを受け、アドレス完了信号A
DCの入力タイミングでヘッダ／データゲートHDGを“1"
から“0"に変化させ、データ部DT後端に関連するダイミ
ングに定められたクロック数を計数完了するとHDCを
“0"から“1"に変化させる。このHDCによりヘッダ部HD
とデータ部DTとを識別する。
設けてあり、アドレス検出回路３からのアドレス完了信
号ADC及び基準クロック2FCKを受け、アドレス完了信号A
DCの入力タイミングでヘッダ／データゲートHDGを“1"
から“0"に変化させ、データ部DT後端に関連するダイミ
ングに定められたクロック数を計数完了するとHDCを
“0"から“1"に変化させる。このHDCによりヘッダ部HD
とデータ部DTとを識別する。
第10図は従来のリードゲート発生回路１の構成を示す
ブロック図である。
ブロック図である。
ディスク再生データDRDはヘッダ部HDのセクタマークS
Mを検出するセクタマーク検出回路11及びヘッダ部HDの
固定パターンVFO1,VFO2を検知するヘッダ部VFO検知回路
10に与えられる。また基準クロック2FCKはセクタマーク
検出回路11、ヘッダ部VFO検知回路10、第１カウンタ12
及び第２カウンタ13に夫々与えられる。
Mを検出するセクタマーク検出回路11及びヘッダ部HDの
固定パターンVFO1,VFO2を検知するヘッダ部VFO検知回路
10に与えられる。また基準クロック2FCKはセクタマーク
検出回路11、ヘッダ部VFO検知回路10、第１カウンタ12
及び第２カウンタ13に夫々与えられる。
セクタマーク検出回路11はディスク再生データDRDを
基準クロック2FCKの入力タイミングでサンプリングし、
セクタマークSMに記録している低周波数パターン（“1"
又は“0"が連続しているパターン）を検出し、セクタマ
ーク検出信号SMDを第１カウンタ12に出力すると共にそ
のラッチ出力をセレクタ14b及び後述する第２カウンタ
に出力する。
基準クロック2FCKの入力タイミングでサンプリングし、
セクタマークSMに記録している低周波数パターン（“1"
又は“0"が連続しているパターン）を検出し、セクタマ
ーク検出信号SMDを第１カウンタ12に出力すると共にそ
のラッチ出力をセレクタ14b及び後述する第２カウンタ
に出力する。
第１カウンタ12はヘッダ部HDのリードゲートを開くタ
イミングを定めるものであり、セクタマーク検出回路11
からのセクタマーク検出信号SMDを受けて、そこから基
準クロック2FCKの計数を開始し、計数終了後に第１計数
完了信号CT1をセレクタ14aに出力する。ヘッダ部VFO検
知回路10にはヘッダ／データゲートHDGが与えられてお
り、ディスク再生データDRDを基準クロック2FCKの入力
タイミングでサンプリングし、ヘッダ／データゲートHD
Gが“1"のときにヘッダ部HDの最初の固定パターンVFO1
を検知し、VFO検知信号VFDをセレクタ14aに出力する。
セレクタ14aは第１計数完了信号CT1及びVFO検知信号VFD
を選択するものであり、セクタマークSMの検出の可否に
より、それらを切換える。即ちセクタマークSMが検出さ
れる場合はセクタマーク検出信号SMDのラッチ出力が次
のセクタマークSMの検出タイミングまで“1"となり、そ
れによりセレクタ14aは第１計数完了信号CT1を選択し、
それをフリップフロップ15aのセット端子に与え、その
出力タイミングでフリップフロップ15aをセットし、リ
ードゲート信号RG1“1"にし、リードゲートを開く。
イミングを定めるものであり、セクタマーク検出回路11
からのセクタマーク検出信号SMDを受けて、そこから基
準クロック2FCKの計数を開始し、計数終了後に第１計数
完了信号CT1をセレクタ14aに出力する。ヘッダ部VFO検
知回路10にはヘッダ／データゲートHDGが与えられてお
り、ディスク再生データDRDを基準クロック2FCKの入力
タイミングでサンプリングし、ヘッダ／データゲートHD
Gが“1"のときにヘッダ部HDの最初の固定パターンVFO1
を検知し、VFO検知信号VFDをセレクタ14aに出力する。
セレクタ14aは第１計数完了信号CT1及びVFO検知信号VFD
を選択するものであり、セクタマークSMの検出の可否に
より、それらを切換える。即ちセクタマークSMが検出さ
れる場合はセクタマーク検出信号SMDのラッチ出力が次
のセクタマークSMの検出タイミングまで“1"となり、そ
れによりセレクタ14aは第１計数完了信号CT1を選択し、
それをフリップフロップ15aのセット端子に与え、その
出力タイミングでフリップフロップ15aをセットし、リ
ードゲート信号RG1“1"にし、リードゲートを開く。
またセクタマークSMが検出されず、前記ラッチ出力が
“0"の場合はVFO検出信号VFDを選択し、それをフリップ
フロップ15aのセット端子に与えその検出タイミングで
フリップフロップ15aをセットし、リードゲート信号RG1
を“1"にし、リードゲートを開く。一方、リードゲート
を閉じるタイミング、即ちフリップフロップ15aのリセ
ットはアドレス検出完了信号ADCの検出タイミングで行
われ、そのタイミングでリードゲート信号RG1が“0"と
なり、リードゲートが閉じられる。
“0"の場合はVFO検出信号VFDを選択し、それをフリップ
フロップ15aのセット端子に与えその検出タイミングで
フリップフロップ15aをセットし、リードゲート信号RG1
を“1"にし、リードゲートを開く。一方、リードゲート
を閉じるタイミング、即ちフリップフロップ15aのリセ
ットはアドレス検出完了信号ADCの検出タイミングで行
われ、そのタイミングでリードゲート信号RG1が“0"と
なり、リードゲートが閉じられる。
第２カウンタ13は基準クロック2FCKをカウントしてデ
ータ部DTのリードゲートを開くタイミングを定めるもの
であり、セクタマーク検出回路11からのラッチ出力によ
り第１及び第２のクロック数が設定される。この計数の
開始はセレクタ14bにて選択されたアドレス検出完了信
号ADC又はセクタマーク検出信号SMDの入力タイミングに
より行われる。
ータ部DTのリードゲートを開くタイミングを定めるもの
であり、セクタマーク検出回路11からのラッチ出力によ
り第１及び第２のクロック数が設定される。この計数の
開始はセレクタ14bにて選択されたアドレス検出完了信
号ADC又はセクタマーク検出信号SMDの入力タイミングに
より行われる。
セレクタ14bは通常のセクタマーク検出回路11のラッ
チ出力“1"を受けて、セクタマーク検出信号SMDを選択
する。第２カウンタ13はセクタマーク検出信号SMDを受
けてそこから基準クロック2FCKの計数を開始し、第１の
クロック数の計数終了後に第２計数完了信号CT2をフリ
ップフロップ15bのセット端子に与える。またセクタマ
ークSMが検出できなかったとき（ラッチ出力“0"）はア
ドレス検出完了信号ADCを受けて計数を開始し、第２の
クロック数の計数終了後に第２計数完了信号CT2を出力
する。フリップフロップ15bは第２計数完了信号CT2の入
力タイミングでセットされ、データ部DTのリードゲート
信号RG2を“1"にし、リードゲートを開く。フリップフ
ロップ15bのリセットはデータ復調完了信号DMCによって
行われ、そのタイミングでリードゲート信号RG2が“0"
となり、リードゲートが閉じられる。
チ出力“1"を受けて、セクタマーク検出信号SMDを選択
する。第２カウンタ13はセクタマーク検出信号SMDを受
けてそこから基準クロック2FCKの計数を開始し、第１の
クロック数の計数終了後に第２計数完了信号CT2をフリ
ップフロップ15bのセット端子に与える。またセクタマ
ークSMが検出できなかったとき（ラッチ出力“0"）はア
ドレス検出完了信号ADCを受けて計数を開始し、第２の
クロック数の計数終了後に第２計数完了信号CT2を出力
する。フリップフロップ15bは第２計数完了信号CT2の入
力タイミングでセットされ、データ部DTのリードゲート
信号RG2を“1"にし、リードゲートを開く。フリップフ
ロップ15bのリセットはデータ復調完了信号DMCによって
行われ、そのタイミングでリードゲート信号RG2が“0"
となり、リードゲートが閉じられる。
フリップフロップ15aから出力されたリードゲート信
号RG1はオアゲート17の一入力端子に与えられ、フリッ
プフロップ15bから出力されたリードゲート信号RG2はス
イッチ16を介してオアゲート17の他入力端子に与えられ
る。そしてオアゲート17の出力がリードゲート信号RGと
してPLL回路２に与えられる。ここでスイッチ回路16は
マイクロコンピュータ７からのデータリード制御信号DR
Cの“1",“0"によってオンオフされ、データリード時に
オンし、リードゲート信号RG2を伝播する。
号RG1はオアゲート17の一入力端子に与えられ、フリッ
プフロップ15bから出力されたリードゲート信号RG2はス
イッチ16を介してオアゲート17の他入力端子に与えられ
る。そしてオアゲート17の出力がリードゲート信号RGと
してPLL回路２に与えられる。ここでスイッチ回路16は
マイクロコンピュータ７からのデータリード制御信号DR
Cの“1",“0"によってオンオフされ、データリード時に
オンし、リードゲート信号RG2を伝播する。
第11図はPLL回路２の構成を示すブロック図であり、
基準クロック2FCKは例えば2400rpmで光ディスクが回転
する場合約15MHzの周波数となっている。基準クロック2
FCKは３分周器20により３分周されて“100"の固定パタ
ーンVFOと同様の約5MHzの周波数の波形となり、セレク
タ21の一入力端子に与えられる。セレクタ21の他入力端
子にはディスク再生データDRDが与えられる。また切換
端子にはリードゲート信号RGが与えられ、リードゲート
信号RGが“1"となり、リードゲートが開いたときはディ
スク再生データDRDが選択される。セレクタ21の出力は
位相比較器22、リファレンスクロック発生回路26及び同
期データ発生回路27に与えられる。位相比較器22はセレ
クタ21の出力と後述するリファレンスクロック発生回路
26の出力、つまりVCO25からの再生クロックVCOCKに基づ
くフィードバック出力とを比較し、その位相差に応じた
パルス幅の差信号をチャージポンプ23に出力する。チャ
ージポンプ23は差信号のパルス幅の時間、電流をドライ
ブし、ループフィルタ24を充放電する。チャージポンプ
23には高速／低速切換信号HLCが与えられ、フィードバ
ック出力がディスク再生データDRDにロックするまで
は、前記切換信号HLCが“0"となり高速引込モードとな
り、ロック後は前記切換信号SLCが“1"となり、低速引
込モードとなる。高速モードでは、低速モードよりチャ
ージポンプの出力電流を大きくし、ループフィルタのチ
ャージ（ディスチャージ）の時定数を大きくすることに
より、PLLの制御スピードを向上させ、ロックまでの時
間を早める。これにより位相差の大きなリードゲート開
直後は高速でヂィスク再生DRDに再生クロックVCOCKを引
込みロックさせ、ロック後は媒体欠陥やディスク再生デ
ータDRDのジッタなどに過敏にならないように応答性を
低くし、ロックはずれが生じないようにしている。
基準クロック2FCKは例えば2400rpmで光ディスクが回転
する場合約15MHzの周波数となっている。基準クロック2
FCKは３分周器20により３分周されて“100"の固定パタ
ーンVFOと同様の約5MHzの周波数の波形となり、セレク
タ21の一入力端子に与えられる。セレクタ21の他入力端
子にはディスク再生データDRDが与えられる。また切換
端子にはリードゲート信号RGが与えられ、リードゲート
信号RGが“1"となり、リードゲートが開いたときはディ
スク再生データDRDが選択される。セレクタ21の出力は
位相比較器22、リファレンスクロック発生回路26及び同
期データ発生回路27に与えられる。位相比較器22はセレ
クタ21の出力と後述するリファレンスクロック発生回路
26の出力、つまりVCO25からの再生クロックVCOCKに基づ
くフィードバック出力とを比較し、その位相差に応じた
パルス幅の差信号をチャージポンプ23に出力する。チャ
ージポンプ23は差信号のパルス幅の時間、電流をドライ
ブし、ループフィルタ24を充放電する。チャージポンプ
23には高速／低速切換信号HLCが与えられ、フィードバ
ック出力がディスク再生データDRDにロックするまで
は、前記切換信号HLCが“0"となり高速引込モードとな
り、ロック後は前記切換信号SLCが“1"となり、低速引
込モードとなる。高速モードでは、低速モードよりチャ
ージポンプの出力電流を大きくし、ループフィルタのチ
ャージ（ディスチャージ）の時定数を大きくすることに
より、PLLの制御スピードを向上させ、ロックまでの時
間を早める。これにより位相差の大きなリードゲート開
直後は高速でヂィスク再生DRDに再生クロックVCOCKを引
込みロックさせ、ロック後は媒体欠陥やディスク再生デ
ータDRDのジッタなどに過敏にならないように応答性を
低くし、ロックはずれが生じないようにしている。
ループフィルタ24はチャージポンプ23の充放電の電流
信号を電圧に変換するとともに平滑化し、VCO（Ｖoltag
e Ｃontrol Ｏscillator:電圧制御発信器）25に与え
る。VCO25は入力された電圧信号に応じた周波数の再生
クロックVCOCKを出力する。この再生クロックVCOCKはデ
ィスク再生データDRDの位相に徐々に同期し、ロックす
るようになる。
信号を電圧に変換するとともに平滑化し、VCO（Ｖoltag
e Ｃontrol Ｏscillator:電圧制御発信器）25に与え
る。VCO25は入力された電圧信号に応じた周波数の再生
クロックVCOCKを出力する。この再生クロックVCOCKはデ
ィスク再生データDRDの位相に徐々に同期し、ロックす
るようになる。
再生クロックVCOCKはアドレス検出回路３、データ復
調回路４及びロック判定回路５に出力されると共に、PL
L回路２内のリファレンスクロック発生回路26に与えら
れる。リファレンスクロック発生回路26はリードゲート
が閉のとき、及びリードゲートが開でロック完了前は再
生クロックVCOCKを３分周し、位相比較器22にフィード
バックする。また、リードゲート開でロック完了後は、
ディスク再生データDRD“1"区間内に存在する再生クロ
ックVCOCKをゲートすることにより、位相比較器22にフ
ィードバックする。
調回路４及びロック判定回路５に出力されると共に、PL
L回路２内のリファレンスクロック発生回路26に与えら
れる。リファレンスクロック発生回路26はリードゲート
が閉のとき、及びリードゲートが開でロック完了前は再
生クロックVCOCKを３分周し、位相比較器22にフィード
バックする。また、リードゲート開でロック完了後は、
ディスク再生データDRD“1"区間内に存在する再生クロ
ックVCOCKをゲートすることにより、位相比較器22にフ
ィードバックする。
また再生クロックVCOCKは同期データ発生回路27にも
与えられ、そこでディスク再生データDRDのパルスの略
中心が再生クロックVCOCKの立上りエッジとなるように
ディスク再生データDRD波形を整形し同期データSDとし
て出力する。
与えられ、そこでディスク再生データDRDのパルスの略
中心が再生クロックVCOCKの立上りエッジとなるように
ディスク再生データDRD波形を整形し同期データSDとし
て出力する。
次にこのように構成された従来の光ディスク再生装置
の動作について説明する。第12図はデータ再生時のリー
ドゲート発生回路１の各部の信号波形を示すタイミング
チャートである。セクタマークSMが検出されると、セク
タマーク検出信号SMDが“1"から“0"に基準クロック2FC
Kの一周期間変化する（第12図（ａ））。それにより第
１カウンタ12が計数を開始し、第１計数完了信号CT1
“0"を出力する（第12図（ｂ））。第１計数完了信号CT
1“0"が出力すると、フリップフロップ15aがセットさ
れ、リードゲート信号RG1が“0"から“1"に変化する
（第12図（ｆ））。そしてヘッダ部HDの後端位置を示す
アドレス検出完了信号ADC“0"の変化により（第12図
（ｃ））、フリップフロップ15aがリセットされ、リー
ドゲート信号RG1が“1"から“0"に変化し、ヘッダ部HD
のリードゲートが閉じられる（第12図（ｆ））。このと
きヘッダ／データゲートHDGも“1"から“0"に変化し、
閉じられる（第12図（ｊ））。このヘッダ／データゲー
トHDGは“0"のタイミングから所定時間後に開く。
の動作について説明する。第12図はデータ再生時のリー
ドゲート発生回路１の各部の信号波形を示すタイミング
チャートである。セクタマークSMが検出されると、セク
タマーク検出信号SMDが“1"から“0"に基準クロック2FC
Kの一周期間変化する（第12図（ａ））。それにより第
１カウンタ12が計数を開始し、第１計数完了信号CT1
“0"を出力する（第12図（ｂ））。第１計数完了信号CT
1“0"が出力すると、フリップフロップ15aがセットさ
れ、リードゲート信号RG1が“0"から“1"に変化する
（第12図（ｆ））。そしてヘッダ部HDの後端位置を示す
アドレス検出完了信号ADC“0"の変化により（第12図
（ｃ））、フリップフロップ15aがリセットされ、リー
ドゲート信号RG1が“1"から“0"に変化し、ヘッダ部HD
のリードゲートが閉じられる（第12図（ｆ））。このと
きヘッダ／データゲートHDGも“1"から“0"に変化し、
閉じられる（第12図（ｊ））。このヘッダ／データゲー
トHDGは“0"のタイミングから所定時間後に開く。
次に第２カウンタ13の第２計数完了信号CT2の出力タ
イミングでフリップフロップ15bがセットされ（第12図
（ｄ））、データ部DTのリードゲート信号RG2が“0"か
ら“1"に変化し（第12図（ｇ））、データ復調信号DMC
“0"が出力されるまで（第12図（ｅ））開く。ここで、
マイクロコンピュータ７からのデータリード制御信号DR
C“1"によりスイッチ16がオンし（第12図（ｉ））、２
つのリードゲート信号RG1,RG2がオアゲート17に入力さ
れ、リードゲート信号RGがPLL回路２に出力される（第1
2図（ｈ））。
イミングでフリップフロップ15bがセットされ（第12図
（ｄ））、データ部DTのリードゲート信号RG2が“0"か
ら“1"に変化し（第12図（ｇ））、データ復調信号DMC
“0"が出力されるまで（第12図（ｅ））開く。ここで、
マイクロコンピュータ７からのデータリード制御信号DR
C“1"によりスイッチ16がオンし（第12図（ｉ））、２
つのリードゲート信号RG1,RG2がオアゲート17に入力さ
れ、リードゲート信号RGがPLL回路２に出力される（第1
2図（ｈ））。
第13図はデータ部DTにおけるPLL回路２の動作を示す
タイミングチャートである。リードゲート信号RGが“1"
になるまでは、基準クロック2FCKで３分周したクロック
2FCK/3がセレクタ21により選択され、それが位相比較器
22に与えられる（第13図（ａ））。従ってロック後はク
ロック2FCK/3と同VCOCK/3との位相差は検出されず、チ
ャージポンプ23の出力CPは“0"となりループフィルタ24
の出力LFは基準値“0"となる。ここでの基準値とは、VC
O25の発振周波数＝2FCLK周波数となるときのループフィ
ルタ24の出力値をいう。VCO25の発振周波数は、基準ク
ロック2FCKの周波数の可変範囲を有するようにPLL回路
２を設計する。
タイミングチャートである。リードゲート信号RGが“1"
になるまでは、基準クロック2FCKで３分周したクロック
2FCK/3がセレクタ21により選択され、それが位相比較器
22に与えられる（第13図（ａ））。従ってロック後はク
ロック2FCK/3と同VCOCK/3との位相差は検出されず、チ
ャージポンプ23の出力CPは“0"となりループフィルタ24
の出力LFは基準値“0"となる。ここでの基準値とは、VC
O25の発振周波数＝2FCLK周波数となるときのループフィ
ルタ24の出力値をいう。VCO25の発振周波数は、基準ク
ロック2FCKの周波数の可変範囲を有するようにPLL回路
２を設計する。
次にリードゲート信号が“0"から“1"に変化すると
（第13図（ｄ））、セレクタ21がディスク再生データDR
Dを選択し、位相比較器22がディスク再生データDRと再
生クロックVCOCKの３分周のクロックVCOCK/3との立上り
エッジの位相差を検出し、位相差に応じたパルス幅の出
力パルスPCを出力する（第13図（ｅ））。この場合、VC
OCK/3の方が再生データに比べ、位相が進んでいるので
チャージポンプ23は出力パルスPCのパルス幅に応じた電
流信号でループフィルタを放電する。このときチャージ
ポンプ23は高速引込モードとなっているので、放電時定
数が大きくなっている。この電流信号はループフィルタ
24で電圧に変換されるとともに平滑化され（第13図
（ｆ））、平滑電圧信号LFがVCO25に与えられる。VCO25
は与えられた電圧に応じた略15MHz周波数の再生クロッ
クVCOCKを出力する（第13図（ｇ））。そしてロック判
定回路５が固定パターンVFO3の“100"を所定回数検出す
るとPLL引込が完了し、ディスク再生データDRDに再生ク
ロックVCOCKがロックしたと判定し、高速／低速切換信
号HLC“1"をチャージポンプ23に出力し、低速引込モー
ドにする（第13図（ｈ））。
（第13図（ｄ））、セレクタ21がディスク再生データDR
Dを選択し、位相比較器22がディスク再生データDRと再
生クロックVCOCKの３分周のクロックVCOCK/3との立上り
エッジの位相差を検出し、位相差に応じたパルス幅の出
力パルスPCを出力する（第13図（ｅ））。この場合、VC
OCK/3の方が再生データに比べ、位相が進んでいるので
チャージポンプ23は出力パルスPCのパルス幅に応じた電
流信号でループフィルタを放電する。このときチャージ
ポンプ23は高速引込モードとなっているので、放電時定
数が大きくなっている。この電流信号はループフィルタ
24で電圧に変換されるとともに平滑化され（第13図
（ｆ））、平滑電圧信号LFがVCO25に与えられる。VCO25
は与えられた電圧に応じた略15MHz周波数の再生クロッ
クVCOCKを出力する（第13図（ｇ））。そしてロック判
定回路５が固定パターンVFO3の“100"を所定回数検出す
るとPLL引込が完了し、ディスク再生データDRDに再生ク
ロックVCOCKがロックしたと判定し、高速／低速切換信
号HLC“1"をチャージポンプ23に出力し、低速引込モー
ドにする（第13図（ｈ））。
低速モードになると（ロック完了後）、ディスク再生
データDRDで再生クロックVCOCLKをゲートし、ディスク
再生データが“1"のとき発生する再生クロックVCOCLK
と、ディスク再生データDRDの位相とを比較する。チャ
ージポンプ23は前記切換信号HLC“1"により位相比較器2
2からのパルス信号PCのパルス幅の時間、高速モード時
より小さな電流信号でループフィルタをドライブする。
これにより、位相比較器22からのパルス信号PCに対する
応答性を低くする。
データDRDで再生クロックVCOCLKをゲートし、ディスク
再生データが“1"のとき発生する再生クロックVCOCLK
と、ディスク再生データDRDの位相とを比較する。チャ
ージポンプ23は前記切換信号HLC“1"により位相比較器2
2からのパルス信号PCのパルス幅の時間、高速モード時
より小さな電流信号でループフィルタをドライブする。
これにより、位相比較器22からのパルス信号PCに対する
応答性を低くする。
このように構成された従来の光ディスク再生装置にお
いて固定パターンVFO3上にゴミ等の異物の付着、再生デ
ータの欠落等が生じ、PLL回路２が再生データにロック
を完了する前、即ち高速引込モード時にPLL引込用の固
定パターンVFO3の一部が検出できなくなり、再生出力が
すべて“0"となると、固定パターンVFO3の“1"の立上り
エッジを検出できるようになるまで位相比較器22が“1"
となるパルス幅のチャージポンプ23をドライブするパル
ス信号PCを出力することになる。従ってループフィルタ
24の出力が急減してしまい、VCO25の出力VCOCKが大きく
乱れて、PLL回路２が誤動作し、ロック不能となる虞が
あり、データ部DTのデータが再生できないという問題が
あった。
いて固定パターンVFO3上にゴミ等の異物の付着、再生デ
ータの欠落等が生じ、PLL回路２が再生データにロック
を完了する前、即ち高速引込モード時にPLL引込用の固
定パターンVFO3の一部が検出できなくなり、再生出力が
すべて“0"となると、固定パターンVFO3の“1"の立上り
エッジを検出できるようになるまで位相比較器22が“1"
となるパルス幅のチャージポンプ23をドライブするパル
ス信号PCを出力することになる。従ってループフィルタ
24の出力が急減してしまい、VCO25の出力VCOCKが大きく
乱れて、PLL回路２が誤動作し、ロック不能となる虞が
あり、データ部DTのデータが再生できないという問題が
あった。
第14図は固定パターンVFO3が欠落した場合のデータ部
DTにおけるPLL回路２の動作を示すタイミングチャート
である。ディスク再生データDRDが固定パターンVFO3の
欠落により得られないと、リードゲートが開いても、位
相比較器22に比較対象の信号が入力されず、その出力パ
ルスPCのパルス幅がディスク再生データDRDが検出でき
るまでの長さとなり、チャージポンプ23がループフィル
タ24の電界を放電し続ける。それによりループフィルタ
の出力LFは破線で示すディスク再生データDRDにロック
したときのレベルを大きく超過してしまう。従ってVCO2
5の再生クロックVCOCKの周波数が低くなりすぎ、PLL回
路２の動作が大きく乱れることになる。この場合ロック
判定回路５は基準クロック（2FCK）によるカウンタの計
数終了により強制的に同期パターン部SYNCの手前で低速
引込モードに切換えるが、ループフィルタ24の出力LFが
データにロックしたときのレベルを大きく越えているの
で、低速モードではロックできず、再生エラーが生じ、
それが誤り訂正回路６による誤り訂正能力を越える場合
は再生不能となってしまう。
DTにおけるPLL回路２の動作を示すタイミングチャート
である。ディスク再生データDRDが固定パターンVFO3の
欠落により得られないと、リードゲートが開いても、位
相比較器22に比較対象の信号が入力されず、その出力パ
ルスPCのパルス幅がディスク再生データDRDが検出でき
るまでの長さとなり、チャージポンプ23がループフィル
タ24の電界を放電し続ける。それによりループフィルタ
の出力LFは破線で示すディスク再生データDRDにロック
したときのレベルを大きく超過してしまう。従ってVCO2
5の再生クロックVCOCKの周波数が低くなりすぎ、PLL回
路２の動作が大きく乱れることになる。この場合ロック
判定回路５は基準クロック（2FCK）によるカウンタの計
数終了により強制的に同期パターン部SYNCの手前で低速
引込モードに切換えるが、ループフィルタ24の出力LFが
データにロックしたときのレベルを大きく越えているの
で、低速モードではロックできず、再生エラーが生じ、
それが誤り訂正回路６による誤り訂正能力を越える場合
は再生不能となってしまう。
ヘッダ部HD内のデータは例え、それが再生不能となっ
た場合であっても前後のセクタからその内容を判断する
ことができる。しかしながらデータ部DT内のデータはセ
クタ毎に内容が異なるので前後のセクタからその内容を
判断できない。従って再生不能となった場合、再度再生
動作を繰返すことになるが、データ部DTの固定パターン
に異物の付着ではなく、ボイド等の媒体に起因する欠陥
があった場合は一回目の再生と同じことになり、再生不
能になる虞があった。
た場合であっても前後のセクタからその内容を判断する
ことができる。しかしながらデータ部DT内のデータはセ
クタ毎に内容が異なるので前後のセクタからその内容を
判断できない。従って再生不能となった場合、再度再生
動作を繰返すことになるが、データ部DTの固定パターン
に異物の付着ではなく、ボイド等の媒体に起因する欠陥
があった場合は一回目の再生と同じことになり、再生不
能になる虞があった。
本発明は斯かる事情に鑑みなされたものであり、デー
タ部でのPLLの引込みを低速モードで行うか、又は固定
パターンを検出してからPLLの引込みを行うことによ
り、データ部の固定パターンに多少のデータの欠落が生
じても安定したPLL引込動作を行うことができ、データ
再生能力の向上をはかり高信頼性を有する光ディスク再
生装置を提供することを目的にする。
タ部でのPLLの引込みを低速モードで行うか、又は固定
パターンを検出してからPLLの引込みを行うことによ
り、データ部の固定パターンに多少のデータの欠落が生
じても安定したPLL引込動作を行うことができ、データ
再生能力の向上をはかり高信頼性を有する光ディスク再
生装置を提供することを目的にする。
本発明に係る第１の発明の光ディスク再生装置は、リ
ードゲートをヘッダ部の固定パターンの検出タイミング
に関連して開いてから、データ部のデータ記録用領域の
再生終了に関連するタイミングまで開いておき、データ
部での位相同期の引込動作を低速引込モードで行うよう
にしたものであり、第２及び第３の発明の光ディスク再
生装置は、ヘッダ部で同様にリードゲートを開いた後に
ヘッダ部の終端で一端閉じ、データ部の固定パターンの
検出タイミング又は任意のタイミングに関連してリード
ゲートを再度開いてからデータ部のデータ記録用領域の
再生終了に関連するタイミングまで開いておくようにし
たものである。
ードゲートをヘッダ部の固定パターンの検出タイミング
に関連して開いてから、データ部のデータ記録用領域の
再生終了に関連するタイミングまで開いておき、データ
部での位相同期の引込動作を低速引込モードで行うよう
にしたものであり、第２及び第３の発明の光ディスク再
生装置は、ヘッダ部で同様にリードゲートを開いた後に
ヘッダ部の終端で一端閉じ、データ部の固定パターンの
検出タイミング又は任意のタイミングに関連してリード
ゲートを再度開いてからデータ部のデータ記録用領域の
再生終了に関連するタイミングまで開いておくようにし
たものである。
本発明の第１の発明においては、ヘッダ部で開いたリ
ードゲートがデータ部での再生終了に関連するタイミン
グまで開いた状態となっており、ヘッダ部でPLL引込を
完了しているので、データ部の再生が低速引込モードで
行われるため、光ディスクの再生データが乱れた場合で
あってもその影響を受けることが少なく、サンプリング
クロックが乱れにくいのでデータ部の固定パターンに欠
落が生じた場合であってもデータ記録用領域のデータの
再生が確実に行える。
ードゲートがデータ部での再生終了に関連するタイミン
グまで開いた状態となっており、ヘッダ部でPLL引込を
完了しているので、データ部の再生が低速引込モードで
行われるため、光ディスクの再生データが乱れた場合で
あってもその影響を受けることが少なく、サンプリング
クロックが乱れにくいのでデータ部の固定パターンに欠
落が生じた場合であってもデータ記録用領域のデータの
再生が確実に行える。
また第２及び第３の発明においてはデータ部の固定パ
ターンを確実に検出した後にリードゲートを開き、位相
同期手段が高速引込モードで位相同期の動作を行うので
高速引込モード時に異常な再生データが入力されず、位
相同期手段の誤動作が生じにくくなり、同様にデータ記
録用領域のデータの再生が確実に行える。
ターンを確実に検出した後にリードゲートを開き、位相
同期手段が高速引込モードで位相同期の動作を行うので
高速引込モード時に異常な再生データが入力されず、位
相同期手段の誤動作が生じにくくなり、同様にデータ記
録用領域のデータの再生が確実に行える。
以下本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係る光ディスク再生装置（以下本発
明装置という）の構成を示すブロック図である。本発明
装置は第８図に示したISO規格に準拠してフォーマット
された光ディスクを再生する。
明装置という）の構成を示すブロック図である。本発明
装置は第８図に示したISO規格に準拠してフォーマット
された光ディスクを再生する。
図示しない光ディスクからのディスク再生データDRD
はその再生期間を定めるリードゲート信号RGを生成する
リードゲート発生回路１に与えられる。さらに再生デー
タDRDはリードゲート信号RGが開のとき再生データDRDと
再生クロックVCOCKとの位相同期をはかるPLL回路２にも
与えられる。またPLL回路２には基準クロック2FCKも入
力されており、リードゲート信号が閉のときは、基準ク
ロック2FCKと再生クロックVCOCKとの位相同期をはかっ
ている。基準クロック2FCKはリードゲート発生回路１、
ヘッダ／データゲート発生回路８及びロック判定回路５
にも与えられる。リードゲート発生回路１には他に後述
するマイクロコンピュータ７からのデータリード制御信
号DRC及びリトライリード制御信号RRC、データ復調回路
４からのデータ復調完了信号DMC並びにアドレス検出回
路３からのアドレス検出完了信号ADCが与えられ、これ
ら５つの入力信号に基づいてリードゲート信号RGを出力
する。またリードゲート発生回路１にはヘッダ／データ
ゲート発生回路８からのヘッダ／データゲートHDGが与
えられ、PLL引込時のVFOの識別を行う。このヘッダ／デ
ータゲートHDGはヘッダ部HDで“1"、データ部DTで“0"
となる。リードゲート信号RGは通常はヘッダ部HDで常に
“1"となり、リードゲートを開き、またデータ部DTで再
生時に“1"となり、リードゲートを開くように出力され
る。出力されたリードゲート信号RGはPLL回路２に与え
られ、PLL動作の開始及び終了のタイミングを制御す
る。PLL回路２には他にロック判定回路５からの高速／
低速切換信号HLCが与えられ、PLL回路２はPLL動作のロ
ック完了までの引込を高低速２段で切り換えて行う。PL
L回路２は同期データSD及び再生クロックVCOCKを出力
し、それらをアドレス検出回路３、データ復調回路４、
ロック判定回路５に夫々与える。
はその再生期間を定めるリードゲート信号RGを生成する
リードゲート発生回路１に与えられる。さらに再生デー
タDRDはリードゲート信号RGが開のとき再生データDRDと
再生クロックVCOCKとの位相同期をはかるPLL回路２にも
与えられる。またPLL回路２には基準クロック2FCKも入
力されており、リードゲート信号が閉のときは、基準ク
ロック2FCKと再生クロックVCOCKとの位相同期をはかっ
ている。基準クロック2FCKはリードゲート発生回路１、
ヘッダ／データゲート発生回路８及びロック判定回路５
にも与えられる。リードゲート発生回路１には他に後述
するマイクロコンピュータ７からのデータリード制御信
号DRC及びリトライリード制御信号RRC、データ復調回路
４からのデータ復調完了信号DMC並びにアドレス検出回
路３からのアドレス検出完了信号ADCが与えられ、これ
ら５つの入力信号に基づいてリードゲート信号RGを出力
する。またリードゲート発生回路１にはヘッダ／データ
ゲート発生回路８からのヘッダ／データゲートHDGが与
えられ、PLL引込時のVFOの識別を行う。このヘッダ／デ
ータゲートHDGはヘッダ部HDで“1"、データ部DTで“0"
となる。リードゲート信号RGは通常はヘッダ部HDで常に
“1"となり、リードゲートを開き、またデータ部DTで再
生時に“1"となり、リードゲートを開くように出力され
る。出力されたリードゲート信号RGはPLL回路２に与え
られ、PLL動作の開始及び終了のタイミングを制御す
る。PLL回路２には他にロック判定回路５からの高速／
低速切換信号HLCが与えられ、PLL回路２はPLL動作のロ
ック完了までの引込を高低速２段で切り換えて行う。PL
L回路２は同期データSD及び再生クロックVCOCKを出力
し、それらをアドレス検出回路３、データ復調回路４、
ロック判定回路５に夫々与える。
アドレス検出回路３は同期データSDから光ディスクの
ヘッダ部HDのアドレス情報IDを検出し、その完了信号AD
Cを出力する。データ復調回路４は同期データSDの（2,
7）変調信号と再生クロックVCOCKで（2,7）復調し、デ
ータ復調完了時に復調データを誤り訂正回路６に与える
と共に、データ復調完了信号DMCを出力する。ロック判
定回路５はヘッダ部HD及びデータ部DTに記憶された固定
パターンVFOの同期データSDと再生クロックVCOCKとの位
相差によりPLL回路２がロックしたか否かを判定し、未
ロック状態のときは高速／低速切換信号HCL“0"を、ロ
ック状態のときはHLC“1"を夫々PLL回路２に出力する。
またロック判定回路５はPLL回路２がディスク再生デー
タDRDに再生クロックVCOCKをロックできないときのため
に用いるカウンタを有している。カウンタは基準クロッ
ク2FCKを計数するものであり、上述のときは予め定めら
れたクロック数をカウンタが計数終了することにより、
高速／低速切換信号HLC“1"を出力する。誤り訂正回路
６は復調データの誤りを検出し、その誤りを誤り訂正符
号を用いて所定の演算により訂正し、訂正後の再生デー
タRDを出力するとともに、訂正不可の場合、そのことを
示す誤り訂正不可検出信号ECNをマイクロコンピュータ
７に出力する。誤り訂正回路６は第８図に示すフォーマ
ットの光ディスクの場合、符号方向に最大８バイトの誤
りを訂正でき、連続40バイトまでの誤りを訂正できる。
マイクロコンピュータ７は前記検出信号ECNを受取る
と、リトライリード制御信号RRCをリードゲート発生回
路１に出力する。
ヘッダ部HDのアドレス情報IDを検出し、その完了信号AD
Cを出力する。データ復調回路４は同期データSDの（2,
7）変調信号と再生クロックVCOCKで（2,7）復調し、デ
ータ復調完了時に復調データを誤り訂正回路６に与える
と共に、データ復調完了信号DMCを出力する。ロック判
定回路５はヘッダ部HD及びデータ部DTに記憶された固定
パターンVFOの同期データSDと再生クロックVCOCKとの位
相差によりPLL回路２がロックしたか否かを判定し、未
ロック状態のときは高速／低速切換信号HCL“0"を、ロ
ック状態のときはHLC“1"を夫々PLL回路２に出力する。
またロック判定回路５はPLL回路２がディスク再生デー
タDRDに再生クロックVCOCKをロックできないときのため
に用いるカウンタを有している。カウンタは基準クロッ
ク2FCKを計数するものであり、上述のときは予め定めら
れたクロック数をカウンタが計数終了することにより、
高速／低速切換信号HLC“1"を出力する。誤り訂正回路
６は復調データの誤りを検出し、その誤りを誤り訂正符
号を用いて所定の演算により訂正し、訂正後の再生デー
タRDを出力するとともに、訂正不可の場合、そのことを
示す誤り訂正不可検出信号ECNをマイクロコンピュータ
７に出力する。誤り訂正回路６は第８図に示すフォーマ
ットの光ディスクの場合、符号方向に最大８バイトの誤
りを訂正でき、連続40バイトまでの誤りを訂正できる。
マイクロコンピュータ７は前記検出信号ECNを受取る
と、リトライリード制御信号RRCをリードゲート発生回
路１に出力する。
ヘッダ／データゲート発生回路８は内部にカウンタを
設けてあり、アドレス検出回路３からのアドレス完了信
号ADC及び基準クロック2FCKを受け、アドレス完了信号A
DCの入力タイミングでヘッダ／データゲートHDGを“1"
から“0"に変化させ、データ部DT後端に関連するタイミ
ングに定められたクロック数を計数完了するとHDCを
“0"から“1"に変化させる。このHDCによりヘッダ部HD
とデータ部DTとを識別する。
設けてあり、アドレス検出回路３からのアドレス完了信
号ADC及び基準クロック2FCKを受け、アドレス完了信号A
DCの入力タイミングでヘッダ／データゲートHDGを“1"
から“0"に変化させ、データ部DT後端に関連するタイミ
ングに定められたクロック数を計数完了するとHDCを
“0"から“1"に変化させる。このHDCによりヘッダ部HD
とデータ部DTとを識別する。
第２図は本発明装置のリードゲート発生回路１の構成
を示すブロック図である。
を示すブロック図である。
ディスク再生データDRDはヘッダ部HDのセクタマークS
Mを検出するセクタマーク検出回路11及びヘッダ部HDの
固定パターンVFO1,VFO2を検知するヘッダ部VFO検知回路
10に与えられる。また基準クロック2FCKはセクタマーク
検出回路11、ヘッダ部VFO検知回路、第１カウンタ12及
び第２カウンタ13に夫々与えられる。
Mを検出するセクタマーク検出回路11及びヘッダ部HDの
固定パターンVFO1,VFO2を検知するヘッダ部VFO検知回路
10に与えられる。また基準クロック2FCKはセクタマーク
検出回路11、ヘッダ部VFO検知回路、第１カウンタ12及
び第２カウンタ13に夫々与えられる。
セクタマーク検出回路11はディスク再生データDRDを
基準クロック2FCKの入力タイミングでサンプリングし、
セクタマークSMに記録している低周波数パターン（“1"
又は“0"が連続しているパターン）を検出し、セクタマ
ーク検出信号SMDを第１カウンタ12に出力すると共にそ
のラッチ出力を第２カウンタ13及びセレクタ14bに出力
する。
基準クロック2FCKの入力タイミングでサンプリングし、
セクタマークSMに記録している低周波数パターン（“1"
又は“0"が連続しているパターン）を検出し、セクタマ
ーク検出信号SMDを第１カウンタ12に出力すると共にそ
のラッチ出力を第２カウンタ13及びセレクタ14bに出力
する。
第１カウンタ12はヘッダ部HDのリードゲートを開くタ
イミングを定めるものであり、セクタマーク検出回路11
からのセクタマーク検出信号SMDを受けて、そこから基
準クロック2FCKの計数を開始し、計数終了後に第１計数
完了信号CT1をセレクタ14aに出力する。ヘッダ部VFO検
知回路10にはヘッダ／データゲートHDGが与えられてお
り、ディスク再生データDRDを基準クロック2FCKの入力
タイミングでサンプリングし、ヘッダ／データゲートが
“1"のときヘッダ部HDの最初の固定パターンVFO1を検知
し、VFO検知信号VFDをセレクタ14aに出力する。セレク
タ14aは第１計数完了信号CT1及びVFO検知信号VFDを選択
するものであり、セクタマークSMの検出の可否により、
それらを切換える。即ちセクタマークSMが検出される場
合はセクタマーク検出信号SMDのラッチ出力が次のセク
タマークSMの検出タイミングまで“1"となり、それによ
りセレクタ14aは第１計数完了信号CT1を選択し、それを
フリップフロップ15a及び同15cのセット端子に与え、そ
の出力タイミングでフリップフロップ15a及び同15cをセ
ットし、リードゲート信号RG1,RG2を“1"にし、リード
ゲートを開く。
イミングを定めるものであり、セクタマーク検出回路11
からのセクタマーク検出信号SMDを受けて、そこから基
準クロック2FCKの計数を開始し、計数終了後に第１計数
完了信号CT1をセレクタ14aに出力する。ヘッダ部VFO検
知回路10にはヘッダ／データゲートHDGが与えられてお
り、ディスク再生データDRDを基準クロック2FCKの入力
タイミングでサンプリングし、ヘッダ／データゲートが
“1"のときヘッダ部HDの最初の固定パターンVFO1を検知
し、VFO検知信号VFDをセレクタ14aに出力する。セレク
タ14aは第１計数完了信号CT1及びVFO検知信号VFDを選択
するものであり、セクタマークSMの検出の可否により、
それらを切換える。即ちセクタマークSMが検出される場
合はセクタマーク検出信号SMDのラッチ出力が次のセク
タマークSMの検出タイミングまで“1"となり、それによ
りセレクタ14aは第１計数完了信号CT1を選択し、それを
フリップフロップ15a及び同15cのセット端子に与え、そ
の出力タイミングでフリップフロップ15a及び同15cをセ
ットし、リードゲート信号RG1,RG2を“1"にし、リード
ゲートを開く。
またセクタマークSMが検出されず、前記ラッチ出力が
“0"の場合はVFO検出信号VFDを選択し、それをフリップ
フロップ15a及び同15cのセット端子に与え、その検出タ
イミングでフリップフロップ15a及び同15cをセットし、
リードゲート信号RG1及び同RG2を“1"にし、リードゲー
トを開く。一方、リードゲートを閉じるタイミング、即
ちフリップフロップ15aのリセットはアドレス検出完了
信号ADCの検出タイミングで行われ、そのタイミングで
リードゲート信号RG1が“0"となり、閉じられる。
“0"の場合はVFO検出信号VFDを選択し、それをフリップ
フロップ15a及び同15cのセット端子に与え、その検出タ
イミングでフリップフロップ15a及び同15cをセットし、
リードゲート信号RG1及び同RG2を“1"にし、リードゲー
トを開く。一方、リードゲートを閉じるタイミング、即
ちフリップフロップ15aのリセットはアドレス検出完了
信号ADCの検出タイミングで行われ、そのタイミングで
リードゲート信号RG1が“0"となり、閉じられる。
第２カウンタ13は基準クロック2FCKをカウントしてデ
ータ部DTのリードゲートを開くタイミングを定めるもの
であり、セクタマーク検出回路13からのラッチ出力によ
り、第１及び第２のクロック数が設定される。この計数
はセクタ14bにて選択されるアドレス検出完了信号ADC又
はセクタマーク検出信号SMDの入力タイミングにより開
始される。セレクタ14bは通常、セクタマーク検出回路1
1からのラッチ出力“1"を受けて、セクタマーク検出信
号SMDを選択する。第２カウンタ13はセクタマーク検出
信号SMDを受けて、そこから基準クロック2FCKの計数を
開始し、第１のクロック数の計数終了後に第２計数完了
信号CT2をフリップフロップ15bのセット端子に与える。
またセクタマークSMが検出できなかったとき（ラッチ出
力“0"）はアドレス検出完了信号ADCを受けて計数を開
始し、第２のクロック数の計数終了後に第２計数完了信
号CT2を出力する。フリップフロップ15bは第２計数完了
信号CT2の入力タイミングでセットされ、データ部DTの
リードゲート信号RG2を“1"にし、リードゲートを開
く。フリップフロップ15b及び同15Cのリセットはデータ
復調完了信号DMCによって行われ、そのタイミングでリ
ードゲート信号RG2が“0"になり、リードゲートが閉じ
られる。
ータ部DTのリードゲートを開くタイミングを定めるもの
であり、セクタマーク検出回路13からのラッチ出力によ
り、第１及び第２のクロック数が設定される。この計数
はセクタ14bにて選択されるアドレス検出完了信号ADC又
はセクタマーク検出信号SMDの入力タイミングにより開
始される。セレクタ14bは通常、セクタマーク検出回路1
1からのラッチ出力“1"を受けて、セクタマーク検出信
号SMDを選択する。第２カウンタ13はセクタマーク検出
信号SMDを受けて、そこから基準クロック2FCKの計数を
開始し、第１のクロック数の計数終了後に第２計数完了
信号CT2をフリップフロップ15bのセット端子に与える。
またセクタマークSMが検出できなかったとき（ラッチ出
力“0"）はアドレス検出完了信号ADCを受けて計数を開
始し、第２のクロック数の計数終了後に第２計数完了信
号CT2を出力する。フリップフロップ15bは第２計数完了
信号CT2の入力タイミングでセットされ、データ部DTの
リードゲート信号RG2を“1"にし、リードゲートを開
く。フリップフロップ15b及び同15Cのリセットはデータ
復調完了信号DMCによって行われ、そのタイミングでリ
ードゲート信号RG2が“0"になり、リードゲートが閉じ
られる。
フリップフロップ15aから出力されたリードゲート信
号RG1はオアゲート17の一入力端子に与えられ、フリッ
プフロップ15b及び同15cから出力されたリードゲート信
号RG2はセレクタ14cに与えられる。セレクタ14cはマイ
クロコンピュータ７からのリトライリード制御信号RRC
によって切換えられ、リトライ時にはフリップフロップ
15cからのリードゲートRG2を選択する。セレクタ14cか
ら出力されたリードゲート信号RG2はスイッチ16を介し
てオアゲート17の他入力端子に与えられる。そしてオア
ゲート17の出力がリードゲート信号RGとしてPLL回路２
に与えられる。ここでスイッチ回路16はマイクロコンピ
ュータ７からのデータリード制御信号DRCの“1",“0"に
よってオンオフされ、データリード時にオンし、リード
ゲート信号RG2を伝播する。
号RG1はオアゲート17の一入力端子に与えられ、フリッ
プフロップ15b及び同15cから出力されたリードゲート信
号RG2はセレクタ14cに与えられる。セレクタ14cはマイ
クロコンピュータ７からのリトライリード制御信号RRC
によって切換えられ、リトライ時にはフリップフロップ
15cからのリードゲートRG2を選択する。セレクタ14cか
ら出力されたリードゲート信号RG2はスイッチ16を介し
てオアゲート17の他入力端子に与えられる。そしてオア
ゲート17の出力がリードゲート信号RGとしてPLL回路２
に与えられる。ここでスイッチ回路16はマイクロコンピ
ュータ７からのデータリード制御信号DRCの“1",“0"に
よってオンオフされ、データリード時にオンし、リード
ゲート信号RG2を伝播する。
本発明装置に用いるPLL回路２は第11図に示すものと
同様であり、説明を省略するが、ロック判定回路５から
の高速／低速切換信号HLCにより切換わる高速／低速の
２つのPLL引込モードを有している。PLL回路２はPLL引
込開始時は高速引込モードにて高応答でPLL引込動作を
行い、ディスク再生データDRDに再生クロックVCOCKをロ
ックすると共に、ロック後は低速引込モードにて応答性
を低下させ、ロック外れを防止するようにPLL引込動作
を行う。
同様であり、説明を省略するが、ロック判定回路５から
の高速／低速切換信号HLCにより切換わる高速／低速の
２つのPLL引込モードを有している。PLL回路２はPLL引
込開始時は高速引込モードにて高応答でPLL引込動作を
行い、ディスク再生データDRDに再生クロックVCOCKをロ
ックすると共に、ロック後は低速引込モードにて応答性
を低下させ、ロック外れを防止するようにPLL引込動作
を行う。
次にこのように構成された本発明装置の動作を説明す
る。第３図はデータ再生時の各部の信号波形を示すタイ
ミングチャートである。
る。第３図はデータ再生時の各部の信号波形を示すタイ
ミングチャートである。
通常の再生時はセクタマークSMが検出されると、セク
タマーク検出信号SMDが“1"から“0"に基準クロック2FC
Kの一周期間変化する（第３図（ａ））。それにより第
１カウンタ12が計数を開始し、第１計数完了信号CT1
“0"を出力する（第３図（ｂ））。第１計数完了信号CT
1“0"が出力されると、フリップフロップ15aがセットさ
れ、リードゲート信号RG1が“0"から“1"に変化する
（第３図（ｆ））。そしてヘッダ部HDの後端位置を示す
アドレス検出完了信号ADC“0"の変化により（第３図
（ｃ））、フリップフロップ15aがリセットされ、リー
ドゲート信号RG1が“1"から“0"に変化し（第３図
（ｆ））、ヘッダ部HDのリードゲートが閉じられる。
タマーク検出信号SMDが“1"から“0"に基準クロック2FC
Kの一周期間変化する（第３図（ａ））。それにより第
１カウンタ12が計数を開始し、第１計数完了信号CT1
“0"を出力する（第３図（ｂ））。第１計数完了信号CT
1“0"が出力されると、フリップフロップ15aがセットさ
れ、リードゲート信号RG1が“0"から“1"に変化する
（第３図（ｆ））。そしてヘッダ部HDの後端位置を示す
アドレス検出完了信号ADC“0"の変化により（第３図
（ｃ））、フリップフロップ15aがリセットされ、リー
ドゲート信号RG1が“1"から“0"に変化し（第３図
（ｆ））、ヘッダ部HDのリードゲートが閉じられる。
次に第２カウンタ13の第２計数完了信号CT2の出力タ
イミングでフリップフロップ15bがセットされ（第３図
（ｄ））、データ部DTのリードゲート信号RG2が“0"か
ら“1"に変化し（第３図（ｇ））、データ復調信号DMC
“0"が出力されるまで（第13図（ｅ））開く。ここで、
マイクロコンピュータ７からのデータリード制御信号DR
C“1"によりスイッチ16がオンし、２つのリードゲート
信号RG1,RG2がオアゲート17に入力されリードゲート信
号RGがPLL回路２に出力される（第３図（ｈ））。
イミングでフリップフロップ15bがセットされ（第３図
（ｄ））、データ部DTのリードゲート信号RG2が“0"か
ら“1"に変化し（第３図（ｇ））、データ復調信号DMC
“0"が出力されるまで（第13図（ｅ））開く。ここで、
マイクロコンピュータ７からのデータリード制御信号DR
C“1"によりスイッチ16がオンし、２つのリードゲート
信号RG1,RG2がオアゲート17に入力されリードゲート信
号RGがPLL回路２に出力される（第３図（ｈ））。
一方リトライリード時は、セレクタ14cがリトライリ
ード制御信号RRCによりフリップフロップ15cの側に切換
わり、リードゲート信号RGが第１計数完了信号CT1の出
力タイミングで“1"になりリードゲートが開き、データ
復調完了信号DMC“0"のタイミングで“0"となりリード
ゲートが閉じる（第３図（ｉ））。従ってヘッダ部HDか
らデータ部DTにかけてリードゲートが常に開いており、
ロック判定回路５は１度ロック判定を行うとデータ復調
完了まで高速／低速切換信号HLC“1"を出力したままと
なる（第３図（ｋ））。このため第11図に示すPLL回路
２のループフィルタ24の出力LFはヘッダ部HDで低速引込
モードに切換ったままとなり（第３図（ｍ））、ディス
ク再生データDRDにロックしたまのレベルとなる（第３
図（ｊ））。従ってループフィルタ24の出力LFは回転ジ
ッタ等の低周波の変動に追従し変化するだけとなり、デ
ータ部DTの先頭の固定パターンVFO3に欠陥領域Ｂが存在
しても低速引込モードで低応答特性となっているので欠
陥領域Ｂに対してほとんど応答せず、PLLが大きく乱れ
なくなり、ロック外れが生じなくなる。従ってデータ部
DTのデータに再生クロックVCOCKをロックさせることが
でき、再生エラーを防止できることになる。
ード制御信号RRCによりフリップフロップ15cの側に切換
わり、リードゲート信号RGが第１計数完了信号CT1の出
力タイミングで“1"になりリードゲートが開き、データ
復調完了信号DMC“0"のタイミングで“0"となりリード
ゲートが閉じる（第３図（ｉ））。従ってヘッダ部HDか
らデータ部DTにかけてリードゲートが常に開いており、
ロック判定回路５は１度ロック判定を行うとデータ復調
完了まで高速／低速切換信号HLC“1"を出力したままと
なる（第３図（ｋ））。このため第11図に示すPLL回路
２のループフィルタ24の出力LFはヘッダ部HDで低速引込
モードに切換ったままとなり（第３図（ｍ））、ディス
ク再生データDRDにロックしたまのレベルとなる（第３
図（ｊ））。従ってループフィルタ24の出力LFは回転ジ
ッタ等の低周波の変動に追従し変化するだけとなり、デ
ータ部DTの先頭の固定パターンVFO3に欠陥領域Ｂが存在
しても低速引込モードで低応答特性となっているので欠
陥領域Ｂに対してほとんど応答せず、PLLが大きく乱れ
なくなり、ロック外れが生じなくなる。従ってデータ部
DTのデータに再生クロックVCOCKをロックさせることが
でき、再生エラーを防止できることになる。
次に本発明の他の実施例について説明する。第４図は
本発明装置の第２の実施例のリードゲート発生回路１の
構成を示すブロック図である。第１の実施例ではリード
ゲート信号RG2をヘッダ部HDからデータ部DTに亘り、開
状態としたが、本実施例ではデータ部DTのリードゲート
信号RG2をデータ部DTの固定パターンVFO3を検知後に開
く。ここでの説明は第１の実施例との相異部分を中心に
説明する。ディスク再生データDRD及び基準クロック2FC
Kはヘッダ部VFO検知回路10、セクタマーク検出回路11に
与えられると共に、データ部VFO検知回路18にも与えら
れる。またヘッダ／データゲートHDGはヘッダ部VFO検知
回路10及びデータ部VFO検知回路18に与えられる。デー
タ部VFO検知回路18はリトライリード時にデータ部DTの
固定パターンVFO3を検知する。即ち、ヘッダ／データゲ
ートが“0"で閉じているときディスク再生データDRDの
“100"パターンを検知することにより固定パターンVFO3
を検知する。また出力されたVFO検知信号VFD2はフリッ
プフロップ15cのセット端子に与えられ、フリップフロ
ップ15cをセットし、リードゲート信号RG2を出力する。
フリップフロップ15cのリセットは第１の実施例と同様
にデータ復調完了信号DMCによって行われる。そしてリ
トライリード時にはリトライリード制御信号RRCにより
セレクタ14cがフリップフロップ15cのリードゲート信号
RG2を選択し、スイッチ16を介してオアゲート17の他入
力端子に与えられる。これによりデータ部DTでのPLLの
引込動作が高速引込モードで開始される。またこのとき
固定パターンVFO3終了以後同期パターン部SYNCの領域で
も高速引込モードでPLL動作を続けるとPLL動作が乱れる
虞れがあるので、ロック判定回路５はロックの判定では
なく内部のカウンタの基準クロック2FCKの計数終了によ
り高速／低速切換信号“1"を出力する。従ってロック完
了前に高速引込モードから低速引込モードに切換わる場
合が発生するが、その後データ部で、しかも低速モード
でロック完了可能である。
本発明装置の第２の実施例のリードゲート発生回路１の
構成を示すブロック図である。第１の実施例ではリード
ゲート信号RG2をヘッダ部HDからデータ部DTに亘り、開
状態としたが、本実施例ではデータ部DTのリードゲート
信号RG2をデータ部DTの固定パターンVFO3を検知後に開
く。ここでの説明は第１の実施例との相異部分を中心に
説明する。ディスク再生データDRD及び基準クロック2FC
Kはヘッダ部VFO検知回路10、セクタマーク検出回路11に
与えられると共に、データ部VFO検知回路18にも与えら
れる。またヘッダ／データゲートHDGはヘッダ部VFO検知
回路10及びデータ部VFO検知回路18に与えられる。デー
タ部VFO検知回路18はリトライリード時にデータ部DTの
固定パターンVFO3を検知する。即ち、ヘッダ／データゲ
ートが“0"で閉じているときディスク再生データDRDの
“100"パターンを検知することにより固定パターンVFO3
を検知する。また出力されたVFO検知信号VFD2はフリッ
プフロップ15cのセット端子に与えられ、フリップフロ
ップ15cをセットし、リードゲート信号RG2を出力する。
フリップフロップ15cのリセットは第１の実施例と同様
にデータ復調完了信号DMCによって行われる。そしてリ
トライリード時にはリトライリード制御信号RRCにより
セレクタ14cがフリップフロップ15cのリードゲート信号
RG2を選択し、スイッチ16を介してオアゲート17の他入
力端子に与えられる。これによりデータ部DTでのPLLの
引込動作が高速引込モードで開始される。またこのとき
固定パターンVFO3終了以後同期パターン部SYNCの領域で
も高速引込モードでPLL動作を続けるとPLL動作が乱れる
虞れがあるので、ロック判定回路５はロックの判定では
なく内部のカウンタの基準クロック2FCKの計数終了によ
り高速／低速切換信号“1"を出力する。従ってロック完
了前に高速引込モードから低速引込モードに切換わる場
合が発生するが、その後データ部で、しかも低速モード
でロック完了可能である。
第５図に第２の実施例におけるデータ再生時の各部の
信号波形を示すタイミングチャートである。第５図
（ａ）〜（ｈ）の通常リード時の動作は第１の実施例と
同様であり、説明を省略する。
信号波形を示すタイミングチャートである。第５図
（ａ）〜（ｈ）の通常リード時の動作は第１の実施例と
同様であり、説明を省略する。
リトライリード時はヘッダ部HDのリードゲート信号RG
1はアドレス検出完了信号ADCの検出タイミングで“0"に
なる。そしてデータ部DTのリードゲート信号RG2はデー
タ部VFO検知回路が固定パターンVFO3を検知するタイミ
ングで“1"となり、データの欠陥領域Ｂではリードゲー
トは開かない（第５図（ｉ））。従ってループフィルタ
24の出力LFはヘッダ部HDでロック時のレベルに維持され
た後、一旦基準値に戻り、データ部DTで再度ロック時の
レベルに増加する（第５図（ｊ））。またロック判定回
路５はヘッダ部HDでロックを判定して高速／低速切換信
号HLC“1"を出力し、PLL回路２を低速引込モードにした
後、アドレス検出完了信号ADCの出力タイミングで前記
切換信号HLC“0"を出力し、高速引込モードに戻す。そ
してデータ部DTでの固定パターン検知後の固定パターン
VFO3の終了のタイミングでロック判定回路５は再度高速
／低速切換信号HLC“1"を出力し、PLL回路２を低速引込
モードにする（第５図（ｌ））。これによりデータ部DT
の同期パターン部SYNC及びデータエリアの先頭部分Ａで
は実際には未だロックが完了しておらず、それらに記録
されたデータの再生エラーが生じることになるが、低速
モードのままでデータに対するロック動作を断続してお
り、誤り訂正回路６での訂正能力内（連続40バイト以
内）でデータにロックできる。その結果、訂正回路での
訂正が可能となり、データ部DT内のデータの再生不能を
招く虞れはない。
1はアドレス検出完了信号ADCの検出タイミングで“0"に
なる。そしてデータ部DTのリードゲート信号RG2はデー
タ部VFO検知回路が固定パターンVFO3を検知するタイミ
ングで“1"となり、データの欠陥領域Ｂではリードゲー
トは開かない（第５図（ｉ））。従ってループフィルタ
24の出力LFはヘッダ部HDでロック時のレベルに維持され
た後、一旦基準値に戻り、データ部DTで再度ロック時の
レベルに増加する（第５図（ｊ））。またロック判定回
路５はヘッダ部HDでロックを判定して高速／低速切換信
号HLC“1"を出力し、PLL回路２を低速引込モードにした
後、アドレス検出完了信号ADCの出力タイミングで前記
切換信号HLC“0"を出力し、高速引込モードに戻す。そ
してデータ部DTでの固定パターン検知後の固定パターン
VFO3の終了のタイミングでロック判定回路５は再度高速
／低速切換信号HLC“1"を出力し、PLL回路２を低速引込
モードにする（第５図（ｌ））。これによりデータ部DT
の同期パターン部SYNC及びデータエリアの先頭部分Ａで
は実際には未だロックが完了しておらず、それらに記録
されたデータの再生エラーが生じることになるが、低速
モードのままでデータに対するロック動作を断続してお
り、誤り訂正回路６での訂正能力内（連続40バイト以
内）でデータにロックできる。その結果、訂正回路での
訂正が可能となり、データ部DT内のデータの再生不能を
招く虞れはない。
次に第３の実施例について説明する。第２の実施例で
は実際にデータ部DTの固定パターンVFO3を検知すること
によりデータ部DTのリードゲート信号RG2を開いていた
が、これにはデータ部VFO検知回路18が必要となる。本
実施例ではデータ部DTの固定パターンVFO3を検出するの
ではなく、第２カウンタの第２計数完了信号CT2の出力
タイミングをマイクロコンピュータ７にて通常リード時
より遅くなるようにリトライリード毎に順次タイミング
をずらせて設定し、固定パターンVFO3の検出領域Ｂでリ
ードゲートを開くようにする。
は実際にデータ部DTの固定パターンVFO3を検知すること
によりデータ部DTのリードゲート信号RG2を開いていた
が、これにはデータ部VFO検知回路18が必要となる。本
実施例ではデータ部DTの固定パターンVFO3を検出するの
ではなく、第２カウンタの第２計数完了信号CT2の出力
タイミングをマイクロコンピュータ７にて通常リード時
より遅くなるようにリトライリード毎に順次タイミング
をずらせて設定し、固定パターンVFO3の検出領域Ｂでリ
ードゲートを開くようにする。
第６図は本発明装置の第３の実施例の構成を示すブロ
ック図、第７図は第３の実施例のリードゲート発生回路
１の構成を示すブロック図である。この実施例の光ディ
スク再生装置では第６図に示す如くマイクロコンピュー
タ７は誤り訂正不可信号ECNの入力によるリトライリー
ド時にカウンタ設定値制御信号CSCを出力する構成とな
っている点が他の実施例と異なる点であり、他の構成は
同一である。即ちマイクロコンピュータ７によって第２
カウンタ13の設定値を任意に変更でき、何回かのリトラ
イ時に徐々に遅らせるように変更する。またリードゲー
ト発生回路１は第７図に示す如くセレクタ14c及びフリ
ップフロップ15cが不要となり、構成が前述した２つの
実施例に比べ簡素化する。即ちリトライリード時はデー
タ部DTのリードゲート信号RG2が通常リード時より遅い
タイミングで開くように第２カウンタ13の初期値がリト
ライリード毎にカウンタ設定値制御信号CSCにより制御
される。従って固定パターンVFO3に欠陥領域が存在して
いる場合であっても、初期値をリトライリード毎に順次
遅らせて設定することにより、欠陥領域Ｂでリードゲー
ト信号RG2が開くことがなくなり、PLLの動作が安定す
る。
ック図、第７図は第３の実施例のリードゲート発生回路
１の構成を示すブロック図である。この実施例の光ディ
スク再生装置では第６図に示す如くマイクロコンピュー
タ７は誤り訂正不可信号ECNの入力によるリトライリー
ド時にカウンタ設定値制御信号CSCを出力する構成とな
っている点が他の実施例と異なる点であり、他の構成は
同一である。即ちマイクロコンピュータ７によって第２
カウンタ13の設定値を任意に変更でき、何回かのリトラ
イ時に徐々に遅らせるように変更する。またリードゲー
ト発生回路１は第７図に示す如くセレクタ14c及びフリ
ップフロップ15cが不要となり、構成が前述した２つの
実施例に比べ簡素化する。即ちリトライリード時はデー
タ部DTのリードゲート信号RG2が通常リード時より遅い
タイミングで開くように第２カウンタ13の初期値がリト
ライリード毎にカウンタ設定値制御信号CSCにより制御
される。従って固定パターンVFO3に欠陥領域が存在して
いる場合であっても、初期値をリトライリード毎に順次
遅らせて設定することにより、欠陥領域Ｂでリードゲー
ト信号RG2が開くことがなくなり、PLLの動作が安定す
る。
なお、この実施例でも第２の実施例と同様に固定パタ
ーンVFO3の終端のタイミングでロック判定回路５は高速
／低速切換信号HLC“0"を出力することになり、同期パ
ターン部SYNC及びデータ領域の先頭部分では再生エラー
が生じる虞があるが、これは連続した再生エラーとなる
が、再生エラー長が、先にも述べたように訂正回路６の
訂正能力内で納まるので誤り訂正回路６で十分に訂正可
能になる。
ーンVFO3の終端のタイミングでロック判定回路５は高速
／低速切換信号HLC“0"を出力することになり、同期パ
ターン部SYNC及びデータ領域の先頭部分では再生エラー
が生じる虞があるが、これは連続した再生エラーとなる
が、再生エラー長が、先にも述べたように訂正回路６の
訂正能力内で納まるので誤り訂正回路６で十分に訂正可
能になる。
なお、第１の実施例と第２の実施例及び第１の実施例
と第３の実施例とは組合わせて実施することが可能であ
り、例えば最初のリトライリード時に第１の実施例を用
い、それでも再生不能となる場合に次のリトライリード
以降第２又は第３の実施例を用いることによりヘッダ部
とデータ部との間の無記録部でのPLLのロック外れにも
十分に対応することができる。
と第３の実施例とは組合わせて実施することが可能であ
り、例えば最初のリトライリード時に第１の実施例を用
い、それでも再生不能となる場合に次のリトライリード
以降第２又は第３の実施例を用いることによりヘッダ部
とデータ部との間の無記録部でのPLLのロック外れにも
十分に対応することができる。
また以上３つの実施例では130mmの512バイトフォーマ
ットの光ディスクを例に本発明を説明したが、本発明は
これに限るものではなく、ヘッダ部とデータ部とに分か
れてフォーマットされた全ての種類の光ディスクを再生
する光ディスク再生装置に適用可能なことは言うまでも
ない。
ットの光ディスクを例に本発明を説明したが、本発明は
これに限るものではなく、ヘッダ部とデータ部とに分か
れてフォーマットされた全ての種類の光ディスクを再生
する光ディスク再生装置に適用可能なことは言うまでも
ない。
〔発明の効果〕 以上説明したとおり、本発明の第１の発明において
は、リードゲートをヘッダ部からデータ部に亘って開い
ておくことにより、データ部における位相同期動作を低
速引込モードで行い、再生データに対する応答性を低下
させ、固定パターンの欠落等の欠陥により再生データが
乱れた場合であっても、データ部において再生クロック
が乱れることがなくなり、データ部のデータが確実に再
生できデータ再生能力の向上がはかれ、高信頼性を得る
ことができる。また第２の発明においてはデータ部の固
定パターンの検出タイミングに関連してデータ部のリー
ドゲートを開くようにすることにより、高速引込モード
時には必ず正常な再生データを得ることができ、位相同
期動作が乱れず同様にデータ部の固定パターンに欠陥が
生じた場合であってもデータ部のデータが確実に再生で
き、データ再生能力の向上がはかれ、高信頼性を得るこ
とができる等優れた効果を奏する。
は、リードゲートをヘッダ部からデータ部に亘って開い
ておくことにより、データ部における位相同期動作を低
速引込モードで行い、再生データに対する応答性を低下
させ、固定パターンの欠落等の欠陥により再生データが
乱れた場合であっても、データ部において再生クロック
が乱れることがなくなり、データ部のデータが確実に再
生できデータ再生能力の向上がはかれ、高信頼性を得る
ことができる。また第２の発明においてはデータ部の固
定パターンの検出タイミングに関連してデータ部のリー
ドゲートを開くようにすることにより、高速引込モード
時には必ず正常な再生データを得ることができ、位相同
期動作が乱れず同様にデータ部の固定パターンに欠陥が
生じた場合であってもデータ部のデータが確実に再生で
き、データ再生能力の向上がはかれ、高信頼性を得るこ
とができる等優れた効果を奏する。
第１図は本発明に係る光ディスク再生装置の構成を示す
ブロック図、第２図は本発明に用いるリードゲート発生
回路の構成を示すブロック図、第３図はデータ再生時の
各部の信号波形を示すタイミングチャート、第４図は本
発明装置の第２の実施例に用いるリードゲート発生回路
の構成を示すブロック図、第５図は第２の実施例の各部
の信号波形を示すタイミングチャート、第６図は本発明
装置の第３の実施例の構成を示すブロック図、第７図は
第３の実施例に用いるリードゲート発生回路の構成を示
すブロック図、第８図はISO規格の光ディスクの１セク
タ内のフォーマット図、第９図は従来の光ディスク再生
装置の構成を示すブロック図、第10図は従来の光ディス
ク再生装置に用いるリードゲート発生回路の構成を示す
ブロック図、第11図は光ディスク再生装置に用いるPLL
回路の構成を示すブロック図、第12図は従来の光ディス
ク装置のデータ再生時の各部の信号波形を示すタイミン
グチャート、第13図，第14図はPLL回路の動作を示すタ
イミングチャートである。 １……リードゲート発生回路、２……PLL回路、11……
セクタマーク検出回路、12……第１カウンタ、13……第
２カウンタ、RG,RG1,RG2……リードゲート信号 なお、図中、同一符号は同一、又は相当部分を示す。
ブロック図、第２図は本発明に用いるリードゲート発生
回路の構成を示すブロック図、第３図はデータ再生時の
各部の信号波形を示すタイミングチャート、第４図は本
発明装置の第２の実施例に用いるリードゲート発生回路
の構成を示すブロック図、第５図は第２の実施例の各部
の信号波形を示すタイミングチャート、第６図は本発明
装置の第３の実施例の構成を示すブロック図、第７図は
第３の実施例に用いるリードゲート発生回路の構成を示
すブロック図、第８図はISO規格の光ディスクの１セク
タ内のフォーマット図、第９図は従来の光ディスク再生
装置の構成を示すブロック図、第10図は従来の光ディス
ク再生装置に用いるリードゲート発生回路の構成を示す
ブロック図、第11図は光ディスク再生装置に用いるPLL
回路の構成を示すブロック図、第12図は従来の光ディス
ク装置のデータ再生時の各部の信号波形を示すタイミン
グチャート、第13図，第14図はPLL回路の動作を示すタ
イミングチャートである。 １……リードゲート発生回路、２……PLL回路、11……
セクタマーク検出回路、12……第１カウンタ、13……第
２カウンタ、RG,RG1,RG2……リードゲート信号 なお、図中、同一符号は同一、又は相当部分を示す。
フロントページの続き (72)発明者 菱山 文生 東京都武蔵野市中町３丁目７番３号 テ ィアック株式会社内 (72)発明者 島元 昌美 兵庫県尼崎市塚口本町８丁目１番１号 三菱電機株式会社産業システム研究所内 (72)発明者 古川 輝雄 兵庫県尼崎市塚口本町８丁目１番１号 三菱電機株式会社産業システム研究所内 (56)参考文献 特開 昭63−83971（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11B 20/14
Claims (3)
- 【請求項１】セクタの特定位置を示すセクタマーク、PL
L引込用の固定パターン及びアドレス識別情報を複数組
予め記録してあるヘッダ部と、該ヘッダ部と無記録部を
挟んで連なり、PLL引込用の固定パターンの記録領域及
びデータ記録用領域を含むデータ部とを１セクタ内に有
する光ディスクからの再生データと該再生データのサン
プリングクロックとの位相同期を高速引込モードと低速
引込モードとの２つの引込モードで行う位相同期手段
と、 該位相同期手段の位相同期期間を定めるリードゲートを
生成するリードゲート発生手段と を備えた光ディスク再生装置において、 前記リードゲート発生手段は前記ヘッダ部の固定パター
ンの検出タイミングに関連して前記リードゲートを開
き、前記データ部のデータ記録用領域の再生終了のタイ
ミングに関連して開いたリードゲートを閉じるべくなし
てあり、 前記位相同期手段は、前記ヘッダ部での位相同期を前記
高速引込モードで行い、PLL引込完了後は前記データ部
の再生終了のタイミングまで位相同期を前記低速引込モ
ードで行うべくなしてあることを特徴とする光ディスク
再生装置。 - 【請求項２】セクタの特定位置を示すセクタマーク、PL
L引込用の固定パターン及びアドレス識別情報を複数組
予め記録してあるヘッダ部と、該ヘッダ部と無記録部を
挟んで連なり、PLL引込用の固定パターンの記録領域及
びデータ記録用領域を含むデータ部とを１セクタ内に有
する光ディスクからの再生データと該再生データのサン
プリングクロックとの位相同期を高速引込モードと低速
引込モードとの２つの引込モードで行う位相同期手段
と、 該位相同期手段の位相同期期間を定めるリードゲートを
生成するリードゲート発生手段と を備えた光ディスク再生装置において、 前記リードゲート発生手段は、前記ヘッダ部の固定パタ
ーンの検出タイミングに関連して前記リードゲートを開
き、前記ヘッダ部の再生終了タイミングに関連して開い
たリードゲートを一旦閉じ、前記データ部の固定パター
ンの検出タイミングに関連して再度リードゲートを開
き、前記データ記録用領域の再生終了のタイミングに関
連して開いたリードゲートを閉じるべくなしてあること
を特徴とする光ディスク再生装置。 - 【請求項３】セクタの特定位置を示すセクタマーク、PL
L引込用の固定パターン及びアドレス識別情報を複数組
予め記録してあるヘッダ部と、該ヘッダ部と無記録部を
挟んで連なり、PLL引込用の固定パターンの記録領域及
びデータ記録用領域を含むデータ部とを１セクタ内に有
する光ディスクからの再生データと該再生データのサン
プリングクロックとの位相同期を高速引込モードと低速
引込モードとの２つの引込モードで行う位相同期手段
と、 該位相同期手段の位相同期期間を定めるリードゲートを
生成するリードゲート発生手段と を備えた光ディスク再生装置において、 前記リードゲート発生手段は、前記ヘッダ部の固定パタ
ーンの検出タイミングに関連して前記リードゲートを開
き、前記ヘッダ部の再生終了タイミングに関連して開い
たリードゲートを一旦閉じ、任意のタイミングで再度リ
ードゲートを開き、前記データ記録用領域の再生終了の
タイミングに関連して開いたリードゲートを閉じるべく
なしてあることを特徴とする光ディスク再生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259346A JP2846441B2 (ja) | 1990-09-26 | 1990-09-26 | 光ディスク再生装置 |
| US07/765,129 US5278815A (en) | 1990-09-26 | 1991-09-25 | Digital data reproducing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259346A JP2846441B2 (ja) | 1990-09-26 | 1990-09-26 | 光ディスク再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04134762A JPH04134762A (ja) | 1992-05-08 |
| JP2846441B2 true JP2846441B2 (ja) | 1999-01-13 |
Family
ID=17332836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2259346A Expired - Fee Related JP2846441B2 (ja) | 1990-09-26 | 1990-09-26 | 光ディスク再生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5278815A (ja) |
| JP (1) | JP2846441B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3049919B2 (ja) * | 1992-01-31 | 2000-06-05 | ソニー株式会社 | データ再生装置 |
| JPH05314661A (ja) * | 1992-05-08 | 1993-11-26 | Ricoh Co Ltd | 光情報記録媒体 |
| US5740358A (en) * | 1992-06-25 | 1998-04-14 | Cirrus Logic, Inc. | Defect management and split field processing in disk storage systems |
| JP3078686B2 (ja) * | 1992-10-05 | 2000-08-21 | 三菱電機株式会社 | 光ディスク、光ディスク駆動装置および光ディスクの書き込み読み出し方法 |
| US7548497B2 (en) * | 1992-10-05 | 2009-06-16 | Mitsubishi Denki Kabushiki Kaisha | Optical disk and optical disk drive device |
| US6529451B2 (en) * | 1992-10-05 | 2003-03-04 | Mitsubishi Denki Kabushiki Kaisha | Optical disk and optical disk drive device |
| JP2849006B2 (ja) * | 1992-10-12 | 1999-01-20 | シャープ株式会社 | 情報再生装置 |
| JPH06139732A (ja) * | 1992-10-27 | 1994-05-20 | Nec Ic Microcomput Syst Ltd | 磁気ディスクコントローラ |
| JPH06150565A (ja) * | 1992-10-30 | 1994-05-31 | Sony Corp | データ記録媒体および記録再生装置 |
| JPH06203501A (ja) * | 1992-12-29 | 1994-07-22 | Sony Corp | 円盤状記録媒体及びその製造装置 |
| US5463606A (en) * | 1992-12-22 | 1995-10-31 | Olympus Optical Co., Ltd. | Optical information reading and reproducing apparatus using pseudo DC-free codes |
| JPH07176145A (ja) * | 1993-12-17 | 1995-07-14 | Sharp Corp | 情報再生装置 |
| KR100405155B1 (ko) * | 1994-12-09 | 2004-03-24 | 시게이트 테크놀로지 엘엘씨 | 데이터가디스크드라이브시스템에기록되는주파수를제어하기위한장치및방법 |
| JP3331090B2 (ja) * | 1995-05-16 | 2002-10-07 | 株式会社東芝 | ディスク記録再生装置のデータ再生処理装置及びデータ再生方法 |
| JPH09231567A (ja) * | 1996-02-28 | 1997-09-05 | Sony Corp | 光デイスク装置、光デイスク及び記録方法 |
| JP3724168B2 (ja) * | 1998-02-03 | 2005-12-07 | 三菱電機株式会社 | 状態検出装置及び光ディスク装置 |
| US6308298B1 (en) | 1998-11-16 | 2001-10-23 | Ecrix Corporation | Method of reacquiring clock synchronization on a non-tracking helical scan tape device |
| JP2000195172A (ja) * | 1998-12-24 | 2000-07-14 | Sony Corp | データ記録及び／又は再生装置 |
| US7514037B2 (en) * | 2002-08-08 | 2009-04-07 | Kobe Steel, Ltd. | AG base alloy thin film and sputtering target for forming AG base alloy thin film |
| KR100459721B1 (ko) * | 2002-08-31 | 2004-12-03 | 삼성전자주식회사 | 제어가능한 더미 리드 게이트를 이용한 재생방법 및 그제어장치 |
| KR20040110923A (ko) * | 2003-06-21 | 2004-12-31 | 삼성전자주식회사 | 에러 정정 부호화 방법, 그 장치, 에러 정정 복호화 방법및 그장치 |
| JP2005182850A (ja) * | 2003-12-16 | 2005-07-07 | Hitachi Ltd | Ｐｌｌ回路及びそれを用いた光ディスク装置 |
| JP2009123289A (ja) * | 2007-11-15 | 2009-06-04 | Hitachi Ltd | オフセット補償器及びそれを用いた光ディスクドライブ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200305A (ja) * | 1987-02-13 | 1988-08-18 | Pioneer Electronic Corp | 回転ヘツド式デイジタル信号再生装置 |
| JPH01303630A (ja) * | 1988-05-31 | 1989-12-07 | Matsushita Electric Ind Co Ltd | デジタルディスク再生装置の同期検出装置 |
| JPH02306475A (ja) * | 1989-05-19 | 1990-12-19 | Olympus Optical Co Ltd | 情報読み取り回路 |
-
1990
- 1990-09-26 JP JP2259346A patent/JP2846441B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-25 US US07/765,129 patent/US5278815A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04134762A (ja) | 1992-05-08 |
| US5278815A (en) | 1994-01-11 |
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