JPH07176145A

JPH07176145A - 情報再生装置

Info

Publication number: JPH07176145A
Application number: JP5318105A
Authority: JP
Inventors: Takeshi Yamaguchi; 毅山口; Hiroshi Fuji; 寛藤; Hiroshige Hirashima; 廣茂平島; Shigeo Terajima; 重男寺島
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-12-17
Filing date: 1993-12-17
Publication date: 1995-07-14
Also published as: DE4444993A1; US5553043A

Abstract

(57)【要約】【目的】全てのＶＦＯパターンに対しては速い応答速
度、全ての情報領域に対しては遅い応答速度でもって位
相同期を行う。【構成】セクターマークに続くヘッダ部に、同期引き込
みパターンとアドレスマークとアドレス情報とからなる
データ群が複数群記録された記録データを読み出す装置
とし、信号同期回路２中のフェーズロックドループ回路
には、２種の同期引き込み速度でもって再生信号５１に
位相同期を行わせる。また速度指示回路３により、セク
ターマークの検出を示すセクターマーク検出信号５６を
基準として、参照クロック信号５２のクロック数を計数
することにより、再生信号５１に同期引き込みパターン
が現れる毎にフェーズロックドループ回路に速い応答速
度を指示し、再生信号５１に同期引き込みパターンが現
れなくなる毎にフェーズロックドループ回路に遅い応答
速度を指示する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、セクターマークに続く
ヘッダ部に、同期引き込みパターンとアドレスマークと
アドレス情報とからなるデータ群が複数群記録された記
録データを読み出し、読み出した信号である再生信号か
ら情報の再生を行う情報再生装置に関する。

【０００２】

【従来の技術】記録媒体上に形成されたトラックをトレ
ースすることにより、トラックに記録されたデータを読
み出す情報再生装置の１種として光ディスク装置があ
る。この装置では、所定の信号処理が施され、トラック
に記録されたデータを再生するとき、記録されたデータ
の読み出し速度に対応したクロック信号をフェーズロッ
クドループ回路（以下ではＰＬＬ回路と称する）を用い
て生成している。そしてＰＬＬ回路を、２種の応答速度
でもって動作可能な構成とすることにより、生成される
クロック信号を短時間で入力信号の周波数に引き込むと
共に、引き込みの完了後には、ノイズ等の影響を受けに
くくしている。

【０００３】つまり同期引き込みパターン（以下ではＶ
ＦＯパターンと称する）に対して位相同期を行うときに
は、ＰＬＬ回路は、速い応答速度でもって位相同期を行
う。そしてＶＦＯパターンに含まれる『１００』のパタ
ーンを所定回数だけ検出したときには、引き込みが完了
したとして、遅い応答速度でもって位相同期を行ってい
る。

【０００４】しかし再生信号の品質が劣化したり、記録
媒体に微少な欠陥があると、ＶＦＯパターンに含まれる
『１００』のパターンを所定回数以上連続して検出する
ことができない。そのため上記構成を採用した場合で
は、ＰＬＬ回路は、ＶＦＯパターンに後続するアドレス
情報あるいはユーザ情報を示すビット列に、速い応答速
度でもって位相同期を行うという事態が生じる。この事
態が生じた場合、応答速度が速いことから、ＰＬＬ回路
は、記録媒体の欠陥等によって再生信号中に欠陥が含ま
れると、この欠陥に対しても追従するように動作する。
このため同期状態が不安定となり易く、バーストエラー
の発生を招く恐れがあった。

【０００５】この問題を解決するため、特開平４−１６
２２６３号なる従来技術が提案されており、図５を参照
しつつ、この従来技術について説明する。

【０００６】従来技術における構成では、ＰＬＬ回路９
５の応答速度を切り換える信号の発生源として、ＶＦＯ
パターンの読み取り期間に略等しい期間を計測するモノ
ステーブルマルチバイブレータ９６を設けている。また
読み取りの開始を指示するリードゲート信号９１を、モ
ノステーブルマルチバイブレータ９６に導いている。ラ
ッチ９７は、ＰＬＬ回路９５が生成したクロック信号に
同期して再生信号９２のデータを読み取り、読み取った
データを出力９４に送出する。

【０００７】上記構成とすることにより、リードゲート
信号９１が、ＰＬＬ回路９５に動作開始を指示したとき
には、モノステーブルマルチバイブレータ９６が計測動
作を開始する（ＰＬＬ回路９５に対する動作開始の指示
は、スイッチ９８を制御し、ＰＬＬ回路９５に与える信
号を基準クロック９３から再生信号９２に切り換えるこ
とによって行われる）。その結果、ＰＬＬ回路９５は、
動作開始時には、速い応答速度でもってＶＦＯパターン
に位相同期を行い、モノステーブルマルチバイブレータ
９６が所定時間の計測終了を出力したとき、その応答速
度を遅くした位相同期を行う。

【０００８】つまりＰＬＬ回路９５は、ＶＦＯパターン
に対しては速い応答速度による位相同期を行い、記録媒
体の欠陥等によって、所定長さのＶＦＯパターンが検出
されなかった場合にも、情報領域のデータの読み取り時
には、遅い応答速度による位相同期を行う。

【０００９】

【発明が解決しようとする課題】しかしながら、記録媒
体に記録されたデータの構成が、図３の符号５７により
示すように、セクターマーク５７１に続くヘッダ部５７
２〜５７５に、ＶＦＯパターン５７２とアドレスマーク
５７３とアドレス情報５７４とからなるデータ群が複数
群記録された構成である場合、従来技術を用いると以下
に示す問題が生じる。

【００１０】セクターマーク５７１に続く最初のＶＦＯ
パターン５７２ａに対しては速い応答速度による位相同
期が可能となるが、その後において現れるＶＦＯパター
ン５７２に対し、ＰＬＬ回路９５は遅い応答速度でもっ
て位相同期を行うこととなる。そのため位相同期が完了
するまでには長い時間を要することから、ＶＦＯパター
ン５７２の読み取り期間内に位相同期が完了しない事態
が生じ、その後に続くアドレス情報５７４の読み取りが
不能になるという問題があった。

【００１１】またＰＬＬ回路９５は、動作開始時には速
い応答速度で位相同期が可能となるが、位相同期完了後
も、モノステーブルマルチバイブレータ９６が所定時間
の計測を終了するまで、速い応答速度のままであるた
め、この間、再生信号の微小な欠陥があった場合、ＰＬ
Ｌ回路９５は不安定となりやすいという問題があった。

【００１２】本発明は上記課題を解決するため創案され
たものであり、その目的は、全てのＶＦＯパターンに対
しては速い応答速度でもって位相同期を行わせ、且つ全
ての情報領域に対しては遅い応答速度でもって位相同期
を行わせることのできる情報再生装置を提供することに
ある。

【００１３】

【課題を解決するための手段】上記課題を解決するため
請求項１記載の発明の情報再生装置は、セクターマーク
に続くヘッダ部に、同期引き込みパターンとアドレスマ
ークとアドレス情報とからなるデータ群が複数群記録さ
れた記録データを読み出し、読み出した信号である再生
信号から情報の再生を行う情報再生装置に適用してお
り、２種の同期引き込み速度でもって再生信号に位相同
期を行うフェーズロックドループ回路と、セクターマー
クの検出を示すセクターマーク検出信号を基準として、
参照クロック信号のクロック数を計数することにより、
再生信号に同期引き込みパターンが現れる毎にフェーズ
ロックドループ回路に速い応答速度を指示し、再生信号
に同期引き込みパターンが現れなくなる毎にフェーズロ
ックドループ回路に遅い応答速度を指示する速度指示回
路とを備えた構成としている。

【００１４】また請求項２記載の発明の情報再生装置
は、セクターマークに続くヘッダ部に、同期引き込みパ
ターンとアドレスマークとアドレス情報とからなるデー
タ群が複数群記録された記録データを読み出し、読み出
した信号である再生信号から情報の再生を行う情報再生
装置に適用しており、２種の同期引き込み速度でもって
再生信号に位相同期を行うフェーズロックドループ回路
と、このフェーズロックドループ回路により生成された
再生クロックに同期して再生信号をサンプリングするこ
とにより得られた同期化データから、アドレスマークを
検出するマーク検出回路と、セクターマークの検出を示
すセクターマーク検出信号を基準として、参照クロック
信号のクロック数を計数することにより、再生信号に同
期引き込みパターンが現れ始める毎にフェーズロックド
ループ回路に応答速度を速める指示を与え、マーク検出
回路がアドレスマークの検出を示す毎に、フェーズロッ
クドループ回路に応答速度を遅める指示を与える速度指
示回路とを備えた構成としている。

【００１５】また請求項３記載の発明の情報再生装置
は、セクターマークに続くヘッダ部に、同期引き込みパ
ターンとアドレスマークとアドレス情報とからなるデー
タ群が、データ部に、同期引き込みパターンとデータマ
ークとユーザ情報とからなるデータ群がそれぞれ記録さ
れた記録データを読み出し、読み出した信号である再生
信号から情報の再生を行う情報再生装置に適応してお
り、２種の同期引き込み速度でもって前記再生信号に位
相同期を行うフェーズロックドループ回路と、同期引き
込みパターンを検出する同期パターン検出回路と、前記
セクターマークの検出を示すセクターマーク検出信号を
基準として、参照クロック信号のクロック数を計数する
ことにより、前記再生信号に前記同期引き込みパターン
が現れる毎に前記フェーズロックドループ回路に速い応
答速度を指示し、前記同期パターン検出回路が同期引き
込みパターンを検出するか、前記再生信号に前記同期引
き込みパターンが現れなくなるかのどちらか一方によっ
て前記フェーズロックドループ回路に遅い応答速度を指
示する速度指示回路とを備えた構成としている。

【００１６】

【作用】請求項１記載の発明の作用を以下に示す。

【００１７】記録データのデータ構成は、セクターマー
クに続くヘッダ部に、同期引き込みパターン（以下では
ＶＦＯパターンと称する）とアドレスマークとアドレス
情報とからなるデータ群が複数群記録された構成となっ
ている。このため、記録データの読み出しにおいては、
セクターマークの検出時を起点として、各ＶＦＯパター
ンが現れ始めるタイミング、および終了するタイミング
は既知である。

【００１８】そのため、セクターマーク検出信号により
示されるセクターマークの検出時を開始点として、速度
指示回路は、参照クロック信号のクロック数を計数し、
各ＶＦＯパターンが現れ始めるタイミング、および終了
するタイミングを計測する。そして計測結果に従い、最
初のＶＦＯパターンが現れ始めると速い応答速度とする
指示をフェーズロックドループ回路（以下ではＰＬＬ回
路と称する）に与える。そして後、ＶＦＯパターンが終
了するときには、遅い応答速度とする指示をＰＬＬ回路
に与える。

【００１９】また速度指示回路は、最初のＶＦＯパター
ン、アドレスマーク、およびアドレス情報が終了し、次
なるＶＦＯパターンが現れ始めるときには速い応答速度
の指示をＰＬＬ回路に与える。そして後、ＶＦＯパター
ンが終了するときには遅い応答速度の指示を与える。以
下、データ構造によって定まるＶＦＯパターン、アドレ
スマーク、およびアドレス情報からなるデータ群の群数
に従い、ＶＦＯパターンが現れるときには速い応答速度
の指示、ＶＦＯパターンが現れなくなるときには遅い応
答速度の指示をＰＬＬ回路に与える。

【００２０】請求項２記載の発明の作用を以下に示す。

【００２１】記録データのデータ構成は、セクターマー
クに続くヘッダ部に、ＶＦＯパターンとアドレスマーク
とアドレス情報とからなるデータ群が複数群記録された
構成となっている。このため、記録データの読み出しに
おいては、セクターマークの検出時を起点として、ＶＦ
Ｏパターンのそれぞれが現れ始めるタイミングは既知で
ある。

【００２２】そのため、セクターマーク検出信号により
示されるセクターマークの検出時を開始点として、速度
指示回路は、参照クロック信号のクロック数を計数し、
各ＶＦＯパターンが現れ始めるタイミングを計測する。
そして計測結果に従い、最初のＶＦＯパターンが現れる
時刻となったとき、速度指示回路は、速い応答速度とす
る指示をＰＬＬ回路に与える。そして速い応答速度によ
る位相同期をＰＬＬ回路に行わせているとき、マーク検
出回路がアドレスマークを検出すると、速度指示回路
は、ＶＦＯパターンの読み取り期間が終了したとして、
応答速度を遅める指示をＰＬＬ回路に与える。

【００２３】以下、ＰＬＬ回路に対し、速度指示回路
は、ＶＦＯパターンが現れ始める時刻となったときには
応答速度を速める指示、アドレスマークが検出されたと
きには応答速度を遅める指示を与える。

【００２４】請求項３記載の発明の作用を以下に示す。

【００２５】記録データのデータ構成は、セクターマー
クに続くヘッダ部に、ＶＦＯパターンとアドレスマーク
とアドレス情報とからなるデータ群が、データ部に、同
期引き込みパターンとデータマークとユーザ情報とから
なるデータ群が記録された構成となっている。そのため
記録データの読み出しにおいては、セクターマークの検
出時を起点として、各ＶＦＯパターンが現れ始めるタイ
ミング、及び終了するタイミングは既知である。

【００２６】そのため、セクターマーク検出信号により
示されるセクターマークの検出時を開始点として、速度
指示回路は参照クロックのクロック数を計数し、各ＶＦ
Ｏパターンが現れ始めるタイミング、及び終了するタイ
ミングを計測する。そして計測結果に従い、ＶＦＯパタ
ーンが現れ始めると速い応答速度とする指示をＰＬＬ回
路に与える。そして後、同期パターン検出回路がＶＦＯ
パターンを検出するか、あるいはＶＦＯパターンが終了
するかのどちらか一方により、遅い応答速度とする指示
をＰＬＬ回路に与える。

【００２７】

【実施例】以下に、本発明の一実施例について図面を参
照しつつ説明する。

【００２８】先ず、本発明の一実施例が適用される記録
データの構成について説明する。

【００２９】光ディスクに記録されるデータは、図３の
符号５７により示すように、符号５７１〜５７５の各部
からなるヘッダ部と、符号５７６〜５７９の各部からな
るデータ部とによって構成されている。

【００３０】ヘッダ部は、その先頭部分にセクターマー
ク５７１が記録されている。そしてセクターマーク５７
１に続いては、同期引き込みのためのパターンであるＶ
ＦＯパターン５７２、アドレス情報の開始位置を示すア
ドレスマーク５７３、および当該セクターのアドレスを
示すアドレス情報５７４よりなるデータ群が３群記録さ
れている。また最後には、ヘッダ部の終わりを示すポス
トアンブル５７５が記録されている。

【００３１】データ部は、その先頭部分に、同期引き込
みのためのパターンであるＶＦＯパターン５７６が記録
され、続いてデータの開始位置を示すデータマーク５７
７が記録されている。そしてユーザ情報、誤り訂正用パ
リティ（ＥＣＣ）、および誤り検出用パリティ（ＣＲ
Ｃ）等からなるデータ情報５７８が記録され、最後に
は、データ部の終わりを示すポストアンブル５７９が記
録されている。

【００３２】またアドレス情報５７４およびデータ情報
５７８は、データビット列を、（２、７）ＲＬＬ変調等
でもってデジタル変調した記録ビット列となっている。
そして、この記録ビット列におけるデータ『１』につい
ては、記録媒体である光ディスクのトラック上にマーク
を形成するマーク間記録の構成としている。

【００３３】以上説明したように、本実施例では、記録
媒体は光ディスクとなっている。

【００３４】図１は、請求項１記載の発明に係る情報再
生装置の一実施例の電気的構成を示すブロック線図であ
る。

【００３５】図において、光ディスク上のデータを再生
する光ヘッドからの再生信号５１が導かれた波形処理回
路１は、再生信号５１に含まれる高域雑音成分を除去す
るフィルタリング処理を行うと共に信号の２値化を行う
ブロックとなっている。そして生成した２種の再生２値
化信号のうち、再生２値化信号５７については、これを
信号同期回路２に送出し、再生２値化信号５０について
は、これをセクターマーク検出回路６に送出する。

【００３６】なお信号同期回路２に送出される再生２値
化信号５７は、光ディスク上に形成されたマークの有無
を示す信号となっており、マークに対応した記録ビット
『１』をパルスによって示す信号形状となっている。ま
たセクターマーク検出回路６に送出される再生２値化信
号５０は、マークが継続している期間ではＨレベルが維
持される信号形状となっている。

【００３７】またセクターマーク検出回路６は、再生２
値化信号に現れるセクターマークを検出したときには、
セクターマーク検出信号５６を生成するブロックとなっ
ており、生成したセクターマーク検出信号５６を速度指
示回路３に送出すると共に、図示されないコントローラ
に送出する。

【００３８】なお、信号同期回路２、速度指示回路３お
よびセクターマーク検出回路６に与えられる参照クロッ
ク信号５２は、光ディスクに記録されたビット列を再生
するときのビットレートに略一致したクロック信号とな
っている。そのためセクターマーク検出回路６は、再生
２値化信号５０に現れるＨレベルの期間とＬレベルの期
間とを、参照クロック信号５２のクロック数でもって計
数する。そして計数結果に基づき、マークの長さおよび
間隔が所定値となるとき、セクターマーク５７１を検出
したと判定する。

【００３９】信号同期回路２は、その内部にフェーズロ
ックドループ回路（以下ではＰＬＬ回路と称する）を備
えたブロックとなっており、図示されないコントローラ
が送出するリードゲート信号５３によって動作が制御さ
れる。また位相同期の動作時には、２種の同期引き込み
速度でもって再生２値化信号５７に位相同期を行う。そ
して位相同期したクロック信号である再生クロック信号
５９を生成すると共に、再生クロック信号５９でもって
再生２値化信号５７をサンプリングすることにより、同
期化データ５８を生成する。

【００４０】そして信号同期回路２において生成された
同期化データ５８および再生クロック信号５９は、速度
指示回路３、マーク検出回路４および復調回路５の各ブ
ロックに送出される。

【００４１】速度指示回路３は、セクターマーク５７１
の検出を示すセクターマーク検出信号５６を基準とし
て、参照クロック信号５２のクロック数を計数すること
により、再生２値化信号５７にＶＦＯパターン５７２が
現れるタイミングと現れなくなるタイミングとを計測す
る。そして出力６０，６１を用いることにより、ＶＦＯ
パターン５７２が現れるタイミングとなる毎に、信号同
期回路２内のＰＬＬ回路に対し、応答速度を速める指示
を与える。またＶＦＯパターン５７２が現れなくなるタ
イミングとなる毎に、ＰＬＬ回路に応答速度を遅める指
示を与えるブロックとなっている。

【００４２】マーク検出回路４と復調回路５とは、リー
ドゲート信号５３によって動作が制御されるブロックと
なっており、マーク検出回路４は、同期化データ５８の
ビット列に対して、パターン一致の検出方法を適用する
ことにより、アドレスマーク５７３およびデータマーク
５７７の各マークを検出する。そしてマークを検出した
ときには、その検出を示すＡＭ／ＤＭ検出信号５５を生
成し、復調回路５と外部とに送出する。

【００４３】また復調回路５は、ＡＭ／ＤＭ検出信号５
５によりマークの検出が示されると、同期化データ５８
のビット列に所定の処理を施すことによってデータを復
調する。そして復調したデータについては、復調データ
５４として、これを外部に送出する。

【００４４】なお、同図において、ＡＭ／ＤＭ検出信号
５５と速度指示回路３との接続を示す破線５５ａは、請
求項２記載の発明の一実施例における接続を示してお
り、本実施例では、この接続は行われていない。

【００４５】図２は、信号同期回路２と速度指示回路３
との詳細な電気的構成を示すブロック線図である。

【００４６】再生２値化信号５７は、第１のクロックパ
ルス抽出回路１０２の一方の入力端子と遅延回路１０１
とに導かれており、再生クロック信号５９は、第１のク
ロックパルス抽出回路１０２の他方の入力端子と第２の
クロックパルス抽出回路１０３とに導かれている。そし
て遅延回路１０１は、以下に説明する第１および第２の
クロックパルス抽出回路１０２、１０３において生じる
遅延を補償するため、導かれた再生２値化信号５７に対
し、一定期間の遅延を与える。

【００４７】第１のクロックパルス抽出回路１０２は、
再生２値化信号５７にパルスが現れる毎に、再生クロッ
ク信号５９中のパルス列から１パルスを抜き出して出力
するブロックとなっている。また第２のクロックパルス
抽出回路１０３は、再生クロック信号５９のパルス列か
ら、３パルス毎に１パルスを抜き出して出力するブロッ
クとなっている。

【００４８】マルチプレクサ１０４は、遅延回路１０１
の出力と参照クロック信号５２とを切り換えて位相比較
回路１０７の第１の入力端子に送出するスイッチであ
り、マルチプレクサ１０５は、第１のクロックパルス抽
出回路１０２の出力と第２のクロックパルス抽出回路１
０３の出力とを切り換えて、マルチプレクサ１０６の入
力端子の一方に送出するスイッチとなっている。またマ
ルチプレクサ１０６は、マルチプレクサ１０５の出力と
再生クロック信号５９とを切り換えて位相比較回路１０
７の第２の入力端子に送出するスイッチとなっている。

【００４９】位相比較回路１０７、チャージポンプ１０
８、ループフィルタ１０９およびＶＣＯ１１０は、ＰＬ
Ｌ回路の構成要素として従来より公知のブロックとなっ
ている。

【００５０】簡単に説明すると、位相比較回路１０７
は、マルチプレクサ１０４の出力とマルチプレクサ１０
６の出力との位相差を検出し、第１の入力端子に導かれ
た出力の位相が、第２の入力端子に導かれたそれより進
相であるときには、第１の出力端子に、両者の位相差に
対応するパルス幅のパルスを出力する。また第１の入力
端子の位相が第２の入力端子のそれより遅相であるとき
には、第２の出力端子に、位相差に対応したパルス幅の
パルスを出力する。

【００５１】また、これらのパルスが導かれたチャージ
ポンプ１０８は、電流制御型のブロックとなっており、
位相比較回路１０７が出力するパルスに従い、電流の吐
き出し、吸い込みおよびフローティングの３値の電流論
理値を出力する。またこのときの電流値は、電源ライン
との間に挿入された抵抗Ｒ１の値によって制御され、こ
の値が小さくなるのに対応して電流値が増加する。

【００５２】またループフィルタ１０９は、抵抗とコン
デンサとにより構成されたラグリード型のフィルタとな
っており、ＰＬＬ回路としての追従制御帯域を決定す
る。そしてＶＣＯ１１０は、ループフィルタ１０９が出
力する電圧によって発振周波数が決定される発振回路と
なっている。そして、ＶＣＯ１１０が出力する信号は、
位相同期が完了したときには、再生２値化信号５７また
は参照クロック信号５２に位相同期した再生クロック信
号５９となる。

【００５３】クロック入力には再生クロック信号５９が
導かれ、データ入力には遅延回路１０１の出力が導かれ
たフリップフロップ１１１は、再生クロック信号５９に
同期して、遅延された再生２値化信号５７をサンプリン
グすることにより、同期化データ５８を生成するブロッ
クとなっている。

【００５４】また参照クロック信号５２とセクターマー
ク検出信号５６とが導かれたタイミング生成回路１１３
は、セクターマーク検出信号５６によりセクターマーク
５７１の検出が示された時刻を基準として、参照クロッ
ク信号５２のクロック数を計数することにより、ＶＦＯ
パターン５７２が再生２値化信号５７に現れる時刻を示
すＶＦＯ開始信号２０１と、同パターン５７２が同信号
５７から現れなくなる時刻を示すＶＦＯ終了信号２０２
とを生成するブロックとなっている。

【００５５】また同期化データ５８と再生クロック信号
５９とが導かれた同期パターン検出回路１１６は、ＶＦ
Ｏパターン５７２における同期化のためのビット列であ
る『１００』のパターンを所定回数以上検出したとき、
検出信号２０３を送出するブロックとなっている。

【００５６】またフリップフロップ１１４には、インバ
ータ１１２によって論理が反転されたリードゲート信号
５３がリセット入力に導かれると共にＶＦＯ開始信号２
０１がクロック入力に導かれており、かつデータ入力は
電源ラインに接続されている。このように接続されたフ
リップフロップ１１４は、マルチプレクサ１０４，１０
６の接続を制御することにより、再生２値化信号５７に
対する位相同期の動作と、参照クロック信号５２に位相
同期する待機状態との切り換えを行う。

【００５７】またフリップフロップ１１５には、ＶＦＯ
開始信号２０１がプリセット入力に導かれると共にＶＦ
Ｏ終了信号２０２がリセット入力に導かれ、かつクロッ
ク入力には検出信号２０３が導かれている。またデータ
入力は接地されている。この接続からなるフリップフロ
ップ１１５は、マルチプレクサ１０５の切り換えを行う
ことにより、ＰＬＬ回路７の位相同期における応答速度
を制御する。

【００５８】図３に示される主要信号のタイミングを参
照しつつ、上記構成からなる実施例の動作について、以
下に説明する。なお図３においては、各パルスは、図面
を見やすいものとするため、パルス幅が拡大されて図示
されている。

【００５９】コントローラがリード要求を行わないた
め、リードゲート信号５３がＬレベルである待機状態で
は、フリップフロップ１１４，１１５はリセット状態に
あり、マルチプレクサ１０４，１０６のそれぞれのｃ接
点はｂ接点に接続されている。またマルチプレクサ１０
５のｃ接点はａ接点に接続されている。そのため位相比
較回路１０７には、参照クロック信号５２と再生クロッ
ク信号５９とが導かれることとなり、再生クロック信号
５９は、参照クロック信号５２に位相同期とした信号と
なる。つまり再生クロック信号５９は、光ディスクに記
録されたデータの読み出し時のビットレートに略一致し
たクロック信号となる。

【００６０】この状態において光ヘッドが所定セクター
を先頭位置から順次走査したときには、再生信号５１
は、符号５７により示される信号となる。

【００６１】セクターマーク検出回路６は、セクターマ
ーク５７１を検出すると、その検出を示すパルスＰ１を
コントローラに送出する。この結果、コントローラは、
セクターの開始位置が走査されていることを認識し、セ
クターのアドレス情報５７４を読み出すため、リードゲ
ート信号５３を、アクティブを示すＨレベルとする（時
刻Ｔ１）。そのためフリップフロップ１１４において
は、リセット入力がＬレベルとなり、強制的なリセット
状態が解除となる。

【００６２】タイミング生成回路１１３は、セクターマ
ーク検出信号５６のパルスＰ１の立ち下がりに同期して
（時刻Ｔ２）、ＶＦＯ開始信号２０１に、ＶＦＯパター
ン５７２の開始を示すパルスＰ２を送出する（時刻Ｔ２
≒時刻Ｔ１）。そのためフリップフロップ１１４，１１
５は共にセットとなり、各出力６０，６１はＨレベルＨ
１，Ｈ２となる。

【００６３】この結果、マルチプレクサ１０４，１０６
の各ｃ接点はａ接点に接続され、マルチプレクサ１０５
のｃ接点はｂ接点に接続される。そのため位相比較回路
１０７の第１の入力端子には、遅延回路１０１によって
遅延された再生２値化信号５７が導かれる。また第２の
入力端子には、第２のクロックパルス抽出回路１０３の
出力が導かれる。

【００６４】このため位相比較回路１０７、チャージポ
ンプ１０８、ループフィルタ１０９、ＶＣＯ１１０から
なるＰＬＬ回路本体の動作は、ＶＦＯパターン５７２ａ
のほぼ開始位置から、再生２値化信号５７のパルス列と
再生クロック信号５９を３分周したパルス列とを位相比
較する応答速度の速い周波数モードでもって、同期引き
込みを開始する。

【００６５】この同期引き込み動作がＶＦＯパターン５
７２ａの期間内において完了し、ＶＣＯ１１０が出力す
る再生クロック信号５９が再生２値化信号５７に位相同
期したときには、フリップフロップ１１１によるサンプ
リングは、正しい位相によるサンプリングとなる。その
ためフリップフロップ１１１の出力は、ＶＦＯパターン
５７２ａを示す『１００』のビット列となる。この結
果、同期パターン検出回路１１６は、所定数以上の連続
した『１００』のビット列を検出したとき（時刻Ｔ
３）、検出信号２０３にその検出を示すパルスＰ３を送
出する。

【００６６】このパルスＰ３によってフリップフロップ
１１５はリセットされ、出力６１がＬレベルＬ１とな
る。そのためマルチプレクサ１０５のｃ接点はａ接点に
接続されることとなり、位相比較回路１０７の第２の入
力端子には、第１のクロックパルス抽出回路１０２の出
力が与えられる。

【００６７】この結果、ＰＬＬ回路本体の動作は、再生
２値化信号５７にパルスが現れる毎に再生クロック信号
５９から抜き出されるパルスと、再生２値化信号５７に
現れるパルスそのものとの位相比較を行う動作となる。
つまり遅い応答速度による位相同期が開始となる。そし
てこの遅い応答速度による位相同期によって生成された
再生クロック信号５９による同期化データ５８が生成さ
れる。

【００６８】以後、この同期化データ５８を基として、
再生２値化信号５７にアドレスマーク５７３ａが現れる
と、マーク検出回路４においてアドレスマーク５７３ａ
の検出が行われる。また再生２値化信号５７にアドレス
情報５７４が現れると、復調回路５においてアドレス情
報５７４ａの復調が行われる。

【００６９】一方、時刻Ｔ２から時刻Ｔ３に到る期間に
おいて、同期引き込みが完了しているにも関わらず、光
ディスクに生じた微少な欠陥から、ＶＦＯパターン５７
２ａを示す再生２値化信号５７に欠陥が混入し、所定数
以上の『１００』なるパターンが検出されなかったとす
る。

【００７０】このときには、同期パターン検出回路１１
６は、検出信号２０３にパルスＰ３を送出しない。その
ためフリップフロップ１１５の出力６１はＨレベルＨ３
を続けることとなり、速い応答速度による位相同期が続
く。しかしタイミング生成回路１１３は、ＶＦＯパター
ン５７２ａの送出が終了する時刻近傍となったとき（時
刻Ｔ４）、ＶＦＯパターン５７２ａが現れなくなること
を示すパルスＰ４をＶＦＯ終了信号２０２に送出する。
このためフリップフロップ１１５はリセットされること
となり、マルチプレクサ１０５におけるｃ接点の接続
を、ｂ接点からａ接点に切り換える。

【００７１】上記動作の結果として、ＰＬＬ回路本体の
動作は、遅い応答速度による位相同期となり、再生２値
化信号５７における微少ジッタ等の影響を受けない安定
した再生クロック信号５９が生成される。そのためＶＦ
Ｏパターン５７２ａに続くアドレスマーク５７３ａの検
出、およびアドレス情報５７４ａの復調が正しく行われ
ることとなる。

【００７２】以後、ＶＦＯパターン５７２ｂが現れ始め
る時刻に略一致した時刻Ｔ５において、タイミング生成
回路１１３は、ＶＦＯ開始信号２０１にＶＦＯパターン
５７２ｂの開始を示すパルスＰ５を送出する。そのため
フリップフロップ１１５はセット状態となり、マルチプ
レクサ１０５のｃ接点をｂ接点に接続する。このことか
ら、速い応答速度でもっての同期引き込みが再開される
こととなり、ＶＦＯパターン５７２ｂに対する位相同期
が行われる。そして、この後に続く動作は、既に説明し
た動作と同様となる。

【００７３】なお図３の時刻Ｔ５から時刻Ｔ６に到る期
間までの動作は、光ディスクに微少な傷等の欠陥がな
く、再生２値化信号５７にも欠陥が無かったことから、
各ＶＦＯパターン５７２の検出において所定回数以上の
パターン『１００』が検出され、同期パターン検出回路
１１６が、検出信号２０３に検出を示すパルスを送出し
た場合の各信号を示している。この場合には、タイミン
グ生成回路１１３が、ＶＦＯ終了信号２０２にパルスを
送出する以前に、同期パターン検出回路１１６が、検出
信号２０３に検出を示すパルスを送出することによっ
て、フリップフロップ１１５はリセット状態にされるた
め、より早く遅い応答速度になり、ＶＦＯパターンが現
れなくなるまでの間も安定した同期状態が保たれる。ま
た同期間において、再生２値化信号５７における欠陥の
ため、検出信号２０３にパルスが送出されない場合、フ
リップフロップ１１５は、タイミング生成回路１１３が
ＶＦＯ終了信号２０２に送出するパルスＰ６によってリ
セット状態にされる。

【００７４】上記動作の結果、復調回路５において復調
されたデータがコントローラに導かれる。このことによ
り、コントローラにおいては当該セクターのアドレスの
認識が完了となるので、コントローラは、時刻Ｔ６にお
いて、リードゲート信号５３を、非アクティブを示すＬ
レベルとする。そのためフリップフロップ１１４がリセ
ットされ、ＰＬＬ回路７は待機状態に遷移する。

【００７５】アドレスの認識を完了したコントローラ
は、当該セクターがリードの対象となるセクターである
かどうかを判定し、対象セクターであるときには、デー
タの読み出しを行うため、データ部のＶＦＯパターン５
７６が現れ始める時刻Ｔ７にリードゲート信号５３をＨ
レベルとする。

【００７６】以後に続く動作は、ヘッダ部における動作
と同様であって、速い応答速度によるＶＦＯパターン５
７６への位相同期が開始される。次いで、同期パターン
検出回路１１６が検出信号２０３に送出したパルスＰ
７、またはタイミング生成回路１１３がＶＦＯ終了信号
２０２に送出したパルスＰ８により、位相同期における
応答速度が遅くなる。そして、この応答速度の遅い位相
同期期間において、データマーク５７７の検出が行われ
る。またユーザ情報等のデータ情報５７８の復調が行わ
れる。

【００７７】以下に、上記実施例における補足的説明を
行う。

【００７８】ＶＦＯパターン５７２に続くアドレスマー
ク５７３やアドレス情報５７４、またはＶＦＯパターン
５７６に続くデータマーク５７７やデータ情報５７８に
対応する再生２値化信号５７は、（２，７）ＲＬＬ変調
で符号化されたビット列であり、特殊パターンに対応し
たビット列である。そのため、このビット列の信号と、
第２のクロックパルス抽出回路１０３が送出する再生ク
ロック信号５９を３分周した信号とを位相比較回路１０
７に入力した場合には、位相同期を維持することが不可
能である。

【００７９】このことから、タイミング生成回路１１３
は、光ディスクの回転変動に対応するため、再生２値化
信号５７においてＶＦＯパターン５７２，５７６の終了
する時刻より幾分かの余裕を持った早いタイミングにお
いて、ＶＦＯ終了信号２０２にパルスを送出する構成と
なっている。

【００８０】図４は、請求項２記載の発明の情報再生装
置の一実施例における信号同期回路と速度指示回路との
電気的構成を示すブロック線図である。この実施例にお
ける全体の構成は、図１に示す構成と略同一となってお
り、信号同期回路２と速度指示回路３との構成に少しの
差異があること、および破線５５ａにより、ＡＭ／ＤＭ
検出信号５５が速度指示回路３に導かれていることが異
なるのみである。そして信号同期回路２と速度指示回路
３とは、図４において詳細に示されているので、図１に
示された構成の説明を省略する。

【００８１】また各ブロックに付与する符号について
は、説明を簡略なものとするため、少しの差異があるブ
ロックについても、図１および図２において付与した符
号と同一としている。

【００８２】図４に示す構成が、図２に示す構成と異な
った部分について説明する。

【００８３】ＰＬＬ回路７については、第２のクロック
パルス抽出回路１０３が省略されており、この省略に対
応してマルチプレクサ１０５が省略されている。またチ
ャージポンプ１０８にはスイッチ１３１が追加されてお
り、このスイッチ１３１を介して抵抗Ｒ２の一方の端子
が接続されている。また抵抗Ｒ２の他方の端子は電源ラ
インに導かれている。

【００８４】つまりＰＬＬ回路７は、スイッチ１３１を
用いて、チャージポンプ１０８の吐き出し電流および吸
い込み電流の電流値を切り換え、ループゲインを変化さ
せる構成となっている。そして同期引き込み時には、ス
イッチ１３１を閉じることにより、抵抗Ｒ２の電流を追
加して電流値を増加させ、速い応答速度でもって位相同
期の引き込みを行う。また同期引き込みが完了したとき
には、スイッチ１３１を開くことにより、抵抗Ｒ１を流
れる電流のみとして電流値を減少させ、遅い応答速度で
安定した位相同期を保持するようになっている。

【００８５】また応答速度の変更がチャージポンプ１０
８の電流値の変更により行われるので、再生２値化信号
５７に現れるパルス列が、アドレスマーク５７３やアド
レス情報５７４を示すパルス列であり、（２，７）ＲＬ
Ｌ変調で符号化されたパルス列である場合にも、速い応
答速度でもって位相同期が可能となっている。

【００８６】また応答速度の切り換えを指示するフリッ
プフロップ１１５の出力６０は、スイッチ１３１の接続
を制御するための信号となっている。そして、そのリセ
ット入力には、マーク検出回路４が出力するＡＭ／ＤＭ
検出信号５５ａが導かれている。またタイミング生成回
路１１３は、ＶＦＯ開始信号２０１のみを生成し、ＶＦ
Ｏ終了信号２０２については、これを生成しない。

【００８７】つまり速度指示回路３は、セクターマーク
５７１の検出を示すセクターマーク検出信号５６を基準
として、再生クロック信号５９のクロック数を計数し、
再生２値化信号５７にＶＦＯパターン５７２が現れ始め
るタイミングとなる毎に、ＰＬＬ回路７に応答速度を速
める指示を与える。またマーク検出回路４がアドレスマ
ーク５７３の検出を示す毎に、ＰＬＬ回路７に応答速度
を遅める指示を与える。

【００８８】つまり、ＰＬＬ回路７は、チャージポンプ
１０８の電流値の切り換えによって応答速度が変化する
構成となっていること、速度指示回路３は、マーク検出
回路４がアドレスマーク５７３の検出を示すとき、応答
速度を遅くする指示をＰＬＬ回路７に与える構成となっ
ていること、この２点が、図２に示す構成と異なるのみ
である。

【００８９】上記構成からなる請求項２記載の発明の一
実施例について、必要に応じて図３を参照しつつ、その
動作を以下に説明する。

【００９０】セクターマーク５７１の検出以前では、フ
リップフロップ１１４，１１５は共にリセット状態にあ
り、再生クロック信号５９は参照クロック信号５２に位
相同期した信号となる。そしてセクターマーク検出信号
５６にパルスＰ１が送出されると、タイミング生成回路
１１３はパルスＰ２を送出する。そのためスイッチ１３
１が閉じられ、ＰＬＬ回路７は、ループゲインが大きく
応答速度が速い状態でもって同期引き込みを開始する。

【００９１】そしてＶＦＯパターン５７２ａに対する同
期引き込みが完了し、同期パターン検出回路１１６が検
出信号２０３にパルスＰ３を送出するときには、その送
出のタイミングに同期してフリップフロップ１１５がリ
セットされ、スイッチ１３１が開かれる。このためＰＬ
Ｌ回路７は、以後、遅い応答速度でもって位相同期を行
う。その結果、後続するアドレスマーク５７３ａの検出
とアドレス情報５７４ａの復調とが正しく行われること
となる。

【００９２】また同期引き込みが完了しているも関わら
ず、再生２値化信号５７における欠陥のため、タイミン
グ生成回路１１３が検出信号２０３にパルスＰ３を送出
しなかった場合にも、ＰＬＬ回路７は、速い応答速度を
維持した状態でもって、アドレスマーク５７３に対応す
るパルス列に位相同期を続ける。その結果、マーク検出
回路４は、フリップフロップ１１１が出力する同期化デ
ータ５８からアドレスマーク５７３ａを検出することと
なる。このためＡＭ／ＤＭ検出信号５５に、アドレスマ
ーク５７３ａの検出を示すパルスが送出され、このパル
スはフリップフロップ１１５をリセットする。

【００９３】フリップフロップ１１５がリセットされた
ことにより、出力６０が導かれたスイッチ１３１は、そ
の接続を開き、チャージポンプ１０８の電流値を減じ
る。ことことにより、ＰＬＬ回路７は、ループゲインが
小さく、応答速度の遅い安定した位相同期でもって再生
クロック信号５９を生成する。そのため、以後における
アドレス情報５７４ａは正しく再現され、復調されるこ
ととなる。

【００９４】上記した動作は、データ部のＶＦＯパター
ン５７６、データマーク５７７に関しても同様となり、
ＶＦＯパターン５７６に微少な欠陥があった場合にも、
データ情報５７８は正しく再現されることとなる。

【００９５】なお本発明は上記実施例に限定されず、図
２に示すフェーズロックドループ回路７については、再
生クロック信号５９と位相比較される信号を、第１のク
ロックパルス抽出回路１０２の出力、または第２のクロ
ックパルス抽出回路１０３の出力とすることにより、位
相同期の応答速度を変化させる構成とした場合について
説明したが、その他の応答速度を変化させる構成とし
て、例えばチャージポンプ１０８の出力電流値を変更す
ることにより、応答速度を変化させる構成等することが
可能である。

【００９６】またタイミング生成回路１１３について
は、ＶＦＯパターン５７２，５７６に対応してＶＦＯ終
了信号２０２にパルスを送出する構成とした場合につい
て説明したが、ヘッダ部の再生時、同期パターン検出回
路１１６が検出信号２０３にパルスを送出した場合、そ
の時刻以後、タイミング生成回路１１３がＶＦＯ開始信
号２０１にパルスを送出することを禁止する構成とする
ことが可能である。

【００９７】

【発明の効果】請求項１記載の発明に係る情報再生装置
は、フェーズロックドループ回路を、２種の同期引き込
み速度でもって再生信号に位相同期を行う構成としてい
る。そして速度指示回路により、セクターマークの検出
を示すセクターマーク検出信号を基準として、参照クロ
ック信号のクロック数を計数することにより、再生信号
に同期引き込みパターンが現れる毎にフェーズロックド
ループ回路に速い応答速度を指示し、再生信号に同期引
き込みパターンが現れなくなる毎にフェーズロックドル
ープ回路に遅い応答速度を指示している。

【００９８】また請求項２記載の発明に係る情報再生装
置は、フェーズロックドループ回路を、２種の同期引き
込み速度でもって再生信号に位相同期を行う構成として
いる。またフェーズロックドループ回路により生成され
た再生クロックに同期して再生信号をサンプリングする
ことにより得られた同期化データから、マーク検出回路
によりアドレスマークを検出している。そして速度指示
回路により、セクターマークの検出を示すセクターマー
ク検出信号を基準として、参照クロック信号のクロック
数を計数することにより、再生信号に同期引き込みパタ
ーンが現れ始める毎にフェーズロックドループ回路に応
答速度を速める指示を与え、マーク検出回路がアドレス
マークの検出を示す毎に、フェーズロックドループ回路
に応答速度を遅める指示を与えている。

【００９９】また請求項３記載の発明に係る情報処理装
置は、フェーズロックドループ回路を、２種の同期引き
込み速度でもって再生信号に位相同期を行う構成として
いる。またフェーズロックドループ回路により生成され
た再生クロックに同期して再生信号をサンプリングする
ことにより得られた同期化データから、同期パターン検
出回路により同期引き込みパターンを検出している。そ
して速度指示回路により、セクターマーク検出を示すセ
クターマーク検出信号を基準として、参照クロック信号
のクロック数を計数することにより、再生信号に同期引
き込みパターンが現れ始める毎にフェーズロックドルー
プ回路に応答速度を速める指示を与え、同期パターン検
出回路が同期引き込みパターンの検出を示すか、再生信
号に同期引き込みパターンが現れなくなるかのどちらか
一方により、フェーズロックドループ回路に応答速度を
遅める指示を与えている。

【０１００】以上のことから、請求項１、請求項２およ
び請求項３記載の発明の情報再生装置では、同期引き込
みパターンのそれぞれが現れるときにはフェーズロック
ドループ回路の応答速度が速められ、同期引き込みパタ
ーンに続くアドレスマークが再生信号に現れたときに
は、応答速度が遅くなっているため、全てのＶＦＯパタ
ーンに対しては速い応答速度でもって位相同期を行わ
せ、かつ全ての情報領域に対しては遅い応答速度でもっ
て位相同期を行わせることが可能となっている。

【０１０１】また請求項２記載の発明では、記録データ
の読み出し速度にばらつきがあった場合にも、そのばら
つきに関わりなく、同期引き込みパターンが完全に終了
するまでの期間において、速い応答速度による位相同期
を行わせているので、同期引き込みパターンに多少の欠
陥があった場合にも、速い応答速度の期間が長いことか
ら、より高い確率でもって位相同期を完了させることが
可能になり、読み取りエラーの発生率を減少させること
が可能になるという効果を併せ持っている。

【０１０２】また請求項３記載の発明では、ＶＦＯ期間
において再生２値化信号に欠陥がなく、同期引き込みパ
ターンが検出された場合には、より早く遅い応答速度に
なることから、安定な状態となる期間が長くなるという
効果を併せ持っている。

【図面の簡単な説明】

【図１】請求項１および２記載の発明に係る情報再生装
置の一実施例の電気的構成を示すブロック線図である。

【図２】図１を請求項１記載の発明の一実施例としたと
きの、信号同期回路と速度指示回路との詳細な電気的構
成を示すブロック線図である。

【図３】本発明が適用される記録データの構成、および
主要信号のタイミングを示すタイミングチャートであ
る。

【図４】図１を請求項２記載の発明の一実施例としたと
きの、信号同期回路と速度指示回路との詳細な電気的構
成を示すブロック線図である。

【図５】従来技術の電気的構成を示すブロック線図であ
る。

【符号の説明】

３速度指示回路４マーク検出回路６セクターマーク検出回路７フェーズロックドループ回路５１再生信号５２参照クロック信号５５ＡＭ／ＤＭ検出信号５６セクターマーク検出信号５８同期化データ５９再生クロック信号５７１セクターマーク５７２同期引き込みパターン５７３アドレスマーク５７４アドレス情報

───────────────────────────────────────────────────── フロントページの続き (72)発明者寺島重男大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】セクターマークに続くヘッダ部に、同期
引き込みパターンとアドレスマークとアドレス情報とか
らなるデータ群が複数群記録された記録データを読み出
し、読み出した信号である再生信号から情報の再生を行
う情報再生装置において、２種の同期引き込み速度でもって前記再生信号に位相同
期を行うフェーズロックドループ回路と、前記セクターマークの検出を示すセクターマーク検出信
号を基準として、参照クロック信号のクロック数を計数
することにより、前記再生信号に前記同期引き込みパタ
ーンが現れる毎に前記フェーズロックドループ回路に速
い応答速度を指示し、前記再生信号に前記同期引き込み
パターンが現れなくなる毎に前記フェーズロックドルー
プ回路に遅い応答速度を指示する速度指示回路とを備え
たことを特徴とする情報再生装置。
【請求項２】セクターマークに続くヘッダ部に、同期
引き込みパターンとアドレスマークとアドレス情報とか
らなるデータ群が複数群記録された記録データを読み出
し、読み出した信号である再生信号から情報の再生を行
う情報再生装置において、２種の同期引き込み速度でもって前記再生信号に位相同
期を行うフェーズロックドループ回路と、このフェーズロックドループ回路により生成された再生
クロックに同期して前記再生信号をサンプリングするこ
とにより得られた同期化データから、前記アドレスマー
クを検出するマーク検出回路と、前記セクターマークの検出を示すセクターマーク検出信
号を基準として、参照クロック信号のクロック数を計数
することにより、前記再生信号に前記同期引き込みパタ
ーンが現れ始める毎に前記フェーズロックドループ回路
に応答速度を速める指示を与え、前記マーク検出回路が
アドレスマークの検出を示す毎に、前記フェーズロック
ドループ回路に応答速度を遅める指示を与える速度指示
回路とを備えたことを特徴とする情報再生装置。
【請求項３】セクターマークに続くヘッダ部に、同期
引き込みパターンとアドレスマークとアドレス情報とか
らなるデータ群が、データ部に、同期引き込みパターン
とデータマークとユーザ情報とからなるデータ群がそれ
ぞれ記録された記録データを読み出し、読み出した信号
である再生信号から情報の再生を行う情報再生装置にお
いて、２種の同期引き込み速度でもって前記再生信号に位相同
期を行うフェーズロックドループ回路と、同期引き込みパターンを検出する同期パターン検出回路
と、前記セクターマークの検出を示すセクターマーク検出信
号を基準として、参照クロック信号のクロック数を計数
することにより、前記再生信号に前記同期引き込みパタ
ーンが現れる毎に前記フェーズロックドループ回路に速
い応答速度を指示し、前記同期パターン検出回路が同期
引き込みパターンを検出するか、前記再生信号に前記同
期引き込みパターンが現れなくなるかのどちらか一方に
よって前記フェーズロックドループ回路に遅い応答速度
を指示する速度指示回路とを備えたことを特徴とする情
報再生装置。