JPS63177368A - 位相エラー検出器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、情報記憶及び検索の分野に係り、特に磁気媒
体に於ける２進データの記録に関し、更に詳述するなら
ば、これらに使用する位相エラー検出器に関する。

本発明の位相エラー検出器は、例えば、回転磁気ディス
クに於けるトラック−セクタフォーマット化２進データ
の記録に使用される。本発明の位相エラー検出器が適用
されるような、シングル密度割合の記録体とダブル密度
割合の記録体との両方を自動的に読み取る装置について
以下に説明する。この装置は、いわゆる“シングル”密
度割合で全体的に記録されたディスクも、いわゆる“ダ
ブル”密度割合で全体的に記録されたディスクも、部分
的にシングル密度で且つ部分的にダブル密度で記録され
たディスクも読み取る。

２進データを磁気媒体に記録する装置についてはこれま
でに色々な装置が知られている。セクタートラックのフ
ォーマットを用いて回転磁気ディスクに２進データを記
録することが一般的である。

この様なシステムでは、データを回転ディスクとやり取
りするために磁気読み取り／書き込みヘッドが使用され
る。ディスクは多数の同心的なトラックに分割され、そ
して各トラックはデータを記録する識別可能な領域より
成る複数個の個別セグメント即ちセクタを有している。

情報は通常セクタ内の特定の位置で一連の磁束反転体と
してディスクに記録される。それ故、これらの磁束反転
体から正確に情報を取り出すためには読み取り動作と書
き込み動作の正確な位置同期が必要とされる。

このため、データと共に“クロック”信号即ち同期信号
が記録される。読み取り動作中は、位相固定ループ（Ｐ
ＬＬ）を用いてこの同期信号を検出してこれに対して位
相固定を行ない、ディスクの正しい位置から所望データ
を読み取る様に内部時間ベース基準を発生する。

公知のディスク読取装置は、例えばシングル又はダブル
密度の記録体の様なディスク上の全てのデータフィール
ドに対して１つの記録密度でしか読み取り及びデコード
ができない（ディスクの１回のパスに対して）。本出願
人の知る限りでは、第１セクタが第１密度で記録されそ
して第２セクタが第２密度で記録されたディスクを、２
回のパス（各々の密度割合ごとに１つづつのパス）を必
要とせずに読み取ることのできる能力を備えたディスク
記録装置はこれまでに情無である。

その理由の少なくとも１部はビットずれによって生じる
問題に起因する。ディスクの記録トラックに配置される
至近距離された磁界には相互作用があるので、２進記号
例えば２進“１”は、実際上は、記録ヘッドがこの情報
を書き込む様に指令された位置とは若干異なった位置で
ディスクに記録される。例えば、２つの隣接した“１”
に相当する磁束反転体は互いに反発するか又は互いに吸
引する傾向がある。この作用が“ビットずれ”として知
られている。ディスク記録装置は、信頼性あるデータの
回収をなすために、このビットずれを受は容れることが
できねばならない。読み取り作動中に記録情報に追従す
るために位相固定ループを使用した時でも、このビット
ずれが問題を引き起すことがある。主として、甚だしい
ビットずれは、ＰＬＬが位相固定を逸する様にせしめる
。

これまで、予めの補償として知られている技術によって
ビットずれの影響が少なくされている。即ち、各ビット
毎にビットずれの程度が予想され（記録されるデータの
ビットパターンを検討することにより）、そして記録装
置がそれを調整即ち補償する。従って、記録ヘッドは、
予想されたビットずれとは逆向きで且つそのビットずれ
に等しい量だけ、その公称ビット記録位置からずれた位
置にある時に、記録すべき信号が与えられる。かくて、
理論的には、ビットずれがなかったかの様に、実際上占
有する様に意図された公称位置にビットが書き込まれる
。この動作を達成するために、公知のＰＬＬディスク読
み取り装置は複雑な予めの補償回路を必要とする。その
上、この様な予めの補償回路を用いても、まだ若干のビ
ットずれが生じ、それ故甚だしいビットずれは依然とし
てＰＬＬが位相固定を逸する様にせしめる。ＰＬＬの利
得を下げると、その位相固定状態保持レンジが広がるこ
とにより、甚だしいビットずれが存在する場合に位相固
定状態を維持する能力が高められる。ここで用いる位相
固定状態保持レンジという語は、位相固定状態を最初に
得た後にＰＬＬによってその状態が維持されるレンジを
指す。然し乍ら、ループ利得を下げることは、位相固定
状態獲得時間、即ち追従されているデータに対してルー
プが位相固定を行なうに要する時間、を増加することに
もなる。位相固定状態の獲得に対して利用できるビット
数には限度があるので、記録媒体を有効利用するために
は、この獲得時間を制限しなければならない。それ故公
知の設計では、少なくとも妥当な程度のビットずれを受
は容れるに充分な速さの位相固定獲得時間及び位相固定
状態保持レンジを与える成る限定されたレンジ内に入る
様にＰＬＬの利得がおさえられる。従って、これらの制
約は、シングル及びダブル密度割合で記録されたデータ
フィールドを有するディスクを自動的に受は容れるに充
分なＰＬＬ動的性能を備えた実際的なディスク読取装置
を設計する上で障害となっている。

本発明の目的は、シングル及びダブル密度割合で記録さ
れたデータを読み取ることができ且つビットずれをなく
すための予めの補償を必要としない様な磁気ディスク読
取装置用の位相固定ループ（Ｐ　Ｌ　Ｌ）に使用する位
相エラー検出器を提供することである。

本発明の別の目的は、磁気ディスク読取装置に於いて、
位相固定ループにより達成される機能（即ち、位相固定
状態獲得モードの作動又は位相固定状態保持追従モード
の作動）に応答する自動的に調整可能なループ利得を有
した位相固定ループ（Ｐ　Ｌ　Ｌ）に使用する位相エラ
ー検出器を提供することである。

本発明の更に別の目的は、以下に述べた本発明の詳細な
説明より当業者に理解されよう。

本発明の以上に述べた目的及び他の目的は、以下に詳細
に述べた磁気ディスク読取装置に使用される位相エラー
検出器よって達成される。この磁気ディスク読取装置は
、トランク−セクタのフォーマットでデータが記録され
た磁気ディスクを読み取る様に意図されている。“ディ
スク”という語はいわゆる“フロッピー”ディスク乃至
はディスケツタ及び基本的な堅固なディスクを含む様に
意図されている。データは、全て“シングル”密度割合
でディスクに記録されたものでもよいし、全て“ダブル
”密度割合でディスク記録されたものでもよいし、或い
はこれら密度割合の各々を混ぜ合せた状態でディスクに
記録されたものでもよい。

トラック−セクタのフォーマットにされたディスクの記
録装置に於いては、各トラックの各セクタが見出しフィ
ールド及びデータフィールドという２つの区分即ちフィ
ールドに分割される。次いでこれらフィールドの各々に
はその手前にプレアンブルが組合わされる。従って、各
々のセクタは第１プレアンブル、見出しフィールド、第
２プレアンブル及びデータフィルートで構成される。こ
れらのプレアンブルは一般的には両方共同じものであり
、位相固定状態の保持を得るためにＰＬＬにより使用さ
れるビットの特定フォーマットシーケンスを備えている
。互換性を確保するため、一般的にこれらのプレアンブ
ルは、広く容認されている工業規格フォーマントに基い
ている。見出しフィールドのプレアンブルは、ＰＬＬが
読み取りヘッドの出力と同期して見出しフィールドを読
み取りできる様にする。見出しフィールドは、このフィ
ールド及びそれに続くデータフィールドが組合わされて
いる特定のトラック及びセクタを識別する情報を含んで
いる。見出しフィールド及びデータフィールドは別々の
機械によりそしておそらくは若干具なった頻度で書き込
まれることがあるので、これらのフィールドは互いに位
相ずれを生じ易い。データフィールドのプレアンブルは
ＰＬＬがこの様な位相差を調整できる様にする。各プレ
アンブルの後には、その次に続くフィールドの性質を指
示するためにマークが使用される。

一般に、本発明は、データの読み取りを記録ビットの位
置と同期する様に可変利得ＰＬＬを使用し且つ制御する
ことに関する。このＰＬＬは２重利得ループ作動を与え
るために２重利得（低域）ループフィルタを有している
。第１の高い利得は、データと速かに同期できる様にす
るため（即ち、データの位相を獲得できる様にするため
）ループフィルタに使用される。いったん位相固体状態
の保持が達成されると、甚だしいビア）ずれによってル
ープが容易に位相固体状態を失なわない様にループフィ
ルタの利得が減少される。換言すれば、これは位相固定
状態を速かに獲得する（高利得、広獲得レンジ）ＰＬＬ
であり、そしてその固定状態保持レンジは最初に固定状
態保持を獲得する間は小さくそして獲得した後は増加さ
れる。

プレアンブル検出器はプレアンブルの存在を検出しそし
てそれに応答してＰＬＬを高利得の高速固定モードに入
れる。プレアンブルが終了する際にはＰＬＬの利得が低
利得の広い固定状態保持レンジへと下げられる。

又、ＰＬＬは２つの別々の繰返し数のいずれかで同ｖ１
（即ちクロ７り）信号を与え、■方の繰返し数はシング
ル密度データを読み取るためのちのであり、そして他方
の速い繰返し数はダブル密度データを読み取るためのも
のである。装置の制御器は制御プロクラムに応答して信
号を供給し、この信号は各々のデータフィールドごとに
、ＰＬＬにより送られるクロック信号の適当な繰返し数
を選択する。

又、記録密度の混合したものは見出しフィールドの誤っ
た検出を招くことがあるので、読取装置は、“複数の密
度で磁気ディスクにデータを記録する技術”と称する本
出願人の米国特許出願第９２５　、５９６号に開示され
た新規なダブル密度エンコード化技術に関連して使用さ
れるのが好ましい。

本発明のこれらの特徴並びにその他の特徴は添付図面を
参照した以下の詳細な説明より充分理解されよう。

さて第１図を参照すれば、本発明による位相エラー検出
器を使用するディスク読取装置１０がブロック図の形態
で示されている。読み取りチェーン２０は読み取りヘッ
ド（図示せず）から入力リード２２を経てアナログ信号
を受は取る。読み取りチェーン２０は読み取りヘッドに
より与えられた信号を増巾し且つ正規化してライン２４
にデジタル出力信号を与える。このデジタル出力信号は
ディスクに記録されたデジタル信号に相当する。

データは読み取りチェーンの出力信号に対する特定の時
間に相当する特定位置のみでディスクに記録されている
から、記録されたデータを同期して読み取りできる様に
するために基準時間ベースを発生することが必要である
。この理由により、データビットに同期ビットの流れを
挿入する（インターリーブする）ことによりデータと共
にタイミング情報が記録され、この同期ビットの流れの
タイミングが位相固定ループ（ＰＬＬ）２６によって回
復される。

読み取りチェーン２０のデジタル出力はデータゲート２
８を経てＰＬＬ２６に送られる。データゲート２８はこ
の様なシステムでは一般の素子であり、このシステムに
対して保守式のチェックを行なうために用いられている
。データゲート２８は２つの入力を受は取り、その１方
の入力は読み取りチェーン２０からライン２４を経ての
入力でありそしてもう１方の入力はテスト信号（ＷＴＤ
ＡＴＡ）を供給するためのライン３８の入力である。ラ
イン３２を経てのデータゲートの出力は、制御リード３
９を経てデータゲートに印加される制御信号の状態に基
いてライン２４の信号であるか又はライン３８の信号で
ある。この出力信号データは位相固定ループ２６、プレ
アンブル検出器３４及びデータ分離器３６に供給される
。これらのブロックの各々の機能については以下で詳細
に説明する。

２重利得ＰＬＬを制御するため、プレアンブル検出器３
４は、ＰＬＬが高利得又は低利得の作動モードを選択す
るか或いは停止状態（即ち不能化又は禁止された状ａ）
になるかのいずれかに応答して１対の制御信号を与える
。その機能を表わす場合には、ＰＬＬ作動の高利得モー
ドを゛高速固定”モードと称する。プレアンブル検出器
からの第１制御信号は、ＰＬＬが高速固定モードで作動
するかどうかを決定する。従って、この信号は高速固定
（ＦＡＳＴ　　ＬＯＣＫ）信号と称する。例えばこのＦ
ＡＳＴ　　ＬＯＣＫ信号が２進“１”即ち高レベルであ
る時は、ＲＬＬが高速固定モードで作動し、然してこの
ＦＡＳＴ　　ＬＯＣＫ信号が２進“０”即ち低レベルで
ある時は、ＰＬＬが低利得の広い固定状態保持レンジモ
ードへと切換えられる。第２のＰＬＬ制御信号は禁止信
号ＩＮＨＩＢＩＴと称する。この信号が高レベルである
時はＰＬＬの発振器（Ｖ　ＣＯ）がオフにされ即ち禁止
され、そしてＰＬＬの位相比較器は零位相エラーを指示
する様に始動される。従って、ＩＮＨＩＢＩＴ信号は、
ＰＬＬが作動する時を決定し、そしてＦＡＳＴＬＯＣＫ
信号はループの動的性能を制御する。

互換性（即ち、成るシステムが、別のシステムに記録さ
れたディスクを読み取る能力）を確保するため、プレア
ンブルフォーマットは特殊なビットパターンである必要
はなく、標準のプレアンブルが一般に用いられる。例え
ば、フロッピーディスク乃至はディスケットシステムの
現行の工業規格の下では、プレアンブルが一般に２進“
０”の８ビツトバイト６個で構成される。従って安全性
の余裕を与えるため、本発明におけるプレアンブル検出
器３４は、２進″０″のバイトが連続して４つ検出され
た時にプレアンブルを発見したことを指示する様に設計
されている。特に、プレアンブル検出器が２進“０”の
初めの１つのバイトを発見するや否や、この検出器はＩ
ＮＨＩＢＩＴ信号を低レベルに下げ、ＰＬＬの発振器の
作動を開始させる。位相固定ループ（ＰＬＬ）は初めは
高速固定モード（即ちＦＡＳＴ　　ＬＯＣＫ信号が高レ
ベルである状態）で作動し、そして２進“０”の次の３
つのバイトの間に固定状態を獲得しなければならない。

２進′″０”の第４バイトの終りには、ＰＬＬが位相固
定状態を獲得しており且つデータ分離器３６の作動が開
始されるものと仮定する。

データ分離器はディスクから読み出された合成信号から
データビットを分離する。この合成信号はデータ（即ち
“情報”）ビットと同期（即ち“クロック”）ビットと
が互いに挿入された流れで構成される。ＦＡＳＴ　　Ｌ
ＯＣＫ信号はプレアンブルの第４バイトの終りに解除さ
れ（即ち低レベルにされ）、ＰＬＬを低利得作動へ切換
できる様にする。

第２図乃至第４図はプレアンブル検出器、位相固定ルー
プ及びデータ分離器の各々の更に詳細なブロック図であ
る。それらの回路図は各々それに対応する第５図乃至第
７図に示されている。

データゲート２８は、データ読み取り作動自身に対して
は必要でないが、プレアンブル検出器、ＰＬＬ及びデー
タ分離器の保守式チェックを行なえる様にするために設
けられており、然してこの保守式チェックは磁気ディス
クからの実際のく未知の）“データ”ではなくて既知の
特性の特殊なテストシーケンスビットパターンに基いて
読取装置を作動できる様にすることによって行なわれる
。

第２図に示された様に、２つの信号がライン２４及び３
８を経てデータゲート２８に与えられる。

ライン４２を経て送られるデータゲート制御信号（“Ｍ
ＡＩＮＴ　　ＭＯＤＥ″）の状態に応答して、データゲ
ート２８はライン２４の信号又はライン３８の信号をそ
の出力即ちライン３２に与える。

ライン２４の信号は読み取りチェーン２０からのデジタ
ル化された読み取り信号出力ＲＤ　ＤＡＴＡであり、一
方、ライン３８の信号は前記した特殊なテスト信号ＷＴ
　　ＤＡＴＡである。

プレアンブル検出器はデータゲート２８の出力を受は取
り、そしてプレアンブルビットパターンの存在に対して
チェックを行なう。例えば、２進“０”の８ビツトバイ
ト６個で構成される標準ブレアンフ゛ルフォーマフトで
は、プレアンブル［ｉ器が２進“０”のバイトを４つ検
出した際にプレアンブルの存在を照合する様に設計され
ている。

前記した様に、プレアンブル検出器は禁止信号ＩＮＨＩ
ＢＩＴ及び高速固定信号ＦＡＳＴ　　ＬＯＣＫを与える
。これら信号は両方共、ＰＬＬ２６の作動を制御するの
に用いられる。通常そうである様に位相固定ループは内
部クロック（即ち同期）信号を発生するための電圧制御
式発振器（ＶＣＯ）を備えており、この信号の位相はデ
ィスクから読み取られた同期信号と比較されそしてそれ
に対して位相固定状態に保たれる。データゲート２８の
出力はプレアンブル検出器内でバイトカウンタ４６に送
られる。このバイトカウンタは特に第１バイトカウンタ
４６ａと第４バイトカウンタ４６ｂとを備えている。第
１バイトカウンタ４６ａが全て０の第１バイトを検出す
ると、ＩＮＨＩＢＩＴ信号が低レベルにされ、■ＣＯの
作動を開始できる様にする。この時はＦＡＳＴ　　ＬＯ
ＣＫ信号が高レベルであり、ＰＬＬを高利得の位相固定
状態獲得モードにする。これは次の３ビット中続き、そ
の際に全てＯの４つの連続バイトが検出されたとすれば
、ＦＡＳＴ　　ＬＯＣＫ信号（即ち、第４バイトカウン
タ４６ｂの出力）が低レベルとなり、ＰＬＬを低利得の
位相固定状態保持モードに切換える。

第１の零バイトの後の３つのバイト中に高レベルビット
が検出された場合にはバイトカウンタ４６がカウント０
にされる。というのは、高レベルビットは、プレアンブ
ルであると誤って仮定されたことの指示だからである。

この場合は次いで前記した様に作動が続けられ、再びプ
レアンブルが探索される。

ダブル密度の記録データフィールドの場合でも、プレア
ンブル及び見出しフィールドはシングル密度割合で記録
される。利用者は、特定のトラック−セクタに対してデ
ータをどの様に記録したかということを知ることにより
、次に続くデータフィールドをシングル密度の記録体と
して読み取るべきかダブル密度の記録体として読み取る
べきかを指示する制御信号を与える。どの密度割合が用
いられたかに拘りなく、記録されたデータを回復する第
１段階は記録体との同期をとることである。

次いでデータ（即ち情報）ビットがタイミングビットか
ら分離される。例えば、プレアンブルを検出するために
は、全て２進０状態である４８個の連続した情報ビット
を感知することを必要とする。

同期ビットが情報収容ビットから別々に読み取られなか
った場合には、読み取られたパターンが全く０ではなく
て１とＯとの両方を有することになる。

タイミングビットとの同期をとった後であっても、ディ
スクから読み取られたデータビットのタイミングには成
る程度の不確実さがあるから（例えば速度変動やビット
ずれにより）、情報ビットが通常予期される時に“窓”
信号（即ちゲート信号）が発生され、同期ビットをデー
タビットから分離して、バイトカウンタがデータビット
のみをカウントできる様にする。時間的にこの窓内に入
るビットは、同期ビットとしてではなく、情報ビットで
あると推定して読み取られる。この窓内に入らないビッ
トは無視される。同期ビットの先鋒と先縁との間の公称
時間又は情報ビットの先縁と先縁との間の公称時間は工
業規格によれば約４マイクロ秒である。従ってタイミン
グに不正確さがなければ、データビットの先縁は同期ビ
ットの先縁から約２マイクロ秒離れたところにある。有
効なプレアンブルが存在する場合には、全ての情報ビッ
トがＯでなければならないので同期ビットの状態は全て
１ビツトでなければならない。それ故、データ窓信号発
生器４８は高レベルビットの先縁から０．５マイクロ秒
後に開始する３マイクロ秒長さの窓信号を発生する。バ
イトカウンタ４６はこの窓の間に読み取りチェーンの出
力信号の論理レベルを評価し、そして低レベルが存在す
る場合にのみそのビットカウンタを指示する。この窓イ
ンターバル中に高レベルが生じた場合には、プレアンブ
ルであるという仮定が取り消されそしてバイトカウンタ
がリセットされる。

窓タイミングを正確に制御するため、データ窓信号発生
器４８は比較的高速度のスタート／ストップ発振器５２
によって駆動される。例えば、発振器５２は約５ＭＨｚ
の公称周波数で作動する。

調整の必要性をなくしそして窓信号に対して正確な時間
ベースを与えるためには、遅延線発振器（第５図）がこ
の使用目的に良（適している。発振器５２はその制御入
力としてデータゲート２８の出力をライン３２を経て受
は取る。ライン３２上の低−高（周期ビット）遷移に応
答して、発振器５２は発振を開始しそして発振出力をラ
イン５４に供給する。発振器５２の出力はプレアンブル
窓信号発生器４８の入力端子に送られ、発生器４８は次
いで窓（ゲート）信号をライン５６を経てデータ検出器
５８に与える。前記したように、プレアンブルビット窓
信号と称するライン５６のゲート信号は、発振器の作動
を開始した同期ビットの先縁よりも２マイクロ秒後を中
心として約３マイクロ秒間高レベルである。

データ検出器５８はライン３２を経てデータゲート２８
の出力も受は取る。プレアンブルビット窓信号が存在す
る間のいかなる時にもライン３２を経て高レベル信号が
受は取られた場合には、データ検出器５８の出力ライン
６２が高レベルを送り、情報ビットに“１”を検出した
ことを指示し、その手前の０の列がプレアンブルの１部
であるという見込みを否定する。次々の同期ビットパル
スとパルスとの間の時間インターバルは約４マイクロ秒
であるから、プレアンブルビット窓信号は本質的にこの
インターバルの大部分を占有し、同期ビット自身を排除
し、相当量ずらされたデータビットでも同期ビットとし
てではなくデータビットとして正しく検出するようにし
、これによってプレアンブルを誤って、不適正に検出す
るおそれを減少する。

バイトカウンタ４６は、データゲート２８から高レベル
ビットを受は取るたびに、零からスタートして１カウン
トずつ上方を指示する。データ検出器５８からライン６
２を経て送られる信号を一方の入力として受は取るオア
ゲート６４は、発振器５２を始動させた遷移に続くデー
タビット時間中（即ちプレアンブル窓信号中）にデータ
検出器が１１”を発見した時にライン６６に高レベル出
力を与える。ライン６６のこの高レベル信号はバイトカ
ウンタをＯにリセットするのに用いられる。

これがリセットされた際には、プレアンブル検出器が再
びＯをカウントし始めてプレアンブルを探捜するだけで
ある。オアゲート６４を経てバイトカウンタ４６に印加
されるリセット信号は、オアゲート６４の他方の入力と
してライン６８を経て送られる高レベル信号によって発
生することもできる。ライン６８は、ＦＡＳＴ　　ＬＯ
ＣＫ信号を与えるバイトカウンタ４６　（特に第４バイ
トカウンタ４６ｂ）の出力へ、インバータ６９を経て接
続される。このＦＡＳＴ　　ＬＯＣＫ信号はプレアンブ
ルを検出する際は低レベルになるので、これはＬＯＣＫ
　　ＣＬＫ信号が低レベルになることによってプレアン
ブル検出器がリセットされるまでプレアンブル検出器を
自動的に不能化する。

ＰＬＬ２６の部分ブロック図・部分回路図が第３図に示
されており、これについて以下に説明する。ＰＬＬに位
相固定を行なわせるように意図された入力信号は、デー
タゲート２８からライン３２を経て送られる出力信号Ｄ
Ｃである。この信号は、即ちＤＣは、本発明による位相
エラー検出器（即ち位相比較器）１１０に印加される。

位相エラーキ食出器はＶＣＯ１１２から導出された信号
も受は取り、この信号はＮで除算する（÷Ｎ）カウンタ
１１４の出力であり、このカウンタはｖＣＯ出力信号を
入力として受は取る。ＣＬＫと示されたこの÷Ｎカウン
タ１１４の出力信号は位相エラー検出器１１０によって
ＤＣ信号と比較され、そしてＰＬＬ　（低域）ループフ
ィルタ１１６に位相エラー人力信号が与えられる。

データ信号ＤＧはシングル又はダブル密度の記録情報を
含みそしてＰＬＬはその両方に応答できねばならないの
で、ＶＣＯはダブル密度データに追従するに充分な程高
い周波数で作動することが必要である。又、ＶＣＯの出
力は後述する別の窓信号発生機能にも直接使用されるの
で、ＶＣＯの周波数はダブル密度データ周波数の少なく
とも２倍でなければならない。ダブル密度データ周波数
はシングル密度データ周波数の２倍であるので、■ｃｏ
はシングル密度データ周波数の少なくとも４倍以上の周
波数で作動しなければならない。従ってＶＣＯはシング
ル密度データ周波数の４倍で作動され、そしてＮで除算
するカウンタ１１４はダブル及びシングル密度データに
対して各々２又は４に等しい除算係数Ｎで作動する。Ｍ
ＦＭと示された制御信号は除算係数Ｎ＝２又はＮ＝４を
選択するように÷Ｎカウンタ１１４を制御するためライ
ン１１８を経て与えられる。この信号ＭＦＭが高レベル
である時は、変型ＦＭ　（ＭＦＭ）フォ−マットで記録
されたダブル密度データがデコードされるべきであり、
そしてＭＦＭが低レベルである時はシングル密度データ
がデコードされるべきである。ＭＦＭ信号は、装置制御
器（図示せず）から受は取ったＲＤ２Ｆ信号に応答して
、データ分離器（第４図）のデータ分離制御ユニット２
０５の密度選択同期装置によって与えられる。制御プロ
グラムからのソフトウェア命令が、読み取るべきデータ
がシングル密度割合で記録されているかダブル密度割合
で記録されているかをシステムに知らせる。それに応答
してＲＤ２Ｆ信号が発生され、ＭＦＭ信号の状態を制御
する。

プレアンブル検出器からの禁止信号ＩＮＨＩＢＩＴはラ
イン１２２を経てｖＣＯを制御するためＰＬＬに与えら
れる。このＩＮＩ（ＩＢＩＴ信号が高レベルである時は
、ｖＣＯが停止（即ち禁止）される。それと同時に、制
御スイッチ１２４がＩＮＨＩＢＩＴ信号に応答して閉成
し、ＰＬＬループフィルタキャパシタ１２６を短絡して
それを放電させる。従って、ＩＮＨＩＢＩＴ信号が低レ
ベルになってＶＣＯの作動を開始できる時は、制御をス
イッチ１２４が開成し、そして零位相エラーという指示
即ち仮定でもってループフィルタを始動でき、従って第
２ビツトの際には位相エラー検出器の出力が実際の位相
エラーを表わす。これは、読み取りチェーンから読み出
されているＤＣ信号とＣＬＫ信号との間の実際の位相差
にＶＣＯ制御信号が関係付けされない状態でＰＬＬが始
動するというおそれをなくす。

位相エラー検出器は、各データビットが到着すべき時間
より後れて到着したかどうか（プラス即ち“＋”位相エ
ラーと称する）、各データビットが到着すべき時間より
早くに到着したかどうか（マイナス即ち“−”位相エラ
ーと称する）、位相エラーが存在しないかどうか、そし
てデータビットが全く見つからないかどうかをデータビ
ットごとに個々に決定する。後者の２つの場合には、そ
のビットに対して位相エラー信号が発生されない。

進みデータビットを検出するため、進みデータ検出器１
２Ｂはその入力に信号ＤＣとＣＬＫとを受は取り、そし
てその出力１３２に信号を発生するが、この信号は通常
は低レベルであり、そして進みデータビット（即ち、Ｃ
ＬＫ信号の関連ビットよりも進んだビット）の先縁で高
レベルになる。

この信号はそれに対応するＣＬＫ信号ビットの先縁まで
高レベルのままであり、そしてその際に通常の低レベル
状態に戻る。

遅れデータ検出器１３４は、進みデータ検出器１２８と
類似してはいるが、単にその鏡像的な作動を行なうだけ
ではない。データビットが早目に到着した時は、成る事
柄、即ちデータビットが存在すること、は確かである。

然し乍ら、予期された時間にデータビットが到着しない
時は、このビットが何等かの理由で全く到着しないとい
う可能性がある。遅れデータ検出器の出力信号１３６が
、全く誤りであるような極端に大きな位相エラー信号を
与えるといけないので、この可能性を考慮に入れねばな
らない。この偶発性を考慮に入れるために、遅れデータ
予想器１３８及び遅れワンショットマルチバイブレーク
１４２が設けられており、これらの要素は遅れデータビ
ットが最終的に到着した時にのみ出力を与えるように遅
れデータ検出器１３４を制御するのに用いられる。“遅
れ”データビットが実際上見つからない場合は、遅れデ
ータ検出器１３４の出力にエラー信号が与えられず、Ｖ
ＣＯが位相を変えずに“空転”できるようにする。

ＰＬＬの低域フィルタ１１６はライン１３２及び１３６
に与えられたデジタル位相エラー信号、並びにＦＡＳＴ
　　ＬＯＣＫ信号を受は入れ、そしてこれらの信号から
、ＶＣＯ１１２の周波数制御人力１４４を駆動するアナ
ログ信号を発生する。

前記したように、ループフィルタ１１６は２重利得低域
フィルタである。ＦＡＳＴ　　ＬＯＣＫ信号が低状態で
ある時は、スイッチ１４６及び１４８が開成し、従って
抵抗１５２及び１５４は回路に接続されない。データが
進んでいる場合には、ＶＣＯが非常に低い周波数で作動
する。この周波数を上げるため、ライン１３２の位相エ
ラー信号はスイッチ１５６を閉成せしめ、演算増巾器１
６２の反転入力１５８を抵抗１６４を経て一５ボルトの
源に接続せしめる。これに対応して、データが遅れの場
合には、ＶＣＯが非常に高い周波数で作動する。この周
波数を下げるため、ライン１３６の遅れデータ位相エラ
ー信号はスイッチ１７４を閉成しそして演算増巾器１６
２の反転入力を抵抗１７２を経て＋５ボルトの源に接続
せしめる。演算増巾器１６２の非反転入力１５９は接地
されており、そしてその出力１６８は直列フィードバッ
ク路に於いてはキャパシタ１２６及び抵抗１６６を経て
反転入力１５８に接続されている。抵抗１６６の抵抗値
をＲ１と称しそして抵抗１６４及び１７２の抵抗値をＲ
２と称すると（即ち、対称的にするためには、これら２
つの抵抗の抵抗値が等しい）、ループフィルタは抵抗１
６６及びキャパシタ１２６の時定数に比べて短い時間に
対して利得−Ｒ１／Ｒ２を得る。

スイッチ１５６が閉じた状態では（即ち、進みデータの
場合には）、演算増巾器の反転入力端子１５８に負電圧
が供給される。これはループフィルタの出力１６８及び
ＶＣＯの入力端子１４４に正の電圧を生じさせる。ＶＣ
Ｏの入力（即ち周波数制御）端子に生じるこの正電圧は
ＶＣＯの出力の周波数を増加せしめる。それと反対に、
スイッチ１７４が閉じた状態では（即ち、遅れデータの
場合には）、演算増巾器の反転入力端子に正電圧が供給
される。これはＶＣＯの入力に負電圧を生じさせ、それ
により■ＣＯ出力の周波数を下げさせる。

ＦＡＳＴ　　ＬＯＣＫ信号が存在する（即ち高しネルで
ある）時は、スイッチ１４６及び１４８が閉じ、抵抗１
５２及び１５４を抵抗１７２及び１６４に各々並列に入
れる。従ってループフィルタの利得は増加する。抵抗１
５２及び１５４が各々抵抗値Ｒ３を有するとすれば、増
・中耳の利得は−Ｒ１／Ｒ４となる。但し、Ｒ４はＲ２
及びＲ３のを効並列抵抗値を指し、即ち Ｒ２＋Ｒ３ である。典型的には、Ｒ３の値がＲ２の値の約１／４で
ある。従って高速固定モードでのループ利得は固定状態
保持低利得モードでのループ利得の約５倍である。位相
固定状態を獲得するのに用いられる高い利得は磁気ディ
スク読取装置の単一利得ＰＬＬの通常の利得より大きい
。これは装置がシングル密度の見出しフィールドとダブ
ル密度のデータフィールドとの間で前方及び後方にシフ
トする時に装置が速かに位相固定できるようにする。低
い利得はディスク追従ループに対する通常の値よりも小
さく、これは位相固定状態保持レンジを増加し且つビッ
トずれに対する敏感さを小さくする。この後者の特性は
ダブル密度の記録体の場合の接近したビット間隔（従っ
て大きなビットずれ）によって特に必要とされるもので
ある。

データ分離器３６が第４図にブロック図の形態で示され
ている。前記したように、このデータ分離器の機能は情
報ビットと同期ビットとのインターリーブされた流れを
“デマルチプレクス”することである。この目的のため
、データ窓信号発生器２０２によってデータ窓信号が発
生される。データ窓信号発生器はＰＬＬからのＣＬＫ信
号をその入力として受は取り且つデータ分離制御ユニッ
ト２０５からライン２０４を経て開始信号を受は取り、
データ窓信号の位相を制御する。データ窓信号発生器の
出力にあるライン２０６に与えられたデータ窓信号ＤＡ
ＴＡ　　ＷＩＮＤＯＷは、情報（即ちデータ）ビットが
予想される時間中は高レベルであり且つ同期ビットが予
想される時間中は低レベルであるような形態にされる。

データ窓と同期ビットの流れとの同期取りは、プレアン
ブル中に受は取られる“１”はどれも同期ビットを表わ
していなければならないということを利用することによ
って達成される。プレアンブル中はデータ窓信号が存在
する（即ちＤＡＴＡ　ＷＩＮＤＯＷ信号が高レベルであ
る）時に“１”が受は取られ、この“１”は同期ビット
として自動的に処理される。

これはデータ窓がデータビットの流れとは位相ずれして
いることを意味するので、データ分離制御ユニット２０
５は窓開始信号をライン２０４に与え、ＤＡＴＡ　　Ｗ
ＩＮＤＯＷ信号を１８０°ずらしそしてそれを正しい位
相状態にする。

ＤＡＴＡ　　ＷＩＮＤＯＷ信号及びデータゲートからの
ＤＧ倍信号データビット分離器２０８及び同期ビット分
離器２１２へ与えられる。データビット分離器２１２は
ＤＡＴＡ　　ＷＩＮＤＯＷ信号が高レベルである時にデ
ータビットを捜し、一方同期ビット分離はＤＡＴＡ　　
ＷＩＮＤＯＷ信号が例レベルである時に同期ビットを捜
す。ＤＡＴＡＷＩ　ＮＤＯＷ信号は、リード１７６のＶ
ＣＯ出力信号と共に読み取りストローブパルス発生器２
１３にも送られる。読み取りストローブパルス発生器２
１３はＤＡＴＡ　　ＷＩＮＤＯＷ信号が高Ｌ／　ヘ／Ｌ
／になる時にその先縁と同期して比較的狭い（即ち、数
百ナノ秒）パルスを与える。このパルスは、データを供
給する制御ユニット（図示せず）に、この時データビッ
トを読み取ってもよいことを指示するのに用いられる。

データビット分離器２０８及び同期ビット分離器２１２
の出力は１対の同期装置２１４及び２１６に各々与えら
れる。同期装置２１４は、ライン２２２に与えられるト
リガパルスの先縁と同期して、その出力に、分離された
データビットを与える。ライン２２２の波形はＤＡＴＡ
　ＷＩＮＤＯ−信号ととナンド（否定論理積）されたＣ
ＬＫ信号より成る。従って検出されたデータビットは、
ＣＬＫ信号中の次に続くビットの先縁に於いて同期装置
２１４の出力に現われる。それに対して、同期装置２１
６に対するライン２２４のトリガ信号はＤＡＴＡ　　Ｗ
ＩＮＤＯＷ信号とナンドされたＣＬＫ信号より成る。従
って、検出された同期ビットは、次に続く同期ビットの
先縁であって、且つＤＡＴＡＷＩＮＤＯＷ信号が高レベ
ルである時に、同期装置２１６の出力に現われる。この
同期作動は成るタイミングの不正確さ及びジッターをな
くすために行なわれる。分離されそして同期されたデー
タビット及び同期ビットは次いでデータ／同期レジスタ
・論理ユニット２１７に送られ、このユニットはデータ
フィールドのシングル又はダブル密度データをデコード
するためのデコードアルゴリズムを実行する。このアル
ゴリズムは、シングル及びダブル密度データフィールド
に対するコード化及びデコードの概念を示すために参考
としてここに引用した“複数密度で磁気ディスクにデー
タを記録する技術”と称する本出願人の前記米国特許出
願に詳細に述べている。

データ窓信号発生器に開始信号を与えるのに加えて、デ
ータ分離制御ユニット２０５は読み取りストローブパル
ス発生器２１３及びデータ／同期レジスタ・論理ユニッ
ト２１７の制御も行なう。

データ分離制御ユニットの読み取りストローブ開始部分
２０５Ｃは、ＦＡＳＴ　　ＬＯＣＫ信号が高レベルであ
る時に読み取りストローブパルスが発生されない様にす
るため読み取りストローブパルス発生器２１３に信号を
与える。データ分離制御ユニットの別の部分、即ち密度
選択同期装置・制御装置２０５ｂ、はシステム制御器を
介して利用者により与えられたＲＤ　　２Ｆ信号に応答
してＭＦＭ信号を発生する。このＭＦＭ信号はＰＬＬの
÷Ｎカウンタ１１４に送られ且つライン２１９を経てデ
ータ／同期レジスタ・論理ユニット２１７に送られる。

基本的には、ＲＤ　　２Ｆ信号が低レベルである時に、
利用者（即ちプログラマ）は、データフィールドをシン
グル密度記録体として読み取るべきであることを指示す
る。従ってＭＦＭ信号も低レベルでなければならない。

もちろん高レベルのＲＣ２Ｆ信号については逆のことが
云える。密度選択同期装置・制御装置はＭＦＭ信号がデ
ータフィールドのみに対して高レベルである様にする。

以上、ブロック図を参照して装置の説明を行なったが、
本発明の詳細な実施例について以下に述べる。第５図は
プレアンブル検出器３４の詳細な論理図を示している。

プレアンブル検出器はその“前端”でデータゲート２８
からの入力信号ＤＧを受は取る。システム制御器（図示
せず）からライン４２に与えられるＭＡＴＮＴ　　ＭＯ
ＤＥ信号の２進状態に基づいて、データゲート２８はそ
の出力信号（ナントゲートＥ３７３のピン８）として、
ライン３２に、ライン２４のＲＤ　　ＤＡＴＡ信号か又
はライン３８のＷＴ　　ＤＡＴＡ信号かのいずれかを与
える。前者はＭＡＩＮＴ　　ＭＯＤＥ信号が低レベルで
ある時に与えられ、後者はＭＡＩＮＴ　　ＭＯＤＥ信号
が高レベルである時に与えられる。前記したように、こ
のＭＡ　Ｉ　ＮＴＭＯＤＥ信号は、システムが読み取り
チェーンからのデジタル化された読み取り信号出力か又
は特殊なテストシーケンス信号ＷＴ　　ＤＡＴＡかのい
ずれかに基づいて作動できるようにする制御信号である
。これはプレアンブル検出器、位相固定ループ及びデー
タ分離器の機能を、既知の性質の信号パターンに応答し
て評価できるようにする。

データゲート２８からの出力信号ＤＧはプレアンブル検
出器３４の４つの位置に送られる。即ち、これはナンド
ゲー）Ｅ３９０の一方の入力と、データ検出器フリップ
−フロップＥ４００のクロック端子と、ナントゲートＥ
３８１の一方の人力と、フリップ−フロップＥ４０１の
クロック入力とである。ナントゲートＥ３９０は、シス
テム制御ユ、ニット（図示せず）により与えられた信号
ＬＯＣＫＣＬＫをその他方の入力として受は取る。この
ＬＯＣＫ　　ＣＬＫ信号は位相エラー検出器、ＰＬＬ及
びデータ分離器の作動を制御する。この信号は、高レベ
ルである時、位相エラー検出器を作動し、次いでＰＬＬ
及びデータ分離器を作動する。又、この信号は、低レベ
ルである時は、位相エラー検出器をリセットせしめ、そ
れによりＰＬＬ及びデータ分離器を禁止せしめる。この
Ｌ　ＯＣＫ　　ＣＬＫ信号が高レベルである時は、ゲー
トＥ３９０のピン８の出力が、その入力ビン１０に与え
られたＤＣ信号の否定型である。ゲートＥ３９０の出力
はプレアンブル窓信号発生器４８を構成するカウンタＥ
３５のロード（ＬＤ）端子に接続される。

このカウンタＥ３５は例えば型式７４ＬＳ１９３集積回
路４ビットアップ／ダウンカウンタである。

このカウンタＥ３５のロード端子に低レベルが印加され
る時は、このカウンタがリセットせしめられ、即ち入力
端子Ｄｏ乃至Ｄ３にカウントがそれに対応する出力端子
ＲＯ乃至Ｒ３に転送せしめられる。従ってプレアンブル
窓信号発生器はＬＯＣＫＣＬＫ信号が高レベルである時
に信号ＤＣによってリセットされ、ＬＯＣＫ　　ＣＬＫ
信号が低レベルになると、ゲートＥ３９０の出力（即ち
ピン８）はＤＣ信号の状態に拘りなく高レベルのままで
ある。

スタート／ストップ発振器５２はナントゲートＥ３９１
と、バッファＥ３４０と、遅延線Ｅ３３と、抵抗Ｒ２２
とを有した一般型の再ＷＩ環遅延線発振器である。所望
位相の出力信号を得るためにインバータＥ５２０も設け
られている。ナントゲートＥ３９１のピン１２に於いて
この発振器に与えられる遷移状態は、ゲー）Ｅ３９１の
ピン１２が高レベルであれば、ゲー）Ｅ３９１の出力ビ
ン１１に反転形態で現われる。この反転された遷移は、
バッファＥ３４０及び遅延線Ｅ３３を介して循環され、
遅延線Ｅ３３によって与えられる若干の遅延の後、ゲー
トＥ３９１のピン１３に現われる。ナンドゲー）Ｅ３９
１のピン１２がまだ高レベルであれば、このゲートの出
力は再び状態を変える（元の状態へ）。この状態変化は
遷移を生じ、これもバッファＥ３４０及び遅延線Ｅ３３
を経て伝搬してゲートＥ３９１のピン１３に現われる。

この一連の事象はナンドゲー）Ｅ３９１のピン１２の信
号が低レベルになるまで数回繰り返され、ナンドゲー）
Ｅ３９１の出力に方形波発振を与える。インバータＥ５
２０の入力（即ちピン１３）は発振器のフィードバック
路の適当な点、例えばゲートＥ３９１の出力、に接続さ
れそしてライン５４に発振器出力信号を与える。この出
力信号はカウンタＥ３５をクロックするに適した位相を
有する。もちろん、ゲートＥ３９１のピン１２の信号が
低レベルになると、発振器５２は停止する。

インバータＥ５２０のピン１２から得られるスタート／
ストップ発振器の出力はプレアンブル窓信号発生器４８
に与えられる。スタート／ストップ発振器５２は例えば
約５ＭＨｚの如き高い周波数で作動する。この周波数の
信号の周期は２００ナノ秒である。然し乍ら、方形波の
各サイクルは２つの次々の遅延インターバルを含むので
、遅延＆１Ｅ３３により与えられる伝搬遅延はこの量の
半分であることを必要とするに過ぎない。スタート／ス
トップ発振器の周波数はデータの周波数よりも著しく高
いので、プレアンブル窓信号発生器４８はモジュロ１５
カウンタＥ３５を使用しており、これはスタート／スト
ップ発振器信号の周期の倍数（即ち１５倍）の時間巾を
有する窓信号を出力ライン５６に与える。カウンタのロ
ード入力即ちビン１１が低レベルである時には、カウン
タに２進数パターン０１０１がロードされる。この時カ
ウンタは、カウントアツプ（ｃＵ　Ｐ）入力即ちビン５
にパルスを受は取るたびにインデックスする（即ちカウ
ントアツプする）。その後の第１１番目のカウントの際
に、カウンタはオーバーフローし、そして桁上げビット
（ｃＲＹ）がビン１２に現われる。この桁上げ出力は通
常高レベルであるが、桁上げビットが生じた際に低レベ
ルとなる。これはナンドゲー）Ｅ３９１の入力ビン１２
へ低レベル信号を印加し、そしてナントゲートＥ３９０
からカウンタＥ３５のロード入力にリセット信号が現わ
れるまで発振器５２を停止させる。又、桁上げ出力はラ
イン５６にプレアンブルビット窓信号を与える。このプ
レアンブルビット窓信号はフリップ−フロップＥ４００
のＤ入力即ちビン１２に与えられる。又、このフリップ
−フロップＥ４００のクロック入力即ちビン１１にはＤ
Ｇ倍信号与えられる。従って、このＤＣ信号の下降（即
ち高−低）縁は、ライン５６の信号をフリップ−フロッ
プＥ４００の出力“ダンプ”せしめ、その百出力端子に
反転状態で現われるようにせしめる。従って、フリップ
−フロップＥ４００は本質的に第２図のデータ検出器５
８に相当する。

フリップ−フロツブＥ４００からの百出力信号はライン
６２を経てオアゲート６４の一方の入力に与えられる。

又、オアゲート６４は第４バイトカウンタにより送られ
たＦＡＳＴ　　ＬＯＣＫ信号を、ライン６８を経てその
別の入力として受は取る。

オアゲート６４の出力はアンドゲートＥ３８０の一方の
入力に接続され、このアンドゲートはその第２人力とし
てＬＯＣＫ　　ＣＬＫ信号を受は取る。

アンドゲートＥ３８０の出力は第１バイトカウンタＥ３
２及び第４バイトカウンタＥ３１の両方のロード入力（
ビン１１）に接続され、且つＤ型フリップ−フロップＥ
４０１のクリヤ入力（ビン１）にも接続される。有効な
プレアンブル中に存在する非零（即ち高レベル）ビット
のみが同期ビットであるから、ライン５６の窓信号はフ
リップ−フロップＥ４００がクロックされる時は低レベ
ル状態でなければならない。然し乍ら、情報ビットが存
在する場合はこれもデータ検出器のフリップ−フロップ
Ｅ４００をクロックする。然し１、ライン５６の窓信号
は情報ビットインターバル中は高レベルでなければなら
ず、フリップ−フロップの否定出力百をしてライン６２
に低レベル信号を与えるようにしなければならない。こ
れは次いでオアゲート６４の出力を低レベルに至らしめ
（プレアンブル中はライン６８の　ＦＡＳＴ　　ＬＯＣ
Ｋ信号が低レベルでなけらばならないので）、アンドゲ
ートＥ３８０の出力を低レベルにせしめる。

それ故、カウンタＥ３１及びＥ３２のロード入力並びに
フリップ−フロップ４０１のクリヤ人力には低レベル信
号が現われる。第１バイト及び第４バイトカウンタＥ３
２＆びＥ３１のロード人力（即ち、これら両カウンタに
対して型式７４ＬＳ１９３カウンクを用いるとすればビ
ン１１）の低レベル信号はそれらの出力ＲＯ乃至Ｒ３に
それらの入力ＤＯ乃至Ｄ３のビット値を、即ち全て零の
値を、ロードせしめる。従ってプレアンブル検出器が作
動している間に高レベルのデータビットが感知された場
合には、プレアンブル検出器はバイトカウンタに対して
零カウントに自動的にリセットされる。アンドゲートＥ
３８０の各々の入力に低レベル信号がある場合は同じ作
用をもたらすから、ＬＯＣＫ　　ＣＫＬ信号が低レベル
になる場合はバイトカウンタもリセットされる。

ロード入力端子が解除されると（即ち、高レベルになる
と）、カウントアツプ入力即ちビン５の高−低遷移各々
はカウンタＥ３２を１カウントだけ増加せしめる。第１
バイトカウンタＥ３２を制御するためにカウントアツプ
入力に印加される信号はＤＣ信号とＦＡＳＴ　　ＬＯＣ
Ｋ信号との論理和であり、これはアンドゲートＥ３８１
の出力によって送られる。従って、プレアンブルの第１
バイト中の様に、ＦＡＳＴ　　ＬＯＣＫ信号が高レベル
である状態は、第１バイトカウンタＥ３２の出力がＤＣ
信号の各次々の同期ビットと共に増加する。プレアンブ
ルの第１バイトの第８ビツトはカウンタＥ３２の２３　
（即ちＲ３）出力、即ちピン７に高レベルを生じさせる
。この出力はオアゲー）Ｒ３６１の１方の入力に印加さ
れる。オアゲートＥ３６１の出力はフリップ−フロップ
Ｅ４０１のＤ入力に接続される。フリップ−フロップＥ
４０１のＱ出力はオアゲー）Ｒ３６１の第２人力へ接続
される。従ってフリップ−フロップＥ４０１の機能はプ
レアンブルに於いて第１のＯバイトを検出した際にラッ
チすることであるということが理解されよう。従ってフ
リップ−フロップＥ　４０１は禁止信号ＩＮＨＩＢＩＴ
を与える。信号極性を定めることにより、フリップ−フ
ロップ４０１のＱ出力はＩＮ）ＩＩＢＩＴ信号を発生し
、一方その百出力はＩＮＨＩＢＩＴ信号を発生する。

第１６番目の連続低レベルビット（即ち、プレアンブル
の第２全バイトの最後のビット）は第１バイトカウンタ
Ｅ３２の桁上げ出力を高レベルに至らしめる。この桁上
げ出力はインバータＥ２６１の入力に接続される。イン
バータＥ２６１の出力は第４バイトカウンタＥ３１のカ
ウントアンプ（ｃＵＰ）入力に接続される。従って第１
バイトカウンタＥ３２の桁上げ出力（第１６番目のビッ
ト）における高−低状態変化は低−高遷移を第４バイト
カウンタＥ３１のカウントアツプ入力に印加せしめ、こ
れは第４バイトカウンタが初期カウントＯからカウント
１だけインデックスする様にせしめる。この桁上げ出力
は短時間だけ低レベルに保持され次いで高レベル状態に
戻る。１６個のビットの後（即ち、プレアンブルの第４
バイトの終りに）、反転“１′が検出されないとすれば
、第１バイトカウンタの桁上げ出力は再び低レベルに至
り、第４バイトカウンタをしてもう１度インデックスせ
しめる。これは第４バイトカウンタの２＋出力即ちＲ１
を高レベルに至らしめ、４つの次々のＯバイト即ち有効
なプレアンブルが検出されたことを信号せしめる。ＦＡ
ＳＴ　　ＬＯＣＫ信号はカウンタＥ３１のＲ１出力から
インバータＥ２６３を経て導出され、そしてその否定型
はＲ１出力から直接与えられる。従ってＦＡＳＴＬＯＣ
Ｋ信号はプレアンブルの探捜中初期的に高レベルであり
、そして第４番目のＯバイトの終りに即ちプレアンブル
がＷｉ認された際に低レベルになる。このＦＡＳＴ　　
ＬＯＣＫ信号が低レベルになると、アンドゲートＥ３８
１の出力が低レベルとなり、そこからＤＧ倍信号効果的
に遮断しそして第１バイトカウンタＥ３２のそれ以上の
インデックス作動を阻止する。ＦＡＳＴ　　ＬＯＣＫ信
号がオアゲート６４の１方の入力に印加されるので、オ
アゲート６４の出力はプレアンブルの第４バイトの終り
に高レベルになる。オアゲート６４の出力はアンドゲー
トＥ３８０の１方の入力であるから、アンドゲートＥ３
８０の出力はその他方の入力のＬＯＣＫ　　ＣＬＫ信号
と同じになる。ＬＯ（ＪＣＬＫ信号が低レベルになると
、アンドゲートＥ３８０の出力も低レベルになる。これ
は次いでカウンタＥ３２及びＲ３１並びにフリップ−フ
ロップＥ４０１をリセット（即ち、クリヤ）する。

本発明の位相エラー検出器を使用する磁気ディスク読取
装置に対する適当な位相固定ループの詳細な回路図が第
６Ａ図及び第６Ｂ図に示されており、これについて以下
に説明する。第６Ａ図に示された回路は第６Ｂ図に示さ
れた回路に、点Ａで接続されるということを理解された
い。

位相エラー検出器即ち位相比較器１１０は、ＤＧ倍信号
各同期ビットと、それに対応してｖＣＯの出力から導出
されたＣＬＫ信号の内部発生クロックビットとの間の位
相（時間）の進み又は遅れの程度を測定する。同期ビッ
トが、それに対応する内部発生クロックビットより早目
に受は取られた時に生じる事象を先ず考えることによっ
て位相エラー検出器の作動を説明する。この状態は進み
データ検出器１２８によって検出される。先ず初め、プ
レアンブルの第１バイト中と同様に、ＩＮＨＩＢＩＴ信
号が高レベルであると仮定する。このＩＮＨＩＢＩＴ信
号が低レベルになると、ＩＮＨＩＢＩＴ信号が高レベル
となりそしてＣＬＫ信号がアンドゲート２４１の出力へ
とゲートされ、フリップ−フロップＥ１２１のクリヤ入
力端子へと接続される。

従って、第１のＣＬＫビットは、ＩＮＨＩＢＩＴ信号の
状態が変化した後にフリップ−フロップＥ１２１をクリ
ヤする。次いで同期ビットがライン３２のＤＣ信号に現
われ、ライン３２はフリップ−フロップＥ１２１のクロ
ック入力に接続される。この同期信号が、それに対応す
るＣＬＫ信号のビットよりも進むと仮定しているので、
フリップ−フロップＥ１２１のＤ入力に接続されたＣＬ
Ｋ信号はこのフリソプーフロフプがその同期ビットによ
ってクロックされる時に高レベルでなければならない。

それ故、高レベル信号がフリップ−フロツブＥ１２１の
Ｑ出力に与えられる。このＱ出力は、ＣＬＫ信号が低レ
ベルとなって（即ち、ｖＣＯにより送られたクロックビ
ットが到着して）、アンドゲートＥ２４１の出力を低レ
ベルにせしめてフリップ−フロップＥ１２１をクリヤす
るまで高レベルのままである。従って進みデータ検出器
のフリンプーフロップＥ１２１のＱ出力は、ＤＣ信号の
同期ビットと、ＶＣＯにより与えられた対応のクロック
ビットとの間の時間遅延に等しい時間中高レベルである
。以下に述べる様に遅れデータ予想器によって使用する
ため逆位相信号がフリップ−フロップＥ１２１の百出力
によってライン５０４に与えられる。

フリップ−フロップＥ１２１のＱ出力はライン５０２を
経てナントゲート２１９１の１方の入力及びインバータ
Ｅ３１の入力に与えられる。

ＦＡＳＴ　　ＬＯＣＫ信号が高レベルであれば、ライン
５０２の信号が高レベルの場合にナンドゲー）Ｅ１９１
の出力は低レベルとなる。それと同時にダイオードＤ５
はオフにされそしてダイオードＤ６はオンにされ、演算
増巾器１６２の反転入力１５８をこのダイオードＤ６及
び抵抗１５４を経て一５ボルト源へ接続する。同様に、
インバータＥ３１の出力に現われる低レベル信号はダイ
オードＤ７をオフにしそしてダイオードＤ８をオンにし
、反転入力１５８をこのダイオードＤ８及び抵抗１５４
を経て一５ボルト源へ接続する。これらの状態の下では
抵抗１５４及び１６４が実際上並列となる。然し乍ら、
ＦＡＳＴ　　ＬＯＣＫ信号が低レベルである場合には、
ナントゲートＥ１９１の出力が高レベルとなってダイオ
ードＤ５をオンにし且つダイオードＤ６をオフにし、従
うて抵抗１６４は増巾器１６２から切断される。

遅れデータ予想器１３８はオアゲー）Ｅｌｌ、ノアゲー
トＥ９１及びＤ型フリップ−フロップＥ１２２より成る
。オアゲートＥｌｆの１方の入力即ちピン１３はＩＮ旧
ＢＩＴ信号を受は取る。オアゲートＥ１１の他方の入力
は抵抗５０６を経て共通接地点へ接続され且つキャパシ
タ５０８の１方の端子へ接続される。キャパシタ５０８
の他方の端子はＣＬＫ信号源２０に接続される。キャパ
シタ５０８及び抵抗５０６は基本的な微分回路網を構成
しそしてパルス縁の伝搬に対して若干の遅延を与える。

オアゲートＥ１１の出力はノアゲートＥ９１の１方の入
力に接続される。ノアゲートＥ９１の他方の入力はＤＣ
信号を送るライン３２に接続される。ノアゲートＥ９１
の出力はフリップ−フロップＥ１２２のクリヤ端子に接
続される。

フリップ−フロップＥ１２２のＤ入力はライン５０４に
接続されそしてフリップ−フロップＥ１２１の百出力信
号を受は取る。ＣＬＫ信号はフリップ−フロップＥ１２
２をクロックするのに用いられる。最初、ＩＮＨＩＢＩ
Ｔ信号が高レベルである場合は、オアゲートＥ１１の出
力信号は高レベルでありそしてノアゲートＥ９１の出力
は低レベルであり、フリップ−フロップＥ１２２をクリ
ヤする。ＩＮＨＩＢＩＴ信号が低レベルになると、フリ
ップ−７０ツブＥ１２２へのクリヤ入力の信号は、ＤＣ
信号にビットが現われるか又はオアゲー１−２１１の入
力ピン１２に高レベル信号が現われるまで、高レベルと
なる。オアゲートＥ１１の入力ピン１２に高レベル信号
が現われるのは、ＣＬＫ信号の立上り（即ち後縁）ビッ
トの若干後で生じるＣＬＫ信号はアンドゲートＥ２４１
を経てフリップ−フロップＥ１２１をクリヤし、ライン
５０４に高レベル信号を与える。ＣＬＫ信号の下降縁に
於いてフリップ−フロップＥ１２２はクロックされそし
てそれにより高レベル信号がそのＱ出力に現われる。従
ってフリップ−フロップＥ１２２のＱ出力に与えられる
信号は、データビットが進んでおらず且つデータビット
が遅れることが予想されるという指示を構成する。それ
故、フリップ−フロップＥ１２２のＱ出力の信号をデー
タ遅れ予想ＡＮＴＩＣＩＰＡＴＥ　ＤＡＴＡ　ＬＡＴＥ
信号と称する。このデータ遅れ予想信号は遅れデータ検
出器のフリップ−フロップＥ１１１のＤ入力並びにダイ
オードＤ２のカソードに与えられる。

このデータ遅れ予想信号が高レベルである時はダイオー
ドＤ２が逆バイアスされてオフにされる。

これは遅れワンショットマルチバイブレーク１４２をオ
ンにせしめる。この遅れワンショットマルチバイブレー
タはデータビットが遅れている時間に等しい長さのパル
スを発生する。データビットが到着した場合にはそれが
遅れデータ検出器１３４のフリップ−フロップＥ１１１
をクロックし、そのＤ入力の高レベルをＱ出力へ“ダン
プする。

又、このデータビットはノアゲートＥ９１を経てフリッ
プ−フロップＥ１２２をクリヤし、データ遅れ予想信号
を低レベル状態にせしめる。フリップ−フロップＥ１１
１は、遅れデータビットがクロックビットに対して遅れ
たのと同程度だけその遅れデータビットより遅い時期に
遅れワンショットマルチバイブレーク１４２によってク
リヤされる。

特に、データ遅れ予想信号が高レベルとなってダイオー
ドＤ２を開く時は、キャパシタＣ４がトランジスタＱ１
及び抵抗Ｒ３を経て＋１２ボルトの源から一定の割合で
充電される。従って、ダイオードＤ２が開いた後のいか
なる時間にもキャパシタＣ４の電荷はその充電時間に比
例する。遅れデータビットが最終的に到着した時は、デ
ータ遅れ予想信号が低レベルとなりそしてダイオードＤ
２は順方向バイアスされる。点５１２　（ダイオードＤ
２のアノードと、トランジスタＱ１のコレクタと、キャ
パシタＣ４の第１端子との結合点）の電圧は非常に低い
電位へと急激に降下する。それに対応して、キャパシタ
Ｃ４間の電圧ｍｍ性が、同様の電圧変化を点５１４　（
キャパシタＣ４の第２端子とトランジスタＱ２及びＣ３
のコレクタとの結合点）に生じさせる。これは点５１４
に負電圧を生じ、それによりトランジスタＱ３のベース
−エミッタ接合を逆バイアスしてこのトランジスタをオ
フにする。この時キャパシタＣ４はトランジスタＱ２及
び抵抗Ｒ４を経て放電を行なう。抵抗Ｒ３とＲ４には同
じ電位が保持され、そしてこれら抵抗は同じ値であるか
ら、トランジスタＱ２に流れる放電電流はトランジスタ
Ｑ１により送られた充電電流と同じ値に保持され、従っ
てキャパシタＣ４が放電するに要する時間はこれが充電
したのと同じ時間であり、即ち遅れデータビットの位相
エラーに相当する時間である。キャパシタＣ４が放電す
る時はトランジスタＱ３が再びオンにされそして速かに
飽和し、そしてトランジスタＱ３のコレクタ及びこれに
接続されたノアゲートＥ９１の入力ビン２に低レベル信
号を発生する。

ノアゲートＥ９１の第２の入力端子即ちピン３は抵抗Ｒ
６を経て通常低レベルに接続され、従ってノアゲートＥ
９１の出力を低レベルから高レベルに切換させる。この
遷移はキャパシタＣ６及び抵抗Ｒ７より成る結合微分回
路網を経てインバータＥ３２の入力に印加される。イン
バータＥ３２の出力はこの時低状態へと切換ねり、そし
てこの出力はフリップ−フロップＥ１１１のクリヤ入力
に接続されているから、このフリップ−フロップをクリ
ヤしそしてライン５１６に与えられた遅れデータパルス
を終了させる。

キャパシタＣ５及び抵抗Ｒ６より成る結合微分回路網を
経てノアゲートＥ９１の入力ビン３に接続されるＤＣ信
号も同様に、トランジスタＱ３がカットオフされた時に
フリップ−フロップＥ１１１をクリヤせしめるというこ
とに注意されたい。

データビットが完全に欠けている時は、通常の速度より
も急速にキャパシタＣ４を放電するための更に別の手段
が設けられている。これらの状態の下では、フリップ−
フロップＥｌｌｌの−ｄ−出力の信号が低レベルになり
、そしてこれに接続されたバッファＥ３４１の入力も同
様に低レベルになる。然し乍ら、点５１８　（バッファ
Ｅ３４１の出力と、Ｅ３４２の出力と、抵抗Ｒ２と、ダ
イオードＤ１のアノードとの結合点）は、バッフＩＥ３
４２の入力が低レベルであるので低レベルとなる。従っ
てダイオードＤ１は逆バイアスされる。

然し、ＣＬＫ信号が高レベルになると、オアゲートＥｌ
ｌの出力が非常に単時間に高レベルになり、バッファＥ
３４２の入力を高レベルに引っ張りそして点５１８も高
電圧レベルに至らしめる。これはダイオードＤ１を順方
向バイアスせしめ且つ付加的な放電電流を抵抗Ｒ２、ダ
イオードＤ１及びトランジスタＱ２を経てキャパシタＣ
４へ供給せしめてキャパシタＣ４の放電に要する時間を
減少させる。

ライン５１６の遅れデータ信号が高レベルである時は、
バッファＥ１８１の入力が高レベルであり、そしてこれ
はこのバッファの高レベル出力を生じさせる。それ故ダ
イオードＤ３は順方向バイアスされそして増巾器１６２
の反転入力１５８は抵抗１５２を経て＋５ボルト源に接
続される。ライン５１６の信号はバッファＥ１８２の入
力にも送られる。然し乍ら、バッファＥ１８２の出力は
、バッファＥ１８３の出力も高レベルである場合しか高
レベルにならない。バッファＥ１８３の状態はその入力
に送られるＦＡＳＴ　　ＬＯＣＫ信号によって制御され
る。このＦＡＳＴ　　ＬＯＣＫ信号が高レベルであれば
、バッファＥ１８３の出力は高レベルであり、そしてダ
イオードＤ４は順方向バイアスされ、従って増巾器１６
２の反転入力１５８は抵抗１７２を経て＋５ボルト源に
接続される。然し乍ら、ＦＡＳＴ　　ＬＯＣＫ信号が低
レベルであれば、バッファＥ１８３の出力は低レベルで
あり、ダイオードＤ４は順バイアスされ、従って抵抗１
７２は増巾器１６２の反転入力から切断される。

従って、位相固定ループ低域フィルタの増巾器１６２の
反転入力１５８である点Ａにはパスル巾変調された信号
が現われる。この時のパスル巾はＰＬＬの÷Ｎカウンタ
１１４により与えられたＣＬＫ信号の対応ビットと、ラ
イン３２のＤＣ信号の同期ビットとの位相エラー量に相
当する。パルスの極性はパルスエラーの方向によって決
定される。上記した様に、進みデータは負のパルスを生
じ、そして遅れデータは正のパルスを生じる。

基本的には位相固定ループフィルタ１１６は、演算増巾
器１６２、キャパシタ１２６及びＣ８、抵抗１６６、並
びにダイオードＤ３、Ｄ８、Ｄ６、Ｄ４を経て点Ａに各
々接続される抵抗１５２．１５４．１６４．１７２のい
ずれかとで構成される能動的な低域フィルタである。点
５２２（ＶＣＯの入力端子１４４に接続された）に於け
るループフィルタ１１６の出力は、位相エラー検出器に
より供給されて増巾器の利得で乗算されたパルス波形の
時間平均化の値を表わすアナログ信号より成り、然して
時間平均化のインターバルは増巾器の応答性により決定
された時間周期に限定されている。

ＰＬＬ、及び特にその低域フィルタ１１６は、非常に広
範な作動パラメータを受は容れる様に設計されていると
いうことに注意されたい。特に、これらは６５００ＰＣ
Ｉより大きな磁束反転密度に於いて少なくとも１５％の
ビットずれを受は容れ且つ約６％までのディスク再生周
波数変動を受は容れる。この後者の状態について述べる
と、６％という数字は特にディスクの交換に関連して生
じる速度変動に関するものであることに注意されたい。

読み取りヘッド（単数又は複数）に於ける信号の正弦波
周波数は公称約１２５ＫＨｚ乃至約２５０ＫＨｚの範囲
であり、それに対応して、読み取りチェーンの出力に於
けるデジタル化信号の周波数は、シングル及びダブルの
両密度のエンコード化に対して、２５０ＫＨｚから５０
０ＫＨｚまで変化する。全体に亘って追従することので
きるＰＬＬの動的応答は本質的にループフィルタによっ
て与えられ且つループフィルタに於いて制御され、ＶＣ
Ｏではあまり制御されない。

このＰＬＬ設計の顕著な特徴は、高速同期（即ち、獲得
）できることにある。ＰＬＬは、位相固定を得るために
見出しフィールド又はデータフィールドの前の６バイト
プレアンプルの中の３バイトが許容されている。従って
位相固定の獲得には実際上２４ビツトしか利用できない
。というのは、プレアンブルのその他のビットはクロッ
クビットだからである。低域フィルタの直流利得はこの
３バイトの獲得時間中に増加され、従って周波数変動の
±６％の全レンジに亘って位相固定を保障することがで
きる。更に添付図面に示された構成は低利得モードが使
用される時の公称デジタル化再生周波数の１０％下から
１０％上まで延びた獲得レンジを与える。そして全獲得
レンジに亘って、３４マイクロ秒未満の位相固定獲得が
確保される。

この獲得時間内では、位相エラーが初期位相エラーの６
％未満に減少される。

本発明の位相エラー検出器を使用する位相固定ループは
、シングル密度データフィールドの場合は約３２％まで
そしてダブル密度データフィールドの場合は１５％まで
のビットずれがあるようなデータフィールドに於いて位
相固定状態を保持するということを更に注意されたい。

２つの密度割合に於いて受は容れることのできるビット
ずれが相違することは、ダブル密度のデータフィールド
をデコードする場合、ｖｃｏから導出されたクロック出
力信号がデータ周波数の２倍で続がねばならず、これが
、ダブル密度の場合の許容ビットずれを、シングル密度
データフィールドの場合に許容できるものの半分に減少
してしまうからである。

又、ディスクの加速度エラーは、約５０マイクロ秒の時
間に亘り約２％というところまで受は容れられる。

キャパシタＣ８は増巾器１６２を安定化するために設け
られているに過ぎない。増巾器１６２は例えば型式ＬＭ
３１８演算増巾器である。従って、増巾器１６２のまわ
りのフィードバック路は基本的にその出力端子１６８か
ら、抵抗１６６と直列なキャパシタ１２６を経てその反
転入力端子１５８へと至る。キャパシタｃ８はキャパシ
タ１２６と抵抗１６６との直列結合体に並列に接続され
る。

更に前記したように、始動状態指示位相エラーを与える
ようにループフィルタの作動を開始するためスイッチ１
２４がキャパシタ１２６間に接続されている。このスイ
ッチ１２４は電界効果トランジスタＱ４、バッファＥ１
８４及び抵抗Ｒ１４より成る。電界効果トランジスタＱ
４のドレイン及びソース電極はキャパシタ１２６の各々
の端子に接続されそしてそのゲート電極はバッファＥ１
８４の出力によって駆動され、バッファＥ１８４は抵抗
Ｒ１４を経て＋１２ボルトの源に接続されている。バッ
ファＥ１８４の入力端子はＩＮＨＩＢＩＴ信号の源に接
続されている。従ってＩＮＩＩＩＢＩＴ信号が高レベル
であれば、キャパシタ１２６は電界効果トランジスタＱ
４のソースドレイン路を経て放電される。ＩＮＨＩＢＩ
Ｔ信号が低レベルであれば基本的に電界効果トランジス
タＱ４は開路状態を近似する非常に高い抵抗値をキャパ
シタ１２６間に与える。

ＶＣＯ１１２は一般設計のものであり、従って詳細に説
明する必要はなかろう。完全な回路図が第６Ｂ図に与え
られており、ＶＣＯの作動はそこから自明であろう。Ｖ
ＣＯの入力（即ち周波数制御電圧）は端子１４４に接続
された点５２２に現われ、そしてｖＣＯと表示された出
力信号は点５２４に与えられる。ＶＣＯの作動を制御す
るため、ＩＮＩＩＩＢＩＴ信号がバッファＥ３４３の入
力に与えられ、このバッファＥ３４３の出力は点５２６
に接続される。ＩＮＨＩＢＩＴ信号が高レベルであるが
、それに対応的にＩＮＩＩＩＢＩＴ信号が低レベルであ
る場合ハ、バッファＥ３４３の出力が低レベルであり、
点５２６の電圧を低レベルに引張りそして電流源Ｑ６か
らリード５２８を経て流れる電流を低くする。これはキ
ャパシタＣ１２が充電するのを阻止し、従って、ＶＣＯ
が発振するのを阻止し、一方、ＩＮＨＩＢＩＴ信号が低
レベルである時は、バッファＥ３４３の出力が高レベル
であり、ｖｃｏを機能できるようにする。

÷Ｎカウンタ１１４はｖｃｏ信号の周波数の１／２又は
１／４の周波数で且つそれと同位相で信号を与える。Ｄ
型フリップ−フロップＥ２８１及びＥ２８２のプリセッ
ト入力は両方共にＩＮＨＩＢＩＴ信号に接続されている
ので、÷Ｎカウンタはこれら両フリップーフロップのＱ
出力が高レベルである状態で作動を開始する（即ち、こ
れらフリップ−フロップＥ２８１及びＥ２８２のクロッ
ク入力に送られる■Ｃｏ信号に応答して）。然し乍ら、
ＣＬＫ信号を供給するフリップ−フロップＥ２８２の百
出力はフリップ−フロップＥ２８１のＤ入力に接続され
る。従ってフリップ−フロップＥ２８１のＤ入力の信号
は初めは２進Ｏである。シングル密度フィールドを読み
取るべき場合には、ＭＦＭ信号が高レベルでありそして
ＭＦＭ信号が低レベルである。従ってナントゲートＥ１
９２の出力は高レベルであり、ナントゲートＥ１９３の
出力はフリップ−フロップＥ２８１のＱ出力の信号の否
定型である。ナントゲートＥ１９４の一方の入力はナン
トゲートＥ１９２の出力に接続されそしてナントゲート
Ｅ１９４の他の入力はナントゲートＥ１９３の出力に接
続され、ナントゲートＥ１９４の出力はフリップ−フロ
ップＥ２８２のＤ入力に接続される。従って、シングル
密度のデータフィールドを読み取るためには、フリフプ
ーフロンプＥ２８１のＱ出力がフリツブ−フロップＥ２
８２のＤ入力に“接続”され、それにより、ｖＣＯ信号
でクロックされる一般の÷４カウンタをなし、これはそ
の出力としてフリップ−フロップＥ２８２のＱ及び百出
力に各々ＣＬＫ及びＣＬＫ信号を与える。然し乍ら、Ｍ
ＦＭ信号が高レベルであって、ダブル密度のデータフィ
ールドを読み取るべきことを指示する場合には、ナント
ゲートＥ１９３の出力が高レベルでありそしてナントゲ
ートＥ１９２の出力がＣＬＫ信号であり、従ってフリッ
プ−フロップＥ２８２のＤ入力は実際上その百出力に接
続される。従って、フリップ−フロツブＥ２８２は２つ
のクロック（即ちＶＣＯ）パルスごとに一度トグルしく
即ち状態を変え）、それにより一般の÷２カウンタをな
す。

以上の説明より、ここに示した位相固定ループＰＬＬは
、完全な位相エラーレンジが−１８０”乃至＋１８０°
であるようなサンプリング位相比較器（ＩＩＩち位相エ
ラー検出器）を用いたいわゆる“タイプ２”サーボシス
テムであることが理解されよう。位相エラーはシングル
密度割合であってもダブル密度割合であっても入力デー
タ割合でビットをベースとしてサンプルされる。最初の
位相固定獲得時間中に第１の入力データパルスをサンプ
リングする前にＶＣＯを不能化することにより、位相エ
ラーは公称ＶＣＯ周波数とデータ入力周波数との差に等
しいようにされる。更に、このシステムは最初の位相固
定獲得時間中はスキップ作動を繰り返さない。というの
は、低域ループフィルタの利得が高く且つ初期位相エラ
ーが９０°未満であることにより、位相固定が達成され
る前に１８０°まで位相エラーを累積することが不可能
にされるからである。

第７Ａ図及び第７Ｂ図に示されたデータ分離器の回路図
を以下に詳細に説明する。密度選択同期装置・制御装置
２０５ｂ以外は、データ分離制御ユニット２０５の機能
的な副成分が回路全般に亘って分布されており、個々に
形成可能なブロックとして表示されていないことを一般
的に注意されたい。

データ窓信号発生器２０２はアンドゲートＥ４６１と、
ナントゲートＥ３９２と、Ｄ型フリップ−フロップＥ４
４１とで構成される。アンドゲートＥ４６１は第１人力
としてＩＮＩＩＩＢＩＴ信号をそして第２人力としてＦ
ＡＳＴ　　ＬＯＣＫ信号を受は取る。従ってアントゲ−
１−Ｅ４６１の出力（即ち、これが接続されたナントゲ
ートＥ３９２の入力）は、位相固定ループが位相固定の
獲得を試みている時にはプレアンブル中高レベルである
。

ＤＣ信号はナンドゲー）Ｅ３９２の他方の入力に印加さ
れ、従ってその出力はその他方の入力が高レベルであり
且つＤＣ信号が高レベルになった時に低レベルにせしめ
られる。ナントゲートＥ３９２の出力はフリップ−フロ
ップＥ４４１のクリヤ入力に接続されているので、フリ
ップ−フロップＥ４４１はプレアンブル中にＤＣ信号に
よって繰り返しクリヤされる。プレアンブルが完了した
時はＦＡＳＴ　　ＬＯＣＫ信号が低レベルになりそして
ナントゲートＥ３９２の出力は高レベル状態にせしめら
れてフリップ−フロップＥ４４１のクリヤ人力を解除せ
しめる。その後、フリップ−フロップＥ４４１のＱ出力
は０状態で始まりそしてＣＬＫ信号の各人々の立上り縁
或いはＣＬＫ信号の各々の下降縁でトグルする。従って
、ゲートＥ４６１及びＥ３９２の機能は、フリップ−フ
ロップＥ４４１の出力がプレアンブルの終了時に適正な
位相で開始するようにすることであることが理解されよ
う。便宜上、フリップ−フロップＥ４４１のＱ出力に与
えられるデータ窓信号はＤＷ倍信号称することにする。

当然、フリップ−フロップＥ４４１の百出力はＤＷ倍信
号供給する。

データビット分離器２０８のアントゲ−）Ｅ５１１はそ
の第１人力としてＣＬＫ信号をそしてその第２人力とし
てＤＷ倍信号受は取る。従ってデータ窓信号が存在しな
い時にゲートＥ５１１の出力にクロックビットが現われ
る。ゲートＥ５１１の出力はデータ同期装置２１４のフ
リップ−フロップＥ５０１のクロック入力及びキャパシ
タＣ１３の第１端子に接続される。キャパシタＣ１３の
第２端子はインバータＥ５２１の入力に接続され且つ抵
抗Ｒ２３を経て接地される。インバータＥ５２１の出力
はフリツブ−フロップＥ４８１のクリヤ入力に接続され
、従ってアンドゲートＥ５１１を通してゲートされた各
クロックビットの先縁に於いて、若干遅延されたパルス
が上記クリヤ入力に与えられて、データビット間にフリ
ップ−フロップＥ４８１をクリヤする。フリップ−フロ
ップＥ４８１のＤ入力はフリップ−フロップＥ４４１の
Ｑ出力に接続され、ＤＷ倍信号受は取る。フリップ−フ
ロップＥ４８１はオアゲートＥ４７１の出力によってク
ロックされ、このオアゲートはフリップ−フロップＥ４
８１のＱ出力及びＤＧ倍信号その入力として受は取る。

フリップ−フロップＥ４８１は前記したようにクリヤさ
れているであろうから、これはＤＣ信号のデータビット
によって最初にクロックされる。データ窓信号は、デー
タビットが予想されるべき時にのみ存在しく即ち、ＤＷ
倍信号高レベル）、そして同期ビットがＤＣ信号に存在
すべき時には存在しないので、Ｑ出力は高レベルになら
ねばならない。オアゲートＥ４７１はフリップ−フロッ
プＥ４８１をこのセット状態に保持し、その状態がデー
タ同期装置２１４によってサンプリングされるまでリセ
ット即ちクリヤされないようにする。

データ同期装置２１４はＤ型フリップ−フロップＥ５０
１を備えただけのものである。このフリップ−フロップ
Ｅ５０１はデータビット分離器のフリップ−フロップＥ
４８１のＱ出力を受は取り、そしてＣＬＫ信号の次のパ
ルスの際に同じ状態の信号をそのＱ出力に与え、それに
より、検出されたデータビットをＣＬＫ信号と同期させ
る。換言すれば、データビットの検出はフリップ−フロ
ップＥ４８１のＱ出力に高レベルが与えられることによ
って指示され、そしてこれがサンプリングされて、・フ
リップ−フロップＥ５０１の出力即ち点りに、同期され
分離されたデータビットの流れを発生するのに用いられ
る。

同期ビット分離器２１２及び同期ビット同期装置２１６
はデータビット分離器２０８及び同期装置２１４と同じ
であるが、それらの相違点はアントゲ−）Ｅ５１２がＤ
Ｗ倍信号はなくてＤＷ倍信号一方の入力として受は取る
ということである。

従って、同期ビット分離器はデータ窓信号が存在しない
時即ちＤＷ倍信号高レベルである時に同期ビットを探捜
する。そしてフリップ−フロップＥ４８２は次々の同期
ビット間にクリヤされる。

それ故フリフプーフロップＥ５０２のＱ出力は同期され
分離された同期ビットの流れを与える。

読み取りストローブパルス発生器２１３は１つのＤ型フ
リップ−フロップＥ４３１及びアンドゲートＥ４６２よ
り成る。フリップ−フロップのＤ入力及びアンドゲート
の一方の入力はＤＷ倍信号受は取る。アンドゲートＥ４
６２の他方の入力はフリップ−フロップＥ４３１の百出
力に接続されている。フリップ−フロップＥ４３１のプ
リセット入力にはＦＡＳＴ　　ＬＯＣＫ信号が印加され
、そしてフリップ−フロップＥ４３１は■ＣＯ信号によ
ってクロックされる。プレアンブルの位相固定獲得時間
中にＦＡＳＴ　　ＬＯＣＫ信号が高レベルであれば、フ
リップ−フロップＥ４３１はプリセットされ、従って高
レベル信号がそのＱ出力に生じる。ＦＡＳＴ　　ＬＯＣ
Ｋ信号が低レベルになると、プリセットが解除される。

ＤＷ倍信号低レベルの時は、フリップ−フロップＥ４３
１の状態が次のＶＣＯ信号パルスの際に変化し、従って
百出力の信号は高レベルになる。然し乍ら、アンドゲー
トＥ４６２の出力は、ＤＷ倍信号より低レベルである。

ＤＷ倍信号次に高レベルになると、アンドゲートＥ４６
２の再入力が同時に高レベルとなり、このアンドゲート
の出力を高レベルに至らしめ、それにより読み取りスト
ローブ信号Ｒ１！ＡＤＳＴＲＯＢＥを発生せしめる。然
し乍ら、この状態は短時間しか続かない。なぜならば、
■ＣＯ信号の次のパルスがフリツブ−フロップＥ４３１
のＱ出力を低レベルにし、それによりアンドゲートＥ４
６２の出力を低レベルにせしめるからである。

従って、ＲＥＡＤ　　５ＴＲＯＢＥ信号はＶＣＯ信号の
１周期即ち数百ナノ秒の間しか高レベルでない。

密度選択同期装置・制御装置２０５ｂは÷Ｎカウンタを
制御するためのＭＦＭ及びＭＦＭ信号を発生する。特に
これらの信号はＤ型フリップ−フロップＥ４２２によっ
て与えられる。密度選択同期装置の作動を理解するため
には、上記で与えられたセクタフォーマットの説明が成
る点で不完全であるということを先ず注意されたい。デ
ータフィールドの手前にあるプレアンブルはデータフィ
ールド自身にじかに接しているのではない。そうではな
くて、プレアンブルとデータフィールドは１つの８ビツ
トバイトより成るデータマークによって分離されている
。現在の業界の習慣によれば、このデータマークは１６
進数ＦＮ（Ｎは４つの下位ビットの特定されないパター
ンを表わしている）より成り、これはビットという点で
一連の４つの１と、その後に続く特定されない一連の４
ビツトとを含んでいる。データフィールドが削除されて
いる場合には別のマークが用いられる。このデータマー
クはシングル密度割合で読み取らねばならないので、デ
ータフィールドがダブル密度割合でエンコードされてい
る時は、データマークが終わるまでＭＦＭ信号が高レベ
ルになってはならない。

従って密度選択同期装置・制御装置の機能は、データマ
ークの終了の時にのみＭＦＭ信号が低レベルから高レベ
ルへと状態を変え、それ以前には状態を変えないように
することである。さもなくば、データマークを正しく読
み取りできない。

データ／同期レジスタ・論理ユニット２１７にはデータ
マークバイトの存在を表わす種々の信号が示されている
。前記で述べたように、データマークバイトはディスク
にインターリーブされたデータビット及び同期ビットよ
り成る。次々のデータマークビットが表示ＤＸで示され
ており、添字Ｘはバイト内の特定ビットを表わしている
。データマークバイトの第１ビツトは連続した添字表示
Ｎが与えられ、その後のビットは添字表示Ｎ＋１、Ｎ＋
２等々が与えられる。同様に、同期ビットに対しても、
表示Ｓ、が用いられ、添字の使い方については前記と同
様である。従って同期ビットＳＸが情報ビットＤＸと組
合わされるように意図される。

データ／同期レジスタ・論理ユニット２１７は、初めの
２つのデータマーク（及びそれに相当する同期）ビット
を既に受は取った状態で第７Ｂ図に示されており、この
時には第３のデータマークビットがレジスタＥ５５の入
力に存在する。

密度選択同期装置・制御装置のアンドゲートＥ４６３は
その第１人力にＲＤ２Ｆ信号を受は取る。このアンドゲ
ートＥ４６３の他方の入力にはＦＡＳＴ　　ＬＯＣＫ信
号が供給される。アントゲ−）Ｅ４６３の出力はフリッ
プ−フロップＥ４２１のクリヤ入力及びフリツブ−フロ
ップＥ４２２のプリセット入力に接続される。ＲＤ２Ｆ
信号が低レベルであり、データフィールドをシングル密
度割合で読み取るべきであることを指示する場合には、
アンドゲートＥ４６３の出力が低レベルとなり、フリッ
プ−フロップＥ４２２をセットし、そして必要とされる
ようにＭＦＭ信号を高レベルにしそしてＭＦＭ信号を低
レベルにする。ダブル密度でエンコードされたデータを
読み取るべき場合には密度選択同期装置・制御装置の作
動がもう少し複雑である。この場合には、プレアンブル
中ＲＤ２Ｆ信号が高レベルであり、従ってプレアンブル
の終りにＦＡＳＴ　　ＬＯＣＫ信号が高レベルになると
、アンドゲートＥ４６３の出力は高レベルとなり、フリ
ップ−フロップＥ４２１のクリヤ入力及びフリツブ−フ
ロップＥ４２２のプリセット入力を各々解除する。今や
データマークを検出しなければならず、そしてＭＦＭ信
号を適当な時期に高レベルにするようにマークバイトの
長さをカウトしなければならない。データマークはアン
ドゲートＥ５１３によって検出される。データマークバ
イトのデコードを示すために第７Ｂ図には種々の信号が
表示されている。データマークバイトの初めの２ビツト
は、マークの偽検出に対して保障するため基本的には無
視される。従ってアンドゲートＥ５１３は第３のデータ
マークビットＤＮ＋□とその関連同期ビットＳＮ＋□と
を検査する（即ち入力として受は取る）。データマーク
バイト（即ち、１６進のＦＮ）が検出された場合にはこ
れらビットがそれらのセル時間中に同時に高レベルとな
る。アンドゲートＥ５１３の出力はオアゲー）Ｅ４７３
の一方の入力に接続され、次いでこのオアゲートＥ４７
３の出力はフリップ−フロップＥ４２１のＤ入力に接続
される。オアゲートＥ４７３の他方の入力はフリップ−
フロップＥ４２１のＱ出力に接続される。従って、窓信
号ＤＷの次の下降縁の際にフリップ−フロップＥ４２１
はクロックされそしてそのＱ出力は高レベルとなり、そ
して低レベル信号がそのクリヤ入力に印加されるまでこ
の状態にラッチする。これはマークバイトの第３ビツト
であるから、ＭＦＭ信号の付与を更に５ビツトの時間（
即ちセル時間）だけ遅延する必要がある。これは４ビツ
トカウンタＥ４９の機能である。カウンタＥ４９のロー
ド（ＬＤ）入力はフリップ−フロップＥ４２１のＱ出力
に接続される。従ってフリップ−フロップＥ４２１のＱ
出力が低レベルである時は、カウンタＥ４９の出力ＲＯ
乃至Ｒ３には、その人力ＤＯ乃至Ｄ３に確立された初期
カウント、即ち２進パターンの１０１０、ひいては１０
進数の１０、がロードされる。フリップ−フロップＥ４
２１のＱ出力が高レベルになると、ロード入力は不能化
されそしてカウンタＥ４９はそのカウントアンプ（ｃＵ
Ｐ）入力の信号に応答するようにせしめられる。この信
号はアンドゲートＥ４６４の出力によって与えられる。

このアンドゲートＥ４６４の一方の入力にはＤＷ倍信号
与えられそしてこの他方の入力にはカウンタＥ４９の桁
上げ（ｃＲＹ）出力が接続される。

初め、カウンタＥ４９の桁上げ出力は高レベルでアリ、
従ってＤＷ倍信号次の５つの窓パルスの各々はカウンタ
を１つづつ増加せしめる。カウント１５（即ち、２進１
１１１）に於いては、カウンタＥ４９の桁上げ出力が低
レベルとなり、アントゲ−）Ｅ４６４の出力を低レベル
にせしめ、そしてカウンタに初期カウント１０が再びロ
ードされるか又はＲＤ２Ｆ信号が低レベルになるまでカ
ウンタを効果的に不能化せしめる。カウンタＥ４９の桁
上げ出力はフリップ−フロップＥ４２２の、Ｄ入力にも
接続されている。フリンプーフロンプＥ４２２はＣＬＫ
信号によってクロックされる。

従ってデータマークバイトの最後のデータビットに続い
てＣＬＫ信号の次のパルスの際に、フリップ−フロップ
Ｅ４２２がクロックされ、そのＱ出力は低レベルとなり
そしてその百出力は高レベルとなり、後に続くデータフ
ィールド中ＭＦＭ信号を高レベルにする。前記したよう
に、これは、データフィールドを、ダブル密度割合でエ
ンコードされたものとして読み取りせしめる。

データ／同期レジスタ・論理ユニット２１７は、アント
ゲ−へＥ５１３により必要とされる信号を発生し、且つ
変型ＦＭ（即ちＭＦＭ）フォーマ。

トでダブル密度情報をデコードするに要するデコードア
ルゴリズムを実施するために使用されるだけであるから
、ここでは詳細に説明しない。添付図面に示されたよう
に、デコードされ分離されたデータビットはＳＥＰ　　
ＤＡＴＡ信号として現われ、そしてそれに対応する同期
ビットは５ＥＰＣＬＫ信号として現われる。

以上に述べた好ましい実施例は解説のためのものであっ
て本発明を限定するものではないことを理解されたい。

本発明の範囲から逸脱せずに種々の変型がなされ得ると
いうことが当業者に明らかであろう。

【図面の簡単な説明】

第１図は本発明による位相エラー検出器を使用するディ
スクカード読取装置のブロック図、第２図は第１図のデ
ィスク読取装置のプレアンブル検出器のブロック図、第
３図は第１図のディスク読取装置の位相固定ループのブ
ロック図、第４図は第１図のディスク読取装置のデータ
分離器のブロック図、第５図は第２図のプレアンブル検
出器の回路図、第６Ａ図及び第６Ｂ図は第３図の位相固
定ループの回路図、第７Ａ図及び第７Ｂ図は第４図のデ
ータ分離器の回路図である。 １０・・・・・・ディスク読取装置、２０・・・・・・
読み取りチェーン、２６・・・・・・位相固定ループ（
ＰＬＬ）、２８・・・・・・データゲート、３４・・・
・・・プレアンブル検出器、３６・・・・・・データ分
離器、４６・・・・・・バイトカウンタ、４８・・・・
・・プレアンブル窓信号発生器、５２・・・・・・スタ
ート／ストップ発振器、５８・・・・・・データ検出器
、１１０・・・・・・位相エラー検出器、１１２・・・
・・・ＶＣｏ、１１４・・・・・・÷Ｎカウンタ、１１
６・・・・・・低域フィルタ、２０５・・・・・・ブタ
−分離制御ユニット、２１７・・・・・・データ／同期
レジスタ・論理ユニット。 ｙ

Claims (1)

1. 【特許請求の範囲】 同じ公称周波数を有するが相対的位相が変化するデジタ
   ルパルス列より成る１対の信号間の位相差を比較するた
   め位相固体ループに使用される位相エラー検出器におい
   て、 （ａ）第１パルス列および第２パルス列における先縁で
   パルスを検出する検出手段と、 （ｂ）前記第１パルス列のパルスの位相を第２パルス列
   の対応パルスと比較する比較手段と、 （ｃ）前記第２パルス列の前記対応パルスの検出前に前
   記第１パルス列の前記パルスの検出に応答して第１型式
   の出力信号を与える手段と、 （ｄ）前記第１パルス列の前記対応パルスの前に前記第
   ２パルス列の前記パルスの検出に応答して第２型式の出
   力信号を与える手段とを備えており、前記第１型式の出
   力信号および前記第２型式の出力信号は、前記第１パル
   ス列および第２パルス列のパルスの巾とは無関係に与え
   られ、（ｅ）前記第２型式の出力信号を与える手段は、
   前記第１パルス列の前記対応パルスの検出までは前記第
   ２型式の出力信号を抑制する手段を含んでおり、前記第
   １パルス列の前記対応パルスが検出されるまでは、およ
   び前記第１パルス列の前記対応パルスが検出されない限
   り、前記第２型式の出力信号は与えられないようにした ことを特徴とする位相エラー検出器。