JPH08255437A - 同期パターン読み取り方法、データ読み取り方法、同期パターン検出回路、アドレスマーク検出回路、データ読み取り装置及びディスク装置 - Google Patents

同期パターン読み取り方法、データ読み取り方法、同期パターン検出回路、アドレスマーク検出回路、データ読み取り装置及びディスク装置

Info

Publication number
JPH08255437A
JPH08255437A JP7061274A JP6127495A JPH08255437A JP H08255437 A JPH08255437 A JP H08255437A JP 7061274 A JP7061274 A JP 7061274A JP 6127495 A JP6127495 A JP 6127495A JP H08255437 A JPH08255437 A JP H08255437A
Authority
JP
Japan
Prior art keywords
pattern
data
detection circuit
circuit
trailing edge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7061274A
Other languages
English (en)
Other versions
JP3621149B2 (ja
Inventor
Masashi Yamawaki
昌史 山脇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
Priority to JP06127495A priority Critical patent/JP3621149B2/ja
Priority to US08/615,390 priority patent/US5661708A/en
Priority to EP96104237A priority patent/EP0734020B1/en
Priority to DE69622775T priority patent/DE69622775T2/de
Priority to KR1019960007286A priority patent/KR100248695B1/ko
Publication of JPH08255437A publication Critical patent/JPH08255437A/ja
Priority to US08/779,095 priority patent/US5696745A/en
Application granted granted Critical
Publication of JP3621149B2 publication Critical patent/JP3621149B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10Digital recording or reproducing
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B27/00Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
    • G11B27/10Indexing; Addressing; Timing or synchronising; Measuring tape travel
    • G11B27/19Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
    • G11B27/28Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
    • G11B27/30Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording
    • G11B27/3027Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording used signal is digitally coded
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10Digital recording or reproducing
    • G11B20/14Digital recording or reproducing using self-clocking codes
    • G11B20/1403Digital recording or reproducing using self-clocking codes characterised by the use of two levels
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10Digital recording or reproducing
    • G11B20/10009Improvement or modification of read or write signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Optical Recording Or Reproduction (AREA)

Abstract

(57)【要約】 【目的】PWM方式で記録されたデータを確実に読み取
ることを目的とする。 【構成】第1のシンクパターン検出回路26はデータD
TLEと第1の同期パターンとを比較する。第2のシン
クパターン検出回路29はデータDTTEと第2の同期
パターンとを比較する。第1信号生成回路28は検出回
路26がデータDTLEから第1の同期パターンを検出
した時、検出回路26の検出動作を中止させる。第2信
号生成回路31は検出回路29がデータDTTEから第
2の同期パターンを検出した時、その検出回路29の検
出動作を中止させる。第1のタイムチェック回路32は
第1の同期パターンが先に検出され予め定めた時間以内
に第2同期パターンが検出されない時、検出回路26の
検出動作を再開させる。第2のタイムチェック回路33
は第2の同期パターンが先に検出され予め定めた時間以
内に第1の同期パターンが検出されない時、検出回路2
9の検出動作を再開させる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、パルス幅変調(PW
M:Pulse Width Modulation)方式で記録媒体に記録さ
れたデータにおける同期パターン読み取り方法、データ
読み取り方法、同期パターン検出回路、アドレスマーク
検出回路、データ読み取り装置及びディスク装置に関す
るものである。
【0002】近年、光磁気ディスク等の記録媒体は、さ
らなる高密度化が求められている。そのため、記録媒体
へのデータ記録方式においても、従来のPPM(Pit Po
sition Modulation )方式に代わってパルス幅変調(P
WM:Pulse Width Modulation)方式が注目されてい
る。このPWM方式で記録されたデータを読み出す場合
にも失敗することなく確実にデータを読み取ることがで
きる必要がある。
【0003】
【従来の技術】従来、光ディスク等の記録媒体へのデー
タの記録方式は、ピット位置変調(PPM:Pit Positi
on Modulation )方式が一般的であった。PPM方式
は、記録媒体に対して、データ、例えば1バイトの
「0,1,0,1,0,1,0,1」のデータを記録す
る場合、その1バイトの各ビットに対応して記録領域が
確保されている。そして、その記録領域に対応するビッ
トの内容が記録される。この1バイトのデータを読み取
る場合には、各ビットに対応する記録領域に記録された
内容をドライブヘッドが読み取ることによって、前記1
バイトのデータが読み取られる。従って、データを記録
する場合には、1ビットに対して1つの記録領域を確保
する必要がある。
【0004】そこで、記録密度を上げる1つの方法とし
て、1ビットに対する記録領域の幅を短くすることによ
って、記録媒体に対する記録密度の増加を図ることがで
きる。しかしながら、記録領域の幅を短くするればする
ほど、高密度化が図れるものの、ドライブヘッドから読
み出される波形の周期は短くなる。又、ドライブヘッド
を構成する光ピックアップのスポット径を小さくしなけ
ればならない。その結果、信号処理回路で信号処理する
場合、サンプリング周期をさらに短くしたり、スポット
径を小さくしなければならず、記録領域の幅を短くして
記録媒体の高密度化を図るには限界があった。
【0005】そこで、記録媒体のさらなる高密度化を図
るために、PWM方式が注目されている。PWM方式
は、記録媒体に対して、例えば1バイトのデータを記録
する場合、「1」の内容のビットデータと、その内容
「1」のビットデータと同じ内容のビットデータが次に
現れるビットデータの間にある全てのビットデータを
「1」と異なる「0」の内容にして記録するものであ
る。
【0006】図7はPWM方式とPPM方式との相違を
説明するものであって、データD1をPPM方式で記録
した記録媒体から該データD1をドライブヘッドが読み
出した波形RDPPM と、データD1をPWM方式で記録
した記録媒体から該データD1をドライブヘッドが読み
出した波形RDPWM とを示す。
【0007】PPM方式では、「1」の内容は高電位
(Hレベル)、「0」の内容は低電位(Lレベル)の波
形となって読み出される。これに対して、PWM方式で
は、「1」の内容のビットデータが読み出される毎にレ
ベルが反転されるように記録されている。 図7におい
て4番目の「1」の内容のビットデータでHレベルに立
上り、次の7番目の「1」の内容のビットデータでLレ
ベルに立ち下がる。そして、11番目の「1」の内容の
ビットデータで再びHレベルに立上り、次の13番目の
「1」の内容のビットでLレベルに立ち下がる。同様
に、19番目の「1」の内容のビットデータで再びHレ
ベルに立上り、次の22番目の「1」の内容のビットデ
ータでLレベルに立ち下がる。さらに、24番目の
「1」の内容のビットデータで再びHレベルに立上り、
次の26番目の「1」の内容のビットデータでLレベル
に立ち下がる。
【0008】つまり、PWM方式は、記録媒体に対して
PPM方式のように1ビットに対して1つの記録領域を
確保する必要がない。前記したようにPWM方式は、
「1」の内容のビットデータと、次に現れる「1」の内
容のビットデータの間にあるビットデータを全て「0」
の内容として記録するものである。従って、PPM方式
で読み出されるデータD1の波形RDPPM の周期より、
PWM方式で読み出される波形RDPWM の周期のほう
が、どの部分をみても長い。このことは、PWM方式と
PPM方式の記録媒体に対する記録領域を考えると、P
PM方式のように1ビットに対して1つの記録領域を確
保するPPM方式に比べ連続する複数のビットに対して
1つの記録領域を確保するほうが、ビット当たりの記録
領域の幅をはるかに小さくすることができる。その結
果、PWM方式は、PPM方式よりもはるかに記録媒体
の高密度化を図る上で優れている。
【0009】しかも、記録媒体において各セクタ中の、
例えばユーザデータ部に記録される1バイトのデータの
記録方式がPPM方式とPWM方式では相違する。PP
M方式では、ユーザが入力した1バイトのデータを16
チャネル(2バイト)に予め用意された変換テーブルに
て変換してユーザデータ部に記録するようになってい
る。一方、PWM方式では、ユーザが入力した1バイト
のデータを12チャネル(1.5バイト)に予め用意さ
れた変換テーブルにて変換してユーザデータ部に記録す
るようになっている。従って、この点についても、PW
M方式は、PPM方式よりもはるかに記録媒体の高密度
化を図る上で優れている。
【0010】PWM方式でデータを記録した記録媒体か
らの該データの読み取りは、信号処理回路にて以下のよ
うに行われている。図8は、データ読み取りの原理を説
明する説明図である。データD1に対するドライブヘッ
ドが読み出した波形RDPWMは、矩形波となる。そし
て、その波形RDPWM の立ち上がり(リーディングエッ
ジ)と立ち下がり(トレーリングエッジ)を検出する。
その検出は、例えばコンパレータによって行われる。例
えば、波形RDPWM のHレベルが5ボルト、Lレベルが
0ボルトとすると、基準電圧Vref を2.5ボルトとす
る。コンパレータは、基準電圧Vref と波形RDPWM を
比較し、波形RDが基準電圧Vref を超えた時Hレベル
となり、波形RDPWM が基準電圧Vref 以下になった時
Lレベルとなる。このコンパレータの出力が反転する
時、即ち、リーディングエッジとトレーリングエッジと
を検出した時を「1」の内容のビットデータが読み出さ
れたと判断する。又、コンパレータの出力が反転しない
時、即ちリーディングエッジ及びトレーリングエッジが
検出されていない時、予め定めたサンプリング周期で
「0」の内容のビットデータが読み出されていると判断
する。
【0011】ところで、ドライブヘッドが読み出した波
形RDPWM は、直流成分のノイズを含みその時々に変動
すること、あるいは波形が鈍ることがある。波形RDPW
M が直流成分のノイズを含みその時々に変動するとは、
波形RDPWM のLレベルが0ボルト、Hレベルが5ベル
トにならず、全体にレベルが変動し、一時的にオフセッ
ト電圧が加わるような現象をいう。又、波形RDPWM が
鈍るとは、読み取り速度が速くなっていることが主な原
因で、波形が矩形波にならないで立ち上がり、立ち下が
りが緩やかな曲線を描いて変化することである。
【0012】一般に、記録媒体において各セクタ中に設
けられたロックアップパターン部(VFO部)に記録さ
れるデータD2は、「0」と「1」の内容が交互に並ん
だデータをとしている。この交互に並んだデータD2を
PWM方式で記録した記録媒体からドライブヘッドが読
み出すと図9に示す波形RDPWM となる。即ち、PWM
方式で記録しても、読み出された波形RDPWM は、鈍っ
てsin波に近い波形となる。この波形RDPWM に直流
分のノイズが乗ると、波形RDPWM はその直流分だけ全
体に変動する。
【0013】図10は、波形RDPWM に直流成分が含ま
れた波形を示す。このような波形RDPWM が読み出され
た時、1つの基準電圧Vref でリーディングエッジとト
レーリングエッジを検出すると、データD2を誤って読
み取るおそれがある。つまり、波形RDPWM 全体が変動
しても基準電圧はそれに伴って変動しない。従って、図
10に示すように、変動していない個所のリーディング
エッジからトレーリングエッジまでの間隔L1と変動し
ている個所のリーディングエッジからトレーリングエッ
ジまでの間隔L2は異なる。この間隔L1,L2の相違
は、その間隔L1,L2に存在する「0」の内容を記録
したビットデータ数の相違として現れる。即ち、間隔L
1より間隔L2の方が1ビット分長いと、サンプリング
周期は一定なので、間隔L1の個所は、「101」と正
しく判断するのに対して間隔L2の個所は「1001」
と誤って判断してしまうことになる。
【0014】そこで、これを回避するために、リーディ
ングエッジとトレーリングエッジの検出は、それぞれ別
々に行っている。つまり、リーディングエッジを検出す
るための基準電圧(以下第1基準電圧という)Vref1と
トレーリングエッジを検出するための基準電圧(以下第
2基準電圧という)Vref2がそれぞれ設けられている。
図11は、第1及び第2基準電圧VREF1, Vref2と図1
0に示す波形RDPWMとの関係を示す。この場合でも、
間隔L1,間隔L2のずれは発生するが、リーディング
エッジから次のリーディングエッジまでの間隔L3とト
レーリングエッジから次のトレーリングエッジまでの間
隔L4は正常な場合と比較してほぼ同じ間隔となるよう
に改善される。従って、ビット数を誤って多く判断して
しまうようなことはなく、データを正確に読み取ること
ができる。
【0015】この検出は、図12に示す信号処理回路8
0に設けた2つの信号処理部81,82にて行われる。
第1の信号処理部81は、ドライブヘッド83がPWM
方式でデータを記録する光ディスク84から読出した波
形RDPWM を入力し、その波形RDPWM のリーディング
エッジの検出を第1基準電圧Vref1を使用して検出す
る。第1の信号処理部81は、波形RDPWM のリーディ
ングエッジに基づいてそのリーディングエッジを検出し
た時のビットデータの内容を「1」として出力する。
又、第1の信号処理部81は、リーディングエッジとリ
ーディングエッジの間のサンプリング周期で決まる数の
ビットデータの内容を「0」として出力する。
【0016】第2の信号処理部82は、ドライブヘッド
から出力される波形RDPWM を入力し、その波形RDPW
M のトレーリングエッジの検出を第2基準電圧Vref2を
使用して検出する。第2の信号処理部82は、波形RD
PWM のトレーリングエッジに基づいてそのトレーリング
エッジを検出した時のビットデータの内容を「1」とし
て出力する。又、第2の信号処理部82は、トレーリン
グエッジとトレーリングエッジの間のサンプリング周期
で決まる数のビットデータの内容を「0」として出力す
る。
【0017】図13は、波形RDPWM に対する両信号処
理部81,82の出力データDTLE,DTTEを説明
する説明図である。ロックアップパターン部のデータD
2が、「0,1,0,1,0,1,0,1,0,1,
0,1,…」である時、第1の信号処理部81から出力
されるデータDTLEは、「0,1,0,0,0,1,
0,0,0,1,0,0,…」となり、第2の信号処理
部82から出力されるデータDTTEは、「0,0,
0,1,0,0,0,1,0,0,0,1,…」とな
る。
【0018】そして、この両データDTLE,DTTE
は、ドライブコントローラ85に出力され、同コントロ
ーラ85にて論理和をとることによってロックアップパ
ターン部のデータD2が合成される。
【0019】しかしながら、両データDTLE,DTT
Eを合成をしてロックアップパターン部のデータD2を
生成するためには、両信号処理部81,82から出力さ
れるデータDTLE,DTTEの出力タイミングは同期
が取られている必要がある。
【0020】例えば、第2の信号処理部82から出力さ
れるデータDTTEが、「0,0,1,0,0,0,
1,0,0,0,1,0,…」となって、1ビットデー
タ分だけ速く出力される場合がある。
【0021】この場合、コントローラ85にて論理和を
とると、「0,1,1,0,0,1,1,0,0,1,
1,0,…」となって、前記したロックアップパターン
部のデータD2にならない。即ち、ロックアップパター
ン部のデータD2が読み取れないないことになる。その
データD2が読み取れないことは、後続の同期パター
ン、ユーザデータ部のデータ等が読み取れないことを意
味する。
【0022】そこで、これを防止するために、両信号処
理部81,82から出力されるデータDTLE,DTT
Eの同期合わせがコントローラ85内で行われる。一般
に、ロックアップパターン部はセクタマーク部の後にあ
るため、今読み取られているのがロックアップパターン
部のデータD2であることが事前に判断できる。即ち、
セクタマーク部に記録されているセクターマークのデー
タは、バーストデータであって、他のデータ記録部と内
容が異なり同じ内容が例えば「0,0,0,0,1,
1,1,0,0,0,1,1,1,…」のように連続す
ように形成されている。
【0023】従って、コントローラ85は、両信号処理
部81,82が同期が外れていてもセクタマーク部のデ
ータを読み取っていることが判断することができる。そ
の結果、コントローラ85は、その後に読み取られるデ
ータがロックアップパターン部のデータD2であること
が容易に判断することができる。
【0024】そして、ロックアップパターン部のデータ
D2を読み取っているにもかかわらず、合成して得たデ
ータがロックアップパターン部のデータD2にならない
時には、2つの信号処理部81,82のどちらか一方が
どれだけずれているか判断する。即ち、コントローラ8
5は、一方の信号処理部に基づくデータの出力するタイ
ミング(同期)をずらして論理和をとってロックアップ
パターン部のデータD2になるようにする。ロックアッ
プパターン部のデータD2となった時、コントローラ8
5は、両信号処理部81,82から出力されるデータD
TLE,DTTEの同期がとれたものとして、以後この
タイミングで順次データDTLE,DTTEを合成して
いく。
【0025】従って、データD2の波形RDPWM に基づ
いて両信号処理部81,82から出力されるデータDT
LE,DTTEはコントローラ85内で同期をとられ、
以後の同期パターン、ユーザデータ部のデータ等が読み
取り不能となったり誤検出されることはなくなる。
【0026】
【発明が解決しようとする課題】図14は、光ディスク
について、各セクタの記録フォーマットの概要を示す。
各セクタ90は、ID部91とデータ部92とに大別さ
れる。
【0027】ID部91は、セクタマーク部(SM)9
1a、第1ロックアップパターン部(第1VFO)91
b、第1アドレスマーク(第1AM)91c、第1物理
アドレス(第1ID)91d、第2ロックアップパター
ン部(第2VFO)91e、第2アドレスマーク(第2
AM)91f、第2物理アドレス(第2ID)91g、
ポストアンブル部(PA)91lを含む。
【0028】データ部92は、第3ロックアップパター
ン部(第3VFO)91h、複数のユーザデータ部92
a、誤り検査符号部(CRC)92b、誤り訂正符号部
(ECC)92c、同期をとるための同期パターン部
(SYNC)92d、複数個の同期をとるための再同期
パターン部(RESYNC)92e、ポストアンブル部
(PA)92f、及び、バッファ部(BUFF)92g
を含む。
【0029】ところで、同期合わせに使用されるロック
アップパターン部のデータD2は、各VFO部である。
しかし、各VFO部にて同期を合わせても、その後2つ
の信号処理部81,82が出力するデータDTLE,D
TTEの出力タイミングが変動した場合、次のVFO部
が来るまで同期合わせができないことになり、その結
果、データが読み取れなくなるといった問題が発生す
る。
【0030】本発明は、上記問題点を解消するためにな
されたものであって、その目的は、リーディングエッジ
及びトレーリングエッジのずれに左右されることなくP
WM方式で記録されたデータを確実に読み取ることがで
きる同期パターン読み取り方法、データ読み取り方法、
同期パターン検出回路、アドレスマーク検出回路、デー
タ読み取り装置及びディスク装置を提供することにあ
る。
【0031】
【課題を解決するための手段】請求項1に記載の発明
は、パルス幅変調方式で記録媒体に記録されたデータ中
の同期をとるためのパターンを読み取る同期パターン読
み取り方法であって、同期をとるためのパターンに基づ
いて作られたリーディングエッジ用同期パターンと、同
期をとるためのパターンに基づいて作られたトレーリン
グエッジ用同期パターンとを用意し、リーディングエッ
ジに基づくデータからリーディングエッジ用同期パター
ンを先に検出した時その検出動作を中止し、予め定めた
時間までにトレーリングエッジに基づくデータからトレ
ーリングエッジ用同期パターンを検出しなかったとき、
リーディングエッジに基づくデータからの同期パターン
の検出を再度行わせ、トレーリングエッジに基づくデー
タからトレーリングエッジ用同期パターンを先に検出し
た時その検出動作を中止し、予め定めた時間までにリー
ディングエッジに基づくデータからリーディングエッジ
用同期パターンを検出しなかったとき、トレーリングエ
ッジに基づくデータからの同期パターンの検出を再度行
わせるようした。
【0032】請求項2の発明は、パルス幅変調方式で記
録媒体に記録されたデータを読み取るデータ読み取り方
法であって、同期をとるためのパターンに基づいて作ら
れたリーディングエッジ用同期パターンと、同期をとる
ためのパターンに基づいて作られたトレーリングエッジ
用同期パターンとを用意し、リーディングエッジに基づ
くデータからのリーディングエッジ用同期パターンを検
出した後に、予め定めた時間までにトレーリングエッジ
に基づくデータからトレーリングエッジ用同期パターン
を検出した時、リーディングエッジに基づくデータをト
レーリングエッジに基づくデータの読み取りタイミング
に同期して出力し、トレーリングエッジに基づくデータ
からトレーリングエッジ用同期パターンを検出した後
に、予め定めた時間までにリーディングエッジに基づく
データからリーディングエッジ用同期パターンを検出し
た時、トレーリングエッジに基づくデータをリーディン
グエッジに基づくデータの読み取りタイミングに同期し
て出力するようにした。
【0033】
【作用】請求項1の発明によれば、リーディングエッジ
用同期パターンとトレーリングエッジ用同期パターンの
いずれか一方の検出が成功し、他方の検出が失敗して
も、再び両同期パターンの検出が行われる。従って、一
度の検出失敗で完全に同期パターンの検出が失敗となら
ず、再度の検出の機会が与えられ同期パターンを確実に
検出することが可能となる。
【0034】請求項2の発明によれば、リーディングエ
ッジで検出して読み取られたデータの出力タイミング
と、トレーリングエッジにて検出して読み取られたデー
タの出力タイミングとがずれていても出力タイミングが
調整される。従って、データを確実に読み取ることがで
きる。
【0035】
【実施例】本発明の実施例に従う光ディスク装置を図1
〜図5に従って説明する。図1は、記録媒体としての光
ディスクからのデータ読み取り及び書き込みを行う光デ
ィスク装置の構成を示す。その光ディスク装置で扱われ
る光ディスクは、データがPWM方式で記録され、各セ
クタのフォーマットは図14に示す光ディスクのフォー
マットと本質的に同じである。
【0036】光ディスク11は、モータM1によって回
転される。モータM1は、回転制御回路12にて制御さ
れる。ドライブヘッド13は、モータM2によって駆動
され、光ティスク11の半径方向に移動する。モータM
2は、径方向移動制御回路14にて制御される。ドライ
ブヘッド13は、光ディスクに記録されたデータを読み
取ったり、データを光ディスク11に書き込むための光
ピックアップで構成されている。ドライブヘッド制御回
路15は、光ディスク11に対するデータの記録及び再
生のために、ドライブヘッド11を制御する。ドライブ
ヘッド13が読み取った波形RDPWM は、リードデータ
として信号処理回路16に出力される。信号処理回路1
6は、図12で示す信号処理回路80と本質的に同じで
ある。図2は、信号処理回路16の要部ブロック回路を
示す。信号処理回路16は、第1の信号処理部16aと
第2の信号処理部16bを含む。第1の信号処理部16
aは、図12で示す第1の信号処理部81と本質的に同
じであり、波形RDPWM のリーディングエッジに基づい
てデータDTLEを出力する。第2の信号処理部16b
は、図12で示す第2の信号処理部82と本質的に同じ
であり、波形RDPWM のトレーリングエッジに基づいて
データDTTEと出力する。
【0037】ディスクコントローラ18は、信号処理回
路16からデータDTLE,DTTEを入力し、その両
データDTLE,DTTEを合成しリードデータRDと
し所望の情報を得る。ディスクコントローラ18は、所
望のセクタ90に記録されるべき書き込みデータWDを
信号処理回路16へ出力する。さらに、サーボコントロ
ーラ17は、データ読み出し及び書き込みのためにドラ
イブヘッド13を目的のセクタ90の所属するトラック
位置にシークさせたり、光ディスク11の回転数を所望
の回転数に設定するための各種の駆動制御信号を制御回
路12,14,15に出力する。
【0038】図3は、ディスクコントローラ18内に設
けられた同期パターン検出回路を示す。第1のシフトレ
ジスタ21は、57ビットのシフトレジスタであって、
第1の信号処理部16aから出力されるデータDTLE
のビットデータをクロックNCKに同期して順次入力す
る。第1のシフトレジスタ21は、入力したデータDT
LEの最も最初に入力したビットデータをクロックNC
Kに同期して順次出力する。
【0039】第2のシフトレジスタ22は、57ビット
のシフトレジスタであって、第2の信号処理部16bか
ら出力されるデータDTTEのビットデータをクロック
PCKに同期して順次入力する。第2のシフトレジスタ
22は、入力したデータDTTEの最も最初に入力した
ビットデータをクロックPCKに同期して順次出力す
る。尚、クロックPCKは、クロックNCKと同じ周期
のクロックである。
【0040】データ出力調整回路23は、複数個のファ
ーストインファーストアウト(FIFO)及び退避レジ
スタを含む。該調整回路23は、第1のシフトレジスタ
21からデータDTLEのビットデータをクロックNC
Kに同期して入力するとともに先に入力したビットデー
タをシフトし最も先に入力したビットデータを出力す
る。該調整回路23は、第1信号生成回路28から1シ
ョットの制御信号IPM、第2のタイムチェック回路3
3から1ショットの制御信号OPLを入力する。
【0041】該調整回路23は、制御信号IPMが入力
されると、現在の入力ポインタの値を退避レジスタに書
き込みを行う。この時、制御信号IPMがリセット解除
後初めての入力であった場合は、入力ポインタの動作を
開始する要因となり、以後リセットされるまで動作を行
う。入力ポインタは、クロックNCKに同期して動作す
る。
【0042】その後、制御信号OPLが入力されると、
退避レジスタより出力ポインタの初期値を読み出し、そ
のポインタ値に相当するところからデータDTLEの出
力を開始し、出力ポインタの動作をスタートさせる。出
力ポインタは、クロックPCKに同期して動作する。こ
の動作にてデータDTLEは、クロックNCKからクロ
ックPCKに同期したデータとなる。
【0043】そのため、制御信号IPMと制御信号OP
Lの時間差分だけ、データDTLEの出力を遅らせる事
になり、この予め決めておく時間差が、データDTLE
とデータDTTEのずれに対する許容差となる。
【0044】例えば、予め時間差を4CLKとした場合
に、データDTTEの方がデータDTLEに比較して3
CLK遅い場合に制御信号OPLは、データのずれがな
い場合に比べて、3CLK遅く入力されるため、制御信
号IPMと制御信号OPLの時間差は7CLKとなり、
データのずれがない場合に比べて、データDTLEの出
力は3CLK遅く出力される事になる。
【0045】また、制御信号IPMのみ入力された場合
は(制御信号OPLは入力されない)、出力ポインタは
動作しないため、データDTLEには影響を受けない事
になる。
【0046】また、許容差は以後実施例で、4つと仮定
する。オア回路24は、データ出力調整回路23から出
力されるデータDTLEのビットデータと、第2のシフ
トレジスタ22から出力されるデータDTTEのビット
データを入力する。即ち、オア回路24は、データDT
LEのビットデータとデータDTTEのビットデータを
合成(論理和)し、その合成したビットデータをリード
データRDとして出力する。
【0047】ただし、オア回路24に入力するデータD
TTEは、データ出力調整回路23に入力されるデータ
DTLEに対してデータ出力調整回路23にて予め決め
られた許容差分だけ遅れたものでなければならない。
(本実施例の場合、4つ)第1のシンクパターン検出回
路26は、57ビットのシフトレジスタと比較回路を含
む。第1のシンクパターン検出回路26は、第1のシフ
トレジスタ21からデータDTLEのビットデータをク
ロックNCKに同期して順次入力するとともに、先に入
力したビットデータをシフトし最も先に入力したビット
データを消去する。第1のシンクパターン検出回路26
は、シフトする毎に57ビットのビットデータからなる
データDTLEと予め用意されたリーディングエッジ用
同期パターン(以下、第1の同期パターンという)とを
比較回路にて比較する。第1のシンクパターン検出回路
26は、その検出する動作の期間がウィンド回路34か
らの動作制御信号NSYCWによって制御されている。第1
のシンクパターン検出回路26は、その限られた期間に
おいてデータDTLEが第1の同期パターンであるか否
かを検出する。第1のシンクパターン検出回路26は、
データDTLEが第1の同期パターンと一致すると、第
1の同期パターン検出信号SY1を出力する。
【0048】第1の同期パターンは、各セクタ90のS
YNC92dに記録された同期をとるための同期パター
ン(以下、基本同期パターンという)に基づいて作られ
たパターンである。基本同期パターンは、57ビットで
構成され、その57ビットからなる基本同期パターンが
SYNC92dに記録されている。
【0049】第1の同期パターンは、基本同期パターン
に基づいて以下のようにして作られる。つまり、PWM
方式で記録された基本同期パターンをドライブヘッド1
3が読み出した場合、その基本同期パターンに対するド
ライブヘッド13が出力する波形RDPWM について、第
1の信号処理部16aが出力するはずのデータDTLE
を第1の同期パターンとしている。従って、第1のシン
クパターン検出回路26は、第1の同期パターンとその
時々の第1のシフトレジスタ21から入力されたデータ
DTLEのビットデータを比較し出力する。
【0050】第1のシンクパターン検出回路26から出
力される第1の同期パターン検出信号SY1は、オア回
路27を介して第1信号生成回路28に出力される。第
1信号生成回路28は、第1の同期パターン検出信号S
Y1に基づいてリーディングエッジ側の第1パターン検
出信号NMARK、第1ウィンド制御信号NWING、及び、制
御信号IPMを出力する。
【0051】第2のシンクパターン検出回路29は、5
7ビットのシフトレジスタと比較回路を含む。第2のシ
ンクパターン検出回路29は、第2のシフトレジスタ2
2からデータDTTEのビットデータをクロックPCK
に同期して順次入力するとともに、先に入力したビット
データをシフトし最も先に入力したビットデータを消去
する。第2のシンクパターン検出回路29は、シフトす
る毎に57ビットのビットデータからなるデータDTT
Eと予め用意されたトレーリングエッジ用の同期パター
ン(以下、第2の同期パターンという)とを比較回路に
て比較する。第2のシンクパターン検出回路29は、そ
の検出する動作の期間がウィンド回路34からの動作制
御信号PSYCWによって制御されている。第2のシンクパ
ターン検出回路29は、その限られた期間においてデー
タDTTEが第2の同期パターンであるか否かを検出す
る。第2のシンクパターン検出回路29は、データDT
TEが第2の同期パターンと一致すると、第2の同期パ
ターン検出信号SY2を出力する。
【0052】第2の同期パターンは、前記した基本同期
パターンに基づいて作られたパターンである。第2の同
期パターンは、基本同期パターンに基づいて以下のよう
にして作られる。つまり、PWM方式で記録された基本
同期パターンをドライブヘッド13が読み出した場合、
その基本同期パターンに対するドライブヘッド13が出
力する波形RDPWM について、第2の信号処理部16b
が出力するはずのデータDTTEを第2の同期パターン
としている。従って、第2のシンクパターン検出回路2
9は、第2の同期パターンとその時々の第2のシフトレ
ジスタ22から入力されたデータDTTEのビットデー
タを比較する。
【0053】第2のシンクパターン検出回路29から出
力される第2の同期パターン検出信号SY2は、オア回
路30を介して第2信号生成回路31に出力される。第
2信号生成回路31は、第2の同期パターン検出信号S
Y2に基づいてトレーリングエッジ側の第2パターン検
出信号PMARKと第2ウィンド制御信号PWINGを出力す
る。
【0054】第1のタイムチェック回路32は、クロッ
クNCK、第1パターン検出信号NMARK、及び、第2パ
ターン検出信号PMARKを入力する。第1のタイムチェッ
ク回路32は、ジョンソンカウンタを含む。ジョンソン
カウンタは、第1パターン検出信号NMARKに応答して初
期化され、クロックNCKの数をカウントする。第1の
タイムチェック回路32は、ジョンソンカウンタがクロ
ックNCKの数を4個数える前までに第2パターン検出
信号PMARKが入力されないと、第1信号生成回路28に
制御信号NNDTCを出力する。第1信号生成回路28は、
制御信号NNDTCに応答していままで出力していた第1パ
ターン検出信号NMARK、第1ウィンド制御信号NWINGを
消失させる。第2のタイムチェック回路33は、クロッ
クPCK、第2パターン検出信号PMARK、及び、第1パ
ターン検出信号NMARKを入力する。第2のタイムチェッ
ク回路33は、ジョンソンカウンタを含む。ジョンソン
カウンタは、第2パターン検出信号PMARKに応答して初
期化され、クロックPCKの数をカウントする。第2の
タイムチェック回路33は、ジョンソンカウンタがクロ
ックPCKの数を4個数える前までに第1パターン検出
信号NMARKが入力されないと、第2信号生成回路31に
制御信号PNDTCを出力する。第2信号生成回路31は、
制御信号PNDTCに応答していままで出力していた第2パ
ターン検出信号PMARK及び第2ウィンド制御信号PWING
を消失させる。又、第2のタイムチェック回路33は、
ジョンソンカウンタがクロックPCKの数を4個数える
前までに第1パターン検出信号NMARKが入力された場
合、制御信号OPLの出力をジョンソンカウンタがクロ
ックPCKを4個数え終わった後に行う。
【0055】ウィンド回路34は、第1ウィンド制御信
号NWING及第2ウィンド制御信号PWINGを入力する。
又、ウィンド回路34は、フォーマットカウンタ(FM
C)41から同期パターンの検出を可能にするためのウ
ィンド信号SYW を入力する。ウィンド回路34は、ウ
ィンド信号SYW が出力されている間、第1のシンクパ
ターン検出回路26に動作制御信号NSYCWを出力すると
ともに、第2のシンクパターン検出回路29に動作制御
信号PSYCWを出力する。第1のシンクパターン検出回路
26は、動作制御信号NSYCWが出力されている期間が第
1の同期パターンを検出する動作の期間となる。同様
に、第2のシンクパターン検出回路29は、動作制御信
号PSYCWが出力されている期間が第2の同期パターンを
検出する動作の期間となる。
【0056】動作制御信号NSYCW及びPSYCWを出力して
いる状態において、ウィンド回路34は、第1ウィンド
制御信号NWINGを入力すると、動作制御信号NSYCW、P
SYCWのうち、第1のシンクパターン検出回路26のため
の動作制御信号NSYCWの出力を停止する。そして、第1
ウィンド制御信号NWINGが消失すると、ウィンド回路3
4は、再び動作制御信号NSYCWを出力する。
【0057】又、動作制御信号NSYCW及びPSYCWを出力
している状態において、ウィンド回路34は、第2ウィ
ンド制御信号PWINGを入力すると、動作制御信号NSYC
W、PSYCWのうち、第2のシンクパターン検出回路29
のための動作制御信号PSYCWの出力を停止する。そし
て、第2ウィンド制御信号PWINGが消失すると、ウィン
ド回路34は、再び動作制御信号PSYCWを出力する。
【0058】図4は、ウィンド回路34にウィンド信号
SYW を出力するディスクコントローラ18内に設けら
れた回路を示す。光ディスク装置全体を制御するマイク
ロプロセッシングユニット(MPU)40は、前記制御
回路12,14,15、サーボコントローラ17、及
び、ディスクコントローラ18によって共用されてい
る。フォーマットカウンタ(FMC)41は、PLLシ
ンセサイザ(PLL)42からの基本クロックCLKの
数をカウントする。PLL42は、MPU40からの制
御信号C1を入力し、この制御信号C1に対応する周波
数の基本クロックCLKを出力する。FMC41のカウ
ント値は、ドライブヘッド13によって読み取られる一
つのセクタ90の各ビットデータと相関している。FM
C41は、そのカウント値が1セクタの総ビットデータ
と一致すると、カウント値を初期化し最初からカウント
を行う。FMC41は、カウント値に基づいて同期パタ
ーンの検出を可能にするためのウィンド信号SYW 、ア
ドレスマークの検出を可能にするためのウィンド信号A
MW 、及び、再同期パターンの検出を可能にするための
ウィンド信号RSYW を出力する。
【0059】ウィンド信号SYW が出力されるタイミン
グは、一つのセクタ90からの読み出されるSYNC9
2dの位置と対応している。ウィンド信号AMW が出力
されるタイミングは、一つのセクタ90からの読み出さ
れる第1,第2AM91c,91fの位置と対応してい
る。ウィンド信号RSYW が出力されるタイミングは、
一つのセクタ90からの読み出されるRESYNC92
eの位置と対応している。従って、FMC11のカウン
ト値とドライブヘッド13の位置が同期している限り、
ドライブヘッド13がSYNC92d、第1,第2AM
91c,91f、及び、RESYNC92eの各データ
を出力しているとき、FMC41は、各ウィンド信号S
YW ,AMW ,RSYW を出力する。
【0060】図5は、ディスクコントローラ18内に設
けられたアドレスマーク検出回路と再同期パターン検出
回路を示す。第1のアドレスマーク検出回路51は、1
9ビットのシフトレジスタと比較回路を含む。第1のア
ドレスマーク検出回路51は、前記した第1のシフトレ
ジスタ21からデータDTLEのビットデータを順次入
力するとともに、先に入力したビットデータをシフトし
最も先に入力したビットデータを消去する。第1のアド
レスマーク検出回路51は、シフトする毎に19ビット
のビットデータからなるデータDTLEと予め用意され
たリーディングエッジ用アドレスマークのパターン(以
下、第1のアドレスパターンという)とを比較回路にて
比較する。第1のアドレスマーク検出回路51は、その
検出する動作の期間がウィンド回路34からの動作制御
信号NAMW によって制御されている。第1のアドレスマ
ーク検出回路51は、その限られた期間においてデータ
DTLEが第1のアドレスパターンであるか否かを検出
する。第1のアドレスマーク検出回路51は、データD
TLEが第1のアドレスパターンと一致すると、第1の
アドレスパターン検出信号AM1を出力する。
【0061】第1のアドレスパターンは、各セクタ90
の第1,第2AM91c,91fに記録されたアドレス
マークパターン(以下、基本アドレスパターンという)
に基づいて作られたパターンである。基本アドレスパタ
ーンは、12ビットで構成され、その12ビットからな
る基本アドレスパターンがAM91c,91fにそれぞ
れ記録されている。
【0062】第1のアドレスパターンは、基本アドレス
パターンに基づいて以下のようにして作られる。つま
り、PWM方式で記録された基本アドレスパターンをド
ライブヘッド13が読み出した場合、基本アドレスパタ
ーンに対するドライブヘッド13が出力する波形RDPW
M について、第1の信号処理部16aが出力するはずの
データDTLEを第1のアドレスパターンとしている。
従って、第1のアドレスマーク検出回路51は、第1の
アドレスパターンとその時々の第1のシフトレジスタ2
1から入力されたデータDTLEのビットデータを比較
し出力する。
【0063】第1のアドレスマーク検出回路51から出
力される第1のアドレスパターン検出信号AM1は、前
記したオア回路27を介して第1信号生成回路28に出
力される。従って、第1信号生成回路28は、第1のア
ドレスパターン検出信号AM1に基づいてリーディング
エッジ側の第1パターン検出信号NMARK、第1ウィンド
制御信号NWING及び制御信号IPMを出力する。
【0064】第2のアドレスマーク検出回路52は、1
9ビットのシフトレジスタと比較回路を含む。第2のア
ドレスマーク検出回路52は、前記した第2のシフトレ
ジスタ22からデータDTTEのビットデータを順次入
力するとともに、先に入力したビットデータをシフトし
最も先に入力したビットデータを消去する。第2のアド
レスマーク検出回路52は、シフトする毎に19ビット
のビットデータからなるデータDTTEと予め用意され
たトレーリングエッジ用アドレスマークのパターン(以
下、第2のアドレスパターンという)とを比較回路にて
比較する。第2のアドレスマーク検出回路52は、その
検出する動作の期間がウィンド回路34からの動作制御
信号PAMW によって制御されている。第2のアドレスマ
ーク検出回路52は、その限られた期間においてデータ
DTTEが第2のアドレスパターンであるか否かを検出
する。第2のアドレスマーク検出回路52は、データD
TTEが第2のアドレスパターンと一致すると、第2の
アドレスパターン検出信号AM2を出力する。
【0065】第2のアドレスパターンは、前記した基本
アドレスパターンに基づいて作られたパターンである。
第2のアドレスパターンは、基本アドレスパターンに基
づいて以下のようにして作られる。つまり、PWM方式
で記録された基本同期パターンをドライブヘッド13が
読み出した場合、その基本アドレスパターンに対するド
ライブヘッド13が出力する波形RDPWM について、前
記した第2の信号処理部16bが出力するはずのデータ
DTTEを第2のアドレスパターンとしている。従っ
て、第2のアドレスマーク検出回路52は、第2のアド
レスパターンとその時々の第2のシフトレジスタ22か
ら入力されたデータDTTEのビットデータを比較す
る。
【0066】第2のアドレスマーク検出回路52から出
力される第2のアドレスパターン検出信号AM2は、前
記したオア回路30を介して第2信号生成回路31に出
力される。第2信号生成回路31は、第2のアドレスパ
ターン検出信号AM2に基づいてトレーリングエッジ側
の第2パターン検出信号PMARKと第2ウィンド制御信号
PWINGを出力する。
【0067】第1のリシンクパターン検出回路53は、
23ビットのシフトレジスタと比較回路を含む。第1の
リシンクパターン検出回路53は、第1のシフトレジス
タ21からデータDTLEのビットデータを順次入力す
るとともに、先に入力したビットデータをシフトし最も
先に入力したビットデータを消去する。第1のリシンク
パターン検出回路53は、シフトする毎に23ビットの
ビットデータからなるデータDTLEと予め用意された
リーディングエッジ用再同期パターン(以下、第1の再
同期パターンという)とを比較回路にて比較する。第1
のリシンクパターン検出回路53は、その検出する動作
の期間がウィンド回路34からの動作制御信号NRSYWに
よって制御されている。第1のリシンクパターン検出回
路53は、その限られた期間においてデータDTLEが
第1の再同期パターンであるか否かを検出する。第1の
リシンクパターン検出回路53は、データDTLEが第
1の再同期パターンと一致すると、第1の再同期パター
ン検出信号RS1を出力する。
【0068】第1の再同期パターンは、各セクタ90の
RESYNC92eに記録された同期をとるための再同
期パターン(以下、基本再同期パターンという)に基づ
いて作られたパターンである。基本再同期パターンは2
4ビットで構成され、その24ビットからなる基本再同
期パターンがRESYNC92eに記録されている。
【0069】第1の再同期パターンは、基本再同期パタ
ーンに基づいて以下のようにして作られる。つまり、P
WM方式で記録された基本再同期パターンをドライブヘ
ッド13が読み出した場合、その基本再同期パターンに
対するドライブヘッド13が出力する波形RDPWM につ
いて、第1の信号処理部16aが出力するはずのデータ
DTLEを第1の再同期パターンとしている。従って、
第1のリシンクパターン検出回路53は、第1の再同期
パターンとその時々の第1のシフトレジスタ21から入
力されたデータDTLEのビットデータを比較し出力す
る。
【0070】第1のリシンクパターン検出回路53から
出力される第1の再同期パターン検出信号RS1は、前
記したオア回路27を介して第1信号生成回路28に出
力される。第1信号生成回路28は、第1の再同期パタ
ーン検出信号RS1に基づいてリーディングエッジ側の
第1パターン検出信号NMARK、第1ウィンド制御信号N
WING及び制御信号IPMを出力する。
【0071】第2のリシンクパターン検出回路54は、
23ビットのシフトレジスタと比較回路を含む。第2の
リシンクパターン検出回路54は、第2のシフトレジス
タ22からデータDTTEのビットデータを順次入力す
るとともに、先に入力したビットデータをシフトし最も
先に入力したビットデータを消去する。第2のリシンク
パターン検出回路54は、シフトする毎に23ビットの
ビットデータからなるデータDTTEと予め用意された
トレーリングエッジ用の第2の再同期パターンとを比較
回路にて比較する。第2のリシンクパターン検出回路5
3は、その検出する動作の期間がウィンド回路34から
の動作制御信号PRSYWによって制御されている。第2の
リシンクパターン検出回路54は、その限られた期間に
おいてデータDTTEが第2の再同期パターンであるか
否かを検出する。第2のリシンクパターン検出回路54
は、データDTTEが第2の再同期パターンと一致する
と、第2の再同期パターン検出信号RS2を出力する。
【0072】第2の再同期パターンは、前記基本再同期
パターンに基づいて作られたパターンである。第2の再
同期パターンは、基本再同期パターンに基づいて以下の
ようにして作られる。つまり、PWM方式で記録された
基本再同期パターンをドライブヘッド13が読み出した
場合、その基本再同期パターンに対するドライブヘッド
13が出力する波形RDPWM について、第2の信号処理
部16bが出力するはずのデータDTTEを第2の再同
期パターンとしている。従って、第2のリシンクパター
ン検出回路54は、第2の再同期パターンとその時々の
第2のシフトレジスタ22から入力されたデータDTT
Eのビットデータを比較する。
【0073】第2のリシンクパターン検出回路54から
出力される第2の再同期パターン検出信号RS2は、前
記したオア回路30を介して第2信号生成回路31に出
力される。第2信号生成回路31は、第2の再同期パタ
ーン検出信号RS2に基づいてトレーリングエッジ側の
第2パターン検出信号PMARKと第2ウィンド制御信号P
WINGを出力する。
【0074】ウィンド回路34は、FMC41からのウ
ィンド信号AMW に基づいて第1のアドレスマーク検出
回路51に動作制御信号NAMW を出力するとともに、第
2のアドレスマーク検出回路52に動作制御信号PAMW
を出力する。第1のアドレスマーク検出回路51は、動
作制御信号NAMW が出力されている期間が第1のアドレ
スパターンを検出する動作の期間となる。同様に、第2
のアドレスマーク検出回路52は、動作制御信号PAMW
が出力されている期間が第2のアドレスパターンを検出
する動作の期間となる。
【0075】動作制御信号NAMW ,PAMW を出力してい
る状態において、ウィンド回路34は、第1のアドレス
パターン検出信号AM1に基づく第1ウィンド制御信号
NWINGを入力すると、動作制御信号NAMW ,PAMW のう
ち、第1のアドレスマーク検出回路51のための動作制
御信号NAMW の出力を停止する。そして、第1ウィンド
制御信号NWINGが消失すると、ウィンド回路34は、再
び動作制御信号NAMWを出力する。
【0076】又、動作制御信号NAMW ,PAMW を出力し
ている状態において、ウィンド回路34は、第2のアド
レスパターン検出信号AM2に基づく第2ウィンド制御
信号PWINGを入力すると、動作制御信号NAMW 、PAMW
のうち、第2のアドレスマーク検出回路52のための動
作制御信号PAMW の出力を停止する。そして、第2ウィ
ンド制御信号PWINGが消失すると、ウィンド回路34
は、再び動作制御信号PAMW を出力する。
【0077】又、ウィンド回路34は、FMC41から
のウィンド信号RSYW に基づいて第1のリシンクパタ
ーン検出回路53に動作制御信号NRSYWを出力するとと
もに、第2のリシンクパターン検出回路54に動作制御
信号PRSYWを出力する。第1のリシンクパターン検出回
路53は、動作制御信号NRSYWが出力されている期間が
第1の再同期パターンを検出する動作の期間となる。同
様に、第2のリシンクパターン検出回路53は、動作制
御信号PRSYWが出力されている期間が第2の再同期パタ
ーンを検出する動作の期間となる。
【0078】動作制御信号NRSYW,PRSYWを出力してい
る状態において、ウィンド回路34は、第1の再同期パ
ターン検出信号RS1に基づく第1ウィンド制御信号N
WINGを入力すると、動作制御信号NRSYW,PRSYWのう
ち、第1のリシンクパターン検出回路53のための動作
制御信号NRSYWの出力を停止する。そして、第1ウィン
ド制御信号NWINGが消失すると、ウィンド回路34は、
再び動作制御信号NRSYWを出力する。
【0079】又、動作制御信号NRSYW,PRSYWを出力し
ている状態において、ウィンド回路34は、第2の再同
期パターン検出信号RS2に基づく第2ウィンド制御信
号PWINGを入力すると、動作制御信号NRSYW、PRSYWの
うち、第2のリシンクパターン検出回路54のための動
作制御信号PRSYWの出力を停止する。そして、第2ウィ
ンド制御信号PWINGが消失すると、ウィンド回路34
は、再び動作制御信号PRSYWを出力する。
【0080】次に、上記のように光ディスク装置の作用
を説明する。光ディスク11に記録されたデータがドラ
イブヘッド13から読み出され、その波形RDPWM が信
号処理回路16に出力されている。そして、信号処理回
路16において、第1の信号処理部16aは、ドライブ
ヘッド13が読み出したデータ(波形RDPWM )をリー
ディングエッジに基づいてデータDTLEを生成しその
ビットデータを第1のシフトレジスタ21に出力する。
又、第2の信号処理部16bは、ドライブヘッド13が
読み出したデータ(波形RDPWM )をトレーリングエッ
ジに基づいてデータDTTEを生成しそのビットデータ
を第2のシフトレジスタ22に出力する。
【0081】第1のシフトレジスタ21は、データDT
LEのビットデータをデータ出力調整回路23を介して
オア回路24に出力する。又、第2のシフトレジスタ2
2は、データDTTEのビットデータをオア回路24に
出力する。そして、オア回路24は、データDTLEの
ビットデータとデータDTTEのビットデータとを合成
(論理和)してリードデータRDとして出力する。即
ち、この時点で、PWM方式で記録されたデータはPP
M方式のデータ形式に変換されたデータとなる。このデ
ータRDは、ディスクコントローラ18内で所望の情報
として処理されることになる。
【0082】この状態において、FMC41からウィン
ド回路34にウィンド信号SYW が出力されると、ウィ
ンド回路34はウィンド信号SYW に応答して第1のシ
ンクパターン検出回路26に動作制御信号NSYCWを出力
するとともに、第2のシンクパターン検出回路29に動
作制御信号PSYCWを出力する。
【0083】第1のシンクパターン検出回路26は、動
作制御信号NSYCWに応答して第1のシフトレジスタ21
からのデータDTLEのビットデータと入力する。第1
のシンクパターン検出回路26は、その入力されてくる
データDTLEのビットデータと予め用意されている第
1の同期パターンとを比較する。
【0084】一方、第2のシンクパターン検出回路29
は、動作制御信号PSYCWに応答して第2のシフトレジス
タ22からのデータDTTEのビットデータを入力す
る。第2のシンクパターン検出回路29は、その入力さ
れてくるデータDTTEのビットデータと予め用意され
ている第2の同期パターンとを比較する。即ち、セクタ
90のSYNC92dに記録された同期パターンの検出
が開始される。
【0085】やがて、例えば第2のシンクパターン検出
回路29が、先に第2の同期パターンを検出すると、該
パターン検出回路29は第2の同期パターン検出信号S
Y2を出力する。第2信号生成回路31は、第2の同期
パターン検出信号SY2に応答して第2パターン検出信
号PMARK及び第2ウィンド制御信号PWINGを出力する。
ウィンド回路34は、第2ウィンド制御信号PWINGに応
答して動作制御信号PSYCWの出力を停止する。第2のシ
ンクパターン検出回路29は、動作制御信号PSYCWの消
失に応答して、比較検出を中止する。
【0086】また、第2のタイムチェック回路33は、
第2パターン検出信号PMARKに応答してジョンソンカウ
ンタを動作させる。そして、例えば、第1のシンクパタ
ーン検出回路26が、第2のタイムチェック回路33の
カウンタがクロックPCKを2個数えた時に第1の同期
パターンを検出したとする。その場合、制御信号IPM
がデータ出力調整回路23に入力される。そして、その
時の入力ポインタが退避レジスタに書き込まれ、入力ポ
インタの動作がスタートし、データDTLEの格納を始
める。そして、第2のタイムチェック回路33のカウン
タがクロックPCKを4個数えたところで、制御信号O
PLがデータ出力調整回路23に入力され、出力ポイン
タに退避レジスタの値が読み出され、出力ポインタの動
作がスタートし、データDTLEが出力される。この
時、データDTLEの調整量は2クロック分早く出力さ
れた事になる。
【0087】その結果、同期がとられたデータDTLE
のデータビットとデータDTTEのデータビットは、オ
ア回路24にて合成(論理和)され、このデータRDと
してディスクコントローラ18内で所望の情報として処
理されることになる。
【0088】尚、この場合、同期が合ったということか
ら、第1及び第2信号生成回路28,31はウィンド信
号SYW が消失するまで出力し続けるため、一旦、同期
がとられた後は、第1及び第2のシンクパターン検出回
路26,29の比較検出動作は終了し、次の新たなウィ
ンド信号SYW を待つ。
【0089】一方、第1のシンクパターン検出回路26
が、第2のタイムチェック回路33のカウンタがクロッ
クPCKを4個数える間に第1の同期パターンを検出し
なかった時、第2のタイムチェック回路33は、第2信
号生成回路31に制御信号PNDCTを出力する。
【0090】この場合、データ出力調整回路23は、制
御信号IPMによって入力ポインタ値を退避レジスタに
書き込む動作を行うだけで(制御信号OPLが入力され
ないため)、データDTLEの出力は影響を受けない。
【0091】第2信号生成回路31は、制御信号PNDCT
に応答して第2パターン検出信号PMARKと第2ウィンド
制御信号PWINGを消失させる。従って、ウィンド回路3
4からの動作制御信号PSYCWが再出力され、第2のシン
クパターン検出回路29は再び第2のシフトレジスタ2
2からデータDTTEのビットデータを入力し第2の同
期パターンの比較検出動作を開始する。
【0092】その後、遅れて第1のシンクパターン検出
回路26が、第1の同期パターンを検出すると、第1の
シンクパターン検出回路26は第1の同期パターン検出
信号SY1を出力する。第1信号生成回路28は、第1
の同期パターン検出信号SY1に応答して第1パターン
検出信号NMARK、第1ウィンド制御信号NWING、及び、
制御信号IPMを出力する。ウィンド回路34は、第1
ウィンド制御信号NWINGに応答して動作制御信号NSYCW
の出力を停止する。第1のシンクパターン検出回路26
は、動作制御信号NSYCWの消失に応答して、比較検出を
停止する。
【0093】又、第1のタイムチェック回路32は、第
1パターン検出信号NMARKに応答してジョンソンカウン
タを動作させる。この時、第1のタイムチェック回路3
2のカウンタがクロックNCKを4個数える間に第2の
同期パターンを検出しなかった場合、第1のタイムチェ
ック回路32は第1信号生成回路28に制御信号NNDCT
を出力する。
【0094】第1信号生成回路28は、制御信号NNDCT
に応答して第1パターン検出信号NMARKと第1ウィンド
制御信号NWINGを消失させる。従って、ウィンド回路3
4からの動作制御信号NSYCWが再出力され、第1のシン
クパターン検出回路26は再び第1のシフトレジスタ2
1からデータDTLEのビットデータを入力し第1の同
期パターンの比較検出動作を開始する。
【0095】この時、データ出力調整回路23は、制御
信号IPM,制御信号OPL共に入力されないため、何
の影響も受けない。再び、第2のシンクパターン検出回
路29が、第2の同期パターンを検出し第2の同期パタ
ーン検出信号SY2を出力すると、第2信号生成回路3
1は第2パターン検出信号PMARKと第2ウィンド制御信
号PWINGを出力する。ウィンド回路34は、第2ウィン
ド制御信号PWINGに応答して動作制御信号PSYCWの出力
を停止する。第2のシンクパターン検出回路29は、動
作制御信号PSYCWの消失に応答して、比較検出を中止す
る。
【0096】又、第2のタイムチェック回路33は、第
2パターン検出信号PMARKに応答してジョンソンカウン
タを動作させる。そして、例えば、第1のシンクパター
ン検出回路26が、第2のタイムチェック回路33のカ
ウンタがクロックPCKを1個数えた時に第1の同期パ
ターンを検出したとする。この場合、第2のタイムチェ
ック回路33は、第2信号生成回路31に制御信号PND
CTの出力はしない。
【0097】また、データ出力回路23では、制御信号
IPMが入力されてから、制御信号OPLが入力される
まで約3クロックとなり、データDTLEは1クロック
PCK分早く出力される事になり、同期のずれが解消さ
れる。
【0098】一方、例えば第1のシンクパターン検出回
路26が、先に第1の同期パターンを検出すると、該パ
ターン検出回路26は第1の同期パターン検出信号SY
1を出力する。第1信号生成回路28は、第1の同期パ
ターン検出信号SY1に応答して第1パターン検出信号
NMARK、第1ウィンド制御信号NWING、及び、制御信号
IPMを出力する。ウィンド回路34は、第1ウィンド
制御信号NWINGに応答して動作制御信号NSYCWの出力を
停止する。第1のシンクパターン検出回路26は、動作
制御信号NSYCWの消失に応答して、比較検出を中止す
る。又、第1のタイムチェック回路32は、第1パター
ン検出信号NMARKに応答してジョンソンカウンタを動作
させる。データ出力調整回路23は、制御信号IPMに
より入力ポインタ値を退避レジスタに書き込む動作を行
う。
【0099】そして、例えば、第2のシンクパターン検
出回路29が、第1のタイムチェック回路32のカウン
タがクロックNCKを2個数えた時に第2の同期パター
ンを検出したとする。第2のタイムチェック回路33
は、制御信号OPLを出力する。
【0100】第2のタイムチェック回路33は、クロッ
クPCKを4個かぞえた後、制御信号OPLを出力す
る。その間、データ出力調整回路23では、クロックN
CKの約6個分のデータDTLEを蓄えた後、データD
TLEを出力する事になる。これにより、データDTL
Eを2個分遅らせて出力した事になり、データDTLE
とデータDTTEとの同期のずれが解消された事にな
る。その結果、同期がとられたデータDTLEのデータ
ビットとデータDTTEのデータビットは、オア回路2
4にて合成(論理和)され、このデータRDとしてディ
スクコントローラ18内で所望の情報として処理される
ことになる。
【0101】尚、この場合、同期が合ったということか
ら、第1及び第2信号生成回路28,31はウィンド信
号SYW が消失するまで出力し続けるため、一旦、同期
がとられた後は、第1及び第2のシンクパターン検出回
路26,29の比較検出動作は終了し、次の新たなウィ
ンド信号SYW を待つ。
【0102】尚、アドレスマークの検出も上記と同様に
第1及び第2のアドレスマーク検出回路51,52が対
応する第1、第2のアドレスパターンを比較検出する。
そして、その検出結果に基づいて上記した第1、第2信
号生成回路28,31、第1,第2のタイムチェック回
路32,33等が同様に動作し、データDTLEとデー
タDTTEとの同期のずれを解消する。
【0103】再同期パターンの検出も上記と同様に第1
及び第2のリシンクパターン検出回路53,54が対応
する第1、第2のリシンクパターンを比較検出する。そ
して、その検出結果に基づいて上記した第1、第2信号
生成回路28,31、第1,第2のタイムチェック回路
32,33等が同様に動作し、データDTLEとデータ
DTTEとの同期のずれを解消する。
【0104】このように本実施例において、第1の信号
処理部16aからのリーディングエッジに基づくデータ
DTLEと、第2の信号処理部16bからのトレーリン
グエッジに基づくデータDTTEの出力タイミングがず
れても、同期パターンを検出しそのパターンを検出した
時点で出力タイミングを調整するようにした。従って、
従来のようにロックアップパターン部のデータに基づく
出力タイミング調整だけに比べより確実なデータ読み取
りができる。
【0105】しかも、本実施例において、第1の同期パ
ターンと第2の同期パターンのいずれか一方のパターン
の検出に成功した後、何らかの原因で他方の同期パター
ンの検出に失敗しても、再び第1の同期パターンと第2
の同期パターンの検出を行えるようにした。従って、光
ディスク装置は、一度の検出失敗で直ちにシステムエラ
ー等の判断を下すこがなく、その信頼性はより高いもの
となる。
【0106】又、本実施例では、アドレスマーク及び再
同期パターンについても同様な検出を行って同期合わせ
を行うようにした。従って、確実なデータ読み取りがで
きるとともに、光ディスク装置の信頼性をさらに向上さ
せることができる。
【0107】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 (1)上記実施例では、同期パターン、アドレスマー
ク、及び、再同期パターンの3つの検出したが、いずれ
か1つのみを検出する光ディスク装置に実施してもよ
い。勿論、同期パターンとアドレスマークの検出、同期
パターンと再同期パターンの検出といった組み合わせで
実施してもよい。 (2)上記実施例では、リーディングエッジに基づくデ
ータDTLEをデータ出力調整回路23にて出力タイミ
ングを調整したが、新たにトレーリングエッジに基づく
データDTTEに対するデータ出力調整回路を設けて、
2つの調整回路にてタイミング調整を行うようにしても
よい。 (3)上記実施例では光ディスク11を記録媒体とした
光ディスク装置に具体化したが、磁気ディスクを記録媒
体としたディスク装置に具体化してもよい。
【0108】
【発明の効果】以上詳述したように、本発明によればP
WM方式で記録媒体に記録されたデータを確実に読み取
ることができる優れた効果を有する。
【図面の簡単な説明】
【図1】一実施例の光ディスク装置の基本構成を示すブ
ロック回路図。
【図2】信号処理回路を説明するためのブロック回路
図。
【図3】同期パターン検出回路を説明するためのブロッ
ク回路図。
【図4】フォーマットカウンタを説明するためのブロッ
ク回路図。
【図5】アドレスマーク検出回路と再同期パターン検出
回路を説明するためのブロック回路図。
【図6】同期パターン検出回路の作用を説明するための
タイムチャート。
【図7】PWM方式とPPM方式との相違を説明する説
明図。
【図8】データ読み取りの原理を説明する説明図。
【図9】ロックアップパターン部のデータ波形を示す波
形図。
【図10】ロックアップパターン部のデータ波形を示す
波形図。
【図11】ロックアップパターン部のデータ波形を示す
波形図。
【図12】信号処理回路を説明するブロック回路図。
【図13】データ波形と出力データとの関係を示す説明
図。
【図14】セクタのフォーマットを説明する説明図。
【符号の説明】
11 光ディスク 13 ドライブヘッド 16 信号処理回路 16a 第1の信号処理部 16b 第2の信号処理部 17 サーボコントローラ 18 ディスクコントローラ 21 第1のシフトレジスタ 22 第2のシフトレジスタ 23 データ出力調整回路 24,27,30 オア回路 26 第1のシンクパターン検出回路 28 第1信号生成回路 29 第2のシンクパターン検出回路 31 第2信号生成回路 32 第1のタイムチェック回路 33 第2のタイムチェック回路 34 ウィンド回路

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 パルス幅変調方式で記録媒体に記録され
    たデータ中の同期をとるためのパターンを読み取る同期
    パターン読み取り方法であって、 同期をとるためのパターンに基づいて作られたリーディ
    ングエッジ用同期パターンと、同期をとるためのパター
    ンに基づいて作られたトレーリングエッジ用同期パター
    ンとを用意し、 リーディングエッジに基づくデータからリーディングエ
    ッジ用同期パターンを先に検出した時その検出動作を中
    止し、予め定めた時間までにトレーリングエッジに基づ
    くデータからトレーリングエッジ用同期パターンを検出
    しなかったとき、リーディングエッジに基づくデータか
    らの同期パターン検出を再度行わせ、 トレーリングエッジに基づくデータからトレーリングエ
    ッジ用同期パターンを先に検出した時その検出動作を中
    止し、予め定めた時間までにリーディングエッジに基づ
    くデータからリーディングエッジ用同期パターンを検出
    しなかったとき、トレーリングエッジに基づくデータか
    らの同期パターンの検出を再度行わせるようした同期パ
    ターン読み取り方法。
  2. 【請求項2】 パルス幅変調方式で記録媒体に記録され
    たデータを読み取るデータ読み取り方法であって、 同期をとるためのパターンに基づいて作られたリーディ
    ングエッジ用同期パターンと、同期をとるためのパター
    ンに基づいて作られたトレーリングエッジ用同期パター
    ンとを用意し、 リーディングエッジに基づくデータからリーディングエ
    ッジ用同期パターンを検出した後に、予め定めた時間ま
    でにトレーリングエッジに基づくデータからトレーリン
    グエッジ用同期パターンを検出した時、リーディングエ
    ッジに基づくデータをトレーリングエッジに基づくデー
    タの読み取りタイミングに同期して出力し、 トレーリングエッジに基づくデータからトレーリングエ
    ッジ用同期パターンを検出した後に、予め定めた時間ま
    でにリーディングエッジに基づくデータからリーディン
    グエッジ用同期パターンを検出した時、トレーリングエ
    ッジに基づくデータをリーディングエッジに基づくデー
    タの読み取りタイミングに同期して出力するようにした
    データ読み取り方法。
  3. 【請求項3】 請求項2に記載のデータ読み取り方法に
    おいて、請求項1に記載の同期パターン読み取り方法を
    備えたデータ読み取り方法。
  4. 【請求項4】 パルス幅変調方式で記録媒体に記録され
    たデータ中の同期をとるためのパターンを読み取る同期
    パターン検出回路であって、 前記データについてリーディングエッジに基づいて生成
    されたリーディングエッジ用データから同期をとるため
    のパターンについて作られたリーディングエッジ用同期
    パターンを検出するための第1のシンクパターン検出回
    路と、 前記データについてトレーリングエッジに基づいて生成
    されたトレーリングエッジ用データから同期をとるため
    のパターンについて作られたトレーリングエッジ用同期
    パターンを検出するための第2のシンクパターン検出回
    路と、 第1のシンクパターン検出回路がリーディングエッジ用
    同期パターンを検出した時、その第1のシンクパターン
    検出回路の検出動作を中止させるための第1信号生成回
    路と、 第2のシンクパターン検出回路がトレーリングエッジ用
    同期パターンを検出した時、その第2のシンクパターン
    検出回路の検出動作を中止させるための第2信号生成回
    路と、 リーディングエッジ用同期パターンがトレーリングエッ
    ジ用同期パターンより先に検出され予め定めた時間以内
    にトレーリングエッジ用同期パターンが検出されない
    時、前記動作を中止している第1のシンクパターン検出
    回路の検出動作を再開させるための第1のタイムチェッ
    ク回路と、 トレーリングエッジ用同期パターンがリーディングエッ
    ジ用同期パターンより先に検出され予め定めた時間以内
    にリーディングエッジ用同期パターンが検出されない
    時、前記動作を中止している第2のシンクパターン検出
    回路の検出動作を再開させるための第2のタイムチェッ
    ク回路とからなる同期パターン検出回路。
  5. 【請求項5】 パルス幅変調方式で記録媒体に記録され
    たデータ中のアドレスマークを読み取るアドレスマーク
    検出回路であって、 前記データについてリーディングエッジに基づいて生成
    されたリーディングエッジ用データからアドレスマーク
    について作られたリーディングエッジ用アドレスパター
    ンを検出するための第1のアドレスマーク検出回路と、 前記データについてトレーリングエッジに基づいて生成
    されたトレーリングエッジ用データからアドレスマーク
    について作られたトレーリングエッジ用アドレスパター
    ンを検出するための第2のアドレスマーク検出回路と、 第1のアドレスマーク検出回路がリーディングエッジ用
    アドレスパターンを検出した時、その第1のアドレスマ
    ーク検出回路の検出動作を中止させるための第1信号生
    成回路と、 第2のアドレスマーク検出回路がトレーリングエッジ用
    アドレスパターンを検出した時、その第2のアドレスマ
    ーク検出回路の検出動作を中止させるための第2信号生
    成回路と、 リーディングエッジ用アドレスパターンがトレーリング
    エッジ用アドレスパターンより先に検出され予め定めた
    時間以内にトレーリングエッジ用アドレスパターンが検
    出されない時、前記動作を中止している第1のアドレス
    マーク検出回路の検出動作を再開させるための第1のタ
    イムチェック回路と、 トレーリングエッジ用アドレスパターンがリーディング
    エッジ用アドレスパターンより先に検出され予め定めた
    時間以内にリーディングエッジ用アドレスパターンが検
    出されない時、前記動作を中止している第2のアドレス
    マーク検出回路の検出動作を再開させるための第2のタ
    イムチェック回路とからなるアドレスマーク検出回路。
  6. 【請求項6】 パルス幅変調方式で記録媒体に記録され
    たデータを読み取るデータ読み取り装置であって、 前記データについてリーディングエッジに基づいて生成
    されたリーディングエッジ用データからアドレスマーク
    について作られたリーディングエッジ用アドレスパター
    ンを検出するための第1のアドレスマーク検出回路と、 前記データについてトレーリングエッジに基づいて生成
    されたトレーリングエッジ用データからアドレスマーク
    について作られたトレーリングエッジ用アドレスパター
    ンを検出するための第2のアドレスマーク検出回路と、 第1のアドレスマーク検出回路がリーディングエッジ用
    アドレスパターンを検出した時、その第1のアドレスマ
    ーク検出回路の検出動作を中止させるための第1信号生
    成回路と、 第2のアドレスマーク検出回路がトレーリングエッジ用
    アドレスパターンを検出した時、その第2のアドレスマ
    ーク検出回路の検出動作を中止させるための第2信号生
    成回路と、 リーディングエッジ用アドレスパターンがトレーリング
    エッジ用アドレスパターンより先に検出され予め定めた
    時間以内にトレーリングエッジ用アドレスパターンが検
    出された時、又は、トレーリングエッジ用アドレスパタ
    ーンがリーディングエッジ用アドレスパターンより先に
    検出され予め定めた時間以内にリーディングエッジ用ア
    ドレスパターンが検出された時、その検出タイミングの
    相違に基づいて、リーディングエッジ用データとトレー
    リングエッジ用データの出力タイミングを調整するデー
    タ出力調整回路とからなるデータ読み取り装置。
  7. 【請求項7】 請求項6に記載のデータ読み取り装置に
    おいて、請求項4に記載の同期パターン検出回路を備え
    たデータ読み取り装置。
  8. 【請求項8】 請求項6又は7のいずれかのデータ読み
    取り装置を備えたディスク装置。
JP06127495A 1995-03-20 1995-03-20 同期パターン読み取り方法、同期パターン検出回路、アドレスマーク検出回路 Expired - Fee Related JP3621149B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP06127495A JP3621149B2 (ja) 1995-03-20 1995-03-20 同期パターン読み取り方法、同期パターン検出回路、アドレスマーク検出回路
US08/615,390 US5661708A (en) 1995-03-20 1996-03-14 Apparatus and method for detecting a sync pattern and an address mark within data provided from a recording medium
EP96104237A EP0734020B1 (en) 1995-03-20 1996-03-18 Apparatus and method for detecting a sync pattern and an address mark within data provided from a recording medium
DE69622775T DE69622775T2 (de) 1995-03-20 1996-03-18 Vorrichtung und Verfahren zur Erkennung eines Synchronmusters und eines Adressierungsmusters, die innerhalb der Daten, die von einem Aufzeichnungsmedium geliefert werden, liegen
KR1019960007286A KR100248695B1 (ko) 1995-03-20 1996-03-19 동기패턴판독방법,데이타판독방법,동기패턴_검출회로,_어드레스마크_검출회로,데이타판독장치및디스크장치
US08/779,095 US5696745A (en) 1995-03-20 1997-01-06 Apparatus and method for detective a sync pattern and an address mark within data provided from a recording medium

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06127495A JP3621149B2 (ja) 1995-03-20 1995-03-20 同期パターン読み取り方法、同期パターン検出回路、アドレスマーク検出回路

Publications (2)

Publication Number Publication Date
JPH08255437A true JPH08255437A (ja) 1996-10-01
JP3621149B2 JP3621149B2 (ja) 2005-02-16

Family

ID=13166477

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06127495A Expired - Fee Related JP3621149B2 (ja) 1995-03-20 1995-03-20 同期パターン読み取り方法、同期パターン検出回路、アドレスマーク検出回路

Country Status (5)

Country Link
US (2) US5661708A (ja)
EP (1) EP0734020B1 (ja)
JP (1) JP3621149B2 (ja)
KR (1) KR100248695B1 (ja)
DE (1) DE69622775T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100486242B1 (ko) * 2001-10-16 2005-05-03 삼성전자주식회사 다이나믹 기입 전략을 위한 최소의 지연을 가지는 버퍼링방법, 버퍼 장치 및 이를 구비하는cd-rw/dvd-rw 시스템

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0147110B1 (ko) * 1995-02-23 1998-10-15 구자홍 디브이씨알의 동기신호검출장치
KR100212990B1 (ko) * 1996-09-05 1999-08-02 윤종용 하드디스크드라이브의데이타어드레스마크구성및처리방법
JP3835495B2 (ja) * 1997-03-12 2006-10-18 富士通株式会社 磁気ディスク装置及び磁気ディスク媒体
KR100362567B1 (ko) * 1998-12-24 2003-04-07 삼성전자 주식회사 버스트컷팅영역에기록되어있는정보들을디코딩하기위한동기정보검출방법
JP3519309B2 (ja) * 1999-04-28 2004-04-12 シャープ株式会社 光ディスク、光再生装置及び光記録装置
KR100546313B1 (ko) * 2003-02-05 2006-01-26 삼성전자주식회사 광기록기기를 위한 위치정보 어드레스 동기 검출 장치 및방법
US6950379B2 (en) * 2003-03-28 2005-09-27 Mediatek Inc. Burst cutting area extraction method and device
US7502187B2 (en) * 2004-07-28 2009-03-10 Agere Systems Inc. Address mark detection
US8976477B1 (en) * 2014-02-12 2015-03-10 Lsi Corporation System and method for generating soft-orthogonal syncmarks

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US383171A (en) * 1888-05-22 Air-heating device for cars
US150351A (en) * 1874-04-28 Improvement in iviechamical movements
US866692A (en) * 1907-03-11 1907-09-24 William Sloss Jr Rail joint or chair.
JPH0731877B2 (ja) * 1985-07-03 1995-04-10 株式会社日立製作所 情報記録再生方法及び装置
JP2810035B2 (ja) * 1986-08-22 1998-10-15 株式会社日立製作所 光学的記録再生方法
JP2845915B2 (ja) * 1989-01-06 1999-01-13 株式会社日立製作所 情報再生方法および情報再生装置
US5150351A (en) * 1989-06-30 1992-09-22 Matsushita Electric Industrial Co., Ltd. Optical information recording apparatus for recording an input signal having variable width pulse duration and pulse spacing periods
JP2534778B2 (ja) * 1989-09-26 1996-09-18 株式会社日立製作所 情報記録/再生方式および情報記録/再生装置
JPH04248162A (ja) * 1991-01-24 1992-09-03 Sony Corp ディスク再生装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100486242B1 (ko) * 2001-10-16 2005-05-03 삼성전자주식회사 다이나믹 기입 전략을 위한 최소의 지연을 가지는 버퍼링방법, 버퍼 장치 및 이를 구비하는cd-rw/dvd-rw 시스템

Also Published As

Publication number Publication date
KR960035584A (ko) 1996-10-24
EP0734020A2 (en) 1996-09-25
DE69622775D1 (de) 2002-09-12
JP3621149B2 (ja) 2005-02-16
KR100248695B1 (ko) 2000-03-15
EP0734020B1 (en) 2002-08-07
EP0734020A3 (en) 1999-06-16
US5696745A (en) 1997-12-09
US5661708A (en) 1997-08-26
DE69622775T2 (de) 2002-11-28

Similar Documents

Publication Publication Date Title
US6081397A (en) Method and apparatus for SID-to-SID period estimation
JP2662491B2 (ja) サーボマークパターン生成及び検出方法
US7885027B2 (en) Magnetic disk drive with error correction
JPH1050015A (ja) サーボアドレスマーク検出ミッシングによるサーボパターンオーバライト防止回路
JPH08255437A (ja) 同期パターン読み取り方法、データ読み取り方法、同期パターン検出回路、アドレスマーク検出回路、データ読み取り装置及びディスク装置
US6650606B2 (en) Optical disk device controlling a revolution of a recordable optical disk according to a displacement between a phase of a sector synchronizing signal generated from a data-writing reference clock signal and a phase of a synchronizing signal obtained from address information
JP2998161B2 (ja) 記録媒体の同期信号読取方法及び装置
JP2606090B2 (ja) 光学的情報制御装置
JP2000173194A (ja) Pll回路、pll回路の制御装置、及びディスク装置
JP2594914B2 (ja) 光デイスク装置
JP2988460B2 (ja) 磁気ディスク装置
US7106672B1 (en) Method and apparatus for using a frequency difference to adjust a target bit for bit counting
JP3361165B2 (ja) 情報記録再生装置
JPS5994246A (ja) 光デイスク装置
JP2560597B2 (ja) デ−タ変換ディスク装置
JPS63173274A (ja) デ−タ記録方式
JPH02306475A (ja) 情報読み取り回路
JP2001195821A (ja) 再生速度誤差補正装置
JP2001285072A (ja) デコード装置及び記憶装置
JPH08263845A (ja) 光学式情報記録再生装置
JPS6275970A (ja) 磁気デイスク駆動装置
JP2000090593A (ja) 光ディスク記録再生装置
KR910014916A (ko) 기록매체로 부터의 동기신호 판독방법 및 그 장치
JPH04181555A (ja) 光ディスク装置
JPH04170767A (ja) 光ディスク装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040802

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041116

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041117

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081126

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081126

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081126

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091126

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees