JPH08255437A - 同期パターン読み取り方法、データ読み取り方法、同期パターン検出回路、アドレスマーク検出回路、データ読み取り装置及びディスク装置 - Google Patents
同期パターン読み取り方法、データ読み取り方法、同期パターン検出回路、アドレスマーク検出回路、データ読み取り装置及びディスク装置Info
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- JPH08255437A JPH08255437A JP7061274A JP6127495A JPH08255437A JP H08255437 A JPH08255437 A JP H08255437A JP 7061274 A JP7061274 A JP 7061274A JP 6127495 A JP6127495 A JP 6127495A JP H08255437 A JPH08255437 A JP H08255437A
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Optical Recording Or Reproduction (AREA)
Abstract
(57)【要約】
【目的】ＰＷＭ方式で記録されたデータを確実に読み取
ることを目的とする。 【構成】第１のシンクパターン検出回路２６はデータＤ
ＴＬＥと第１の同期パターンとを比較する。第２のシン
クパターン検出回路２９はデータＤＴＴＥと第２の同期
パターンとを比較する。第１信号生成回路２８は検出回
路２６がデータＤＴＬＥから第１の同期パターンを検出
した時、検出回路２６の検出動作を中止させる。第２信
号生成回路３１は検出回路２９がデータＤＴＴＥから第
２の同期パターンを検出した時、その検出回路２９の検
出動作を中止させる。第１のタイムチェック回路３２は
第１の同期パターンが先に検出され予め定めた時間以内
に第２同期パターンが検出されない時、検出回路２６の
検出動作を再開させる。第２のタイムチェック回路３３
は第２の同期パターンが先に検出され予め定めた時間以
内に第１の同期パターンが検出されない時、検出回路２
９の検出動作を再開させる。
ることを目的とする。 【構成】第１のシンクパターン検出回路２６はデータＤ
ＴＬＥと第１の同期パターンとを比較する。第２のシン
クパターン検出回路２９はデータＤＴＴＥと第２の同期
パターンとを比較する。第１信号生成回路２８は検出回
路２６がデータＤＴＬＥから第１の同期パターンを検出
した時、検出回路２６の検出動作を中止させる。第２信
号生成回路３１は検出回路２９がデータＤＴＴＥから第
２の同期パターンを検出した時、その検出回路２９の検
出動作を中止させる。第１のタイムチェック回路３２は
第１の同期パターンが先に検出され予め定めた時間以内
に第２同期パターンが検出されない時、検出回路２６の
検出動作を再開させる。第２のタイムチェック回路３３
は第２の同期パターンが先に検出され予め定めた時間以
内に第１の同期パターンが検出されない時、検出回路２
９の検出動作を再開させる。
Description
【０００１】
【産業上の利用分野】本発明は、パルス幅変調（ＰＷ
Ｍ：Pulse Width Modulation）方式で記録媒体に記録さ
れたデータにおける同期パターン読み取り方法、データ
読み取り方法、同期パターン検出回路、アドレスマーク
検出回路、データ読み取り装置及びディスク装置に関す
るものである。
Ｍ：Pulse Width Modulation）方式で記録媒体に記録さ
れたデータにおける同期パターン読み取り方法、データ
読み取り方法、同期パターン検出回路、アドレスマーク
検出回路、データ読み取り装置及びディスク装置に関す
るものである。
【０００２】近年、光磁気ディスク等の記録媒体は、さ
らなる高密度化が求められている。そのため、記録媒体
へのデータ記録方式においても、従来のＰＰＭ（Pit Po
sition Modulation ）方式に代わってパルス幅変調（Ｐ
ＷＭ：Pulse Width Modulation）方式が注目されてい
る。このＰＷＭ方式で記録されたデータを読み出す場合
にも失敗することなく確実にデータを読み取ることがで
きる必要がある。
らなる高密度化が求められている。そのため、記録媒体
へのデータ記録方式においても、従来のＰＰＭ（Pit Po
sition Modulation ）方式に代わってパルス幅変調（Ｐ
ＷＭ：Pulse Width Modulation）方式が注目されてい
る。このＰＷＭ方式で記録されたデータを読み出す場合
にも失敗することなく確実にデータを読み取ることがで
きる必要がある。
【０００３】
【従来の技術】従来、光ディスク等の記録媒体へのデー
タの記録方式は、ピット位置変調（ＰＰＭ：Pit Positi
on Modulation ）方式が一般的であった。ＰＰＭ方式
は、記録媒体に対して、データ、例えば１バイトの
「０，１，０，１，０，１，０，１」のデータを記録す
る場合、その１バイトの各ビットに対応して記録領域が
確保されている。そして、その記録領域に対応するビッ
トの内容が記録される。この１バイトのデータを読み取
る場合には、各ビットに対応する記録領域に記録された
内容をドライブヘッドが読み取ることによって、前記１
バイトのデータが読み取られる。従って、データを記録
する場合には、１ビットに対して１つの記録領域を確保
する必要がある。
タの記録方式は、ピット位置変調（ＰＰＭ：Pit Positi
on Modulation ）方式が一般的であった。ＰＰＭ方式
は、記録媒体に対して、データ、例えば１バイトの
「０，１，０，１，０，１，０，１」のデータを記録す
る場合、その１バイトの各ビットに対応して記録領域が
確保されている。そして、その記録領域に対応するビッ
トの内容が記録される。この１バイトのデータを読み取
る場合には、各ビットに対応する記録領域に記録された
内容をドライブヘッドが読み取ることによって、前記１
バイトのデータが読み取られる。従って、データを記録
する場合には、１ビットに対して１つの記録領域を確保
する必要がある。
【０００４】そこで、記録密度を上げる１つの方法とし
て、１ビットに対する記録領域の幅を短くすることによ
って、記録媒体に対する記録密度の増加を図ることがで
きる。しかしながら、記録領域の幅を短くするればする
ほど、高密度化が図れるものの、ドライブヘッドから読
み出される波形の周期は短くなる。又、ドライブヘッド
を構成する光ピックアップのスポット径を小さくしなけ
ればならない。その結果、信号処理回路で信号処理する
場合、サンプリング周期をさらに短くしたり、スポット
径を小さくしなければならず、記録領域の幅を短くして
記録媒体の高密度化を図るには限界があった。
て、１ビットに対する記録領域の幅を短くすることによ
って、記録媒体に対する記録密度の増加を図ることがで
きる。しかしながら、記録領域の幅を短くするればする
ほど、高密度化が図れるものの、ドライブヘッドから読
み出される波形の周期は短くなる。又、ドライブヘッド
を構成する光ピックアップのスポット径を小さくしなけ
ればならない。その結果、信号処理回路で信号処理する
場合、サンプリング周期をさらに短くしたり、スポット
径を小さくしなければならず、記録領域の幅を短くして
記録媒体の高密度化を図るには限界があった。
【０００５】そこで、記録媒体のさらなる高密度化を図
るために、ＰＷＭ方式が注目されている。ＰＷＭ方式
は、記録媒体に対して、例えば１バイトのデータを記録
する場合、「１」の内容のビットデータと、その内容
「１」のビットデータと同じ内容のビットデータが次に
現れるビットデータの間にある全てのビットデータを
「１」と異なる「０」の内容にして記録するものであ
る。
るために、ＰＷＭ方式が注目されている。ＰＷＭ方式
は、記録媒体に対して、例えば１バイトのデータを記録
する場合、「１」の内容のビットデータと、その内容
「１」のビットデータと同じ内容のビットデータが次に
現れるビットデータの間にある全てのビットデータを
「１」と異なる「０」の内容にして記録するものであ
る。
【０００６】図７はＰＷＭ方式とＰＰＭ方式との相違を
説明するものであって、データＤ１をＰＰＭ方式で記録
した記録媒体から該データＤ１をドライブヘッドが読み
出した波形ＲＤPPM と、データＤ１をＰＷＭ方式で記録
した記録媒体から該データＤ１をドライブヘッドが読み
出した波形ＲＤPWM とを示す。
説明するものであって、データＤ１をＰＰＭ方式で記録
した記録媒体から該データＤ１をドライブヘッドが読み
出した波形ＲＤPPM と、データＤ１をＰＷＭ方式で記録
した記録媒体から該データＤ１をドライブヘッドが読み
出した波形ＲＤPWM とを示す。
【０００７】ＰＰＭ方式では、「１」の内容は高電位
（Ｈレベル）、「０」の内容は低電位（Ｌレベル）の波
形となって読み出される。これに対して、ＰＷＭ方式で
は、「１」の内容のビットデータが読み出される毎にレ
ベルが反転されるように記録されている。 図７におい
て４番目の「１」の内容のビットデータでＨレベルに立
上り、次の７番目の「１」の内容のビットデータでＬレ
ベルに立ち下がる。そして、１１番目の「１」の内容の
ビットデータで再びＨレベルに立上り、次の１３番目の
「１」の内容のビットでＬレベルに立ち下がる。同様
に、１９番目の「１」の内容のビットデータで再びＨレ
ベルに立上り、次の２２番目の「１」の内容のビットデ
ータでＬレベルに立ち下がる。さらに、２４番目の
「１」の内容のビットデータで再びＨレベルに立上り、
次の２６番目の「１」の内容のビットデータでＬレベル
に立ち下がる。
（Ｈレベル）、「０」の内容は低電位（Ｌレベル）の波
形となって読み出される。これに対して、ＰＷＭ方式で
は、「１」の内容のビットデータが読み出される毎にレ
ベルが反転されるように記録されている。 図７におい
て４番目の「１」の内容のビットデータでＨレベルに立
上り、次の７番目の「１」の内容のビットデータでＬレ
ベルに立ち下がる。そして、１１番目の「１」の内容の
ビットデータで再びＨレベルに立上り、次の１３番目の
「１」の内容のビットでＬレベルに立ち下がる。同様
に、１９番目の「１」の内容のビットデータで再びＨレ
ベルに立上り、次の２２番目の「１」の内容のビットデ
ータでＬレベルに立ち下がる。さらに、２４番目の
「１」の内容のビットデータで再びＨレベルに立上り、
次の２６番目の「１」の内容のビットデータでＬレベル
に立ち下がる。
【０００８】つまり、ＰＷＭ方式は、記録媒体に対して
ＰＰＭ方式のように１ビットに対して１つの記録領域を
確保する必要がない。前記したようにＰＷＭ方式は、
「１」の内容のビットデータと、次に現れる「１」の内
容のビットデータの間にあるビットデータを全て「０」
の内容として記録するものである。従って、ＰＰＭ方式
で読み出されるデータＤ１の波形ＲＤPPM の周期より、
ＰＷＭ方式で読み出される波形ＲＤPWM の周期のほう
が、どの部分をみても長い。このことは、ＰＷＭ方式と
ＰＰＭ方式の記録媒体に対する記録領域を考えると、Ｐ
ＰＭ方式のように１ビットに対して１つの記録領域を確
保するＰＰＭ方式に比べ連続する複数のビットに対して
１つの記録領域を確保するほうが、ビット当たりの記録
領域の幅をはるかに小さくすることができる。その結
果、ＰＷＭ方式は、ＰＰＭ方式よりもはるかに記録媒体
の高密度化を図る上で優れている。
ＰＰＭ方式のように１ビットに対して１つの記録領域を
確保する必要がない。前記したようにＰＷＭ方式は、
「１」の内容のビットデータと、次に現れる「１」の内
容のビットデータの間にあるビットデータを全て「０」
の内容として記録するものである。従って、ＰＰＭ方式
で読み出されるデータＤ１の波形ＲＤPPM の周期より、
ＰＷＭ方式で読み出される波形ＲＤPWM の周期のほう
が、どの部分をみても長い。このことは、ＰＷＭ方式と
ＰＰＭ方式の記録媒体に対する記録領域を考えると、Ｐ
ＰＭ方式のように１ビットに対して１つの記録領域を確
保するＰＰＭ方式に比べ連続する複数のビットに対して
１つの記録領域を確保するほうが、ビット当たりの記録
領域の幅をはるかに小さくすることができる。その結
果、ＰＷＭ方式は、ＰＰＭ方式よりもはるかに記録媒体
の高密度化を図る上で優れている。
【０００９】しかも、記録媒体において各セクタ中の、
例えばユーザデータ部に記録される１バイトのデータの
記録方式がＰＰＭ方式とＰＷＭ方式では相違する。ＰＰ
Ｍ方式では、ユーザが入力した１バイトのデータを１６
チャネル（２バイト）に予め用意された変換テーブルに
て変換してユーザデータ部に記録するようになってい
る。一方、ＰＷＭ方式では、ユーザが入力した１バイト
のデータを１２チャネル（１．５バイト）に予め用意さ
れた変換テーブルにて変換してユーザデータ部に記録す
るようになっている。従って、この点についても、ＰＷ
Ｍ方式は、ＰＰＭ方式よりもはるかに記録媒体の高密度
化を図る上で優れている。
例えばユーザデータ部に記録される１バイトのデータの
記録方式がＰＰＭ方式とＰＷＭ方式では相違する。ＰＰ
Ｍ方式では、ユーザが入力した１バイトのデータを１６
チャネル（２バイト）に予め用意された変換テーブルに
て変換してユーザデータ部に記録するようになってい
る。一方、ＰＷＭ方式では、ユーザが入力した１バイト
のデータを１２チャネル（１．５バイト）に予め用意さ
れた変換テーブルにて変換してユーザデータ部に記録す
るようになっている。従って、この点についても、ＰＷ
Ｍ方式は、ＰＰＭ方式よりもはるかに記録媒体の高密度
化を図る上で優れている。
【００１０】ＰＷＭ方式でデータを記録した記録媒体か
らの該データの読み取りは、信号処理回路にて以下のよ
うに行われている。図８は、データ読み取りの原理を説
明する説明図である。データＤ１に対するドライブヘッ
ドが読み出した波形ＲＤPWMは、矩形波となる。そし
て、その波形ＲＤPWM の立ち上がり（リーディングエッ
ジ）と立ち下がり（トレーリングエッジ）を検出する。
その検出は、例えばコンパレータによって行われる。例
えば、波形ＲＤPWM のＨレベルが５ボルト、Ｌレベルが
０ボルトとすると、基準電圧Ｖref を２．５ボルトとす
る。コンパレータは、基準電圧Ｖref と波形ＲＤPWM を
比較し、波形ＲＤが基準電圧Ｖref を超えた時Ｈレベル
となり、波形ＲＤPWM が基準電圧Ｖref 以下になった時
Ｌレベルとなる。このコンパレータの出力が反転する
時、即ち、リーディングエッジとトレーリングエッジと
を検出した時を「１」の内容のビットデータが読み出さ
れたと判断する。又、コンパレータの出力が反転しない
時、即ちリーディングエッジ及びトレーリングエッジが
検出されていない時、予め定めたサンプリング周期で
「０」の内容のビットデータが読み出されていると判断
する。
らの該データの読み取りは、信号処理回路にて以下のよ
うに行われている。図８は、データ読み取りの原理を説
明する説明図である。データＤ１に対するドライブヘッ
ドが読み出した波形ＲＤPWMは、矩形波となる。そし
て、その波形ＲＤPWM の立ち上がり（リーディングエッ
ジ）と立ち下がり（トレーリングエッジ）を検出する。
その検出は、例えばコンパレータによって行われる。例
えば、波形ＲＤPWM のＨレベルが５ボルト、Ｌレベルが
０ボルトとすると、基準電圧Ｖref を２．５ボルトとす
る。コンパレータは、基準電圧Ｖref と波形ＲＤPWM を
比較し、波形ＲＤが基準電圧Ｖref を超えた時Ｈレベル
となり、波形ＲＤPWM が基準電圧Ｖref 以下になった時
Ｌレベルとなる。このコンパレータの出力が反転する
時、即ち、リーディングエッジとトレーリングエッジと
を検出した時を「１」の内容のビットデータが読み出さ
れたと判断する。又、コンパレータの出力が反転しない
時、即ちリーディングエッジ及びトレーリングエッジが
検出されていない時、予め定めたサンプリング周期で
「０」の内容のビットデータが読み出されていると判断
する。
【００１１】ところで、ドライブヘッドが読み出した波
形ＲＤPWM は、直流成分のノイズを含みその時々に変動
すること、あるいは波形が鈍ることがある。波形ＲＤPW
M が直流成分のノイズを含みその時々に変動するとは、
波形ＲＤPWM のＬレベルが０ボルト、Ｈレベルが５ベル
トにならず、全体にレベルが変動し、一時的にオフセッ
ト電圧が加わるような現象をいう。又、波形ＲＤPWM が
鈍るとは、読み取り速度が速くなっていることが主な原
因で、波形が矩形波にならないで立ち上がり、立ち下が
りが緩やかな曲線を描いて変化することである。
形ＲＤPWM は、直流成分のノイズを含みその時々に変動
すること、あるいは波形が鈍ることがある。波形ＲＤPW
M が直流成分のノイズを含みその時々に変動するとは、
波形ＲＤPWM のＬレベルが０ボルト、Ｈレベルが５ベル
トにならず、全体にレベルが変動し、一時的にオフセッ
ト電圧が加わるような現象をいう。又、波形ＲＤPWM が
鈍るとは、読み取り速度が速くなっていることが主な原
因で、波形が矩形波にならないで立ち上がり、立ち下が
りが緩やかな曲線を描いて変化することである。
【００１２】一般に、記録媒体において各セクタ中に設
けられたロックアップパターン部（ＶＦＯ部）に記録さ
れるデータＤ２は、「０」と「１」の内容が交互に並ん
だデータをとしている。この交互に並んだデータＤ２を
ＰＷＭ方式で記録した記録媒体からドライブヘッドが読
み出すと図９に示す波形ＲＤPWM となる。即ち、ＰＷＭ
方式で記録しても、読み出された波形ＲＤPWM は、鈍っ
てｓｉｎ波に近い波形となる。この波形ＲＤPWM に直流
分のノイズが乗ると、波形ＲＤPWM はその直流分だけ全
体に変動する。
けられたロックアップパターン部（ＶＦＯ部）に記録さ
れるデータＤ２は、「０」と「１」の内容が交互に並ん
だデータをとしている。この交互に並んだデータＤ２を
ＰＷＭ方式で記録した記録媒体からドライブヘッドが読
み出すと図９に示す波形ＲＤPWM となる。即ち、ＰＷＭ
方式で記録しても、読み出された波形ＲＤPWM は、鈍っ
てｓｉｎ波に近い波形となる。この波形ＲＤPWM に直流
分のノイズが乗ると、波形ＲＤPWM はその直流分だけ全
体に変動する。
【００１３】図１０は、波形ＲＤPWM に直流成分が含ま
れた波形を示す。このような波形ＲＤPWM が読み出され
た時、１つの基準電圧Ｖref でリーディングエッジとト
レーリングエッジを検出すると、データＤ２を誤って読
み取るおそれがある。つまり、波形ＲＤPWM 全体が変動
しても基準電圧はそれに伴って変動しない。従って、図
１０に示すように、変動していない個所のリーディング
エッジからトレーリングエッジまでの間隔Ｌ１と変動し
ている個所のリーディングエッジからトレーリングエッ
ジまでの間隔Ｌ２は異なる。この間隔Ｌ１，Ｌ２の相違
は、その間隔Ｌ１，Ｌ２に存在する「０」の内容を記録
したビットデータ数の相違として現れる。即ち、間隔Ｌ
１より間隔Ｌ２の方が１ビット分長いと、サンプリング
周期は一定なので、間隔Ｌ１の個所は、「１０１」と正
しく判断するのに対して間隔Ｌ２の個所は「１００１」
と誤って判断してしまうことになる。
れた波形を示す。このような波形ＲＤPWM が読み出され
た時、１つの基準電圧Ｖref でリーディングエッジとト
レーリングエッジを検出すると、データＤ２を誤って読
み取るおそれがある。つまり、波形ＲＤPWM 全体が変動
しても基準電圧はそれに伴って変動しない。従って、図
１０に示すように、変動していない個所のリーディング
エッジからトレーリングエッジまでの間隔Ｌ１と変動し
ている個所のリーディングエッジからトレーリングエッ
ジまでの間隔Ｌ２は異なる。この間隔Ｌ１，Ｌ２の相違
は、その間隔Ｌ１，Ｌ２に存在する「０」の内容を記録
したビットデータ数の相違として現れる。即ち、間隔Ｌ
１より間隔Ｌ２の方が１ビット分長いと、サンプリング
周期は一定なので、間隔Ｌ１の個所は、「１０１」と正
しく判断するのに対して間隔Ｌ２の個所は「１００１」
と誤って判断してしまうことになる。
【００１４】そこで、これを回避するために、リーディ
ングエッジとトレーリングエッジの検出は、それぞれ別
々に行っている。つまり、リーディングエッジを検出す
るための基準電圧（以下第１基準電圧という）Ｖref1と
トレーリングエッジを検出するための基準電圧（以下第
２基準電圧という）Ｖref2がそれぞれ設けられている。
図１１は、第１及び第２基準電圧ＶREF1, Ｖref2と図１
０に示す波形ＲＤPWMとの関係を示す。この場合でも、
間隔Ｌ１，間隔Ｌ２のずれは発生するが、リーディング
エッジから次のリーディングエッジまでの間隔Ｌ３とト
レーリングエッジから次のトレーリングエッジまでの間
隔Ｌ４は正常な場合と比較してほぼ同じ間隔となるよう
に改善される。従って、ビット数を誤って多く判断して
しまうようなことはなく、データを正確に読み取ること
ができる。
ングエッジとトレーリングエッジの検出は、それぞれ別
々に行っている。つまり、リーディングエッジを検出す
るための基準電圧（以下第１基準電圧という）Ｖref1と
トレーリングエッジを検出するための基準電圧（以下第
２基準電圧という）Ｖref2がそれぞれ設けられている。
図１１は、第１及び第２基準電圧ＶREF1, Ｖref2と図１
０に示す波形ＲＤPWMとの関係を示す。この場合でも、
間隔Ｌ１，間隔Ｌ２のずれは発生するが、リーディング
エッジから次のリーディングエッジまでの間隔Ｌ３とト
レーリングエッジから次のトレーリングエッジまでの間
隔Ｌ４は正常な場合と比較してほぼ同じ間隔となるよう
に改善される。従って、ビット数を誤って多く判断して
しまうようなことはなく、データを正確に読み取ること
ができる。
【００１５】この検出は、図１２に示す信号処理回路８
０に設けた２つの信号処理部８１，８２にて行われる。
第１の信号処理部８１は、ドライブヘッド８３がＰＷＭ
方式でデータを記録する光ディスク８４から読出した波
形ＲＤPWM を入力し、その波形ＲＤPWM のリーディング
エッジの検出を第１基準電圧Ｖref1を使用して検出す
る。第１の信号処理部８１は、波形ＲＤPWM のリーディ
ングエッジに基づいてそのリーディングエッジを検出し
た時のビットデータの内容を「１」として出力する。
又、第１の信号処理部８１は、リーディングエッジとリ
ーディングエッジの間のサンプリング周期で決まる数の
ビットデータの内容を「０」として出力する。
０に設けた２つの信号処理部８１，８２にて行われる。
第１の信号処理部８１は、ドライブヘッド８３がＰＷＭ
方式でデータを記録する光ディスク８４から読出した波
形ＲＤPWM を入力し、その波形ＲＤPWM のリーディング
エッジの検出を第１基準電圧Ｖref1を使用して検出す
る。第１の信号処理部８１は、波形ＲＤPWM のリーディ
ングエッジに基づいてそのリーディングエッジを検出し
た時のビットデータの内容を「１」として出力する。
又、第１の信号処理部８１は、リーディングエッジとリ
ーディングエッジの間のサンプリング周期で決まる数の
ビットデータの内容を「０」として出力する。
【００１６】第２の信号処理部８２は、ドライブヘッド
から出力される波形ＲＤPWM を入力し、その波形ＲＤPW
M のトレーリングエッジの検出を第２基準電圧Ｖref2を
使用して検出する。第２の信号処理部８２は、波形ＲＤ
PWM のトレーリングエッジに基づいてそのトレーリング
エッジを検出した時のビットデータの内容を「１」とし
て出力する。又、第２の信号処理部８２は、トレーリン
グエッジとトレーリングエッジの間のサンプリング周期
で決まる数のビットデータの内容を「０」として出力す
る。
から出力される波形ＲＤPWM を入力し、その波形ＲＤPW
M のトレーリングエッジの検出を第２基準電圧Ｖref2を
使用して検出する。第２の信号処理部８２は、波形ＲＤ
PWM のトレーリングエッジに基づいてそのトレーリング
エッジを検出した時のビットデータの内容を「１」とし
て出力する。又、第２の信号処理部８２は、トレーリン
グエッジとトレーリングエッジの間のサンプリング周期
で決まる数のビットデータの内容を「０」として出力す
る。
【００１７】図１３は、波形ＲＤPWM に対する両信号処
理部８１，８２の出力データＤＴＬＥ，ＤＴＴＥを説明
する説明図である。ロックアップパターン部のデータＤ
２が、「０，１，０，１，０，１，０，１，０，１，
０，１，…」である時、第１の信号処理部８１から出力
されるデータＤＴＬＥは、「０，１，０，０，０，１，
０，０，０，１，０，０，…」となり、第２の信号処理
部８２から出力されるデータＤＴＴＥは、「０，０，
０，１，０，０，０，１，０，０，０，１，…」とな
る。
理部８１，８２の出力データＤＴＬＥ，ＤＴＴＥを説明
する説明図である。ロックアップパターン部のデータＤ
２が、「０，１，０，１，０，１，０，１，０，１，
０，１，…」である時、第１の信号処理部８１から出力
されるデータＤＴＬＥは、「０，１，０，０，０，１，
０，０，０，１，０，０，…」となり、第２の信号処理
部８２から出力されるデータＤＴＴＥは、「０，０，
０，１，０，０，０，１，０，０，０，１，…」とな
る。
【００１８】そして、この両データＤＴＬＥ，ＤＴＴＥ
は、ドライブコントローラ８５に出力され、同コントロ
ーラ８５にて論理和をとることによってロックアップパ
ターン部のデータＤ２が合成される。
は、ドライブコントローラ８５に出力され、同コントロ
ーラ８５にて論理和をとることによってロックアップパ
ターン部のデータＤ２が合成される。
【００１９】しかしながら、両データＤＴＬＥ，ＤＴＴ
Ｅを合成をしてロックアップパターン部のデータＤ２を
生成するためには、両信号処理部８１，８２から出力さ
れるデータＤＴＬＥ，ＤＴＴＥの出力タイミングは同期
が取られている必要がある。
Ｅを合成をしてロックアップパターン部のデータＤ２を
生成するためには、両信号処理部８１，８２から出力さ
れるデータＤＴＬＥ，ＤＴＴＥの出力タイミングは同期
が取られている必要がある。
【００２０】例えば、第２の信号処理部８２から出力さ
れるデータＤＴＴＥが、「０，０，１，０，０，０，
１，０，０，０，１，０，…」となって、１ビットデー
タ分だけ速く出力される場合がある。
れるデータＤＴＴＥが、「０，０，１，０，０，０，
１，０，０，０，１，０，…」となって、１ビットデー
タ分だけ速く出力される場合がある。
【００２１】この場合、コントローラ８５にて論理和を
とると、「０，１，１，０，０，１，１，０，０，１，
１，０，…」となって、前記したロックアップパターン
部のデータＤ２にならない。即ち、ロックアップパター
ン部のデータＤ２が読み取れないないことになる。その
データＤ２が読み取れないことは、後続の同期パター
ン、ユーザデータ部のデータ等が読み取れないことを意
味する。
とると、「０，１，１，０，０，１，１，０，０，１，
１，０，…」となって、前記したロックアップパターン
部のデータＤ２にならない。即ち、ロックアップパター
ン部のデータＤ２が読み取れないないことになる。その
データＤ２が読み取れないことは、後続の同期パター
ン、ユーザデータ部のデータ等が読み取れないことを意
味する。
【００２２】そこで、これを防止するために、両信号処
理部８１，８２から出力されるデータＤＴＬＥ，ＤＴＴ
Ｅの同期合わせがコントローラ８５内で行われる。一般
に、ロックアップパターン部はセクタマーク部の後にあ
るため、今読み取られているのがロックアップパターン
部のデータＤ２であることが事前に判断できる。即ち、
セクタマーク部に記録されているセクターマークのデー
タは、バーストデータであって、他のデータ記録部と内
容が異なり同じ内容が例えば「０，０，０，０，１，
１，１，０，０，０，１，１，１，…」のように連続す
ように形成されている。
理部８１，８２から出力されるデータＤＴＬＥ，ＤＴＴ
Ｅの同期合わせがコントローラ８５内で行われる。一般
に、ロックアップパターン部はセクタマーク部の後にあ
るため、今読み取られているのがロックアップパターン
部のデータＤ２であることが事前に判断できる。即ち、
セクタマーク部に記録されているセクターマークのデー
タは、バーストデータであって、他のデータ記録部と内
容が異なり同じ内容が例えば「０，０，０，０，１，
１，１，０，０，０，１，１，１，…」のように連続す
ように形成されている。
【００２３】従って、コントローラ８５は、両信号処理
部８１，８２が同期が外れていてもセクタマーク部のデ
ータを読み取っていることが判断することができる。そ
の結果、コントローラ８５は、その後に読み取られるデ
ータがロックアップパターン部のデータＤ２であること
が容易に判断することができる。
部８１，８２が同期が外れていてもセクタマーク部のデ
ータを読み取っていることが判断することができる。そ
の結果、コントローラ８５は、その後に読み取られるデ
ータがロックアップパターン部のデータＤ２であること
が容易に判断することができる。
【００２４】そして、ロックアップパターン部のデータ
Ｄ２を読み取っているにもかかわらず、合成して得たデ
ータがロックアップパターン部のデータＤ２にならない
時には、２つの信号処理部８１，８２のどちらか一方が
どれだけずれているか判断する。即ち、コントローラ８
５は、一方の信号処理部に基づくデータの出力するタイ
ミング（同期）をずらして論理和をとってロックアップ
パターン部のデータＤ２になるようにする。ロックアッ
プパターン部のデータＤ２となった時、コントローラ８
５は、両信号処理部８１，８２から出力されるデータＤ
ＴＬＥ，ＤＴＴＥの同期がとれたものとして、以後この
タイミングで順次データＤＴＬＥ，ＤＴＴＥを合成して
いく。
Ｄ２を読み取っているにもかかわらず、合成して得たデ
ータがロックアップパターン部のデータＤ２にならない
時には、２つの信号処理部８１，８２のどちらか一方が
どれだけずれているか判断する。即ち、コントローラ８
５は、一方の信号処理部に基づくデータの出力するタイ
ミング（同期）をずらして論理和をとってロックアップ
パターン部のデータＤ２になるようにする。ロックアッ
プパターン部のデータＤ２となった時、コントローラ８
５は、両信号処理部８１，８２から出力されるデータＤ
ＴＬＥ，ＤＴＴＥの同期がとれたものとして、以後この
タイミングで順次データＤＴＬＥ，ＤＴＴＥを合成して
いく。
【００２５】従って、データＤ２の波形ＲＤPWM に基づ
いて両信号処理部８１，８２から出力されるデータＤＴ
ＬＥ，ＤＴＴＥはコントローラ８５内で同期をとられ、
以後の同期パターン、ユーザデータ部のデータ等が読み
取り不能となったり誤検出されることはなくなる。
いて両信号処理部８１，８２から出力されるデータＤＴ
ＬＥ，ＤＴＴＥはコントローラ８５内で同期をとられ、
以後の同期パターン、ユーザデータ部のデータ等が読み
取り不能となったり誤検出されることはなくなる。
【００２６】
【発明が解決しようとする課題】図１４は、光ディスク
について、各セクタの記録フォーマットの概要を示す。
各セクタ９０は、ＩＤ部９１とデータ部９２とに大別さ
れる。
について、各セクタの記録フォーマットの概要を示す。
各セクタ９０は、ＩＤ部９１とデータ部９２とに大別さ
れる。
【００２７】ＩＤ部９１は、セクタマーク部（ＳＭ）９
１ａ、第１ロックアップパターン部（第１ＶＦＯ）９１
ｂ、第１アドレスマーク（第１ＡＭ）９１ｃ、第１物理
アドレス（第１ＩＤ）９１ｄ、第２ロックアップパター
ン部（第２ＶＦＯ）９１ｅ、第２アドレスマーク（第２
ＡＭ）９１ｆ、第２物理アドレス（第２ＩＤ）９１ｇ、
ポストアンブル部（ＰＡ）９１ｌを含む。
１ａ、第１ロックアップパターン部（第１ＶＦＯ）９１
ｂ、第１アドレスマーク（第１ＡＭ）９１ｃ、第１物理
アドレス（第１ＩＤ）９１ｄ、第２ロックアップパター
ン部（第２ＶＦＯ）９１ｅ、第２アドレスマーク（第２
ＡＭ）９１ｆ、第２物理アドレス（第２ＩＤ）９１ｇ、
ポストアンブル部（ＰＡ）９１ｌを含む。
【００２８】データ部９２は、第３ロックアップパター
ン部（第３ＶＦＯ）９１ｈ、複数のユーザデータ部９２
ａ、誤り検査符号部（ＣＲＣ）９２ｂ、誤り訂正符号部
（ＥＣＣ）９２ｃ、同期をとるための同期パターン部
（ＳＹＮＣ）９２ｄ、複数個の同期をとるための再同期
パターン部（ＲＥＳＹＮＣ）９２ｅ、ポストアンブル部
（ＰＡ）９２ｆ、及び、バッファ部（ＢＵＦＦ）９２ｇ
を含む。
ン部（第３ＶＦＯ）９１ｈ、複数のユーザデータ部９２
ａ、誤り検査符号部（ＣＲＣ）９２ｂ、誤り訂正符号部
（ＥＣＣ）９２ｃ、同期をとるための同期パターン部
（ＳＹＮＣ）９２ｄ、複数個の同期をとるための再同期
パターン部（ＲＥＳＹＮＣ）９２ｅ、ポストアンブル部
（ＰＡ）９２ｆ、及び、バッファ部（ＢＵＦＦ）９２ｇ
を含む。
【００２９】ところで、同期合わせに使用されるロック
アップパターン部のデータＤ２は、各ＶＦＯ部である。
しかし、各ＶＦＯ部にて同期を合わせても、その後２つ
の信号処理部８１，８２が出力するデータＤＴＬＥ，Ｄ
ＴＴＥの出力タイミングが変動した場合、次のＶＦＯ部
が来るまで同期合わせができないことになり、その結
果、データが読み取れなくなるといった問題が発生す
る。
アップパターン部のデータＤ２は、各ＶＦＯ部である。
しかし、各ＶＦＯ部にて同期を合わせても、その後２つ
の信号処理部８１，８２が出力するデータＤＴＬＥ，Ｄ
ＴＴＥの出力タイミングが変動した場合、次のＶＦＯ部
が来るまで同期合わせができないことになり、その結
果、データが読み取れなくなるといった問題が発生す
る。
【００３０】本発明は、上記問題点を解消するためにな
されたものであって、その目的は、リーディングエッジ
及びトレーリングエッジのずれに左右されることなくＰ
ＷＭ方式で記録されたデータを確実に読み取ることがで
きる同期パターン読み取り方法、データ読み取り方法、
同期パターン検出回路、アドレスマーク検出回路、デー
タ読み取り装置及びディスク装置を提供することにあ
る。
されたものであって、その目的は、リーディングエッジ
及びトレーリングエッジのずれに左右されることなくＰ
ＷＭ方式で記録されたデータを確実に読み取ることがで
きる同期パターン読み取り方法、データ読み取り方法、
同期パターン検出回路、アドレスマーク検出回路、デー
タ読み取り装置及びディスク装置を提供することにあ
る。
【００３１】
【課題を解決するための手段】請求項１に記載の発明
は、パルス幅変調方式で記録媒体に記録されたデータ中
の同期をとるためのパターンを読み取る同期パターン読
み取り方法であって、同期をとるためのパターンに基づ
いて作られたリーディングエッジ用同期パターンと、同
期をとるためのパターンに基づいて作られたトレーリン
グエッジ用同期パターンとを用意し、リーディングエッ
ジに基づくデータからリーディングエッジ用同期パター
ンを先に検出した時その検出動作を中止し、予め定めた
時間までにトレーリングエッジに基づくデータからトレ
ーリングエッジ用同期パターンを検出しなかったとき、
リーディングエッジに基づくデータからの同期パターン
の検出を再度行わせ、トレーリングエッジに基づくデー
タからトレーリングエッジ用同期パターンを先に検出し
た時その検出動作を中止し、予め定めた時間までにリー
ディングエッジに基づくデータからリーディングエッジ
用同期パターンを検出しなかったとき、トレーリングエ
ッジに基づくデータからの同期パターンの検出を再度行
わせるようした。
は、パルス幅変調方式で記録媒体に記録されたデータ中
の同期をとるためのパターンを読み取る同期パターン読
み取り方法であって、同期をとるためのパターンに基づ
いて作られたリーディングエッジ用同期パターンと、同
期をとるためのパターンに基づいて作られたトレーリン
グエッジ用同期パターンとを用意し、リーディングエッ
ジに基づくデータからリーディングエッジ用同期パター
ンを先に検出した時その検出動作を中止し、予め定めた
時間までにトレーリングエッジに基づくデータからトレ
ーリングエッジ用同期パターンを検出しなかったとき、
リーディングエッジに基づくデータからの同期パターン
の検出を再度行わせ、トレーリングエッジに基づくデー
タからトレーリングエッジ用同期パターンを先に検出し
た時その検出動作を中止し、予め定めた時間までにリー
ディングエッジに基づくデータからリーディングエッジ
用同期パターンを検出しなかったとき、トレーリングエ
ッジに基づくデータからの同期パターンの検出を再度行
わせるようした。
【００３２】請求項２の発明は、パルス幅変調方式で記
録媒体に記録されたデータを読み取るデータ読み取り方
法であって、同期をとるためのパターンに基づいて作ら
れたリーディングエッジ用同期パターンと、同期をとる
ためのパターンに基づいて作られたトレーリングエッジ
用同期パターンとを用意し、リーディングエッジに基づ
くデータからのリーディングエッジ用同期パターンを検
出した後に、予め定めた時間までにトレーリングエッジ
に基づくデータからトレーリングエッジ用同期パターン
を検出した時、リーディングエッジに基づくデータをト
レーリングエッジに基づくデータの読み取りタイミング
に同期して出力し、トレーリングエッジに基づくデータ
からトレーリングエッジ用同期パターンを検出した後
に、予め定めた時間までにリーディングエッジに基づく
データからリーディングエッジ用同期パターンを検出し
た時、トレーリングエッジに基づくデータをリーディン
グエッジに基づくデータの読み取りタイミングに同期し
て出力するようにした。
録媒体に記録されたデータを読み取るデータ読み取り方
法であって、同期をとるためのパターンに基づいて作ら
れたリーディングエッジ用同期パターンと、同期をとる
ためのパターンに基づいて作られたトレーリングエッジ
用同期パターンとを用意し、リーディングエッジに基づ
くデータからのリーディングエッジ用同期パターンを検
出した後に、予め定めた時間までにトレーリングエッジ
に基づくデータからトレーリングエッジ用同期パターン
を検出した時、リーディングエッジに基づくデータをト
レーリングエッジに基づくデータの読み取りタイミング
に同期して出力し、トレーリングエッジに基づくデータ
からトレーリングエッジ用同期パターンを検出した後
に、予め定めた時間までにリーディングエッジに基づく
データからリーディングエッジ用同期パターンを検出し
た時、トレーリングエッジに基づくデータをリーディン
グエッジに基づくデータの読み取りタイミングに同期し
て出力するようにした。
【００３３】
【作用】請求項１の発明によれば、リーディングエッジ
用同期パターンとトレーリングエッジ用同期パターンの
いずれか一方の検出が成功し、他方の検出が失敗して
も、再び両同期パターンの検出が行われる。従って、一
度の検出失敗で完全に同期パターンの検出が失敗となら
ず、再度の検出の機会が与えられ同期パターンを確実に
検出することが可能となる。
用同期パターンとトレーリングエッジ用同期パターンの
いずれか一方の検出が成功し、他方の検出が失敗して
も、再び両同期パターンの検出が行われる。従って、一
度の検出失敗で完全に同期パターンの検出が失敗となら
ず、再度の検出の機会が与えられ同期パターンを確実に
検出することが可能となる。
【００３４】請求項２の発明によれば、リーディングエ
ッジで検出して読み取られたデータの出力タイミング
と、トレーリングエッジにて検出して読み取られたデー
タの出力タイミングとがずれていても出力タイミングが
調整される。従って、データを確実に読み取ることがで
きる。
ッジで検出して読み取られたデータの出力タイミング
と、トレーリングエッジにて検出して読み取られたデー
タの出力タイミングとがずれていても出力タイミングが
調整される。従って、データを確実に読み取ることがで
きる。
【００３５】
【実施例】本発明の実施例に従う光ディスク装置を図１
〜図５に従って説明する。図１は、記録媒体としての光
ディスクからのデータ読み取り及び書き込みを行う光デ
ィスク装置の構成を示す。その光ディスク装置で扱われ
る光ディスクは、データがＰＷＭ方式で記録され、各セ
クタのフォーマットは図１４に示す光ディスクのフォー
マットと本質的に同じである。
〜図５に従って説明する。図１は、記録媒体としての光
ディスクからのデータ読み取り及び書き込みを行う光デ
ィスク装置の構成を示す。その光ディスク装置で扱われ
る光ディスクは、データがＰＷＭ方式で記録され、各セ
クタのフォーマットは図１４に示す光ディスクのフォー
マットと本質的に同じである。
【００３６】光ディスク１１は、モータＭ１によって回
転される。モータＭ１は、回転制御回路１２にて制御さ
れる。ドライブヘッド１３は、モータＭ２によって駆動
され、光ティスク１１の半径方向に移動する。モータＭ
２は、径方向移動制御回路１４にて制御される。ドライ
ブヘッド１３は、光ディスクに記録されたデータを読み
取ったり、データを光ディスク１１に書き込むための光
ピックアップで構成されている。ドライブヘッド制御回
路１５は、光ディスク１１に対するデータの記録及び再
生のために、ドライブヘッド１１を制御する。ドライブ
ヘッド１３が読み取った波形ＲＤPWM は、リードデータ
として信号処理回路１６に出力される。信号処理回路１
６は、図１２で示す信号処理回路８０と本質的に同じで
ある。図２は、信号処理回路１６の要部ブロック回路を
示す。信号処理回路１６は、第１の信号処理部１６ａと
第２の信号処理部１６ｂを含む。第１の信号処理部１６
ａは、図１２で示す第１の信号処理部８１と本質的に同
じであり、波形ＲＤPWM のリーディングエッジに基づい
てデータＤＴＬＥを出力する。第２の信号処理部１６ｂ
は、図１２で示す第２の信号処理部８２と本質的に同じ
であり、波形ＲＤPWM のトレーリングエッジに基づいて
データＤＴＴＥと出力する。
転される。モータＭ１は、回転制御回路１２にて制御さ
れる。ドライブヘッド１３は、モータＭ２によって駆動
され、光ティスク１１の半径方向に移動する。モータＭ
２は、径方向移動制御回路１４にて制御される。ドライ
ブヘッド１３は、光ディスクに記録されたデータを読み
取ったり、データを光ディスク１１に書き込むための光
ピックアップで構成されている。ドライブヘッド制御回
路１５は、光ディスク１１に対するデータの記録及び再
生のために、ドライブヘッド１１を制御する。ドライブ
ヘッド１３が読み取った波形ＲＤPWM は、リードデータ
として信号処理回路１６に出力される。信号処理回路１
６は、図１２で示す信号処理回路８０と本質的に同じで
ある。図２は、信号処理回路１６の要部ブロック回路を
示す。信号処理回路１６は、第１の信号処理部１６ａと
第２の信号処理部１６ｂを含む。第１の信号処理部１６
ａは、図１２で示す第１の信号処理部８１と本質的に同
じであり、波形ＲＤPWM のリーディングエッジに基づい
てデータＤＴＬＥを出力する。第２の信号処理部１６ｂ
は、図１２で示す第２の信号処理部８２と本質的に同じ
であり、波形ＲＤPWM のトレーリングエッジに基づいて
データＤＴＴＥと出力する。
【００３７】ディスクコントローラ１８は、信号処理回
路１６からデータＤＴＬＥ，ＤＴＴＥを入力し、その両
データＤＴＬＥ，ＤＴＴＥを合成しリードデータＲＤと
し所望の情報を得る。ディスクコントローラ１８は、所
望のセクタ９０に記録されるべき書き込みデータＷＤを
信号処理回路１６へ出力する。さらに、サーボコントロ
ーラ１７は、データ読み出し及び書き込みのためにドラ
イブヘッド１３を目的のセクタ９０の所属するトラック
位置にシークさせたり、光ディスク１１の回転数を所望
の回転数に設定するための各種の駆動制御信号を制御回
路１２，１４，１５に出力する。
路１６からデータＤＴＬＥ，ＤＴＴＥを入力し、その両
データＤＴＬＥ，ＤＴＴＥを合成しリードデータＲＤと
し所望の情報を得る。ディスクコントローラ１８は、所
望のセクタ９０に記録されるべき書き込みデータＷＤを
信号処理回路１６へ出力する。さらに、サーボコントロ
ーラ１７は、データ読み出し及び書き込みのためにドラ
イブヘッド１３を目的のセクタ９０の所属するトラック
位置にシークさせたり、光ディスク１１の回転数を所望
の回転数に設定するための各種の駆動制御信号を制御回
路１２，１４，１５に出力する。
【００３８】図３は、ディスクコントローラ１８内に設
けられた同期パターン検出回路を示す。第１のシフトレ
ジスタ２１は、５７ビットのシフトレジスタであって、
第１の信号処理部１６ａから出力されるデータＤＴＬＥ
のビットデータをクロックＮＣＫに同期して順次入力す
る。第１のシフトレジスタ２１は、入力したデータＤＴ
ＬＥの最も最初に入力したビットデータをクロックＮＣ
Ｋに同期して順次出力する。
けられた同期パターン検出回路を示す。第１のシフトレ
ジスタ２１は、５７ビットのシフトレジスタであって、
第１の信号処理部１６ａから出力されるデータＤＴＬＥ
のビットデータをクロックＮＣＫに同期して順次入力す
る。第１のシフトレジスタ２１は、入力したデータＤＴ
ＬＥの最も最初に入力したビットデータをクロックＮＣ
Ｋに同期して順次出力する。
【００３９】第２のシフトレジスタ２２は、５７ビット
のシフトレジスタであって、第２の信号処理部１６ｂか
ら出力されるデータＤＴＴＥのビットデータをクロック
ＰＣＫに同期して順次入力する。第２のシフトレジスタ
２２は、入力したデータＤＴＴＥの最も最初に入力した
ビットデータをクロックＰＣＫに同期して順次出力す
る。尚、クロックＰＣＫは、クロックＮＣＫと同じ周期
のクロックである。
のシフトレジスタであって、第２の信号処理部１６ｂか
ら出力されるデータＤＴＴＥのビットデータをクロック
ＰＣＫに同期して順次入力する。第２のシフトレジスタ
２２は、入力したデータＤＴＴＥの最も最初に入力した
ビットデータをクロックＰＣＫに同期して順次出力す
る。尚、クロックＰＣＫは、クロックＮＣＫと同じ周期
のクロックである。
【００４０】データ出力調整回路２３は、複数個のファ
ーストインファーストアウト（ＦＩＦＯ）及び退避レジ
スタを含む。該調整回路２３は、第１のシフトレジスタ
２１からデータＤＴＬＥのビットデータをクロックＮＣ
Ｋに同期して入力するとともに先に入力したビットデー
タをシフトし最も先に入力したビットデータを出力す
る。該調整回路２３は、第１信号生成回路２８から１シ
ョットの制御信号ＩＰＭ、第２のタイムチェック回路３
３から１ショットの制御信号ＯＰＬを入力する。
ーストインファーストアウト（ＦＩＦＯ）及び退避レジ
スタを含む。該調整回路２３は、第１のシフトレジスタ
２１からデータＤＴＬＥのビットデータをクロックＮＣ
Ｋに同期して入力するとともに先に入力したビットデー
タをシフトし最も先に入力したビットデータを出力す
る。該調整回路２３は、第１信号生成回路２８から１シ
ョットの制御信号ＩＰＭ、第２のタイムチェック回路３
３から１ショットの制御信号ＯＰＬを入力する。
【００４１】該調整回路２３は、制御信号ＩＰＭが入力
されると、現在の入力ポインタの値を退避レジスタに書
き込みを行う。この時、制御信号ＩＰＭがリセット解除
後初めての入力であった場合は、入力ポインタの動作を
開始する要因となり、以後リセットされるまで動作を行
う。入力ポインタは、クロックＮＣＫに同期して動作す
る。
されると、現在の入力ポインタの値を退避レジスタに書
き込みを行う。この時、制御信号ＩＰＭがリセット解除
後初めての入力であった場合は、入力ポインタの動作を
開始する要因となり、以後リセットされるまで動作を行
う。入力ポインタは、クロックＮＣＫに同期して動作す
る。
【００４２】その後、制御信号ＯＰＬが入力されると、
退避レジスタより出力ポインタの初期値を読み出し、そ
のポインタ値に相当するところからデータＤＴＬＥの出
力を開始し、出力ポインタの動作をスタートさせる。出
力ポインタは、クロックＰＣＫに同期して動作する。こ
の動作にてデータＤＴＬＥは、クロックＮＣＫからクロ
ックＰＣＫに同期したデータとなる。
退避レジスタより出力ポインタの初期値を読み出し、そ
のポインタ値に相当するところからデータＤＴＬＥの出
力を開始し、出力ポインタの動作をスタートさせる。出
力ポインタは、クロックＰＣＫに同期して動作する。こ
の動作にてデータＤＴＬＥは、クロックＮＣＫからクロ
ックＰＣＫに同期したデータとなる。
【００４３】そのため、制御信号ＩＰＭと制御信号ＯＰ
Ｌの時間差分だけ、データＤＴＬＥの出力を遅らせる事
になり、この予め決めておく時間差が、データＤＴＬＥ
とデータＤＴＴＥのずれに対する許容差となる。
Ｌの時間差分だけ、データＤＴＬＥの出力を遅らせる事
になり、この予め決めておく時間差が、データＤＴＬＥ
とデータＤＴＴＥのずれに対する許容差となる。
【００４４】例えば、予め時間差を４ＣＬＫとした場合
に、データＤＴＴＥの方がデータＤＴＬＥに比較して３
ＣＬＫ遅い場合に制御信号ＯＰＬは、データのずれがな
い場合に比べて、３ＣＬＫ遅く入力されるため、制御信
号ＩＰＭと制御信号ＯＰＬの時間差は７ＣＬＫとなり、
データのずれがない場合に比べて、データＤＴＬＥの出
力は３ＣＬＫ遅く出力される事になる。
に、データＤＴＴＥの方がデータＤＴＬＥに比較して３
ＣＬＫ遅い場合に制御信号ＯＰＬは、データのずれがな
い場合に比べて、３ＣＬＫ遅く入力されるため、制御信
号ＩＰＭと制御信号ＯＰＬの時間差は７ＣＬＫとなり、
データのずれがない場合に比べて、データＤＴＬＥの出
力は３ＣＬＫ遅く出力される事になる。
【００４５】また、制御信号ＩＰＭのみ入力された場合
は（制御信号ＯＰＬは入力されない）、出力ポインタは
動作しないため、データＤＴＬＥには影響を受けない事
になる。
は（制御信号ＯＰＬは入力されない）、出力ポインタは
動作しないため、データＤＴＬＥには影響を受けない事
になる。
【００４６】また、許容差は以後実施例で、４つと仮定
する。オア回路２４は、データ出力調整回路２３から出
力されるデータＤＴＬＥのビットデータと、第２のシフ
トレジスタ２２から出力されるデータＤＴＴＥのビット
データを入力する。即ち、オア回路２４は、データＤＴ
ＬＥのビットデータとデータＤＴＴＥのビットデータを
合成（論理和）し、その合成したビットデータをリード
データＲＤとして出力する。
する。オア回路２４は、データ出力調整回路２３から出
力されるデータＤＴＬＥのビットデータと、第２のシフ
トレジスタ２２から出力されるデータＤＴＴＥのビット
データを入力する。即ち、オア回路２４は、データＤＴ
ＬＥのビットデータとデータＤＴＴＥのビットデータを
合成（論理和）し、その合成したビットデータをリード
データＲＤとして出力する。
【００４７】ただし、オア回路２４に入力するデータＤ
ＴＴＥは、データ出力調整回路２３に入力されるデータ
ＤＴＬＥに対してデータ出力調整回路２３にて予め決め
られた許容差分だけ遅れたものでなければならない。
（本実施例の場合、４つ）第１のシンクパターン検出回
路２６は、５７ビットのシフトレジスタと比較回路を含
む。第１のシンクパターン検出回路２６は、第１のシフ
トレジスタ２１からデータＤＴＬＥのビットデータをク
ロックＮＣＫに同期して順次入力するとともに、先に入
力したビットデータをシフトし最も先に入力したビット
データを消去する。第１のシンクパターン検出回路２６
は、シフトする毎に５７ビットのビットデータからなる
データＤＴＬＥと予め用意されたリーディングエッジ用
同期パターン（以下、第１の同期パターンという）とを
比較回路にて比較する。第１のシンクパターン検出回路
２６は、その検出する動作の期間がウィンド回路３４か
らの動作制御信号ＮSYCWによって制御されている。第１
のシンクパターン検出回路２６は、その限られた期間に
おいてデータＤＴＬＥが第１の同期パターンであるか否
かを検出する。第１のシンクパターン検出回路２６は、
データＤＴＬＥが第１の同期パターンと一致すると、第
１の同期パターン検出信号ＳＹ１を出力する。
ＴＴＥは、データ出力調整回路２３に入力されるデータ
ＤＴＬＥに対してデータ出力調整回路２３にて予め決め
られた許容差分だけ遅れたものでなければならない。
（本実施例の場合、４つ）第１のシンクパターン検出回
路２６は、５７ビットのシフトレジスタと比較回路を含
む。第１のシンクパターン検出回路２６は、第１のシフ
トレジスタ２１からデータＤＴＬＥのビットデータをク
ロックＮＣＫに同期して順次入力するとともに、先に入
力したビットデータをシフトし最も先に入力したビット
データを消去する。第１のシンクパターン検出回路２６
は、シフトする毎に５７ビットのビットデータからなる
データＤＴＬＥと予め用意されたリーディングエッジ用
同期パターン（以下、第１の同期パターンという）とを
比較回路にて比較する。第１のシンクパターン検出回路
２６は、その検出する動作の期間がウィンド回路３４か
らの動作制御信号ＮSYCWによって制御されている。第１
のシンクパターン検出回路２６は、その限られた期間に
おいてデータＤＴＬＥが第１の同期パターンであるか否
かを検出する。第１のシンクパターン検出回路２６は、
データＤＴＬＥが第１の同期パターンと一致すると、第
１の同期パターン検出信号ＳＹ１を出力する。
【００４８】第１の同期パターンは、各セクタ９０のＳ
ＹＮＣ９２ｄに記録された同期をとるための同期パター
ン（以下、基本同期パターンという）に基づいて作られ
たパターンである。基本同期パターンは、５７ビットで
構成され、その５７ビットからなる基本同期パターンが
ＳＹＮＣ９２ｄに記録されている。
ＹＮＣ９２ｄに記録された同期をとるための同期パター
ン（以下、基本同期パターンという）に基づいて作られ
たパターンである。基本同期パターンは、５７ビットで
構成され、その５７ビットからなる基本同期パターンが
ＳＹＮＣ９２ｄに記録されている。
【００４９】第１の同期パターンは、基本同期パターン
に基づいて以下のようにして作られる。つまり、ＰＷＭ
方式で記録された基本同期パターンをドライブヘッド１
３が読み出した場合、その基本同期パターンに対するド
ライブヘッド１３が出力する波形ＲＤPWM について、第
１の信号処理部１６ａが出力するはずのデータＤＴＬＥ
を第１の同期パターンとしている。従って、第１のシン
クパターン検出回路２６は、第１の同期パターンとその
時々の第１のシフトレジスタ２１から入力されたデータ
ＤＴＬＥのビットデータを比較し出力する。
に基づいて以下のようにして作られる。つまり、ＰＷＭ
方式で記録された基本同期パターンをドライブヘッド１
３が読み出した場合、その基本同期パターンに対するド
ライブヘッド１３が出力する波形ＲＤPWM について、第
１の信号処理部１６ａが出力するはずのデータＤＴＬＥ
を第１の同期パターンとしている。従って、第１のシン
クパターン検出回路２６は、第１の同期パターンとその
時々の第１のシフトレジスタ２１から入力されたデータ
ＤＴＬＥのビットデータを比較し出力する。
【００５０】第１のシンクパターン検出回路２６から出
力される第１の同期パターン検出信号ＳＹ１は、オア回
路２７を介して第１信号生成回路２８に出力される。第
１信号生成回路２８は、第１の同期パターン検出信号Ｓ
Ｙ１に基づいてリーディングエッジ側の第１パターン検
出信号ＮMARK、第１ウィンド制御信号ＮWING、及び、制
御信号ＩＰＭを出力する。
力される第１の同期パターン検出信号ＳＹ１は、オア回
路２７を介して第１信号生成回路２８に出力される。第
１信号生成回路２８は、第１の同期パターン検出信号Ｓ
Ｙ１に基づいてリーディングエッジ側の第１パターン検
出信号ＮMARK、第１ウィンド制御信号ＮWING、及び、制
御信号ＩＰＭを出力する。
【００５１】第２のシンクパターン検出回路２９は、５
７ビットのシフトレジスタと比較回路を含む。第２のシ
ンクパターン検出回路２９は、第２のシフトレジスタ２
２からデータＤＴＴＥのビットデータをクロックＰＣＫ
に同期して順次入力するとともに、先に入力したビット
データをシフトし最も先に入力したビットデータを消去
する。第２のシンクパターン検出回路２９は、シフトす
る毎に５７ビットのビットデータからなるデータＤＴＴ
Ｅと予め用意されたトレーリングエッジ用の同期パター
ン（以下、第２の同期パターンという）とを比較回路に
て比較する。第２のシンクパターン検出回路２９は、そ
の検出する動作の期間がウィンド回路３４からの動作制
御信号ＰSYCWによって制御されている。第２のシンクパ
ターン検出回路２９は、その限られた期間においてデー
タＤＴＴＥが第２の同期パターンであるか否かを検出す
る。第２のシンクパターン検出回路２９は、データＤＴ
ＴＥが第２の同期パターンと一致すると、第２の同期パ
ターン検出信号ＳＹ２を出力する。
７ビットのシフトレジスタと比較回路を含む。第２のシ
ンクパターン検出回路２９は、第２のシフトレジスタ２
２からデータＤＴＴＥのビットデータをクロックＰＣＫ
に同期して順次入力するとともに、先に入力したビット
データをシフトし最も先に入力したビットデータを消去
する。第２のシンクパターン検出回路２９は、シフトす
る毎に５７ビットのビットデータからなるデータＤＴＴ
Ｅと予め用意されたトレーリングエッジ用の同期パター
ン（以下、第２の同期パターンという）とを比較回路に
て比較する。第２のシンクパターン検出回路２９は、そ
の検出する動作の期間がウィンド回路３４からの動作制
御信号ＰSYCWによって制御されている。第２のシンクパ
ターン検出回路２９は、その限られた期間においてデー
タＤＴＴＥが第２の同期パターンであるか否かを検出す
る。第２のシンクパターン検出回路２９は、データＤＴ
ＴＥが第２の同期パターンと一致すると、第２の同期パ
ターン検出信号ＳＹ２を出力する。
【００５２】第２の同期パターンは、前記した基本同期
パターンに基づいて作られたパターンである。第２の同
期パターンは、基本同期パターンに基づいて以下のよう
にして作られる。つまり、ＰＷＭ方式で記録された基本
同期パターンをドライブヘッド１３が読み出した場合、
その基本同期パターンに対するドライブヘッド１３が出
力する波形ＲＤPWM について、第２の信号処理部１６ｂ
が出力するはずのデータＤＴＴＥを第２の同期パターン
としている。従って、第２のシンクパターン検出回路２
９は、第２の同期パターンとその時々の第２のシフトレ
ジスタ２２から入力されたデータＤＴＴＥのビットデー
タを比較する。
パターンに基づいて作られたパターンである。第２の同
期パターンは、基本同期パターンに基づいて以下のよう
にして作られる。つまり、ＰＷＭ方式で記録された基本
同期パターンをドライブヘッド１３が読み出した場合、
その基本同期パターンに対するドライブヘッド１３が出
力する波形ＲＤPWM について、第２の信号処理部１６ｂ
が出力するはずのデータＤＴＴＥを第２の同期パターン
としている。従って、第２のシンクパターン検出回路２
９は、第２の同期パターンとその時々の第２のシフトレ
ジスタ２２から入力されたデータＤＴＴＥのビットデー
タを比較する。
【００５３】第２のシンクパターン検出回路２９から出
力される第２の同期パターン検出信号ＳＹ２は、オア回
路３０を介して第２信号生成回路３１に出力される。第
２信号生成回路３１は、第２の同期パターン検出信号Ｓ
Ｙ２に基づいてトレーリングエッジ側の第２パターン検
出信号ＰMARKと第２ウィンド制御信号ＰWINGを出力す
る。
力される第２の同期パターン検出信号ＳＹ２は、オア回
路３０を介して第２信号生成回路３１に出力される。第
２信号生成回路３１は、第２の同期パターン検出信号Ｓ
Ｙ２に基づいてトレーリングエッジ側の第２パターン検
出信号ＰMARKと第２ウィンド制御信号ＰWINGを出力す
る。
【００５４】第１のタイムチェック回路３２は、クロッ
クＮＣＫ、第１パターン検出信号ＮMARK、及び、第２パ
ターン検出信号ＰMARKを入力する。第１のタイムチェッ
ク回路３２は、ジョンソンカウンタを含む。ジョンソン
カウンタは、第１パターン検出信号ＮMARKに応答して初
期化され、クロックＮＣＫの数をカウントする。第１の
タイムチェック回路３２は、ジョンソンカウンタがクロ
ックＮＣＫの数を４個数える前までに第２パターン検出
信号ＰMARKが入力されないと、第１信号生成回路２８に
制御信号ＮNDTCを出力する。第１信号生成回路２８は、
制御信号ＮNDTCに応答していままで出力していた第１パ
ターン検出信号ＮMARK、第１ウィンド制御信号ＮWINGを
消失させる。第２のタイムチェック回路３３は、クロッ
クＰＣＫ、第２パターン検出信号ＰMARK、及び、第１パ
ターン検出信号ＮMARKを入力する。第２のタイムチェッ
ク回路３３は、ジョンソンカウンタを含む。ジョンソン
カウンタは、第２パターン検出信号ＰMARKに応答して初
期化され、クロックＰＣＫの数をカウントする。第２の
タイムチェック回路３３は、ジョンソンカウンタがクロ
ックＰＣＫの数を４個数える前までに第１パターン検出
信号ＮMARKが入力されないと、第２信号生成回路３１に
制御信号ＰNDTCを出力する。第２信号生成回路３１は、
制御信号ＰNDTCに応答していままで出力していた第２パ
ターン検出信号ＰMARK及び第２ウィンド制御信号ＰWING
を消失させる。又、第２のタイムチェック回路３３は、
ジョンソンカウンタがクロックＰＣＫの数を４個数える
前までに第１パターン検出信号ＮMARKが入力された場
合、制御信号ＯＰＬの出力をジョンソンカウンタがクロ
ックＰＣＫを４個数え終わった後に行う。
クＮＣＫ、第１パターン検出信号ＮMARK、及び、第２パ
ターン検出信号ＰMARKを入力する。第１のタイムチェッ
ク回路３２は、ジョンソンカウンタを含む。ジョンソン
カウンタは、第１パターン検出信号ＮMARKに応答して初
期化され、クロックＮＣＫの数をカウントする。第１の
タイムチェック回路３２は、ジョンソンカウンタがクロ
ックＮＣＫの数を４個数える前までに第２パターン検出
信号ＰMARKが入力されないと、第１信号生成回路２８に
制御信号ＮNDTCを出力する。第１信号生成回路２８は、
制御信号ＮNDTCに応答していままで出力していた第１パ
ターン検出信号ＮMARK、第１ウィンド制御信号ＮWINGを
消失させる。第２のタイムチェック回路３３は、クロッ
クＰＣＫ、第２パターン検出信号ＰMARK、及び、第１パ
ターン検出信号ＮMARKを入力する。第２のタイムチェッ
ク回路３３は、ジョンソンカウンタを含む。ジョンソン
カウンタは、第２パターン検出信号ＰMARKに応答して初
期化され、クロックＰＣＫの数をカウントする。第２の
タイムチェック回路３３は、ジョンソンカウンタがクロ
ックＰＣＫの数を４個数える前までに第１パターン検出
信号ＮMARKが入力されないと、第２信号生成回路３１に
制御信号ＰNDTCを出力する。第２信号生成回路３１は、
制御信号ＰNDTCに応答していままで出力していた第２パ
ターン検出信号ＰMARK及び第２ウィンド制御信号ＰWING
を消失させる。又、第２のタイムチェック回路３３は、
ジョンソンカウンタがクロックＰＣＫの数を４個数える
前までに第１パターン検出信号ＮMARKが入力された場
合、制御信号ＯＰＬの出力をジョンソンカウンタがクロ
ックＰＣＫを４個数え終わった後に行う。
【００５５】ウィンド回路３４は、第１ウィンド制御信
号ＮWING及第２ウィンド制御信号ＰWINGを入力する。
又、ウィンド回路３４は、フォーマットカウンタ（ＦＭ
Ｃ）４１から同期パターンの検出を可能にするためのウ
ィンド信号ＳＹW を入力する。ウィンド回路３４は、ウ
ィンド信号ＳＹW が出力されている間、第１のシンクパ
ターン検出回路２６に動作制御信号ＮSYCWを出力すると
ともに、第２のシンクパターン検出回路２９に動作制御
信号ＰSYCWを出力する。第１のシンクパターン検出回路
２６は、動作制御信号ＮSYCWが出力されている期間が第
１の同期パターンを検出する動作の期間となる。同様
に、第２のシンクパターン検出回路２９は、動作制御信
号ＰSYCWが出力されている期間が第２の同期パターンを
検出する動作の期間となる。
号ＮWING及第２ウィンド制御信号ＰWINGを入力する。
又、ウィンド回路３４は、フォーマットカウンタ（ＦＭ
Ｃ）４１から同期パターンの検出を可能にするためのウ
ィンド信号ＳＹW を入力する。ウィンド回路３４は、ウ
ィンド信号ＳＹW が出力されている間、第１のシンクパ
ターン検出回路２６に動作制御信号ＮSYCWを出力すると
ともに、第２のシンクパターン検出回路２９に動作制御
信号ＰSYCWを出力する。第１のシンクパターン検出回路
２６は、動作制御信号ＮSYCWが出力されている期間が第
１の同期パターンを検出する動作の期間となる。同様
に、第２のシンクパターン検出回路２９は、動作制御信
号ＰSYCWが出力されている期間が第２の同期パターンを
検出する動作の期間となる。
【００５６】動作制御信号ＮSYCW及びＰSYCWを出力して
いる状態において、ウィンド回路３４は、第１ウィンド
制御信号ＮWINGを入力すると、動作制御信号ＮSYCW、Ｐ
SYCWのうち、第１のシンクパターン検出回路２６のため
の動作制御信号ＮSYCWの出力を停止する。そして、第１
ウィンド制御信号ＮWINGが消失すると、ウィンド回路３
４は、再び動作制御信号ＮSYCWを出力する。
いる状態において、ウィンド回路３４は、第１ウィンド
制御信号ＮWINGを入力すると、動作制御信号ＮSYCW、Ｐ
SYCWのうち、第１のシンクパターン検出回路２６のため
の動作制御信号ＮSYCWの出力を停止する。そして、第１
ウィンド制御信号ＮWINGが消失すると、ウィンド回路３
４は、再び動作制御信号ＮSYCWを出力する。
【００５７】又、動作制御信号ＮSYCW及びＰSYCWを出力
している状態において、ウィンド回路３４は、第２ウィ
ンド制御信号ＰWINGを入力すると、動作制御信号ＮSYC
W、ＰSYCWのうち、第２のシンクパターン検出回路２９
のための動作制御信号ＰSYCWの出力を停止する。そし
て、第２ウィンド制御信号ＰWINGが消失すると、ウィン
ド回路３４は、再び動作制御信号ＰSYCWを出力する。
している状態において、ウィンド回路３４は、第２ウィ
ンド制御信号ＰWINGを入力すると、動作制御信号ＮSYC
W、ＰSYCWのうち、第２のシンクパターン検出回路２９
のための動作制御信号ＰSYCWの出力を停止する。そし
て、第２ウィンド制御信号ＰWINGが消失すると、ウィン
ド回路３４は、再び動作制御信号ＰSYCWを出力する。
【００５８】図４は、ウィンド回路３４にウィンド信号
ＳＹW を出力するディスクコントローラ１８内に設けら
れた回路を示す。光ディスク装置全体を制御するマイク
ロプロセッシングユニット（ＭＰＵ）４０は、前記制御
回路１２，１４，１５、サーボコントローラ１７、及
び、ディスクコントローラ１８によって共用されてい
る。フォーマットカウンタ（ＦＭＣ）４１は、ＰＬＬシ
ンセサイザ（ＰＬＬ）４２からの基本クロックＣＬＫの
数をカウントする。ＰＬＬ４２は、ＭＰＵ４０からの制
御信号Ｃ１を入力し、この制御信号Ｃ１に対応する周波
数の基本クロックＣＬＫを出力する。ＦＭＣ４１のカウ
ント値は、ドライブヘッド１３によって読み取られる一
つのセクタ９０の各ビットデータと相関している。ＦＭ
Ｃ４１は、そのカウント値が１セクタの総ビットデータ
と一致すると、カウント値を初期化し最初からカウント
を行う。ＦＭＣ４１は、カウント値に基づいて同期パタ
ーンの検出を可能にするためのウィンド信号ＳＹW 、ア
ドレスマークの検出を可能にするためのウィンド信号Ａ
ＭW 、及び、再同期パターンの検出を可能にするための
ウィンド信号ＲＳＹW を出力する。
ＳＹW を出力するディスクコントローラ１８内に設けら
れた回路を示す。光ディスク装置全体を制御するマイク
ロプロセッシングユニット（ＭＰＵ）４０は、前記制御
回路１２，１４，１５、サーボコントローラ１７、及
び、ディスクコントローラ１８によって共用されてい
る。フォーマットカウンタ（ＦＭＣ）４１は、ＰＬＬシ
ンセサイザ（ＰＬＬ）４２からの基本クロックＣＬＫの
数をカウントする。ＰＬＬ４２は、ＭＰＵ４０からの制
御信号Ｃ１を入力し、この制御信号Ｃ１に対応する周波
数の基本クロックＣＬＫを出力する。ＦＭＣ４１のカウ
ント値は、ドライブヘッド１３によって読み取られる一
つのセクタ９０の各ビットデータと相関している。ＦＭ
Ｃ４１は、そのカウント値が１セクタの総ビットデータ
と一致すると、カウント値を初期化し最初からカウント
を行う。ＦＭＣ４１は、カウント値に基づいて同期パタ
ーンの検出を可能にするためのウィンド信号ＳＹW 、ア
ドレスマークの検出を可能にするためのウィンド信号Ａ
ＭW 、及び、再同期パターンの検出を可能にするための
ウィンド信号ＲＳＹW を出力する。
【００５９】ウィンド信号ＳＹW が出力されるタイミン
グは、一つのセクタ９０からの読み出されるＳＹＮＣ９
２ｄの位置と対応している。ウィンド信号ＡＭW が出力
されるタイミングは、一つのセクタ９０からの読み出さ
れる第１，第２ＡＭ９１ｃ，９１ｆの位置と対応してい
る。ウィンド信号ＲＳＹW が出力されるタイミングは、
一つのセクタ９０からの読み出されるＲＥＳＹＮＣ９２
ｅの位置と対応している。従って、ＦＭＣ１１のカウン
ト値とドライブヘッド１３の位置が同期している限り、
ドライブヘッド１３がＳＹＮＣ９２ｄ、第１，第２ＡＭ
９１ｃ，９１ｆ、及び、ＲＥＳＹＮＣ９２ｅの各データ
を出力しているとき、ＦＭＣ４１は、各ウィンド信号Ｓ
ＹW ，ＡＭW ，ＲＳＹW を出力する。
グは、一つのセクタ９０からの読み出されるＳＹＮＣ９
２ｄの位置と対応している。ウィンド信号ＡＭW が出力
されるタイミングは、一つのセクタ９０からの読み出さ
れる第１，第２ＡＭ９１ｃ，９１ｆの位置と対応してい
る。ウィンド信号ＲＳＹW が出力されるタイミングは、
一つのセクタ９０からの読み出されるＲＥＳＹＮＣ９２
ｅの位置と対応している。従って、ＦＭＣ１１のカウン
ト値とドライブヘッド１３の位置が同期している限り、
ドライブヘッド１３がＳＹＮＣ９２ｄ、第１，第２ＡＭ
９１ｃ，９１ｆ、及び、ＲＥＳＹＮＣ９２ｅの各データ
を出力しているとき、ＦＭＣ４１は、各ウィンド信号Ｓ
ＹW ，ＡＭW ，ＲＳＹW を出力する。
【００６０】図５は、ディスクコントローラ１８内に設
けられたアドレスマーク検出回路と再同期パターン検出
回路を示す。第１のアドレスマーク検出回路５１は、１
９ビットのシフトレジスタと比較回路を含む。第１のア
ドレスマーク検出回路５１は、前記した第１のシフトレ
ジスタ２１からデータＤＴＬＥのビットデータを順次入
力するとともに、先に入力したビットデータをシフトし
最も先に入力したビットデータを消去する。第１のアド
レスマーク検出回路５１は、シフトする毎に１９ビット
のビットデータからなるデータＤＴＬＥと予め用意され
たリーディングエッジ用アドレスマークのパターン（以
下、第１のアドレスパターンという）とを比較回路にて
比較する。第１のアドレスマーク検出回路５１は、その
検出する動作の期間がウィンド回路３４からの動作制御
信号ＮAMW によって制御されている。第１のアドレスマ
ーク検出回路５１は、その限られた期間においてデータ
ＤＴＬＥが第１のアドレスパターンであるか否かを検出
する。第１のアドレスマーク検出回路５１は、データＤ
ＴＬＥが第１のアドレスパターンと一致すると、第１の
アドレスパターン検出信号ＡＭ１を出力する。
けられたアドレスマーク検出回路と再同期パターン検出
回路を示す。第１のアドレスマーク検出回路５１は、１
９ビットのシフトレジスタと比較回路を含む。第１のア
ドレスマーク検出回路５１は、前記した第１のシフトレ
ジスタ２１からデータＤＴＬＥのビットデータを順次入
力するとともに、先に入力したビットデータをシフトし
最も先に入力したビットデータを消去する。第１のアド
レスマーク検出回路５１は、シフトする毎に１９ビット
のビットデータからなるデータＤＴＬＥと予め用意され
たリーディングエッジ用アドレスマークのパターン（以
下、第１のアドレスパターンという）とを比較回路にて
比較する。第１のアドレスマーク検出回路５１は、その
検出する動作の期間がウィンド回路３４からの動作制御
信号ＮAMW によって制御されている。第１のアドレスマ
ーク検出回路５１は、その限られた期間においてデータ
ＤＴＬＥが第１のアドレスパターンであるか否かを検出
する。第１のアドレスマーク検出回路５１は、データＤ
ＴＬＥが第１のアドレスパターンと一致すると、第１の
アドレスパターン検出信号ＡＭ１を出力する。
【００６１】第１のアドレスパターンは、各セクタ９０
の第１，第２ＡＭ９１ｃ，９１ｆに記録されたアドレス
マークパターン（以下、基本アドレスパターンという）
に基づいて作られたパターンである。基本アドレスパタ
ーンは、１２ビットで構成され、その１２ビットからな
る基本アドレスパターンがＡＭ９１ｃ，９１ｆにそれぞ
れ記録されている。
の第１，第２ＡＭ９１ｃ，９１ｆに記録されたアドレス
マークパターン（以下、基本アドレスパターンという）
に基づいて作られたパターンである。基本アドレスパタ
ーンは、１２ビットで構成され、その１２ビットからな
る基本アドレスパターンがＡＭ９１ｃ，９１ｆにそれぞ
れ記録されている。
【００６２】第１のアドレスパターンは、基本アドレス
パターンに基づいて以下のようにして作られる。つま
り、ＰＷＭ方式で記録された基本アドレスパターンをド
ライブヘッド１３が読み出した場合、基本アドレスパタ
ーンに対するドライブヘッド１３が出力する波形ＲＤPW
M について、第１の信号処理部１６ａが出力するはずの
データＤＴＬＥを第１のアドレスパターンとしている。
従って、第１のアドレスマーク検出回路５１は、第１の
アドレスパターンとその時々の第１のシフトレジスタ２
１から入力されたデータＤＴＬＥのビットデータを比較
し出力する。
パターンに基づいて以下のようにして作られる。つま
り、ＰＷＭ方式で記録された基本アドレスパターンをド
ライブヘッド１３が読み出した場合、基本アドレスパタ
ーンに対するドライブヘッド１３が出力する波形ＲＤPW
M について、第１の信号処理部１６ａが出力するはずの
データＤＴＬＥを第１のアドレスパターンとしている。
従って、第１のアドレスマーク検出回路５１は、第１の
アドレスパターンとその時々の第１のシフトレジスタ２
１から入力されたデータＤＴＬＥのビットデータを比較
し出力する。
【００６３】第１のアドレスマーク検出回路５１から出
力される第１のアドレスパターン検出信号ＡＭ１は、前
記したオア回路２７を介して第１信号生成回路２８に出
力される。従って、第１信号生成回路２８は、第１のア
ドレスパターン検出信号ＡＭ１に基づいてリーディング
エッジ側の第１パターン検出信号ＮMARK、第１ウィンド
制御信号ＮWING及び制御信号ＩＰＭを出力する。
力される第１のアドレスパターン検出信号ＡＭ１は、前
記したオア回路２７を介して第１信号生成回路２８に出
力される。従って、第１信号生成回路２８は、第１のア
ドレスパターン検出信号ＡＭ１に基づいてリーディング
エッジ側の第１パターン検出信号ＮMARK、第１ウィンド
制御信号ＮWING及び制御信号ＩＰＭを出力する。
【００６４】第２のアドレスマーク検出回路５２は、１
９ビットのシフトレジスタと比較回路を含む。第２のア
ドレスマーク検出回路５２は、前記した第２のシフトレ
ジスタ２２からデータＤＴＴＥのビットデータを順次入
力するとともに、先に入力したビットデータをシフトし
最も先に入力したビットデータを消去する。第２のアド
レスマーク検出回路５２は、シフトする毎に１９ビット
のビットデータからなるデータＤＴＴＥと予め用意され
たトレーリングエッジ用アドレスマークのパターン（以
下、第２のアドレスパターンという）とを比較回路にて
比較する。第２のアドレスマーク検出回路５２は、その
検出する動作の期間がウィンド回路３４からの動作制御
信号ＰAMW によって制御されている。第２のアドレスマ
ーク検出回路５２は、その限られた期間においてデータ
ＤＴＴＥが第２のアドレスパターンであるか否かを検出
する。第２のアドレスマーク検出回路５２は、データＤ
ＴＴＥが第２のアドレスパターンと一致すると、第２の
アドレスパターン検出信号ＡＭ２を出力する。
９ビットのシフトレジスタと比較回路を含む。第２のア
ドレスマーク検出回路５２は、前記した第２のシフトレ
ジスタ２２からデータＤＴＴＥのビットデータを順次入
力するとともに、先に入力したビットデータをシフトし
最も先に入力したビットデータを消去する。第２のアド
レスマーク検出回路５２は、シフトする毎に１９ビット
のビットデータからなるデータＤＴＴＥと予め用意され
たトレーリングエッジ用アドレスマークのパターン（以
下、第２のアドレスパターンという）とを比較回路にて
比較する。第２のアドレスマーク検出回路５２は、その
検出する動作の期間がウィンド回路３４からの動作制御
信号ＰAMW によって制御されている。第２のアドレスマ
ーク検出回路５２は、その限られた期間においてデータ
ＤＴＴＥが第２のアドレスパターンであるか否かを検出
する。第２のアドレスマーク検出回路５２は、データＤ
ＴＴＥが第２のアドレスパターンと一致すると、第２の
アドレスパターン検出信号ＡＭ２を出力する。
【００６５】第２のアドレスパターンは、前記した基本
アドレスパターンに基づいて作られたパターンである。
第２のアドレスパターンは、基本アドレスパターンに基
づいて以下のようにして作られる。つまり、ＰＷＭ方式
で記録された基本同期パターンをドライブヘッド１３が
読み出した場合、その基本アドレスパターンに対するド
ライブヘッド１３が出力する波形ＲＤPWM について、前
記した第２の信号処理部１６ｂが出力するはずのデータ
ＤＴＴＥを第２のアドレスパターンとしている。従っ
て、第２のアドレスマーク検出回路５２は、第２のアド
レスパターンとその時々の第２のシフトレジスタ２２か
ら入力されたデータＤＴＴＥのビットデータを比較す
る。
アドレスパターンに基づいて作られたパターンである。
第２のアドレスパターンは、基本アドレスパターンに基
づいて以下のようにして作られる。つまり、ＰＷＭ方式
で記録された基本同期パターンをドライブヘッド１３が
読み出した場合、その基本アドレスパターンに対するド
ライブヘッド１３が出力する波形ＲＤPWM について、前
記した第２の信号処理部１６ｂが出力するはずのデータ
ＤＴＴＥを第２のアドレスパターンとしている。従っ
て、第２のアドレスマーク検出回路５２は、第２のアド
レスパターンとその時々の第２のシフトレジスタ２２か
ら入力されたデータＤＴＴＥのビットデータを比較す
る。
【００６６】第２のアドレスマーク検出回路５２から出
力される第２のアドレスパターン検出信号ＡＭ２は、前
記したオア回路３０を介して第２信号生成回路３１に出
力される。第２信号生成回路３１は、第２のアドレスパ
ターン検出信号ＡＭ２に基づいてトレーリングエッジ側
の第２パターン検出信号ＰMARKと第２ウィンド制御信号
ＰWINGを出力する。
力される第２のアドレスパターン検出信号ＡＭ２は、前
記したオア回路３０を介して第２信号生成回路３１に出
力される。第２信号生成回路３１は、第２のアドレスパ
ターン検出信号ＡＭ２に基づいてトレーリングエッジ側
の第２パターン検出信号ＰMARKと第２ウィンド制御信号
ＰWINGを出力する。
【００６７】第１のリシンクパターン検出回路５３は、
２３ビットのシフトレジスタと比較回路を含む。第１の
リシンクパターン検出回路５３は、第１のシフトレジス
タ２１からデータＤＴＬＥのビットデータを順次入力す
るとともに、先に入力したビットデータをシフトし最も
先に入力したビットデータを消去する。第１のリシンク
パターン検出回路５３は、シフトする毎に２３ビットの
ビットデータからなるデータＤＴＬＥと予め用意された
リーディングエッジ用再同期パターン（以下、第１の再
同期パターンという）とを比較回路にて比較する。第１
のリシンクパターン検出回路５３は、その検出する動作
の期間がウィンド回路３４からの動作制御信号ＮRSYWに
よって制御されている。第１のリシンクパターン検出回
路５３は、その限られた期間においてデータＤＴＬＥが
第１の再同期パターンであるか否かを検出する。第１の
リシンクパターン検出回路５３は、データＤＴＬＥが第
１の再同期パターンと一致すると、第１の再同期パター
ン検出信号ＲＳ１を出力する。
２３ビットのシフトレジスタと比較回路を含む。第１の
リシンクパターン検出回路５３は、第１のシフトレジス
タ２１からデータＤＴＬＥのビットデータを順次入力す
るとともに、先に入力したビットデータをシフトし最も
先に入力したビットデータを消去する。第１のリシンク
パターン検出回路５３は、シフトする毎に２３ビットの
ビットデータからなるデータＤＴＬＥと予め用意された
リーディングエッジ用再同期パターン（以下、第１の再
同期パターンという）とを比較回路にて比較する。第１
のリシンクパターン検出回路５３は、その検出する動作
の期間がウィンド回路３４からの動作制御信号ＮRSYWに
よって制御されている。第１のリシンクパターン検出回
路５３は、その限られた期間においてデータＤＴＬＥが
第１の再同期パターンであるか否かを検出する。第１の
リシンクパターン検出回路５３は、データＤＴＬＥが第
１の再同期パターンと一致すると、第１の再同期パター
ン検出信号ＲＳ１を出力する。
【００６８】第１の再同期パターンは、各セクタ９０の
ＲＥＳＹＮＣ９２ｅに記録された同期をとるための再同
期パターン（以下、基本再同期パターンという）に基づ
いて作られたパターンである。基本再同期パターンは２
４ビットで構成され、その２４ビットからなる基本再同
期パターンがＲＥＳＹＮＣ９２ｅに記録されている。
ＲＥＳＹＮＣ９２ｅに記録された同期をとるための再同
期パターン（以下、基本再同期パターンという）に基づ
いて作られたパターンである。基本再同期パターンは２
４ビットで構成され、その２４ビットからなる基本再同
期パターンがＲＥＳＹＮＣ９２ｅに記録されている。
【００６９】第１の再同期パターンは、基本再同期パタ
ーンに基づいて以下のようにして作られる。つまり、Ｐ
ＷＭ方式で記録された基本再同期パターンをドライブヘ
ッド１３が読み出した場合、その基本再同期パターンに
対するドライブヘッド１３が出力する波形ＲＤPWM につ
いて、第１の信号処理部１６ａが出力するはずのデータ
ＤＴＬＥを第１の再同期パターンとしている。従って、
第１のリシンクパターン検出回路５３は、第１の再同期
パターンとその時々の第１のシフトレジスタ２１から入
力されたデータＤＴＬＥのビットデータを比較し出力す
る。
ーンに基づいて以下のようにして作られる。つまり、Ｐ
ＷＭ方式で記録された基本再同期パターンをドライブヘ
ッド１３が読み出した場合、その基本再同期パターンに
対するドライブヘッド１３が出力する波形ＲＤPWM につ
いて、第１の信号処理部１６ａが出力するはずのデータ
ＤＴＬＥを第１の再同期パターンとしている。従って、
第１のリシンクパターン検出回路５３は、第１の再同期
パターンとその時々の第１のシフトレジスタ２１から入
力されたデータＤＴＬＥのビットデータを比較し出力す
る。
【００７０】第１のリシンクパターン検出回路５３から
出力される第１の再同期パターン検出信号ＲＳ１は、前
記したオア回路２７を介して第１信号生成回路２８に出
力される。第１信号生成回路２８は、第１の再同期パタ
ーン検出信号ＲＳ１に基づいてリーディングエッジ側の
第１パターン検出信号ＮMARK、第１ウィンド制御信号Ｎ
WING及び制御信号ＩＰＭを出力する。
出力される第１の再同期パターン検出信号ＲＳ１は、前
記したオア回路２７を介して第１信号生成回路２８に出
力される。第１信号生成回路２８は、第１の再同期パタ
ーン検出信号ＲＳ１に基づいてリーディングエッジ側の
第１パターン検出信号ＮMARK、第１ウィンド制御信号Ｎ
WING及び制御信号ＩＰＭを出力する。
【００７１】第２のリシンクパターン検出回路５４は、
２３ビットのシフトレジスタと比較回路を含む。第２の
リシンクパターン検出回路５４は、第２のシフトレジス
タ２２からデータＤＴＴＥのビットデータを順次入力す
るとともに、先に入力したビットデータをシフトし最も
先に入力したビットデータを消去する。第２のリシンク
パターン検出回路５４は、シフトする毎に２３ビットの
ビットデータからなるデータＤＴＴＥと予め用意された
トレーリングエッジ用の第２の再同期パターンとを比較
回路にて比較する。第２のリシンクパターン検出回路５
３は、その検出する動作の期間がウィンド回路３４から
の動作制御信号ＰRSYWによって制御されている。第２の
リシンクパターン検出回路５４は、その限られた期間に
おいてデータＤＴＴＥが第２の再同期パターンであるか
否かを検出する。第２のリシンクパターン検出回路５４
は、データＤＴＴＥが第２の再同期パターンと一致する
と、第２の再同期パターン検出信号ＲＳ２を出力する。
２３ビットのシフトレジスタと比較回路を含む。第２の
リシンクパターン検出回路５４は、第２のシフトレジス
タ２２からデータＤＴＴＥのビットデータを順次入力す
るとともに、先に入力したビットデータをシフトし最も
先に入力したビットデータを消去する。第２のリシンク
パターン検出回路５４は、シフトする毎に２３ビットの
ビットデータからなるデータＤＴＴＥと予め用意された
トレーリングエッジ用の第２の再同期パターンとを比較
回路にて比較する。第２のリシンクパターン検出回路５
３は、その検出する動作の期間がウィンド回路３４から
の動作制御信号ＰRSYWによって制御されている。第２の
リシンクパターン検出回路５４は、その限られた期間に
おいてデータＤＴＴＥが第２の再同期パターンであるか
否かを検出する。第２のリシンクパターン検出回路５４
は、データＤＴＴＥが第２の再同期パターンと一致する
と、第２の再同期パターン検出信号ＲＳ２を出力する。
【００７２】第２の再同期パターンは、前記基本再同期
パターンに基づいて作られたパターンである。第２の再
同期パターンは、基本再同期パターンに基づいて以下の
ようにして作られる。つまり、ＰＷＭ方式で記録された
基本再同期パターンをドライブヘッド１３が読み出した
場合、その基本再同期パターンに対するドライブヘッド
１３が出力する波形ＲＤPWM について、第２の信号処理
部１６ｂが出力するはずのデータＤＴＴＥを第２の再同
期パターンとしている。従って、第２のリシンクパター
ン検出回路５４は、第２の再同期パターンとその時々の
第２のシフトレジスタ２２から入力されたデータＤＴＴ
Ｅのビットデータを比較する。
パターンに基づいて作られたパターンである。第２の再
同期パターンは、基本再同期パターンに基づいて以下の
ようにして作られる。つまり、ＰＷＭ方式で記録された
基本再同期パターンをドライブヘッド１３が読み出した
場合、その基本再同期パターンに対するドライブヘッド
１３が出力する波形ＲＤPWM について、第２の信号処理
部１６ｂが出力するはずのデータＤＴＴＥを第２の再同
期パターンとしている。従って、第２のリシンクパター
ン検出回路５４は、第２の再同期パターンとその時々の
第２のシフトレジスタ２２から入力されたデータＤＴＴ
Ｅのビットデータを比較する。
【００７３】第２のリシンクパターン検出回路５４から
出力される第２の再同期パターン検出信号ＲＳ２は、前
記したオア回路３０を介して第２信号生成回路３１に出
力される。第２信号生成回路３１は、第２の再同期パタ
ーン検出信号ＲＳ２に基づいてトレーリングエッジ側の
第２パターン検出信号ＰMARKと第２ウィンド制御信号Ｐ
WINGを出力する。
出力される第２の再同期パターン検出信号ＲＳ２は、前
記したオア回路３０を介して第２信号生成回路３１に出
力される。第２信号生成回路３１は、第２の再同期パタ
ーン検出信号ＲＳ２に基づいてトレーリングエッジ側の
第２パターン検出信号ＰMARKと第２ウィンド制御信号Ｐ
WINGを出力する。
【００７４】ウィンド回路３４は、ＦＭＣ４１からのウ
ィンド信号ＡＭW に基づいて第１のアドレスマーク検出
回路５１に動作制御信号ＮAMW を出力するとともに、第
２のアドレスマーク検出回路５２に動作制御信号ＰAMW
を出力する。第１のアドレスマーク検出回路５１は、動
作制御信号ＮAMW が出力されている期間が第１のアドレ
スパターンを検出する動作の期間となる。同様に、第２
のアドレスマーク検出回路５２は、動作制御信号ＰAMW
が出力されている期間が第２のアドレスパターンを検出
する動作の期間となる。
ィンド信号ＡＭW に基づいて第１のアドレスマーク検出
回路５１に動作制御信号ＮAMW を出力するとともに、第
２のアドレスマーク検出回路５２に動作制御信号ＰAMW
を出力する。第１のアドレスマーク検出回路５１は、動
作制御信号ＮAMW が出力されている期間が第１のアドレ
スパターンを検出する動作の期間となる。同様に、第２
のアドレスマーク検出回路５２は、動作制御信号ＰAMW
が出力されている期間が第２のアドレスパターンを検出
する動作の期間となる。
【００７５】動作制御信号ＮAMW ，ＰAMW を出力してい
る状態において、ウィンド回路３４は、第１のアドレス
パターン検出信号ＡＭ１に基づく第１ウィンド制御信号
ＮWINGを入力すると、動作制御信号ＮAMW ，ＰAMW のう
ち、第１のアドレスマーク検出回路５１のための動作制
御信号ＮAMW の出力を停止する。そして、第１ウィンド
制御信号ＮWINGが消失すると、ウィンド回路３４は、再
び動作制御信号ＮAMWを出力する。
る状態において、ウィンド回路３４は、第１のアドレス
パターン検出信号ＡＭ１に基づく第１ウィンド制御信号
ＮWINGを入力すると、動作制御信号ＮAMW ，ＰAMW のう
ち、第１のアドレスマーク検出回路５１のための動作制
御信号ＮAMW の出力を停止する。そして、第１ウィンド
制御信号ＮWINGが消失すると、ウィンド回路３４は、再
び動作制御信号ＮAMWを出力する。
【００７６】又、動作制御信号ＮAMW ，ＰAMW を出力し
ている状態において、ウィンド回路３４は、第２のアド
レスパターン検出信号ＡＭ２に基づく第２ウィンド制御
信号ＰWINGを入力すると、動作制御信号ＮAMW 、ＰAMW
のうち、第２のアドレスマーク検出回路５２のための動
作制御信号ＰAMW の出力を停止する。そして、第２ウィ
ンド制御信号ＰWINGが消失すると、ウィンド回路３４
は、再び動作制御信号ＰAMW を出力する。
ている状態において、ウィンド回路３４は、第２のアド
レスパターン検出信号ＡＭ２に基づく第２ウィンド制御
信号ＰWINGを入力すると、動作制御信号ＮAMW 、ＰAMW
のうち、第２のアドレスマーク検出回路５２のための動
作制御信号ＰAMW の出力を停止する。そして、第２ウィ
ンド制御信号ＰWINGが消失すると、ウィンド回路３４
は、再び動作制御信号ＰAMW を出力する。
【００７７】又、ウィンド回路３４は、ＦＭＣ４１から
のウィンド信号ＲＳＹW に基づいて第１のリシンクパタ
ーン検出回路５３に動作制御信号ＮRSYWを出力するとと
もに、第２のリシンクパターン検出回路５４に動作制御
信号ＰRSYWを出力する。第１のリシンクパターン検出回
路５３は、動作制御信号ＮRSYWが出力されている期間が
第１の再同期パターンを検出する動作の期間となる。同
様に、第２のリシンクパターン検出回路５３は、動作制
御信号ＰRSYWが出力されている期間が第２の再同期パタ
ーンを検出する動作の期間となる。
のウィンド信号ＲＳＹW に基づいて第１のリシンクパタ
ーン検出回路５３に動作制御信号ＮRSYWを出力するとと
もに、第２のリシンクパターン検出回路５４に動作制御
信号ＰRSYWを出力する。第１のリシンクパターン検出回
路５３は、動作制御信号ＮRSYWが出力されている期間が
第１の再同期パターンを検出する動作の期間となる。同
様に、第２のリシンクパターン検出回路５３は、動作制
御信号ＰRSYWが出力されている期間が第２の再同期パタ
ーンを検出する動作の期間となる。
【００７８】動作制御信号ＮRSYW，ＰRSYWを出力してい
る状態において、ウィンド回路３４は、第１の再同期パ
ターン検出信号ＲＳ１に基づく第１ウィンド制御信号Ｎ
WINGを入力すると、動作制御信号ＮRSYW，ＰRSYWのう
ち、第１のリシンクパターン検出回路５３のための動作
制御信号ＮRSYWの出力を停止する。そして、第１ウィン
ド制御信号ＮWINGが消失すると、ウィンド回路３４は、
再び動作制御信号ＮRSYWを出力する。
る状態において、ウィンド回路３４は、第１の再同期パ
ターン検出信号ＲＳ１に基づく第１ウィンド制御信号Ｎ
WINGを入力すると、動作制御信号ＮRSYW，ＰRSYWのう
ち、第１のリシンクパターン検出回路５３のための動作
制御信号ＮRSYWの出力を停止する。そして、第１ウィン
ド制御信号ＮWINGが消失すると、ウィンド回路３４は、
再び動作制御信号ＮRSYWを出力する。
【００７９】又、動作制御信号ＮRSYW，ＰRSYWを出力し
ている状態において、ウィンド回路３４は、第２の再同
期パターン検出信号ＲＳ２に基づく第２ウィンド制御信
号ＰWINGを入力すると、動作制御信号ＮRSYW、ＰRSYWの
うち、第２のリシンクパターン検出回路５４のための動
作制御信号ＰRSYWの出力を停止する。そして、第２ウィ
ンド制御信号ＰWINGが消失すると、ウィンド回路３４
は、再び動作制御信号ＰRSYWを出力する。
ている状態において、ウィンド回路３４は、第２の再同
期パターン検出信号ＲＳ２に基づく第２ウィンド制御信
号ＰWINGを入力すると、動作制御信号ＮRSYW、ＰRSYWの
うち、第２のリシンクパターン検出回路５４のための動
作制御信号ＰRSYWの出力を停止する。そして、第２ウィ
ンド制御信号ＰWINGが消失すると、ウィンド回路３４
は、再び動作制御信号ＰRSYWを出力する。
【００８０】次に、上記のように光ディスク装置の作用
を説明する。光ディスク１１に記録されたデータがドラ
イブヘッド１３から読み出され、その波形ＲＤPWM が信
号処理回路１６に出力されている。そして、信号処理回
路１６において、第１の信号処理部１６ａは、ドライブ
ヘッド１３が読み出したデータ（波形ＲＤPWM ）をリー
ディングエッジに基づいてデータＤＴＬＥを生成しその
ビットデータを第１のシフトレジスタ２１に出力する。
又、第２の信号処理部１６ｂは、ドライブヘッド１３が
読み出したデータ（波形ＲＤPWM ）をトレーリングエッ
ジに基づいてデータＤＴＴＥを生成しそのビットデータ
を第２のシフトレジスタ２２に出力する。
を説明する。光ディスク１１に記録されたデータがドラ
イブヘッド１３から読み出され、その波形ＲＤPWM が信
号処理回路１６に出力されている。そして、信号処理回
路１６において、第１の信号処理部１６ａは、ドライブ
ヘッド１３が読み出したデータ（波形ＲＤPWM ）をリー
ディングエッジに基づいてデータＤＴＬＥを生成しその
ビットデータを第１のシフトレジスタ２１に出力する。
又、第２の信号処理部１６ｂは、ドライブヘッド１３が
読み出したデータ（波形ＲＤPWM ）をトレーリングエッ
ジに基づいてデータＤＴＴＥを生成しそのビットデータ
を第２のシフトレジスタ２２に出力する。
【００８１】第１のシフトレジスタ２１は、データＤＴ
ＬＥのビットデータをデータ出力調整回路２３を介して
オア回路２４に出力する。又、第２のシフトレジスタ２
２は、データＤＴＴＥのビットデータをオア回路２４に
出力する。そして、オア回路２４は、データＤＴＬＥの
ビットデータとデータＤＴＴＥのビットデータとを合成
（論理和）してリードデータＲＤとして出力する。即
ち、この時点で、ＰＷＭ方式で記録されたデータはＰＰ
Ｍ方式のデータ形式に変換されたデータとなる。このデ
ータＲＤは、ディスクコントローラ１８内で所望の情報
として処理されることになる。
ＬＥのビットデータをデータ出力調整回路２３を介して
オア回路２４に出力する。又、第２のシフトレジスタ２
２は、データＤＴＴＥのビットデータをオア回路２４に
出力する。そして、オア回路２４は、データＤＴＬＥの
ビットデータとデータＤＴＴＥのビットデータとを合成
（論理和）してリードデータＲＤとして出力する。即
ち、この時点で、ＰＷＭ方式で記録されたデータはＰＰ
Ｍ方式のデータ形式に変換されたデータとなる。このデ
ータＲＤは、ディスクコントローラ１８内で所望の情報
として処理されることになる。
【００８２】この状態において、ＦＭＣ４１からウィン
ド回路３４にウィンド信号ＳＹW が出力されると、ウィ
ンド回路３４はウィンド信号ＳＹW に応答して第１のシ
ンクパターン検出回路２６に動作制御信号ＮSYCWを出力
するとともに、第２のシンクパターン検出回路２９に動
作制御信号ＰSYCWを出力する。
ド回路３４にウィンド信号ＳＹW が出力されると、ウィ
ンド回路３４はウィンド信号ＳＹW に応答して第１のシ
ンクパターン検出回路２６に動作制御信号ＮSYCWを出力
するとともに、第２のシンクパターン検出回路２９に動
作制御信号ＰSYCWを出力する。
【００８３】第１のシンクパターン検出回路２６は、動
作制御信号ＮSYCWに応答して第１のシフトレジスタ２１
からのデータＤＴＬＥのビットデータと入力する。第１
のシンクパターン検出回路２６は、その入力されてくる
データＤＴＬＥのビットデータと予め用意されている第
１の同期パターンとを比較する。
作制御信号ＮSYCWに応答して第１のシフトレジスタ２１
からのデータＤＴＬＥのビットデータと入力する。第１
のシンクパターン検出回路２６は、その入力されてくる
データＤＴＬＥのビットデータと予め用意されている第
１の同期パターンとを比較する。
【００８４】一方、第２のシンクパターン検出回路２９
は、動作制御信号ＰSYCWに応答して第２のシフトレジス
タ２２からのデータＤＴＴＥのビットデータを入力す
る。第２のシンクパターン検出回路２９は、その入力さ
れてくるデータＤＴＴＥのビットデータと予め用意され
ている第２の同期パターンとを比較する。即ち、セクタ
９０のＳＹＮＣ９２ｄに記録された同期パターンの検出
が開始される。
は、動作制御信号ＰSYCWに応答して第２のシフトレジス
タ２２からのデータＤＴＴＥのビットデータを入力す
る。第２のシンクパターン検出回路２９は、その入力さ
れてくるデータＤＴＴＥのビットデータと予め用意され
ている第２の同期パターンとを比較する。即ち、セクタ
９０のＳＹＮＣ９２ｄに記録された同期パターンの検出
が開始される。
【００８５】やがて、例えば第２のシンクパターン検出
回路２９が、先に第２の同期パターンを検出すると、該
パターン検出回路２９は第２の同期パターン検出信号Ｓ
Ｙ２を出力する。第２信号生成回路３１は、第２の同期
パターン検出信号ＳＹ２に応答して第２パターン検出信
号ＰMARK及び第２ウィンド制御信号ＰWINGを出力する。
ウィンド回路３４は、第２ウィンド制御信号ＰWINGに応
答して動作制御信号ＰSYCWの出力を停止する。第２のシ
ンクパターン検出回路２９は、動作制御信号ＰSYCWの消
失に応答して、比較検出を中止する。
回路２９が、先に第２の同期パターンを検出すると、該
パターン検出回路２９は第２の同期パターン検出信号Ｓ
Ｙ２を出力する。第２信号生成回路３１は、第２の同期
パターン検出信号ＳＹ２に応答して第２パターン検出信
号ＰMARK及び第２ウィンド制御信号ＰWINGを出力する。
ウィンド回路３４は、第２ウィンド制御信号ＰWINGに応
答して動作制御信号ＰSYCWの出力を停止する。第２のシ
ンクパターン検出回路２９は、動作制御信号ＰSYCWの消
失に応答して、比較検出を中止する。
【００８６】また、第２のタイムチェック回路３３は、
第２パターン検出信号ＰMARKに応答してジョンソンカウ
ンタを動作させる。そして、例えば、第１のシンクパタ
ーン検出回路２６が、第２のタイムチェック回路３３の
カウンタがクロックＰＣＫを２個数えた時に第１の同期
パターンを検出したとする。その場合、制御信号ＩＰＭ
がデータ出力調整回路２３に入力される。そして、その
時の入力ポインタが退避レジスタに書き込まれ、入力ポ
インタの動作がスタートし、データＤＴＬＥの格納を始
める。そして、第２のタイムチェック回路３３のカウン
タがクロックＰＣＫを４個数えたところで、制御信号Ｏ
ＰＬがデータ出力調整回路２３に入力され、出力ポイン
タに退避レジスタの値が読み出され、出力ポインタの動
作がスタートし、データＤＴＬＥが出力される。この
時、データＤＴＬＥの調整量は２クロック分早く出力さ
れた事になる。
第２パターン検出信号ＰMARKに応答してジョンソンカウ
ンタを動作させる。そして、例えば、第１のシンクパタ
ーン検出回路２６が、第２のタイムチェック回路３３の
カウンタがクロックＰＣＫを２個数えた時に第１の同期
パターンを検出したとする。その場合、制御信号ＩＰＭ
がデータ出力調整回路２３に入力される。そして、その
時の入力ポインタが退避レジスタに書き込まれ、入力ポ
インタの動作がスタートし、データＤＴＬＥの格納を始
める。そして、第２のタイムチェック回路３３のカウン
タがクロックＰＣＫを４個数えたところで、制御信号Ｏ
ＰＬがデータ出力調整回路２３に入力され、出力ポイン
タに退避レジスタの値が読み出され、出力ポインタの動
作がスタートし、データＤＴＬＥが出力される。この
時、データＤＴＬＥの調整量は２クロック分早く出力さ
れた事になる。
【００８７】その結果、同期がとられたデータＤＴＬＥ
のデータビットとデータＤＴＴＥのデータビットは、オ
ア回路２４にて合成（論理和）され、このデータＲＤと
してディスクコントローラ１８内で所望の情報として処
理されることになる。
のデータビットとデータＤＴＴＥのデータビットは、オ
ア回路２４にて合成（論理和）され、このデータＲＤと
してディスクコントローラ１８内で所望の情報として処
理されることになる。
【００８８】尚、この場合、同期が合ったということか
ら、第１及び第２信号生成回路２８，３１はウィンド信
号ＳＹW が消失するまで出力し続けるため、一旦、同期
がとられた後は、第１及び第２のシンクパターン検出回
路２６，２９の比較検出動作は終了し、次の新たなウィ
ンド信号ＳＹW を待つ。
ら、第１及び第２信号生成回路２８，３１はウィンド信
号ＳＹW が消失するまで出力し続けるため、一旦、同期
がとられた後は、第１及び第２のシンクパターン検出回
路２６，２９の比較検出動作は終了し、次の新たなウィ
ンド信号ＳＹW を待つ。
【００８９】一方、第１のシンクパターン検出回路２６
が、第２のタイムチェック回路３３のカウンタがクロッ
クＰＣＫを４個数える間に第１の同期パターンを検出し
なかった時、第２のタイムチェック回路３３は、第２信
号生成回路３１に制御信号ＰNDCTを出力する。
が、第２のタイムチェック回路３３のカウンタがクロッ
クＰＣＫを４個数える間に第１の同期パターンを検出し
なかった時、第２のタイムチェック回路３３は、第２信
号生成回路３１に制御信号ＰNDCTを出力する。
【００９０】この場合、データ出力調整回路２３は、制
御信号ＩＰＭによって入力ポインタ値を退避レジスタに
書き込む動作を行うだけで（制御信号ＯＰＬが入力され
ないため）、データＤＴＬＥの出力は影響を受けない。
御信号ＩＰＭによって入力ポインタ値を退避レジスタに
書き込む動作を行うだけで（制御信号ＯＰＬが入力され
ないため）、データＤＴＬＥの出力は影響を受けない。
【００９１】第２信号生成回路３１は、制御信号ＰNDCT
に応答して第２パターン検出信号ＰMARKと第２ウィンド
制御信号ＰWINGを消失させる。従って、ウィンド回路３
４からの動作制御信号ＰSYCWが再出力され、第２のシン
クパターン検出回路２９は再び第２のシフトレジスタ２
２からデータＤＴＴＥのビットデータを入力し第２の同
期パターンの比較検出動作を開始する。
に応答して第２パターン検出信号ＰMARKと第２ウィンド
制御信号ＰWINGを消失させる。従って、ウィンド回路３
４からの動作制御信号ＰSYCWが再出力され、第２のシン
クパターン検出回路２９は再び第２のシフトレジスタ２
２からデータＤＴＴＥのビットデータを入力し第２の同
期パターンの比較検出動作を開始する。
【００９２】その後、遅れて第１のシンクパターン検出
回路２６が、第１の同期パターンを検出すると、第１の
シンクパターン検出回路２６は第１の同期パターン検出
信号ＳＹ１を出力する。第１信号生成回路２８は、第１
の同期パターン検出信号ＳＹ１に応答して第１パターン
検出信号ＮMARK、第１ウィンド制御信号ＮWING、及び、
制御信号ＩＰＭを出力する。ウィンド回路３４は、第１
ウィンド制御信号ＮWINGに応答して動作制御信号ＮSYCW
の出力を停止する。第１のシンクパターン検出回路２６
は、動作制御信号ＮSYCWの消失に応答して、比較検出を
停止する。
回路２６が、第１の同期パターンを検出すると、第１の
シンクパターン検出回路２６は第１の同期パターン検出
信号ＳＹ１を出力する。第１信号生成回路２８は、第１
の同期パターン検出信号ＳＹ１に応答して第１パターン
検出信号ＮMARK、第１ウィンド制御信号ＮWING、及び、
制御信号ＩＰＭを出力する。ウィンド回路３４は、第１
ウィンド制御信号ＮWINGに応答して動作制御信号ＮSYCW
の出力を停止する。第１のシンクパターン検出回路２６
は、動作制御信号ＮSYCWの消失に応答して、比較検出を
停止する。
【００９３】又、第１のタイムチェック回路３２は、第
１パターン検出信号ＮMARKに応答してジョンソンカウン
タを動作させる。この時、第１のタイムチェック回路３
２のカウンタがクロックＮＣＫを４個数える間に第２の
同期パターンを検出しなかった場合、第１のタイムチェ
ック回路３２は第１信号生成回路２８に制御信号ＮNDCT
を出力する。
１パターン検出信号ＮMARKに応答してジョンソンカウン
タを動作させる。この時、第１のタイムチェック回路３
２のカウンタがクロックＮＣＫを４個数える間に第２の
同期パターンを検出しなかった場合、第１のタイムチェ
ック回路３２は第１信号生成回路２８に制御信号ＮNDCT
を出力する。
【００９４】第１信号生成回路２８は、制御信号ＮNDCT
に応答して第１パターン検出信号ＮMARKと第１ウィンド
制御信号ＮWINGを消失させる。従って、ウィンド回路３
４からの動作制御信号ＮSYCWが再出力され、第１のシン
クパターン検出回路２６は再び第１のシフトレジスタ２
１からデータＤＴＬＥのビットデータを入力し第１の同
期パターンの比較検出動作を開始する。
に応答して第１パターン検出信号ＮMARKと第１ウィンド
制御信号ＮWINGを消失させる。従って、ウィンド回路３
４からの動作制御信号ＮSYCWが再出力され、第１のシン
クパターン検出回路２６は再び第１のシフトレジスタ２
１からデータＤＴＬＥのビットデータを入力し第１の同
期パターンの比較検出動作を開始する。
【００９５】この時、データ出力調整回路２３は、制御
信号ＩＰＭ，制御信号ＯＰＬ共に入力されないため、何
の影響も受けない。再び、第２のシンクパターン検出回
路２９が、第２の同期パターンを検出し第２の同期パタ
ーン検出信号ＳＹ２を出力すると、第２信号生成回路３
１は第２パターン検出信号ＰMARKと第２ウィンド制御信
号ＰWINGを出力する。ウィンド回路３４は、第２ウィン
ド制御信号ＰWINGに応答して動作制御信号ＰSYCWの出力
を停止する。第２のシンクパターン検出回路２９は、動
作制御信号ＰSYCWの消失に応答して、比較検出を中止す
る。
信号ＩＰＭ，制御信号ＯＰＬ共に入力されないため、何
の影響も受けない。再び、第２のシンクパターン検出回
路２９が、第２の同期パターンを検出し第２の同期パタ
ーン検出信号ＳＹ２を出力すると、第２信号生成回路３
１は第２パターン検出信号ＰMARKと第２ウィンド制御信
号ＰWINGを出力する。ウィンド回路３４は、第２ウィン
ド制御信号ＰWINGに応答して動作制御信号ＰSYCWの出力
を停止する。第２のシンクパターン検出回路２９は、動
作制御信号ＰSYCWの消失に応答して、比較検出を中止す
る。
【００９６】又、第２のタイムチェック回路３３は、第
２パターン検出信号ＰMARKに応答してジョンソンカウン
タを動作させる。そして、例えば、第１のシンクパター
ン検出回路２６が、第２のタイムチェック回路３３のカ
ウンタがクロックＰＣＫを１個数えた時に第１の同期パ
ターンを検出したとする。この場合、第２のタイムチェ
ック回路３３は、第２信号生成回路３１に制御信号ＰND
CTの出力はしない。
２パターン検出信号ＰMARKに応答してジョンソンカウン
タを動作させる。そして、例えば、第１のシンクパター
ン検出回路２６が、第２のタイムチェック回路３３のカ
ウンタがクロックＰＣＫを１個数えた時に第１の同期パ
ターンを検出したとする。この場合、第２のタイムチェ
ック回路３３は、第２信号生成回路３１に制御信号ＰND
CTの出力はしない。
【００９７】また、データ出力回路２３では、制御信号
ＩＰＭが入力されてから、制御信号ＯＰＬが入力される
まで約３クロックとなり、データＤＴＬＥは１クロック
ＰＣＫ分早く出力される事になり、同期のずれが解消さ
れる。
ＩＰＭが入力されてから、制御信号ＯＰＬが入力される
まで約３クロックとなり、データＤＴＬＥは１クロック
ＰＣＫ分早く出力される事になり、同期のずれが解消さ
れる。
【００９８】一方、例えば第１のシンクパターン検出回
路２６が、先に第１の同期パターンを検出すると、該パ
ターン検出回路２６は第１の同期パターン検出信号ＳＹ
１を出力する。第１信号生成回路２８は、第１の同期パ
ターン検出信号ＳＹ１に応答して第１パターン検出信号
ＮMARK、第１ウィンド制御信号ＮWING、及び、制御信号
ＩＰＭを出力する。ウィンド回路３４は、第１ウィンド
制御信号ＮWINGに応答して動作制御信号ＮSYCWの出力を
停止する。第１のシンクパターン検出回路２６は、動作
制御信号ＮSYCWの消失に応答して、比較検出を中止す
る。又、第１のタイムチェック回路３２は、第１パター
ン検出信号ＮMARKに応答してジョンソンカウンタを動作
させる。データ出力調整回路２３は、制御信号ＩＰＭに
より入力ポインタ値を退避レジスタに書き込む動作を行
う。
路２６が、先に第１の同期パターンを検出すると、該パ
ターン検出回路２６は第１の同期パターン検出信号ＳＹ
１を出力する。第１信号生成回路２８は、第１の同期パ
ターン検出信号ＳＹ１に応答して第１パターン検出信号
ＮMARK、第１ウィンド制御信号ＮWING、及び、制御信号
ＩＰＭを出力する。ウィンド回路３４は、第１ウィンド
制御信号ＮWINGに応答して動作制御信号ＮSYCWの出力を
停止する。第１のシンクパターン検出回路２６は、動作
制御信号ＮSYCWの消失に応答して、比較検出を中止す
る。又、第１のタイムチェック回路３２は、第１パター
ン検出信号ＮMARKに応答してジョンソンカウンタを動作
させる。データ出力調整回路２３は、制御信号ＩＰＭに
より入力ポインタ値を退避レジスタに書き込む動作を行
う。
【００９９】そして、例えば、第２のシンクパターン検
出回路２９が、第１のタイムチェック回路３２のカウン
タがクロックＮＣＫを２個数えた時に第２の同期パター
ンを検出したとする。第２のタイムチェック回路３３
は、制御信号ＯＰＬを出力する。
出回路２９が、第１のタイムチェック回路３２のカウン
タがクロックＮＣＫを２個数えた時に第２の同期パター
ンを検出したとする。第２のタイムチェック回路３３
は、制御信号ＯＰＬを出力する。
【０１００】第２のタイムチェック回路３３は、クロッ
クＰＣＫを４個かぞえた後、制御信号ＯＰＬを出力す
る。その間、データ出力調整回路２３では、クロックＮ
ＣＫの約６個分のデータＤＴＬＥを蓄えた後、データＤ
ＴＬＥを出力する事になる。これにより、データＤＴＬ
Ｅを２個分遅らせて出力した事になり、データＤＴＬＥ
とデータＤＴＴＥとの同期のずれが解消された事にな
る。その結果、同期がとられたデータＤＴＬＥのデータ
ビットとデータＤＴＴＥのデータビットは、オア回路２
４にて合成（論理和）され、このデータＲＤとしてディ
スクコントローラ１８内で所望の情報として処理される
ことになる。
クＰＣＫを４個かぞえた後、制御信号ＯＰＬを出力す
る。その間、データ出力調整回路２３では、クロックＮ
ＣＫの約６個分のデータＤＴＬＥを蓄えた後、データＤ
ＴＬＥを出力する事になる。これにより、データＤＴＬ
Ｅを２個分遅らせて出力した事になり、データＤＴＬＥ
とデータＤＴＴＥとの同期のずれが解消された事にな
る。その結果、同期がとられたデータＤＴＬＥのデータ
ビットとデータＤＴＴＥのデータビットは、オア回路２
４にて合成（論理和）され、このデータＲＤとしてディ
スクコントローラ１８内で所望の情報として処理される
ことになる。
【０１０１】尚、この場合、同期が合ったということか
ら、第１及び第２信号生成回路２８，３１はウィンド信
号ＳＹW が消失するまで出力し続けるため、一旦、同期
がとられた後は、第１及び第２のシンクパターン検出回
路２６，２９の比較検出動作は終了し、次の新たなウィ
ンド信号ＳＹW を待つ。
ら、第１及び第２信号生成回路２８，３１はウィンド信
号ＳＹW が消失するまで出力し続けるため、一旦、同期
がとられた後は、第１及び第２のシンクパターン検出回
路２６，２９の比較検出動作は終了し、次の新たなウィ
ンド信号ＳＹW を待つ。
【０１０２】尚、アドレスマークの検出も上記と同様に
第１及び第２のアドレスマーク検出回路５１，５２が対
応する第１、第２のアドレスパターンを比較検出する。
そして、その検出結果に基づいて上記した第１、第２信
号生成回路２８，３１、第１，第２のタイムチェック回
路３２，３３等が同様に動作し、データＤＴＬＥとデー
タＤＴＴＥとの同期のずれを解消する。
第１及び第２のアドレスマーク検出回路５１，５２が対
応する第１、第２のアドレスパターンを比較検出する。
そして、その検出結果に基づいて上記した第１、第２信
号生成回路２８，３１、第１，第２のタイムチェック回
路３２，３３等が同様に動作し、データＤＴＬＥとデー
タＤＴＴＥとの同期のずれを解消する。
【０１０３】再同期パターンの検出も上記と同様に第１
及び第２のリシンクパターン検出回路５３，５４が対応
する第１、第２のリシンクパターンを比較検出する。そ
して、その検出結果に基づいて上記した第１、第２信号
生成回路２８，３１、第１，第２のタイムチェック回路
３２，３３等が同様に動作し、データＤＴＬＥとデータ
ＤＴＴＥとの同期のずれを解消する。
及び第２のリシンクパターン検出回路５３，５４が対応
する第１、第２のリシンクパターンを比較検出する。そ
して、その検出結果に基づいて上記した第１、第２信号
生成回路２８，３１、第１，第２のタイムチェック回路
３２，３３等が同様に動作し、データＤＴＬＥとデータ
ＤＴＴＥとの同期のずれを解消する。
【０１０４】このように本実施例において、第１の信号
処理部１６ａからのリーディングエッジに基づくデータ
ＤＴＬＥと、第２の信号処理部１６ｂからのトレーリン
グエッジに基づくデータＤＴＴＥの出力タイミングがず
れても、同期パターンを検出しそのパターンを検出した
時点で出力タイミングを調整するようにした。従って、
従来のようにロックアップパターン部のデータに基づく
出力タイミング調整だけに比べより確実なデータ読み取
りができる。
処理部１６ａからのリーディングエッジに基づくデータ
ＤＴＬＥと、第２の信号処理部１６ｂからのトレーリン
グエッジに基づくデータＤＴＴＥの出力タイミングがず
れても、同期パターンを検出しそのパターンを検出した
時点で出力タイミングを調整するようにした。従って、
従来のようにロックアップパターン部のデータに基づく
出力タイミング調整だけに比べより確実なデータ読み取
りができる。
【０１０５】しかも、本実施例において、第１の同期パ
ターンと第２の同期パターンのいずれか一方のパターン
の検出に成功した後、何らかの原因で他方の同期パター
ンの検出に失敗しても、再び第１の同期パターンと第２
の同期パターンの検出を行えるようにした。従って、光
ディスク装置は、一度の検出失敗で直ちにシステムエラ
ー等の判断を下すこがなく、その信頼性はより高いもの
となる。
ターンと第２の同期パターンのいずれか一方のパターン
の検出に成功した後、何らかの原因で他方の同期パター
ンの検出に失敗しても、再び第１の同期パターンと第２
の同期パターンの検出を行えるようにした。従って、光
ディスク装置は、一度の検出失敗で直ちにシステムエラ
ー等の判断を下すこがなく、その信頼性はより高いもの
となる。
【０１０６】又、本実施例では、アドレスマーク及び再
同期パターンについても同様な検出を行って同期合わせ
を行うようにした。従って、確実なデータ読み取りがで
きるとともに、光ディスク装置の信頼性をさらに向上さ
せることができる。
同期パターンについても同様な検出を行って同期合わせ
を行うようにした。従って、確実なデータ読み取りがで
きるとともに、光ディスク装置の信頼性をさらに向上さ
せることができる。
【０１０７】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 （１）上記実施例では、同期パターン、アドレスマー
ク、及び、再同期パターンの３つの検出したが、いずれ
か１つのみを検出する光ディスク装置に実施してもよ
い。勿論、同期パターンとアドレスマークの検出、同期
パターンと再同期パターンの検出といった組み合わせで
実施してもよい。 （２）上記実施例では、リーディングエッジに基づくデ
ータＤＴＬＥをデータ出力調整回路２３にて出力タイミ
ングを調整したが、新たにトレーリングエッジに基づく
データＤＴＴＥに対するデータ出力調整回路を設けて、
２つの調整回路にてタイミング調整を行うようにしても
よい。 （３）上記実施例では光ディスク１１を記録媒体とした
光ディスク装置に具体化したが、磁気ディスクを記録媒
体としたディスク装置に具体化してもよい。
ではなく、以下のように実施してもよい。 （１）上記実施例では、同期パターン、アドレスマー
ク、及び、再同期パターンの３つの検出したが、いずれ
か１つのみを検出する光ディスク装置に実施してもよ
い。勿論、同期パターンとアドレスマークの検出、同期
パターンと再同期パターンの検出といった組み合わせで
実施してもよい。 （２）上記実施例では、リーディングエッジに基づくデ
ータＤＴＬＥをデータ出力調整回路２３にて出力タイミ
ングを調整したが、新たにトレーリングエッジに基づく
データＤＴＴＥに対するデータ出力調整回路を設けて、
２つの調整回路にてタイミング調整を行うようにしても
よい。 （３）上記実施例では光ディスク１１を記録媒体とした
光ディスク装置に具体化したが、磁気ディスクを記録媒
体としたディスク装置に具体化してもよい。
【０１０８】
【発明の効果】以上詳述したように、本発明によればＰ
ＷＭ方式で記録媒体に記録されたデータを確実に読み取
ることができる優れた効果を有する。
ＷＭ方式で記録媒体に記録されたデータを確実に読み取
ることができる優れた効果を有する。
【図１】一実施例の光ディスク装置の基本構成を示すブ
ロック回路図。
ロック回路図。
【図２】信号処理回路を説明するためのブロック回路
図。
図。
【図３】同期パターン検出回路を説明するためのブロッ
ク回路図。
ク回路図。
【図４】フォーマットカウンタを説明するためのブロッ
ク回路図。
ク回路図。
【図５】アドレスマーク検出回路と再同期パターン検出
回路を説明するためのブロック回路図。
回路を説明するためのブロック回路図。
【図６】同期パターン検出回路の作用を説明するための
タイムチャート。
タイムチャート。
【図７】ＰＷＭ方式とＰＰＭ方式との相違を説明する説
明図。
明図。
【図８】データ読み取りの原理を説明する説明図。
【図９】ロックアップパターン部のデータ波形を示す波
形図。
形図。
【図１０】ロックアップパターン部のデータ波形を示す
波形図。
波形図。
【図１１】ロックアップパターン部のデータ波形を示す
波形図。
波形図。
【図１２】信号処理回路を説明するブロック回路図。
【図１３】データ波形と出力データとの関係を示す説明
図。
図。
【図１４】セクタのフォーマットを説明する説明図。
１１ 光ディスク １３ ドライブヘッド １６ 信号処理回路 １６ａ 第１の信号処理部 １６ｂ 第２の信号処理部 １７ サーボコントローラ １８ ディスクコントローラ ２１ 第１のシフトレジスタ ２２ 第２のシフトレジスタ ２３ データ出力調整回路 ２４，２７，３０ オア回路 ２６ 第１のシンクパターン検出回路 ２８ 第１信号生成回路 ２９ 第２のシンクパターン検出回路 ３１ 第２信号生成回路 ３２ 第１のタイムチェック回路 ３３ 第２のタイムチェック回路 ３４ ウィンド回路
Claims (8)
- 【請求項１】 パルス幅変調方式で記録媒体に記録され
たデータ中の同期をとるためのパターンを読み取る同期
パターン読み取り方法であって、 同期をとるためのパターンに基づいて作られたリーディ
ングエッジ用同期パターンと、同期をとるためのパター
ンに基づいて作られたトレーリングエッジ用同期パター
ンとを用意し、 リーディングエッジに基づくデータからリーディングエ
ッジ用同期パターンを先に検出した時その検出動作を中
止し、予め定めた時間までにトレーリングエッジに基づ
くデータからトレーリングエッジ用同期パターンを検出
しなかったとき、リーディングエッジに基づくデータか
らの同期パターン検出を再度行わせ、 トレーリングエッジに基づくデータからトレーリングエ
ッジ用同期パターンを先に検出した時その検出動作を中
止し、予め定めた時間までにリーディングエッジに基づ
くデータからリーディングエッジ用同期パターンを検出
しなかったとき、トレーリングエッジに基づくデータか
らの同期パターンの検出を再度行わせるようした同期パ
ターン読み取り方法。 - 【請求項２】 パルス幅変調方式で記録媒体に記録され
たデータを読み取るデータ読み取り方法であって、 同期をとるためのパターンに基づいて作られたリーディ
ングエッジ用同期パターンと、同期をとるためのパター
ンに基づいて作られたトレーリングエッジ用同期パター
ンとを用意し、 リーディングエッジに基づくデータからリーディングエ
ッジ用同期パターンを検出した後に、予め定めた時間ま
でにトレーリングエッジに基づくデータからトレーリン
グエッジ用同期パターンを検出した時、リーディングエ
ッジに基づくデータをトレーリングエッジに基づくデー
タの読み取りタイミングに同期して出力し、 トレーリングエッジに基づくデータからトレーリングエ
ッジ用同期パターンを検出した後に、予め定めた時間ま
でにリーディングエッジに基づくデータからリーディン
グエッジ用同期パターンを検出した時、トレーリングエ
ッジに基づくデータをリーディングエッジに基づくデー
タの読み取りタイミングに同期して出力するようにした
データ読み取り方法。 - 【請求項３】 請求項２に記載のデータ読み取り方法に
おいて、請求項１に記載の同期パターン読み取り方法を
備えたデータ読み取り方法。 - 【請求項４】 パルス幅変調方式で記録媒体に記録され
たデータ中の同期をとるためのパターンを読み取る同期
パターン検出回路であって、 前記データについてリーディングエッジに基づいて生成
されたリーディングエッジ用データから同期をとるため
のパターンについて作られたリーディングエッジ用同期
パターンを検出するための第１のシンクパターン検出回
路と、 前記データについてトレーリングエッジに基づいて生成
されたトレーリングエッジ用データから同期をとるため
のパターンについて作られたトレーリングエッジ用同期
パターンを検出するための第２のシンクパターン検出回
路と、 第１のシンクパターン検出回路がリーディングエッジ用
同期パターンを検出した時、その第１のシンクパターン
検出回路の検出動作を中止させるための第１信号生成回
路と、 第２のシンクパターン検出回路がトレーリングエッジ用
同期パターンを検出した時、その第２のシンクパターン
検出回路の検出動作を中止させるための第２信号生成回
路と、 リーディングエッジ用同期パターンがトレーリングエッ
ジ用同期パターンより先に検出され予め定めた時間以内
にトレーリングエッジ用同期パターンが検出されない
時、前記動作を中止している第１のシンクパターン検出
回路の検出動作を再開させるための第１のタイムチェッ
ク回路と、 トレーリングエッジ用同期パターンがリーディングエッ
ジ用同期パターンより先に検出され予め定めた時間以内
にリーディングエッジ用同期パターンが検出されない
時、前記動作を中止している第２のシンクパターン検出
回路の検出動作を再開させるための第２のタイムチェッ
ク回路とからなる同期パターン検出回路。 - 【請求項５】 パルス幅変調方式で記録媒体に記録され
たデータ中のアドレスマークを読み取るアドレスマーク
検出回路であって、 前記データについてリーディングエッジに基づいて生成
されたリーディングエッジ用データからアドレスマーク
について作られたリーディングエッジ用アドレスパター
ンを検出するための第１のアドレスマーク検出回路と、 前記データについてトレーリングエッジに基づいて生成
されたトレーリングエッジ用データからアドレスマーク
について作られたトレーリングエッジ用アドレスパター
ンを検出するための第２のアドレスマーク検出回路と、 第１のアドレスマーク検出回路がリーディングエッジ用
アドレスパターンを検出した時、その第１のアドレスマ
ーク検出回路の検出動作を中止させるための第１信号生
成回路と、 第２のアドレスマーク検出回路がトレーリングエッジ用
アドレスパターンを検出した時、その第２のアドレスマ
ーク検出回路の検出動作を中止させるための第２信号生
成回路と、 リーディングエッジ用アドレスパターンがトレーリング
エッジ用アドレスパターンより先に検出され予め定めた
時間以内にトレーリングエッジ用アドレスパターンが検
出されない時、前記動作を中止している第１のアドレス
マーク検出回路の検出動作を再開させるための第１のタ
イムチェック回路と、 トレーリングエッジ用アドレスパターンがリーディング
エッジ用アドレスパターンより先に検出され予め定めた
時間以内にリーディングエッジ用アドレスパターンが検
出されない時、前記動作を中止している第２のアドレス
マーク検出回路の検出動作を再開させるための第２のタ
イムチェック回路とからなるアドレスマーク検出回路。 - 【請求項６】 パルス幅変調方式で記録媒体に記録され
たデータを読み取るデータ読み取り装置であって、 前記データについてリーディングエッジに基づいて生成
されたリーディングエッジ用データからアドレスマーク
について作られたリーディングエッジ用アドレスパター
ンを検出するための第１のアドレスマーク検出回路と、 前記データについてトレーリングエッジに基づいて生成
されたトレーリングエッジ用データからアドレスマーク
について作られたトレーリングエッジ用アドレスパター
ンを検出するための第２のアドレスマーク検出回路と、 第１のアドレスマーク検出回路がリーディングエッジ用
アドレスパターンを検出した時、その第１のアドレスマ
ーク検出回路の検出動作を中止させるための第１信号生
成回路と、 第２のアドレスマーク検出回路がトレーリングエッジ用
アドレスパターンを検出した時、その第２のアドレスマ
ーク検出回路の検出動作を中止させるための第２信号生
成回路と、 リーディングエッジ用アドレスパターンがトレーリング
エッジ用アドレスパターンより先に検出され予め定めた
時間以内にトレーリングエッジ用アドレスパターンが検
出された時、又は、トレーリングエッジ用アドレスパタ
ーンがリーディングエッジ用アドレスパターンより先に
検出され予め定めた時間以内にリーディングエッジ用ア
ドレスパターンが検出された時、その検出タイミングの
相違に基づいて、リーディングエッジ用データとトレー
リングエッジ用データの出力タイミングを調整するデー
タ出力調整回路とからなるデータ読み取り装置。 - 【請求項７】 請求項６に記載のデータ読み取り装置に
おいて、請求項４に記載の同期パターン検出回路を備え
たデータ読み取り装置。 - 【請求項８】 請求項６又は７のいずれかのデータ読み
取り装置を備えたディスク装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06127495A JP3621149B2 (ja) | 1995-03-20 | 1995-03-20 | 同期パターン読み取り方法、同期パターン検出回路、アドレスマーク検出回路 |
| US08/615,390 US5661708A (en) | 1995-03-20 | 1996-03-14 | Apparatus and method for detecting a sync pattern and an address mark within data provided from a recording medium |
| DE69622775T DE69622775T2 (de) | 1995-03-20 | 1996-03-18 | Vorrichtung und Verfahren zur Erkennung eines Synchronmusters und eines Adressierungsmusters, die innerhalb der Daten, die von einem Aufzeichnungsmedium geliefert werden, liegen |
| EP96104237A EP0734020B1 (en) | 1995-03-20 | 1996-03-18 | Apparatus and method for detecting a sync pattern and an address mark within data provided from a recording medium |
| KR1019960007286A KR100248695B1 (ko) | 1995-03-20 | 1996-03-19 | 동기패턴판독방법,데이타판독방법,동기패턴_검출회로,_어드레스마크_검출회로,데이타판독장치및디스크장치 |
| US08/779,095 US5696745A (en) | 1995-03-20 | 1997-01-06 | Apparatus and method for detective a sync pattern and an address mark within data provided from a recording medium |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06127495A JP3621149B2 (ja) | 1995-03-20 | 1995-03-20 | 同期パターン読み取り方法、同期パターン検出回路、アドレスマーク検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255437A true JPH08255437A (ja) | 1996-10-01 |
| JP3621149B2 JP3621149B2 (ja) | 2005-02-16 |
Family
ID=13166477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06127495A Expired - Fee Related JP3621149B2 (ja) | 1995-03-20 | 1995-03-20 | 同期パターン読み取り方法、同期パターン検出回路、アドレスマーク検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5661708A (ja) |
| EP (1) | EP0734020B1 (ja) |
| JP (1) | JP3621149B2 (ja) |
| KR (1) | KR100248695B1 (ja) |
| DE (1) | DE69622775T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486242B1 (ko) * | 2001-10-16 | 2005-05-03 | 삼성전자주식회사 | 다이나믹 기입 전략을 위한 최소의 지연을 가지는 버퍼링방법, 버퍼 장치 및 이를 구비하는ｃｄ-ｒｗ/ｄｖｄ-ｒｗ 시스템 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0147110B1 (ko) * | 1995-02-23 | 1998-10-15 | 구자홍 | 디브이씨알의 동기신호검출장치 |
| KR100212990B1 (ko) * | 1996-09-05 | 1999-08-02 | 윤종용 | 하드디스크드라이브의데이타어드레스마크구성및처리방법 |
| JP3835495B2 (ja) * | 1997-03-12 | 2006-10-18 | 富士通株式会社 | 磁気ディスク装置及び磁気ディスク媒体 |
| KR100362567B1 (ko) * | 1998-12-24 | 2003-04-07 | 삼성전자 주식회사 | 버스트컷팅영역에기록되어있는정보들을디코딩하기위한동기정보검출방법 |
| JP3519309B2 (ja) * | 1999-04-28 | 2004-04-12 | シャープ株式会社 | 光ディスク、光再生装置及び光記録装置 |
| KR100546313B1 (ko) * | 2003-02-05 | 2006-01-26 | 삼성전자주식회사 | 광기록기기를 위한 위치정보 어드레스 동기 검출 장치 및방법 |
| US6950379B2 (en) * | 2003-03-28 | 2005-09-27 | Mediatek Inc. | Burst cutting area extraction method and device |
| US7502187B2 (en) * | 2004-07-28 | 2009-03-10 | Agere Systems Inc. | Address mark detection |
| US8976477B1 (en) * | 2014-02-12 | 2015-03-10 | Lsi Corporation | System and method for generating soft-orthogonal syncmarks |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US383171A (en) * | 1888-05-22 | Air-heating device for cars | ||
| US150351A (en) * | 1874-04-28 | Improvement in iviechamical movements | ||
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