KR100248695B1 - 동기패턴판독방법,데이타판독방법,동기패턴_검출회로,_어드레스마크_검출회로,데이타판독장치및디스크장치 - Google Patents

Abstract

본 발명은 PWM 방식으로 기록된 데이타를 확실하게 판독하는 것을 목적으로 한다.

제1의 동기패턴 검출 회로(26)는 데이타 DTLE와 제1 동기 패턴을 비교한다. 제2 동기 패턴 검출 회로(29)는 데이타 DTTE와 제2 동기 패턴을 비교한다. 제1 신호 생성 회로(28)는 검출 회로(26)가 데이타 DTLE로부터 제1 동기 패턴을 검출했을 때, 검출 회로(26)의 검출동작을 중지시킨다. 제2 신호 생성 회로(31)는 검출 회로(29)가 데이타 DTTE 로부터 제2 동기 페턴을 검출했을 때, 상기 검출 회로(29)의 검출 동작을 중지킨다. 제1 타임 체크 회로(32)는 제1 동기 패턴이 먼저 검출되고 미리 정해진 시간내에 제2 동기 패턴이 검출되지 않을 때, 검출 회로(26)의 검출 동작을 재개시킨다. 제2 타임 체크 회로(33)는 제2 동기 패턴이 먼저 검출되고 미리 정해진 시간내에 제1 동기 패턴이 검출되지 않을 때, 검출 회로(29)의 검출 동작을 재개시킨다.

Description

동기 패턴 판독 방법, 데이타 판독 방법, 동기 패턴 검출 회로, 어드레스 마크 검출 회로, 데이타 판독 장치 및 디스크 장치

제1도는 일실시예의 광 디스크 장치의 기본 구성을 도시하는 블록 회로도.

제2도는 신호 처리 회로를 설명하기 위한 블록 회로도.

제3도는 동기 패턴 검출 회로를 설명하기 위한 블록 회로도.

제4도는 포맷 카운터를 설명하기 위한 블록 회로도.

제5도는 어드레스 마크 검출 회로와 재동기 패턴 검출 회로를 설명하기 위한 블록 회로도.

제6도는 동기 패턴 검출 회로의 작용을 설명하기 위한 타임차트.

제7도는 PWM 방식과 PPM 방식의 차이를 설명하는 설명도.

제8도는 테이타 판독의 원리를 설명하는 설명도.

제9도는 록-업 패턴부의 데이타 파형을 도시하는 파형도.

제10도는 록-업 패턴부의 데이타 파형을 도시하는 파형도.

제11도는 록-업 패턴부의 데이타 파형을 도시하는 파형도.

제12도는 신호 처리 회로를 설명하는 블록 회로도.

제13도는 데이타 파형과 출력 데이타의 관계를 도시하는 설명도.

제14도는 섹터의 포맷을 설명하는 설명도.

* 도면의 주요 부분에 대한 부호의 설명

11 : 광 디스크 13 : 드라이브 헤드

16 : 신호 처리 회로 16a : 제1 신호 처리부

16b : 제2 신호 처리부 17 : 서보 콘트롤러

18 : 디스크 콘트롤러 21 : 제1 시프트 레지스터

22 : 제2 시프트 레지시터 23 : 데이타 출력 조정 회로

24, 27, 30 : OR 회로 26 : 제1 동기 패턴 검출 회로

28 : 제1 신호 생성 회로 29 : 제2 동기 패턴 검출 회로

31 : 제2 신호 생성 회로 32 : 제1 타임 체크 회로

33 : 제2 타임 체크 회로 34 : 윈도우 회로

본 발명은 펄스 폭 변조(PWM : Pulse Width Modulation)방식으로 기록 매체에 기록된 데이타에 있어서의 동기 패턴 판독 방법, 데이타 판독 방법, 동기 패턴 검출 회로, 어드레스 마크 검출 회로, 데이타 판독 장치 및 디스크 장치에 관한 것이다.

최근, 광 자기 디스크 등의 기록매체는 한층 더 고밀도화가 요구되고 있다. 그때문에, 기록매체로의 데이타 기록 방식에 있어서도 종래의 PPM(Pit Position Modulation) 방식 대신에 펄스 폭 변조(PWM : Pulse Width Modulation) 방식이 주목되고 있다. 이 PWM 방식으로 기록된 데이타를 독출하는 경우에도 실패하지 않고 확실하게 데이타를 판독할 필요가 있다.

종래, 광 디스크 등의 기록매체로의 데이타의 기록 방식은 피트 위치 변조(PPM : Pit Position Modulation) 방식이 일반적이었다. PPM 방식은 기록매체에 대하여, 데이타, 예컨대, 1 바이트의 「0, 1, 0, 1, 0 ,1, 0, 1」의 데이타를 기록하는 경우, 그 1 바이트의 각 비트에 대응하여 기록영역이 확보되고 있다. 그리고, 그 기록영역에 대응하는 비트의 내용이 기록된다. 이 1 바이트의 데이타를 판독하는 경우에는 각 비트에 대응하는 기록영역에 기록된 내용을 드라이브 헤드가 판독하는 것에 의해, 그 1 바이트의 데이타가 판독된다. 따라서, 데이타를 기록하는 경우에는 1 비트에 대하여 1개의 기록영역을 확보할 필요가 있다.

그래서, 기록 밀도를 올리는 하나의 방법으로서, 1 비트에 대한 기록영역의 폭을 짧게함으로써 기록매체에 대한 기록 밀도의 증가를 도모할 수 있다. 그러나, 기록영역의 폭을 짧게하면 할수록 고밀도화를 도모할 수는 있지만, 드라이브 헤드로부터 독출되는 파형의 주기는 짧아진다. 또, 드라이브 헤드를 구성하는 광 픽업의 스폿 지름을 작게하지 않으면 안된다. 그 결과, 신호 처리 회로에서 신호 처리하는 경우, 샘플링 주기를 더욱 짧게하거나, 스폿 지름을 작게하지 않으면 안되며, 기록영역의 폭을 짧게하여 기록매체의 고밀도화를 도모하는 것에는 한계가 있었다.

그래서, 기록매체의 고밀도화를 한층 더 도모하기 위해서, PWM 방식이 주목되고 있다. PWM 방식은 기록매체에 대하여, 예컨대 1 바이트의 데이타를 기록하는 경우, 「1」의 내용의 비트 데이타와, 그 내용「1」의 비트 데이타와 같은 내용의 비트 테이타가 다음에 나타나는 비트 데이타의 사이에 있는 모든 비트 데이타를 「1」과 다른 「0」의 내용으로 하여 기록하는 것이다.

제7도는 PWM 방식과 PPM 방식의 차이를 설명하는 것으로서, 데이타 D1을 PPM 방식으로 기록한 기록매체로부터 해당 데이타 D1을 드라이브 헤드가 독출한 파형 RDPPM과, 데이타 D1을 PWM 방식으로 기록한 기록매체로부터 해당 데이타 D1을 드라이브 헤드가 독출한 파형 RDPWM을 도시한다.

PPM 방식에서는 「1」의 내용은 고전위(H 레벨), 「0」의 내용은 저전위(L 레벨)의 파형이 되어 독출된다.

이것에 대하여, PWM 방식에서는 「1」의 내용의 비트 데이타가 독출될 때마다 레벨이 반전되도록 기록되어 있다. 제7도에 있어서, 4번재 「1」의 내용의 비트 데이타에서 H 레벨로 상승하고, 다음 7번째 「1」의 내용의 비트 데이타에서 L 레벨로 하강한다. 그리고, 11번째 「1」의 내용의 비트 데이타에서 다시 H 레벨로 상승하며, 다음 13번째「1」의 내용의 비트에서 L 레벨로 하강한다. 동일하게, 19번째 「1」의 내용의 비트 데이타에서 다시 H 레벨로 상승하며, 다음 22번째「1」의 내용의 비트데이타에서 L 레벨로 하강한다. 또, 24번째 「1」의 내용의 비트 데이타에서 다시 H 레벨로 상승하며, 다음 26번째「1」의 내용의 비트데이타에서 L 레벨로 하강한다.

즉, PWM 방식은 기록매체에 대하여 PPM 방식과 같이 1 비트에 대해 1개의 기록영역을 확보할 필요가 없다. 상기한 바와 같이 PWM 방식은 「1」의 내용의 비트 데이타와, 다음에 나타나는 「1」의 내용의 비트 데이타의 사이에 있는 비트 데이타를 모두「0」의 내용으로서 기록하는 것이다. 따라서, PPM 방식에서 독출되는 데이타 D1의 파형 RDPPM의 주기보다 PWM 방식에서 독출되는 파형 RDPWM의 주기 쪽이 어느 부분을 보더라도 길다. 이것은 PWM 방식과 PPM 방식의 기록매체에 대한 기록영역을 생각하면, PPM 방식과 같이 1 비트에 대하여 1개의 기록영역을 확보하는 PPM 방식에 비하여 연속하는 복수의 비트에 대하여 1개의 기록영역을 확보하는 쪽이 비트당 기록영역의 폭을 훨씬 작게 할 수 있다. 그 결과, PWM 방식은 PPM 방식보다도 기록매체의 고밀도화를 도모하는 데에 있어서 훨씬 우수하다.

더구나, 기록매체에 있어서 각 섹터중의, 예컨대 사용자 데이타부에 기록되는 1 바이트의 데이타의 기록 방식이 PPM 방식과 PWM 방식에서는 상이하다. PPM 방식에서는 사용자가 입력한 1바이트의 데이타를 16 채널(2바이트)에 미리 준비된 변환 테이블로써 변환하여 사용자 데이타부에 기록하도록 되어 있다. 한편 PWM 방식에서는 사용자가 입력한 1 바이트의 데이타를 12 채널(1.5 바이트)에 미리 준비된 변환 테이블로 변환하여 사용자 데이타부에 기록하도록 되어 있다. 따라서, 이 점에 관해서도 PWM 방식은 PPM 방식보다도 훨씬 기록매체의 고밀도화를 도모하는 데에 있어서 우수하다.

PWM 방식으로 데이타를 기록한 기록매체로부터의 해당 데이타의 판독은 신호 처리 회로에서 아래와 같이 행해지고 있다. 제8도는 데이타 판독의 원리를 설명하는 설명도이다. 데이타 D1에 대한 드라이브 헤드가 독출한 파형 RDPWM은 구형파가 된다. 그리고, 이 파형 RDPWM의 상승(리딩 에지)과 하강(트레일링 에지)를 검출한다. 이러한 검출은 예컨대, 비교기에 의해 행해진다. 예컨대, 파형 RDPWM의 H 레벨을 5 볼트, L 레벨을 0 볼트로 하면, 기준 전압(Vref)을 2.5 볼트로 한다. 비교기는 기준 전압(Vref)과 파형 RDPWM을 비교하고, 파형 RD가 기준 전압(Vref)을 초과했을 때 H 레벨이 되고, 파형 RDPWM이 기준 전압(Vref) 이하가 되었을 때 L 레벨이 된다. 이 비교기의 출력이 반전할 때 즉, 리딩 에지와 트레일링 에지를 검출했을 때 「1」의 내용의 비트 데이타가 독출되었다고 판단한다. 또, 비교기의 출력이 반전하지 않을 때, 즉 리딩 에지 및 트레일링 에지가 검출되고 있지 않을 때, 미리 정한 샘플링 주기로「0」의 내용의 비트 데이타가 독출되고 있다고 판단한다.

그런데, 드라이브 헤드가 독출한 파형 RDPWM은 직류 성분의 노이즈를 포함하여 때때로 변동하거나 또는 파형이 둔해지는 경우가 있다. 파형 RDPWM이 직류 성분의 노이즈를 포함하여 때때로 변동하는 것은 파형 RDPWM의 L 레벨이 0 볼트, H 레벨이 5 볼트가 되지 않고, 전체적으로 레벨이 변동하여 일시적으로 오프 셋 전압이 가해지는 것과 같은 현상을 말한다. 또, 파형 RDPWM이 둔해진다는 것은 판독 속도가 빨라지는 것이 주된 원인으로, 파형이 구형파가 되지 않고 상승, 하강이 완만한 곡선을 그리며 변화하는 것이다.

일반적으로 기록매체에 있어서 각 섹터중에 설치된 록-업 패턴부(VFO 부)에 기록되는 데이타 D2는 「0」과 「1」의 내용이 교대로 열거된 데이타로 하고 있다. 이 교대로 열거된 데이타 D2를 PWM 방식으로 기록한 기록매체로부터 드라이브 헤드가 독출하면 제9도에 도시된 파형 RDPWM이 된다. 즉, PWM 방식으로 기록해도 독출된 파형 ROPWM은 둔해져서 sin파에 가까운 파형이 된다.

이 파형 RDPWM에 직류분의 노이즈가 수반되면, 파형 RDPWM은 그 직류분 만큼 전체적으로 변동한다.

제10도는 파형 RDPWM에 직류 성분이 포함된 파형을 도시한다. 이러한 파형 RDPWM이 독출되었을 때, 1개의 기준 전압(Vref)에서 리딩 에지와 트레일링 에지를 검출하면, 데이타 D2를 잘못 판독할 우려가 있다. 즉, 파형 RDPWM 전체가 변동해도 기준 전압은 그에 따라 변동하지 않는다. 따라서, 제10도에 도시된 바와 같이, 변동하고 있지 않은 개소의 리딩 에지로부터 트레일링 에지까지의 간격 L1과 변동하고 있는 개소의 리딩 에지로부터 트레일링 에지까지의 간격 L2는 다르다. 이 간격 L1, L2의 차이는 그 간격 L1, L2에 존재하는 「0」의 내용을 기록한 비트 데이타수의 차이로서 나타난다. 즉 간격 L1보다 간격 L2쪽이 1 비트분만큼 길며, 샘플링 주기는 일정하기 때문에, 간격 L1의 개소는 「101」로 올바르게 판단하는데 비해, 간격 L2의 개소는 「1001」로 잘못 판단하게 된다.

그래서, 이것을 방지하기 위해서, 리딩 에지와 트레일링 에지의 검출은 각각 개별로 행하고있다. 즉, 리딩 에지를 검출하기 위한 기준 전압(이하 제1 기준 전압이라 함) Vref1과 트레일링 에지를 검출하기 위한 기준 전압(이하 제2 기준 전압이라 함) Vref2가 각각 마련되어 있다. 제11도는 제1 및 제2 기준 전압(Vref1, Vref2)과 제10도에 도시하는 파형 RDPWM과의 관계를 도시한다. 이 경우에도, 간격 L1, 간격 L2의차이는 발생하지만, 리딩 에지로부터 다음 리딩 에지까지의 간격 L3과 트레일링 에지로부터 다음 트레일링 에지까지의 간격 L4는 정상인 경우와 비교하여 거의 같은 간격이 되도록 개선된다. 따라서, 비트수를 잘못하여 많게 판단하는 일이 없고, 데이타를 정확히 판독할 수 있다.

이 검출은 제12도에 도시하는 신호 처리 회로(80)에 설치한 2개의 신호 처리부(81, 82)에서 행해진다. 제1 신호 처리부(81)는 드라이브 헤드(83)가 PWM 방식으로 데이타를 기록하는 광 디스크(84)로부터 독출한 파형 RDPWM을 입력하고, 그 파형 RDPWM의 리딩 에지의 검출을 제1 기준 전압(Vref1)을 사용하여 검출한다. 제1 신호 처리부(81)는 파형 RDPWM의 리딩 에지에 기초하여 그 리딩 에지를 검출한 시간의 비트 데이타의 내용을 「1」로서 출력한다. 또, 제1신호 처리부(81)는 리딩 에지와 리딩 에지 사이의 샘플링 주기로 결정되는 수의 비트 데이타의 내용을 「0」으로 출력한다.

제2 신호 처리부(82)는 드라이브 헤드로부터 출력되는 파형 RDPWM을 입력하고, 그 파형 RDPWM의 트레일링 에지의 검출을 제2 기준 전압(Vref2)을 사용하여 검출한다. 제2 신호 처리부(82)는 파형 RDPWM의 트레일링 에지에 기초하여 그 트레일링 에지를 검출한 시간의 비트 데이타의 내용을 「1」로서 출력한다. 또, 제2 신호 처리부(82)는 트레일링 에지와 트레일링 에지 사이의 샘플링 주기로 결정되는 수의 비트 데이타의 내용을 「0」으로서 출력한다.

제13도는 파형 RDPWM에 대한 양신호 처리부(81, 82)의 출력 데이타 DTLE, DTTE를 설명하는 설명도이다.

록-업 패턴부의 데이타 D2 가,

「0, 1, 0, 1, 0, 1, 0, 1, 0, 1, 0, 1,ㆍㆍㆍ」

일 때,

제1 신호 처리부(81)로부터 출력되는 데이타 DTLE는,

「0, 1, 0, 0, 0, 1, 0, 0, 0, 1, 0, 0,ㆍㆍㆍ」

이 되고,

제2 신호 처리부(82)로부터 출력되는 데이타 DTTE는,

「0, 0, 0, 1, 0, 0, 0, 1, 0, 0, 0, 1, ㆍㆍㆍ」

이 된다.

그러나, 이 양데이타 DTLE, DTTE는 드라이브 콘트롤러(85)에 출력되며, 동일 콘트롤러(85)로써 논리합을 취함으로써 록-업 패턴부의 데이타 D2가 합성된다.

그리고, 이 양데이타 DTLE, DTTE를 합성하여 록-업 패턴부의 데이타 D2를 생성하기 위해서는 양신호 처리부(81, 82)로부터 출력되는 테이타 DTLE, TTTE의 출력 타이밍은 동기를 취할 필요가 있다.

예컨대, 제2 신호 처리부(82)로부터 출력되는 데이타 DTTE가,

「0, 0, 1, 0, 0, 0, 1, 0, 0, 0, 1, 0,ㆍㆍㆍ」

이 되어, 1 비트 데이타분 만큼 빠르게 출력되는 경우가 있다.

이 경우, 콘트롤러(85)에서 논리합을 취하면,

「0, 1, 1, 0, 0, 1, 1, 0, 0, 1, 1, 0,ㆍㆍㆍ」

이 되어, 상기한 록-업 패턴부의 데이타 D2가 되지 않는다. 즉, 록-업 패턴부의 데이타 D2를 판독할 수 없게 된다. 그 데이타 D2를 판독할 수 없다는 것은 후속의 동기 패턴, 사용자 데이타부의 데이타 등을 판독할 수 없다는 것을 의미한다.

그래서, 이것을 방지하기 위하여 양신호 처리부(81, 82)로부터 출력되는 데이타 DTLE, DTTE의 동기 맞춤이 콘트롤러(85)내에서 행해진다. 일반적으로, 록-업 패턴부는 섹터 마크부의 뒤에 있기 때문에, 지금 판독되고 있는 것이 록-업 패턴부의 데이타 D2인 것을 사전에 판단할 수 있다. 즉. 섹터 마크부에 기록되어 있는 섹터 마크의 데이타는 버스트 데이타로서, 다른 데이타 기록부와 내용이 달라서, 동일 내용이 예컨대 「0, 0, 0, 0, 1, 1, 1, 0, 0, 0, 1, 1, 1,ㆍㆍㆍ」과 같이 연속하도록 형성되어 있다.

따라서, 콘트롤러(85)는 양신호 처리부(81, 82)가 동기가 어긋나 있어도 섹터 마크부의 데이타를 판독하고 있는 것을 판단할 수 있다. 그 결과, 콘트롤러(85)는 그 후에 판독되는 데이타가 록-업 패턴부의 데이타 D2인 것을 용이하게 판단할 수 있다.

그리고, 록-업 패턴부의 데이타 D2를 판독하고 있음에도 불구하고,합성하여 얻은 데이타가 록-업 패턴부의 데이타 D2가 되지 않을 때에는 2개의 신호 처리부(81, 82)의 어느 한쪽의 얼마만큼 벗어나 있는지를 판단한다. 즉, 콘트롤러(85)는 한쪽의 신호 처리부에 기초하는 데이타의 출력하는 타이밍(동기)을 비켜서 논리합을 취하여 록-업 패턴부의 데이타 D2가 되도록 한다. 록-업 패턴부의 데이타 D2가 되었을 때, 콘트롤러(85)는 양신호 처리부(81, 82)로부터 출력되는 데이타 DTLE, DTTE의 동기가 취해진 것으로서, 이후 이 타이밍으로 순차적으로 데이타 DTLE, DTTE를 합성해 간다.

따라서, 데이타 D2의 파형 RDPWM에 기초하여 양 신호 처리부(81, 82)로부터 출력되는 데이타 DTLE, DTTE는 콘트롤러(85)내에서 동기를 취할 수 있고, 이후의 동기 패턴, 사용자 데이타부의 데이타 등의 판독불능이 되거나 잘못 검출되는 일은 없어진다.

제14도는 광 디스크에 관해서, 각 섹터의 기록 포맷의 개요를 도시한다. 각 섹터(90)는 ID 부(91)와 데이타부(92)로 크게 구분된다.

ID 부(91)는 섹터 마크부(SM)(91a), 제1 록-업 패턴부(제1 VFO)(91b), 제1 어드레스 마크(제1 AM)(91c), 제1 물리 어드레스(제1 ID)(91d), 제2 록-업 패턴부(제2 VFO)(91e), 제2 어드레스 마크(제2 AM)(91f), 제2 물리 어드레스(제2 ID)(91g), 포스트앰블(postamble)부(PA)(911)를 포함한다.

데이타부(92)는 제3 록-업 패턴부(제3 VFO)(91h), 복수의 사용자 데이타부(92a), 에러 검사 부호부(CRC)(92b), 에러 정정 부호부(ECC)(92c). 동기를 취하기 위한 동기 패턴부(SYNC)(92d), 복수개의 동기를 취하기 위한 재동기 패턴부(RESYNC)(92e), 포스트앰블부(PA)(92f), 및 버퍼부(BUFF)(92g)를 포함한다.

그런데, 동기 맞춤에 사용되는 록-업 패턴부의 데이타 D2는 각 VFO부이다. 그러나, 각 VFO부에서 동기를 맞추어도, 그 후 2개의 신호 처리부(81, 82)가 출력하는 데이타 DTLE, DTTE의 출력 타이밍이 변동했을 경우, 다음 VFO부가 올때까지 동기 맞춤을 할 수없게 되며 그 결과, 데이타를 판독할 수 없게 된다는 문제가 발생한다.

본 발명은 상기 문제점을 해소하기 위해서 이루어진 것으로서, 그 목적은 리딩 에지 및 트레일링 에지의 차이에 좌우되지 않고 PWM 방식으로 기록된 데이타를 확실히 판독할 수 있는 동기 패턴 판독 방법, 데이타 판독 방법, 동기 패턴 검출 회로, 어드레스 마크 검출 회로, 데이타 판독 장치 및 디스크 장치를 제공하는데 있다.

청구범위 제1항에 기재한 발명은 펄스 폭 변조방식으로 기록매체에 기록된 펄스 폭 변조 데이타의 신호 파형의 리딩 에지에 기초하는 데이타와 트레일링 에지에 기초하는 데이타를 이용하여 펄스 폭 변조 데이타로부터 동기를 취하기 위한 패턴을 판독하는 동기 패턴 판독 방법으로서, 동기를 취하기 위한 패턴에 기초하여 만들어진 리딩 에지용 동기 패턴과, 동기를 취하기 위한 패턴에 기초하여 만들어진 트레일링 에지용 동기 패턴을 준비하는 단계와, 리딩 에지에 기초하는 데이타로부터 리딩 에지용 동기 패턴을 먼저 검출했을 때 그 검출 동작을 중지하고, 미리 정한 시간까지 트레일링 에지에 기초하는 데이타로부터 트레일링 에지용 동기 패턴을 검출하지 않았을 때, 리딩 에지에 기초하는 데이타로부터의 동기 패턴의 검출을 다시 행하는 단계와, 트레일링 에지의 기초하는 데이타로부터 트레일링 에지용 동기 패턴을 먼저 검출했을 때 그 검출 동작을 중지하고, 미리 정한 시간까지 트레일링 에지에 기초하는 데이타로부터 리딩 에지용 동기 패턴을 검출하지 않았을 때, 트레일링 에지에 기초하는 데이타로부터의 동기 패턴의 검출을 다시 행하는 단계를 포함한다.

제2항의 발명은 펄스 폭 변조방식으로 기록매체에 기록된 펄스 폭 변조 데이타의 신호 파형의 리딩 에지에 기초하는 데이타와 트레일링 에지에 기초하는 데이타를 이용하여 데이타를 판독하는 데이타 판독 방법으로서, 동기를 취하기 위한 패턴에 기초하여 만들어진 리딩 에지용 동기 패턴과, 동기를 취하기 위한 패턴에 기초하여 만들어진 트레일링 에지용 동기 패턴을 준비하는 단계와, 리딩 에지에 기초하는 데이타로부터의 리딩 에지용 동기 패턴을 검출한 후, 미리 정한 시간까지 트레일링 에지에 기초하는 데이타로부터 트레일링 에지용 동기 패턴을 검출했을 때, 리딩 에지에 기초하는 데이타를 트레일링 에지의 기초하는 데이타의 판독 타이밍에 동기하여 출력하는 단계와, 트레일링 에지에 기초하는 데이타로부터 트레일링 에지용 동기 패턴을 검출한 후에, 미리 정한 시간까지 리딩 에지에 기초하는 데이타로부터 리딩 에지용 동기 패턴을 검출했을 때, 트레일링 에지에 기초하는 데이타를 리딩 에지에 기초하는 데이타의 판독타이밍에 동기하여 출력하는 단계를 포함한다.

청구범위 제1항의 발명에 의하면, 리딩 에지용 동기 패턴과 트레일링 에지용 동기 패턴중 어느 한쪽의 검출이 성공하고 다른쪽의 검출이 실패해도, 다시 양 동기 패턴의 검출이 행해진다. 따라서, 한번의 검출 실패로 완전히 동기 패턴의 검출이 실패가 되지 않고, 다시 검출 기회가 부여되고 동기 패턴을 확실하게 검출할 수 있게 된다.

청구범위 제2항의 발명에 의하면 리딩 에지로 검출하여 판독된 데이타의 출력 타이밍과, 트레일링 에지로 검출하여 판독된 데이타의 출력 타이밍이 차이가 있어도 출력 타이밍이 조정된다. 따라서, 데이타를 확실히 판독할 수 있다.

본 발명의 실시예에 따른 광 디스크 장치를 제1도~제5도에 따라서 설명한다. 제1도는 기록매체로서의 광 디스크로부터의 데이타 판독 및 기록을 행하는 광디스크 장치의 구성을 도시한다. 이 광 디스크 장치에서 취급되는 광 디스크는 데이타가 PWM 방식으로 기록되고, 각 섹터의 포맷은 제14도에 도시된 광 디스크의 포맷과 본질적으로 동일하다.

광 디스크(11)는 모터 M1에 의해 회전된다. 모터 M1은 회전 제어 회로(12)에서 제어된다. 드라이브 헤드(13)는 모터 M2에 의해 구동되며, 광 디스크(11)의 반경 방향으로 이동한다. 모터 M2는 지름 방향 이동 제어 회로(14)에서 제어된다. 드라이브 헤드(13)는 광 디스크에 기록된 데이타를 판독하거나, 데이타를 광 디스크(11)에 기록하기 위한 광 픽업으로 구성되어 있다. 드라이브 헤드 제어 회로(15)는 광 디스크(11)에 대한 데이타의 기록 및 재생을 위하여, 드라이브 헤드(11)를 제어한다. 드라이브 헤드(13)가 판독한 파형 RDPWM은 판독 데이타로서 신호 처리 회로(16)에 출력된다. 신호 처리 회로(16)는 제12도에서 도시하는 신호 처리 회로(80)와 본질적으로 동일하다. 제2도는 신호 처리 회로(16)의 주요부 블록회로를 도시한다. 신호 처리 회로(16)는 제1 신호 처리부 (16a)와 제 2신호 처리부(16b)를 포함한다. 제1 신호 처리부(16a)는 제12도에서 도시하는 제 1신호 처리부 (81)와 본질적으로 동일하고, 파형 RDPWM의 리딩 에지에 기초하여 데이타 DTLE를 출력 한다. 제2 신호 처리부(16b)는 제12도에서 도시하는 제2신호 처리부 (82)와 본질적으로 동일하고, 파형 RDPWM의 트레일링 에지에 기초하여 데이타 DTTE를 출력 한다.

디스크 콘트롤러(18)는 신호 처리 회로(16)로부터 데이타 DTLE, DTTE를 입력하며, 그 양 데이타 DTLE, DTTE를 합성하여 판독 데이타 RD로 하고 소망의 정보를 얻는다. 디스크 콘트롤러(18)는 소망의 섹터(90)에 기록되어야 할 기록 데이타 WD를 신호 처리 회로(16)에 출력한다. 또, 서보 콘트롤러(17)는 데이타 독출 및 기록을 위하여 드라이브 헤드(13)를 목적의 섹터(90)가 속하는 트랙 위치에서 탐색되거나, 광 디스크(11)의 회전수를 소망의 회전수로 설정하기 위한 각종 구동 제어 신호를 제어 회로(12, 14, 15)에 출력한다.

제3도는 디스크 콘트롤러(18)내에 설치된 동기 패턴 검출 회로를 도시한다.

제1 시프트 레지스터(21)는 57 비트의 시프트 레지스터로서, 제1 신호 처리부(16a)에서 출력되는 데이타 DTLE의 비트 데이타를 클록 NCK에 동기하여 순차적으로 입력한다. 제1 시프트 레지스터(21)는 입력한 데이타 DTLE의 가장 최초로 입력한 비트 데이타를 클록 NCK에 동기하여 순차적으로 출력한다.

제2 시프트 레지스터(22)는 57 비트의 시프트 레지스터로서, 제2 신호 처리부(16b)에서 출력되는 데이타 DTTE의 비트 데이타를 클록 NCK에 동기하여 순차적으로 입력한다. 제2 시프트 레지스터(22)는 입력한 데이타 DTTE의 가장 최초로 입력한 비트 데이타를 클록 PCK에 동기하여 순차적으로 출력한다. 또한, 클록 PCK는 클록 NCK와 같은 주기의 클록이다.

데이타 출력 조정 회로(23)는 복수개의 퍼스트인 퍼스트아웃(FIFO) 레지스터 및 퇴피 레지스터를 포함한다. 이 조정 회로(23)는 제1 시프트 레지스터(21)로부터 데이타 DTLE의 비트 데이타를 클록 NCK에 동기하여 입력하는 동시에 먼저 입력한 비트 데이타를 시프트하여 가장 먼저 입력한 비트 데이타를 출력한다. 이 조정 회로(23)는 제1 신호 생성 회로(28)로부터 1 쇼트(shot)의 제어 신호 IPM, 제2 타임 체크 회로(33)로부터 1 쇼트의 제어 신호 OPL을 입력한다.

이 조정 회로(23)는 제어 신호 IPM이 입력되면, 현재의 입력 포인터의 값을 퇴피 레지스터에 기록한다. 이 때, 제어신호 IPM이 리세트 해제후 처음의 입력이었던 경우는 입력 포인터의 동작을 개시하는 요인이 되며, 이후 리세트될 때까지 동작을 행한다. 입력 포인터는 클록 NCK에 동기하여 동작한다.

그 후, 제어 신호 OPL이 입력되면, 퇴피 레지스터로부터 출력 포인터의 초기치를 독출하고, 그 포인터치에 상당하는 곳에서 데이타 DTLE의 출력을 개시하며, 출력 포인터의 동작을 개시시킨다. 출력 포인터는 클록 PCK에 동기하여 동작한다. 이 동작으로 데이타 DTLE는 클록 NCK로부터 클록 PCK에 동기한 데이타가 된다.

그 때문에, 제어 신호 IPM과 제어 신호 OPL의 시간차분 만큼 데이타 DTLE의 출력을 늦추게 되고, 이 미리 정해 놓은 시간차가 데이타 DTLE와 데이타 DTTE의 차이에 대한 허용차가 된다.

예컨대, 미리 시간차를 4CLK로 한 경우에, 데이타 DTTE쪽이 데이타 DTLE에 비교하여 3CLK 느린 경우에 제어 신호 OPL은 데이타의 차이가 없는 경우에 비하여, 3CLK 느리게 입력되기 때문에 제어 신호 IPM과 제어 신호 OPL의 시간차는 7CLK가 되며, 데이타의 차이가 없는 경우에 비하여 데이타 DTLE의 출력은 3CLK 늦게 출력되게 된다.

또한, 제어 신호 IPM 만 입력된 경우는 (제어 신호 OPL은 입력되지 않음) 출력 포인터는 동작하지 않기 때문에, 데이타 DTLE 에는 영향을 받지 않게 된다.

또한, 허용차는 이후 실시예에서 4개라고 가정한다.

OR 회로(24)는 데이타 출력 조정 회로(23)로부터 출력되는 데이타 DTLE의 비트 데이타와 제2 시프트 레지스터(22)로부터 출력되는 데이타 DTTE의 비트 데이타를 입력한다. 즉, OR 회로(24)는 데이타 DTLE의 비트 데이타와 데이타 DTTE의 비트 데이타를 합성(논리합)하여, 그 합성한 비트 데이타를 판독 데이타 RD 로서 출력한다.

단지, OR 회로(24)에 입력하는 데이타 DTTE는 데이타 출력 조정 회로(23)에 입력되는 데이타 DTLE에 데이타 출력 조정 회로(23)에서 미리 결정된 허용차분 만큼 지연된 것이 아니면 안된다.(본 실시예의 경우, 4개)

제1 동기 패턴 검출 회로(26)는 57 비트의 시프트 레지스터와 비교회로를 포함한다. 제1 동기 패턴 검출 회로(26)는 제1 시프트 레지스터(21)로부터 데이타 DTLE의 비트 데이타를 클록 NCK에 동기하여 순차적으로 입력하는 동시에, 먼저 입력한 비트 데이타를 시프트하고 가장 먼저 입력한 비트 데이타를 소거한다. 제1 동기 패턴 검출 회로(26)는 시프트할 때마다 57 비트의 비트 데이타로 이루어진 데이타 DTLE와 미리 준비된 리딩 에지용 동기 패턴(이하, 제1 동기 패턴이라 함)을 비교회로에서 비교한다. 제1 동기 패턴 검출 회로(26)는 그 검출하는 동작의 기간이 윈도우 회로(34)로부터의 동작 제어 신호 NSYCW에 의해 제어되고 있다. 제1 동기 패턴 검출 회로(26)는 그 한정된 기간에 있어서 데이타 DTLE가 제1 동기 패턴인지의 여부를 검출한다. 제1 동기 패턴 검출 회로(26)는데이타 DTLE가 제1 동기 패턴과 일치하면, 제1 동기 패턴 검출 신호 SY1을 출력한다.

제1 동기 패턴은 각 섹터(90)의 SYNC(92d)에 기록된, 동기를 취하기 위한 동기 패턴(이하, 기본 동기 패턴이라 함)에 기초하여 만들어진 패턴이다. 기본 동기 패턴은 57 비트로 구성되고 그 57 비트로 이루어진 기본 동기 패턴이 SYNC(92d)에 기록되어 있다.

제1 동기 패턴은 기본 동기 패턴에 기초하여 아래와 같이 만들어진다. 즉, PWM 방식으로 기록된 기본 패턴을 드라이브 헤드(13)가 독출한 경우, 그 기본 동기 패턴에 대한 드라이브 헤드(13)가 출력하는 파형 RDPWM에 관하여, 제1 신호 처리부(16a)가 출력할 데이타 DTLE를 제1 동기 패턴으로 하고 있다. 따라서, 제1 동기 패턴 검출 회로(26)는 제1 동기 패턴과 그때마다 제1 시프트 레지스터(21)로부터 입력된 데이타 DTLE의 비트 데이타를 비교하여 출력한다.

제1 동기 패턴 검출 회로(26)로부터 출력되는 제1 동기 패턴 검출 신호(SY1)는 OR 회로(27)를 통해 제1 신호 생성 회로(28)에 출력된다. 제1 신호 생성 회로(28)는 제1 동기 패턴 검출 신호(SY1)에 기초하여 리딩 에지측의 제1 패턴 검출 신호(NMARK), 제1 윈도우 제어 신호(NWING) 및 제어 신호(IPM)를 출력한다.

제2 동기 패턴 검출 회로(29)는 57 비트의 시프트 레지스터와 비교회로를 포함한다. 제2 동기 패턴 검출 회로(29)는 제2 시프트 레지스터(22)로부터 데이타 DTTE의 비트 데이타를 클록 PCK에 동기하여 순차적으로 입력하는 동시에, 먼저 입력한 비트 데이타를 시프트하고 가장 먼저 입력한 비트 데이타를 소거한다. 제2 동기 패턴 검출 회로(29)는 시프트할 때마다 57 비트의 비트 데이타로 이루어진 데이타 DTTE와 미리 준비된 트레일링 에지용 동기 패턴(이하, 제2 동기 패턴이라 함)을 비교회로에서 비교한다. 제2 동기 패턴 검출 회로(29)는 그 검출하는 동작의 기간이 윈도우 회로(34)로부터의 동작 제어 신호 PSYCW에 의해 제어되고 있다. 제2 동기 패턴 검출 회로(29)는 그 한정된 기간에 있어서 데이타 DTTE가 제2 동기 패턴인지의 여부를 검출한다. 제2 동기 패턴 검출 회로(29)는 데이타 DTTE가 제2 동기 패턴과 일치하면, 제2 동기 패턴 검출 신호 (SY2)를 출력한다.

제2 동기 패턴은 상기한 기본 동기 패턴에 기초하여 만들어진 패턴이다.제2 동기 패턴은 기본 동기 패턴에 기초하여 아래와 같이 만들어진다. 즉, PWM 방식으로 기록된 기본 패턴을 드라이브 헤드(13)가 독출한 경우, 그 기본 동기 패턴에 대한 드라이브 헤드(13)가 출력하는 파형 RDPWM에 관하여, 제2 신호 처리부(16b)가 출력할 데이타 DTTE를 제2 동기 패턴으로 하고 있다. 따라서, 제2 동기 패턴 검출 회로(29)는 제2 동기 패턴과 그때마다 제2 시프트 레지스터(22)로부터 입력된 데이타 DTTE의 비트 데이타를 비교하여 출력한다.

제2 동기 패턴 검출 회로(29)로부터 출력되는 제2 동기 패턴 검출 신호(SY2)는 OR 회로(30)를 통해 제2 신호 생성 회로(31)에 출력된다. 제2 신호 생성 회로(31)는 제2 동기 패턴 검출 신호(SY2)에 기초하여 트레일링 에지측의 제2 패턴 검출 신호(PMARK)와 제2 윈도우 제어 신호(PWING)를 출력한다.

제1 타임 체크 회로(32)는 클록 NCK, 제1 패턴 검출 신호(NMARK) 및 제2 패턴 검출 신호(PMAKR)를 입력한다. 제1 타임 체크 회로(32)는 존슨 카운터를 포함한다. 존슨 카운터는 제1 패턴 검출 신호(NMAKR)에 응답하여 초기화되고, 클록 NCK의 수를 카운트한다. 제1 타임 체크 회로(32)는 존슨 카운터가 클록 NCK의 수를 4개 카운트하기 전까지 제2 패턴 검출 신호(PMAKR)가 입력되지 않으면, 제1 신호 생성 회로(28)에 제어 신호 NNDTC를 출력한다. 제1 신호 생성 회로(28)는 제어 신호 NNDTC에 응답하여 지금까지 출력하고 있는 제1 패턴 검출 신호(NKARX), 제1 윈도우 제어 신호(NWING)를 소실시킨다.

제2 타임 체크 회로(33)는 클록 PCK, 제2 패턴 검출 신호(PMARK) 및 제1 패턴 검출 신호(NMAKR)를 입력한다. 제2 타임 체크 회로(33)는 존슨 카운터를 포함한다. 존슨 카운터는 제2 패턴 검출 신호(PMAKR)에 응답하여 초기화되고, 클록 PCK의 수를 카운트한다. 제2 타임 체크 회로(33)는 존슨 카운터가 클록 PCK의 수를 4개 카운트하기 전까지 제1 패턴 검출 신호(NMAKR)가 입력되지 않으면, 제2 신호 생성 회로(31)에 제어 신호 PNDTC를 출력한다. 제2 신호 생성 회로(31)는 제어 신호 PNDTC에 응답하여 지금까지 출력하고 있는 제2 패턴 검출 신호(PMARK)및 제2 윈도우 제어 신호(PWING)를 소실시킨다. 또, 제2 타임 체크 회로(33)는 존슨 카운터가 클록 PCK의 수를 4개 카운트하기 전까지 제1 패턴 검출 신호 NMARK가 입력된 경우, 제어 신호 OPL의 출력을 존슨 카운터가 클록 PCK를 4개 카운트를 끝낸 후에 행한다.

윈도우 회로(34)는 제1 윈도우 제어 신호(NWING) 및 제2 윈도우 제어 신호(PWING)를 입력한다. 또, 윈도우 회로(34)는 포맷 카운터(FMC)(41)로부터 동기 패턴의 검출을 가능하게 하기 위한 윈도우 신호 SYW를 입력한다. 윈도우 회로(34)는 윈도우 신호 SYW가 출력되고 있는 동안, 제1 동기 패턴 검출 회로(26)에 동작 제어 신호 NSYCW를 출력하는 동시에 제2 동기 패턴 검출 회로(29)에 동작 제어 신호 PSYCW를 출력한다. 제1 동기 패턴 검출 회로(26)는 동작 제어 신호 NSYCW가 출력되고 있는 기간이 제1 동기 패턴을 검출하는 동작의 기간이 된다. 동일하게, 제2 동기 패턴 검출 회로(29)에서는 동작 제어 신호 PSYCW가 출력되고 있는 기간이 제2 동기 패턴을 검출하는 동작의 기간이 된다.

동작 제어 신호 NSYCW 및 PSYCW을 출력하고 있는 상태에 있어서, 윈도우 회로(34)는 제1 윈도우 제어 신호(NWING)를 입력하면, 동작 제어 신호 NSYCW 및 PSYCW 중, 제1 동기 패턴 검출 회로(26)를 위한 동작 제어 신호 NSYCW의 출력을 정지한다. 그리고, 제1 윈도우 제어 신호(NWING)가 소실하면, 윈도우 회로(34)는 다시 동작 제어 신호 NSYCW를 출력한다.

또, 동작 제어 신호 NSYCW 및 PSYCW을 출력하고 있는 상태에 있어서, 윈도우 회로(34)는 제2 윈도우 제어 신호(PWING)를 입력하며, 동작 제어 신호 NSYCW 및 PSYCW 중, 제2 동기 패턴 검출 회로(29)를 위한 동작 제어 신호 PSYCW의 출력을 정지한다. 그리고, 제2 윈도우 제어 신호(PWING)가 소실하면, 윈도우 회로(34)는 다시 동작 제어 신호 PSYCW를 출력한다.

제4도는 윈도우 회로(34)에 윈도우 신호 SYW를 출력하는 디스크 콘트롤러(18)내에 설치된 회로를 도시한다.

광 디스크 장치 전체를 제어하는 마이크로 프로세싱 유닛(MPU)(40)은 상기 제어 회로(12, 14, 15), 서보 콘트롤러(17) 및 디스크 콘트롤러(18)에 의해 공용되고 있다. 포맷 카운터(FMC)(41)는 PLL 신시사이저(synthesizer)(PLL)(42)로부터의 기본 클록 CLK의 수를 카운트한다. PLL(42)은 MPU(40)로부터의 제어 신호 C1을 입력하며, 이 제어 신호 C1에 대응하는 주파수의 기본 클록 CLK를 출력한다. FMC(41)의 카운트치는 드라이브 헤드(13)에 의해 판독되는 하나의 섹터(90)의 각 비트 데이타와 상관하고 있다. FMC(41)는 그 카운트치가 1섹터의 총비트 테이타와 일치하면, 카운트치를 초기화하여 최초부터 카운트를 행한다. FMC(41)는 카운트치에 기초하여 동기 패턴의 검출을 가능하게 하기 위한 윈도우 신호 SYW, 어드레스 마크의 검출을 가능하게 하기 위한 윈도우 신호 AMW 및 재동기 패턴의 검출을 가능하게 하기 위한 윈도우 신호 RSYW를 출력한다.

윈도우 신호 SYW가 출력되는 타이밍은 하나의 섹터(90)로부터 독출되는 SYNC(92d)의 위치와 대응하고 있다. 윈도우 신호 AMW가 출력되는 타이밍은 하나의 섹터(90)로부터 독출되는 제1, 제2 AM(91c, 91f)의 위치와 대응하고 있다. 윈도우 신호 RSYW가 출력되는 타이밍은 하나의 섹터(90)로부터 독출되는 RESYNC(92e)의 위치와 대응하고 있다. 따라서, FMC(11)의 카운트치와 드라이브 헤드(13)의 위치가 동기하고 있는 한, 드라이브 헤드(13)가 SYNC(92d), 제1, 제2 AM(91c, 91f) 및 RESYNC(92e)의 각 데이타를 출력하고 있을 때, FMC(41)는 각 윈도우 신호 SYW, AMW, RSYW를 출력한다.

제5도는 디스크 콘트롤러(18)내에 설치된 어드레스 마크 검출 회로와 재동기 패턴 검출 회로를 도시한다.

제1 어드레스 마크 검출 회로(51)는 19 비트의 시프트 레지스터와 비교회로를 포함한다. 제1 어드레스 마크 검출 회로(51)는 상기한 제1 시프트 레지스터(21)로부터 데이타 DTLE의 비트 데이타를 순차적으로 입력하는 동시에, 먼저 입력한 비트 데이타를 시프트하고 가장 먼저 입력한 비트 데이타를 소거한다. 제1 어드레스 마크 검출 회로(51)는 시프트할 때마다 19 비트의 비트 데이타로 이루어진 데이타 DTLE와 미리 준비된 리딩 에지용 어드레스 마크의 패턴(이하, 제1 어드레스 패턴이라 함)을 비교회로에서 비교한다. 제1 어드레스 마크 검출 회로(51)는 그 검출하는 동작의 기간이 윈도우 회로(34)로부터의 동작 제어 신호 NAMW에 의해 제어되고 있다. 제1 어드레스 마크 검출 회로(51)는 그 한정된 기간에 있어서 데이타 DTLE가 제1 어드레스 패턴인지의 여부를 검출한다. 제1 어드레스 마크 검출 회로(51)는 데이타 DTLE가 제1 어드레스 패턴과 일치하면, 제1 어드레스 패턴 검출 신호(AM1)을 출력한다.

제1 어드레스 패턴은 각 섹터(90)의 제1, 제2 AM(91c, 91f)에 기록된 어드레스 마크 패턴(이하, 기본 어드레스 패턴이라 함)에 기초하여 만들어진 패턴이다. 기본 어드레스 패턴은 12 비트로 구성되며, 그 12 비트로 이루어진 기본 어드레스 패턴이 AM(91c, 91f)에 기록되어 있다.

제1 어드레스 패턴은 기본 어드레스 패턴에 기초하여 아래와 같이 만들어진다. 즉, PWM 방식으로 기록된 기본 어드레스 패턴을 드라이브 헤드(13)가 독출한 경우, 기본 어드레스 패턴에 대한 드라이브 헤드(13)가 출력하는 파형 RDPWM에 관하여, 제1 신호 처리부(16a)가 출력할 데이타 DTLE를 제1 어드레스 패턴으로 하고 있다. 따라서, 제1 어드레스 마크 검출 회로(51)는 제1 어드레스 패턴과 그때마다 제1 시프트 레지스터(21)로부터 입력된 데이타 DTLE의 비트 데이타를 비교하여 출력한다.

제1 어드레스 마크 검출 회로(51)로부터 출력되는 제1 어드레스 패턴 검출 신호(AM1)는 OR 회로(27)를 통해 제1 신호 생성 회로(28)에 출력된다. 따라서, 제1 신호 생성 회로(28)는 제1 어드레스 패턴 검출 신호(AM1)에 기초하여 리딩 에지측의 제1 패턴 검출 신호(NMARK), 제1 윈도우 제어 신호(NWING) 및 제어 신호(IPM)를 출력한다.

제2 어드레스 마크 검출 회로(52)는 19 비트의 시프트 레지스터와 비교회로를 포함한다. 제2 어드레스 마크 검출 회로(52)는 상기한 제2 시프트 레지스터(22)로부터 데이타 DTTE의 비트 데이타를 순차적으로 입력하는 동시에, 먼저 입력한 비트 데이타를 시프트하고 가장 먼저 입력한 비트 데이타를 소거한다. 제2 어드레스 마크 검출 회로(52)는 시프트할 때마다 19 비트의 비트 데이타로 이루어진 데이타 DTTE와 미리 준비된 트레일링 에지용 어드레스 마크 패턴(이하, 제2 어드레스 패턴이라 함)을 비교회로에서 비교한다. 제2 어드레스 마크 검출 회로(52)는 그 검출하는 동작의 기간이 윈도우 회로(34)로부터의 동작 제어 신호 PAMCW에 의해 제어되고 있다. 제2 어드레스 마크 검출 회로(52)는 그 한정된 기간에 있어서 데이타 DTTE가 제2 어드레스 패턴인지의 여부를 검출한다. 제2 어드레스 마크 검출 회로(52)는 데이타 DTTE가 제2 어드레스 패턴과 일치하면, 제2 어드레스 패턴 검출 신호(AM2)을 출력한다.

제2 어드레스 패턴은 상기한 기본 동기 패턴에 기초하여 만들어진 패턴이다. 제2 어드레스 패턴은 기본 어드레스 패턴에 기초하여 아래와 같이 만들어진다. 즉, PWM 방식으로 기록된 기본 어드레스 패턴을 드라이브 헤드(13)가 독출한 경우, 그 기본 어드레스 패턴에 대한 드라이브 헤드(13)가 출력하는 파형 RDPWM에 관하여, 상기한 제2 신호 처리부(16b)가 출력할 데이타 DTTE를 제2 어드레스 패턴으로 하고 있다. 따라서, 제2 어드레스 마크 검출 회로(52)는 제2 어드레스 패턴과 그때마다 제2 시프트 레지스터(22)로부터 입력된 데이타 DTTE의 비트 데이타를 비교한다.

제2 어드레스 마크 검출 회로(52)로부터 출력되는 제2 어드레스 패턴 검출 신호(AM2)는 OR 회로(30)를 통해 제2 신호 생성 회로(31)에 출력된다. 제2 신호 생성 회로(31)는 제2 어드레스 패턴 검출 신호(AM2)에 기초하여 트레일링 에지측의 제2 패턴 검출 신호(PMARK), 제2 윈도우 제어 신호(PWING)를 출력한다.

제1 재동기패턴 검출 회로(53)는 23 비트의 시프트 레지스터와 비교회로를 포함한다. 제1 재동기패턴 검출 회로(53)는 제1 시프트 레지스터(21)로부터 데이타 DTLE의 비트 데이타를 순차적으로 입력하는 동시에, 먼저 입력한 비트 데이타를 시프트하고 가장 먼저 입력한 비트 데이타를 소거한다. 제1 재동기패턴 검출 회로(53)는 시프트할 때마다 23 비트의 비트 데이타로 이루어진 데이타 DTLE와 미리 준비된 리딩 에지용 재동기 패턴(이하, 제1 재동기 패턴이라 함)을 비교회로에서 비교한다. 제1 재동기패턴 검출 회로(53)는 그 검출하는 동작의 기간이 윈도우 회로(34)로부터의 동작 제어 신호 NRSYW에 의해 제어되고 있다. 제1 재동기패턴 검출 회로(53)는 그 한정된 기간에 있어서 데이타 DTLE가 제1 재동기 패턴인지의 여부를 검출한다. 제1 재동기 패턴 검출 회로(53)는 데이타 DTLE가 제1 재동기 패턴과 일치하면, 제1 재동기 패턴 검출 신호 RS1을 출력한다.

제1 재동기 패턴은 각 섹터(90)의 RESYNC(92e)에 기록된 동기를 취하기 위한 재동기 패턴(이하, 기본 재동기 패턴이라 함)에 기초하여 만들어진 패턴이다. 기본 재동기 패턴은 24 비트로 구성되며, 그 24 비트로 이루어진 기본 재동기 패턴이 RESYNC(92e)에 기록되어 있다.

제1 재동기 패턴은 기본 재동기 패턴에 기초하여 아래와 같이 만들어진다. 즉, PWM 방식으로 기록된 기본 재동기 패턴을 드라이브 헤드(13)가 독출한 경우, 그 기본 재동기 패턴에 대한 드라이브 헤드(13)가 출력하는 파형 RDPWM에 관하여, 제1 신호 처리부(16a)가 출력할 데이타 DTLE를 제1 재동기 패턴으로 하고 있다. 따라서, 제1 재동기 패턴 검출 회로(53)는 제1 재동기 패턴과 그때마다 제1 시프트 레지스터(21)로부터 입력된 데이타 DTLE의 비트 데이타를 비교하여 출력한다.

제1 재동기 패턴 검출 회로(53)로부터 출력되는 제1 재동기 패턴 검출 신호(RS1)는 상기한 OR 회로(27)를 통해 제1 신호 생성 회로(28)에 출력된다. 제1 신호 생성 회로(28)는 제1 재동기 패턴 검출 신호(RS1)에 기초하여 리딩 에지측의 제1 패턴 검출 신호(NMARK), 제1 윈도우 제어 신호(NWING) 및 제어 신호(IPM)를 출력한다.

제2 재동기패턴 검출 회로(54)는 23 비트의 시프트 레지스터와 비교회로를 포함한다. 제2 재동기패턴 검출 회로(54)는 상기한 제2 시프트 레지스터(22)로부터 데이타 DTTE의 비트 데이타를 순차적으로 입력하는 동시에, 먼저 입력한 비트 데이타를 시프트하고 가장 먼저 입력한 비트 데이타를 소거한다. 제2 재동기 패턴 검출 회로(54)는 시프트할 때마다 23 비트의 비트 데이타로 이루어진 데이타 DTTE와 미리 준비된 트레일링 에지용의 제2재동기 패턴을 비교회로에서 비교한다. 제2 재동기패턴 검출 회로(54)는 그 검출하는 동작의 기간이 윈도우 회로(34)로부터의 동작 제어 신호 PRSYW에 의해 제어되고 있다. 제2 재동기 패턴 검출 회로(54)는 그 한정된 기간에 있어서 데이타 DTTE가 제2 재동기 패턴인지의 여부를 검출한다. 제2 재동기 패턴 검출 회로(54)는 데이타 DTTE가 제2 재동기 패턴과 일치하면, 제2 재동기 패턴 검출 신호RS2를 출력한다.

제2 재동기 패턴은 상기 기본 재동기 패턴에 기초하여 만들어진 패턴이다. 제2 재동기 패턴은 기본 재동기 패턴에 기초하여 아래와 같이 하여 만들어진다. 즉, PWM 방식으로 기록된 기본 재동기 패턴을 드라이브 헤드(13)가 독출한 경우, 그 기본 재동기 패턴에 대한 드라이브 헤드(13)가 출력하는 파형 RDPWM에 관하여, 제2 신호 처리부(16b)가 출력할 데이타 DTTE를 제2 재동기 패턴으로 하고 있다. 따라서, 제2 재동기 패턴 검출 회로(54)는 제2 재동기 패턴과 그때마다 제2 시프트 레지스터(22)로부터 입력된 데이타 DTTE의 비트 데이타를 비교한다.

제2 재동기 패턴 검출 회로(54)로부터 출력되는 제2 재동기 패턴 검출 신호(RS2)는 상기한 OR 회로(30)를 통해 제2 신호 생성 회로(31)에 출력된다. 제2 신호 생성 회로(31)는 제2 재동기 패턴 검출 신호(RS2)에 기초하여 트레일링 에지측의 제2 패턴 검출 신호(PMARK) 제2 윈도우 제어 신호(PWING)를 출력한다.

윈도우 신호(34)는 FMC(41)로부터의 윈도우 신호 AMW에 기초하여 제1 어드레스 마크 검출 회로(51)에 동작 제어 신호 NAMW를 출력하는 동시에, 제2 어드레스 마크 검출 회로(52)에 동작 제어 신호 PAMW를 출력한다. 제1 어드레스 마크 검출 회로(51)는 동작 제어 신호 NAMW가 출력되어 있는 기간이 제1 어드레스 패턴을 검출하는 동작의 기간이 된다. 동일하게 제2 어드레스 마크 검출 회로(52)는 동작 제어 신호 PAMW가 출력되고 있는 기간이 제2 어드레스 패턴을 검출하는 동작의 기간이 된다.

동작 제어 신호 NAMW 및 PAMW를 출력하고 있는 상태에 있어서, 윈도우 (34)는 제1 어드레스 패턴 검출 신호(AM1)에 기초하는 제1 윈도우 제어 신호(NWING)를 입력하면, 동작 제어 신호 NAMW 및 PAMW 중, 제1 어드레스 마크 검출 회로(51)를 위한 동작 제어 신호 NAMW의 출력을 정지한다. 그리고, 제1 윈도우 제어 신호(NWING)가 소실하면, 윈도우 회로(34)는 다시 동작 제어 신호 NAMW를 출력한다.

또, 동작 제어 신호 NAMW 및 PAMW를 출력하고 있는 상태에 있어서, 윈도우 회로(34)는 제2 어드레스 패턴 검출 신호(AM2)에 기초하는 제2 윈도우 제어 신호(PWING)를 입력하면, 동작 제어 신호 NAMW 및 PAMW 중, 제2 어드레스 마크 검출 회로(52)를 위한 동작 제어 신호 PAMW의 출력을 정지한다. 그리고 제2 윈도우 제어 신호(PWING)가 소실하면, 윈도우 회로(34)는 다시 동작 제어 신호 PAMW를 출력한다.

또, 윈도우 회로(34)는 FMC(41)로부터의 윈도우 신호 RSYW에 기초하여 제1 재동기 패턴 검출 회로(53)에 동작 제어 신호 NRSYW를 출력하는 동시에, 제2 재동기 패턴 검출 회로(54)에 동작 제어 신호 PRSYW를 출력한다. 제1 재동기 패턴 검출 회로(53)는 동작 제어 신호 NRSYW가 출력되어 있는 기간이 제1 재동기 패턴을 검출하는 동작의 기간이 된다. 제2 재동기 패턴 검출 회로(53)는 동작 제어 신호 PRSYW가 출력되고 있는 기간이 제2 재동기 패턴을 검출하는 동작의 기간이 된다.

동작 제어 신호 NRSYW 및 PRSYW를 출력하고 있는 상태에 있어서, 윈도우 회로(34)는 제1 재동기 패턴 검출 신호(RS1)에 기초하는 제1 윈도우 제어 신호(NWING)를 입력하면, 동작 제어 신호P RSYW 및 PRSYW 중, 제1 재동기 패턴 검출 회로(53)를 위한 동작 제어 신호 NRSYW의 출력을 정지한다. 그리고 제1 윈도우 제어 신호(NWING)가 소실하면, 윈도우 회로(34)는 다시 동작 제어 신호 NRSYW를 출력한다.

또, 동작 제어 신호 NRSYW 및 PRSYW를 출력하고 있는 상태에 있어서, 윈도우 회로(34)는 제2 재동기 패턴 검출 신호(RS2)에 기초하는 제2 윈도우 제어 신호(PWING)를 입력하면, 동작 제어 신호 NRSYW 및 PRSYW 중, 제2 재동기 패턴 검출 회로(54)를 위한 동작 제어 신호 PRSYW의 출력을 정지한다. 그리고 제2 윈도우 제어 신호(PWING)가 소실하면, 윈도우 회로(34)는 다시 동작 제어 신호 PRSYW를 출력한다.

다음에, 상기한 바와 같은 광 디스크 장치의 작용을 설명한다.

광 디스크(11)에 기록된 데이타가 드라이브 헤드(13)로부터 독출되고, 그 파형 RDPWM 이 신호 처리 회로(16)에 출력되고 있다. 그리고, 신호 처리 회로(16)에 있어서, 제1 신호 처리부(16a)는 드라이브 헤드(13)가 독출한 데이타(파형 RDPWM)를 리딩 에지에 기초하여 데이타 DTLE를 생성하고 그 비트 데이타를 제1 시프트 레지스터(21)에 출력한다. 또, 제2 신호 처리부(16b)는 드라이브 헤드(13)가 독출한 데이타(파형 RDPWM)를 트레일링 에지에 기초하여 데이타 DTTE를 생성하고 그 비트 데이타를 제2 시프트 레지스터(22)에 출력한다.

제1 시프트 레지스터(21)는 데이타 DTLE의 비트 데이타를 데이타 출력 조정 회로(23)를 통해 OR 회로(24)에 출력한다. 또, 제2 시프트 레지스터(22)는 데이타 DTTE의 비트 데이타를 OR 회로(24)에 출력한다. 그리고, OR 회로(24)는 데이타 DTLE의 비트 데이타와 데이타 DTTE의 비트 데이타를 합성(논리합)하여 그 단독 데이타 RD 로서 출력한다. 즉, 이 시점에서 PWM 방식으로 기록된 데이타는 PPM 방식의 데이타 형식으로 변환된 데이타가 된다. 이 데이타 RD는 디스크 콘트롤러(18)내에서 소망의 정보로서 처리되게 된다.

이 상태에 있어서, FMC(41)로부터 윈도우 회로(34)에 윈도우 신호 SYW가 출력되면, 윈도우 회로(34)는 윈도우 신호 SYW에 응답하여 제1 동기 패턴 검출 회로(26)에 동작 제어 신호 NSYCW를 출력하는 동시에, 제2 동기 패턴 검출 회로(29)에 동작 제어 신호 PSYCW를 출력한다.

제1 동기 패턴 검출 신호(26)는 동작 제어 신호 NSYCW에 응답하여 제1 시프트 레지스터(21)로부터의 데이타 DTLE의 비트 데이타를 입력한다. 제1 동기 패턴 검출 신호(26)는 그 입력되는 데이타 DTLE의 비트 데이타와 미리 준비되어 있는 제1 동기 패턴을 비교한다.

한편, 제2 동기 패턴 검출 신호(29)는 동작 제어 신호 PSYCW에 응답하여 제2 시프트 레지스터(22)로부터의 데이타 DTTE의 비트 데이타를 입력한다. 제2 동기 패턴 검출 신호(29)는 그 입력되는 데이타 DTTE의 비트 데이타와 미리 준비되어 있는 제2 동기 패턴을 비교한다. 즉, 섹터(90)의 SYNC(92d)에 기록된 동기 패턴의 검출이 개시된다.

따라서, 예컨대 제2 동기 패턴 검출 회로(29)가 먼저 제2 동기 패턴 검출하면, 이 패턴 검출 회로(29)는 제2 동기 패턴 검출 신호(SY2)를 출력한다. 제2 신호 생성 회로(31)는 제2 동기 패턴 검출 신호(SY2)에 응답하여 제2 패턴 검출 신호(PMARK) 및 제2 윈도우 제어 신호(PWING)를 출력된다. 윈도우 회로(34)는 제2 윈도우 제어 신호(PWING)에 응답하여 동작 제어 신호 PSYCW의 출력을 정지한다. 제2 동기 패턴 검출 회로(29)는 동작 제어 신호 PSYCW의 소실에 응답하여 비교 검출을 중지한다.

또한, 제2 타임 체크 회로(33)는 제2 패턴 검출 신호(PMARK)에 응답하여 존슨 카운터를 동작시킨다. 그리고 예컨대, 제1 동기 패턴 검출 신호(26)가 제2 타임 체크 회로(33)의 카운터 클록 PCK를 2개 카운트 했을 때에 제1 동기 패턴을 검출했다고 하면, 그 경우 제어 신호 IPM이 데이타 출력 조정 회로(23)에 입력된다. 그리고, 그때의 입력 포인터가 퇴피 레지스트터에 기록되고 입력 포인터의 동작이 개시되며, 테이타 DTLE의 격납을 시작한다. 제2 타임 체크 회로(33)의 카운터가 클록 PCK를 4개 카운트했어도, 제어 신호 OPL이 데이타 출력 조정 회로(23)에 입력되고 출력 포인터에 퇴피 레지스터의 값이 독출되며, 출력 포인터의 동작이 개시되고 데이타 DTLE가 출력된다. 이 때, 데이타 DTLE의 조정량은 2 클록분 빨리 출력되게 된다.

그 결과, 동기가 취해진 데이타 DTTE의 데이타 비트와 데이타 DTTE의 데이타 비트는 OR 회로(24)에서 합성(논리합)되고, 그 데이타 RD 로서 디스크 콘트롤러(18)내에서 소망의 정보로서 처리되게 된다.

또한, 이 경우 동기가 맞다는 것으로부터, 제1 및 제2 신호 생성 회로(28, 31)는 윈도우 신호 SYW가 소실할 때까지 출력을 계속하기 때문에, 일단 동기가 취해진 후에는 제1 및 제2 동기 패턴 검출 회로(26, 29)의 비교 검출 동작은 종료하고, 다음의 새로운 윈도우 신호 SYW를 대기한다.

한편, 제1 동기 패턴 검출 회로(26)가 제2 타임 체크 회로(33)의 카운터가 클록 PCK를 4개 카운트하는 동안에 제1 동기 패턴을 검출하지 않았을 때, 제2 타임 체크 회로(33)는 제2 신호 생성 회로(31)에 제어 신호 PNDCT를 출력한다.

이 경우, 데이타 출력 조정 회로(23)는 제어 신호 IPM에 의해 입력 포인터치를 퇴피 레지스터에 기록하는 동작을 행하는 것만으로(제어 신호 OPL이 입력되지 않기 때문에) 데이타 DTLE의 출력은 영향을 받지 않는다.

제2 신호 생성 회로(31)는 제어 신호 PNDCT에 응답하여 제2 패턴 검출 신호(PMARK)와 제2 윈도우 제어 신호(PWING)를 소실시킨다. 따라서, 윈도우 회로(34)로부터의 동작 제어 신호 PSYCW가 재출력되며, 제2 동기 패턴 검출 회로(29)는 다시 제2 시프트 레지스터(22)로부터 에티아 DTTE의 비트 데이타를 입력하여 제2 동기 패턴의 비교 검출 동작을 개시한다.

그후, 지연된 제1 동기 패턴 검출 회로(26)가 제1 동기 패턴을 검출하면, 제1 동기 패턴 검출 회로(26)는 제1 동기 패턴 검출 신호(SY1)를 출력한다. 제1 신호 생성 회로(28)는 제1 동기 패턴 검출 신호(SY1)에 응답하여 제1패턴 검출 신호(NMARK), 제1 윈도우 제어 신호(NWING) 및 제어 신호(IPM)를 출력한다. 윈도우 회로(34)는 제1 윈도우 제어 신호(NWING)에 응답하여 동작 제어 신호 NSYCW의 출력을 정지한다. 제1 동기 패턴 검출 회로(26)는 동작 제어 신호 NSYCW의 소실에 응답하여 비교 검출을 정지한다.

또, 제1 타임 체크 회로(32)는 제1 패턴 검출 신호(NMARK)에 응답하여 존슨 카운터를 동작시킨다. 이 때, 제1 타임 체크 회로(32)의 카운터가 클록 NCK를 4개 카운트하는 동안에 제2 동기 패턴을 검출하지 않았을 경우, 제1 타임 체크 회로(32)는 제1 신호 생성 회로(28)에 제어 신호 NNDCT를 출력한다.

제1 신호 생성 회로(28)는 제어 신호 NNDCT에 응답하여 제1 패턴 검출 신호(NMARK)와 제1 윈도우 제어 신호(NWING)를 소실시킨다. 따라서, 윈도우 회로(34)로부터의 동작 제어 신호 NSYCW가 재출력되며, 제1 동기 패턴 검출 회로(26)는 다시 제1 시프트 레지스터(21)로부터 데이타 DTLE의 비트 데이타를 입력하여 제1 동기 패턴의 비교 검출 동작을 개시한다.

이 때, 데이타 출력 조정 회로(23)는 제어 신호 IPM, 제어 신호 OPL 모두 입력되지 않기 때문에, 아무런 영향도 받지 않는다.

또한, 제2 동기 패턴 검출 회로(29)가 제2 동기 패턴을 검출하여, 제2 동기 패턴 검출 신호(SY2)를 출력하면. 제2 신호 생성 회로(31)는 제2 패턴 검출 신호(PMARK)와 제2 윈도우 제어 신호(PWING)를 출력한다. 윈도우 회로(34)는 제2 윈도우 제어 신호(PWING)에 응답하여 동작 제어 신호 PSYCW의 출력을 정지한다. 제2 동기 패턴 검출 회로(29)는 동작 제어 신호 PSYCW의 소실에 응답하여 비교 검출을 정지한다.

또, 제2 타임 체크 회로(33)는 제2 패턴 검출 신호 PMARK에 응답하여 존슨 카운터를 동작시킨다.

그리고 예컨대, 제1 동기 패턴 검출 회로(26)가 제2 타임 체크 회로(33)의 카운터가 클록 NCK를 1개 카운트했을 때에 제1 동기 패턴을 검출했다고 하면, 이 경우 제2 타임 체크 회로(33)는 제2 신호 생성 회로(31)에 제어 신호 PNDCT를 출력하지 않는다.

또한, 데이타 출력 회로(23)에서는 제어 신호 IPM이 입력되고나서, 제어 신호 OPL이 입력될 때까지 약 3 클록이 되며, 데이타 DTLE는 1 클록 PCK분 빨리 출력되게 되어 동기의 차이가 해소된다.

한편, 예컨대 제1 동기 패턴 검출 회로(26)가 먼저 제1 동기 패턴을 검출하면, 해당 패턴 검출 회로(26)는 제1 동기 패턴 검출 신호(SY1)를 출력한다. 제1 신호 생성 회로(28)는 제1 동기 패턴 검출 신호(SY1)에 응답하여 제1 패턴 검출 신호(NMARK), 제1 윈도우 제어 신호(NWING) 및 제어 신호(IPM)를 출력한다. 윈도우 회로(34)는 제1 윈도우 제어 신호(NWING)에 응답하여 동작 제어 신호 NSYCW의 출력을 정지한다. 제1 동기 패턴 검출 회로(26)는 동작 제어 신호 NSYCW의 소실에 응답하여 비교 검출을 중지한다. 또, 제1 타임 체크 회로(32)는 제1 패턴 검출 신호(NMARK)에 응답하여 존슨 카운터를 동작시킨다. 데이타 출력 조정 회로(23)는 제어 신호 IPM에 의해 입력 포인터치를 퇴피 레지스터에 기록하는 동작을 행한다.

그리고 예컨대, 제2 동기 패턴 검출 회로(29)가 제1 타임 체크 회로(32)의 카운터가 클록 NCK를 2개 카운트했을 때에 제2 동기 패턴을 검출했다고 하면, 제2 타임 체크 회로(33)는 제어 신호 OPL을 출력한다.

제2 타임 체크 회로(33)는 클록 PCK를 4개 카운트한 후, 제어 신호 OPL을 출력한다. 그동안 데이타 출력 조정 회로(23)에서는 클럭 NCK의 약 6개분의 데이타 DTLE를 저장한 후, 데이타 DTLE를 출력하게 된다. 이것에 의해, 데이타 DTLE를 2개분 지연시켜 출력한 것이 되며, 데이타 DTLE와 데이타 DTLE의 동기의 차이가 해소된다. 그 결과, 동기가 취해진 데이타 DTTE의 데이타 비트와 데이타 DTTE의 데이타 비트는 OR 회로(24)에서 합성(논리합)되며, 이 데이타 RD 로서 디스크 콘트롤러(18)내에서 소망의 정보로서 처리되게 된다.

또한, 이 경우 동기가 맞다는 것으로부터, 제1 및 제2 신호 생성 회로(28, 31)는 윈도우 신호 SYW가 소실할 때까지 출력을 계속하기 때문에, 일단 동기가 취해진 후에는 제1 및 제2 동기 패턴 검출 회로(26, 29)의 비교 검출 동작은 종료하며, 다음의 새로운 윈도우 신호 SYW를 대기한다.

또한, 어드레스 마크의 검출도 상기와 같이 제1 및 제2 어드레스 마크 검출 회로(51, 52)가 대응하는 제1 및 제2 어드레스 패턴을 비교 검출한다. 그리고 검출 결과에 기초하여 상기한 제1 및 제2 신호 생성 회로(28, 31), 제1, 제2 타임 체크 회로(32, 33)등의 동일하게 동작하고 데이타 DTLE와 데이타 DTTE의 동기의 차이를 해소한다.

재동기 패턴의 검출도 상기와 같이 제1 및 제2 재동기 패턴 검출 회로(53, 54)가 대응하는 제1 및 제2 재동기 패턴을 비교 검출한다. 그 그리고 검출 결과에 기초하여 상기한 제1 및 제2 신호 생성 회로(28, 31), 제1, 제2 타임 체크 회로(32, 33) 등이 동일하게 동작하고 데이타 DTLE와 데이타 DTTE와의 동기의 차이를 해소한다.

이와 같이 본 실시예에 있어서, 제1 신호 처리부(16a)로부터의 리딩 에지에 기초하는 데이타 DTLE와, 제2 신호 처리부(16b)로부터의 트레일링 에지에 기초하는데이타 DTTE의 출력 타이밍이 차이가 나도, 동기 패턴을 검출하고 그 패턴을 검출한 시점에서 출력 타이밍을 조정하도록 하였다. 따라서, 종래와 같이 록-업 패턴부의 데이타에 기초하는 출력 타이밍 조정만으로 비교한 것보다 확실한 데이타 판독을 할 수 있다.

또한, 본 실시예에있어서, 제1 동기 패턴과 제2 동기 패턴 중 어느 한쪽의 패턴 검출에 성공한 후, 어떠한 원인으로 다른 쪽의 동기 패턴의 검출에 실패하여도, 다시 제1 동기 패턴과 제2 동기 패턴의 검출을 행할 수 있도록 하였다. 따라서, 광 디스크 장치는 한번의 검출 실패로 즉시 시스템 에러 등의 판단을 내리는 일이 없으며, 그 신뢰성은 보다 높아진다.

또, 본 실시예에서는 어드레스 마크 및 재동기 패턴에 관해서도 동일한 검출을 행하여 동기 맞춤을 행하도록 하였다. 따라서, 확실한 데이타 판독을 할 수 있는 동시에, 광 디스크 장치의 신뢰성을 더욱 향상시킬 수 있다.

또한, 본 발명은 상기 실시예에 한정되는 것이 아니며, 아래와 같이 실시해도 좋다.

(1) 상기 실시예에서는 동기 패턴, 어드레스 마크 및 재동기 패턴의 3개를 검출하였지만, 어느 하나 만을 검출하는 광 디스크 장치에 실시해도 좋다. 물론, 동기 패턴과 어드레스 마크의 검출, 동기 패턴과 재동기 패턴의 검출을 조합으로 하여 실시해도 좋다.

(2) 상기 실시예에서는 리딩 에지에 기초하는 데이타 DTLE를 테이타 출력 조정 회로(23)에서 출력 타이밍을 조정하였지만, 새롭게 트레일링 에지에 기초하는 데이타 DTTE에 대한 데이타 출력 조정 회로를 설치하여 2개의 조정 회로에서 타이밍 조정을 행하도록 해도 좋다.

(3) 상기 실시에에서는 광 디스크(11)를 기록매체로 한 광 디스크 장치로 구체화하였지만, 지기 디스크를 기록매체로 한 디스크 장치로 구체화해도 좋다.

이상 상세히 기술한 바와 같이, 본 발명에 의하면 PWM 방식으로 기록매체에 기록된 데이타를 확실히 판독할 수 있는 뛰어난 효과를 가진다.

Claims (8)

1. 펄스 폭 변조 방식으로 기록매체에 기록된 펄스 폭 변조 데이타의 신호 파형의 리딩 에지에 기초하는 데이타와 트레일링 에지에 기초하는 데이타를 이용하여 펄스 폭 변조 데이타로부터 동기를 취하기 위한 패턴을 판독하는 동기 패턴 판독 방법에 있어서,

   동기를 취하기 위한 패턴에 기초하여 만들어진 리딩 에지용 동기 패턴 및 동기를 취하기 위한 패턴에 기초하여 만들어진 트레일링 에지용 동기 패턴을 준비하는 단계와;

   리딩 에지에 기초하는 데이타로부터 리딩 에지용 동기 패턴을 먼저 검출했을 때 상기 검출 동작을 중지하고, 미리 정한 시간까지 트레일링 에지에 기초하는 데이타로부터 트레일링 에지용 동기 패턴을 검출하지 않았을 때, 리딩 에지에 기초하는 데이타로부터의 동기 패턴 검출을 다시 행하는 단계와; 트레일링 에지의 기초하는 데이타로부터 트레일링 에지용 동기 패턴을 먼저 검출했을 때 상기 검출 동작을 중지하고, 미리 정한 시간까지 리딩 에지에 기초하는 데이타로부터 리딩 에지용 동기 패턴을 검출하지 않았을 때, 트레일링 에지에 기초하는 데이타로부터의 동기 패턴의 검출을 다시 행하는 단계를 포함하는 것을 특징으로 하는 동기 패턴 판독 방법.
2. 펄스 폭 변조 방식으로 기록매체에 기록된 펄스 폭 변조 데이타의 신호 파형의 리딩 에지에 기초하는 데이타와 트레일링 에지에 기초하는 데이타를 이용하여 데이타를 판독하는 데이타 판독 방법에 있어서; 동기를 취하기 위한 패턴에 기초하여 만들어진 리딩 에지용 동기 패턴과, 동기를 취하기 위한 패턴에 기초하여 만들어진 트레일링 에지용 동기 패턴을 준비하는 단계와; 리딩 에지에 기초하는 데이타로부터의 리딩 에지용 동기 패턴을 검출한 후에, 미리 정한 시간까지 트레일링 에지에 기초하는 데이타로부터 트레일링 에지용 동기 패턴을 검출했을 때, 리딩 에지에 기초하는 데이타를 트레일링 에지의 기초하는 데이타의 판독 타이밍에 동기하여 출력하는 단계와;

   트레일링 에지에 기초하는 데이타로부터 트레일링 에지용 동기 패턴을 검출한 후에, 미리 정한 시간까지 리딩 에지에 기초하는 데이타로부터 리딩 에지용 동기 패턴을 검출했을 때, 트레일링 에지에 기초하는 데이타를 리딩 에지에 기초하는 데이타의 판독타이밍에 동기하여 출력하는 단계를 포함하는 것을 특징으로 하는 데이타 판독 방법.
3. 제2항에 있어서, 제1항에 기재된 동기 패턴 판독 방법을 포함한 것을 특징으로 하는 데이타 판독 방법.
4. 펄스 폭 변조 방식으로 기록매체에 기록된 펄스 폭 변조 데이타의 신호 파형의 리딩 에지에 기초하는 데이타와 트레일링 에지에 기초하는 데이타를 이용하여 펄스 폭 변조 데이타로부터 동기를 취하기 위한 패턴을 판독하는 동기 패턴 검출 회로에 있어서, 상기 리딩 에지에 기초하는 데이타로부터 동기를 취하기 위한 패턴에 관하여 만들어진 리딩 에지용 동기 패턴을 검출하기 위한 제1 동기 패턴 검출 회로와, 상기 트레일링 에지에 기초하는 데이타로부터 동기를 취하기 위한 패턴에 관하여 만들어진 트레일링 에지용 동기 패턴을 검출하기 위한 제2 동기 패턴 검출 회로와, 상기 제1 동기 패턴 검출 회로가 리딩 에지용 동기 패턴을 검출했을 때, 이 제1 동기 패턴 검출 회로의 검출 동작을 중지시키기 위한 제1 신호 생성 회로와, 상기 제2 동기 패턴 검출 회로가 트레일링 에지용 동기 패턴을 검출했을 때, 이 제2 동기 패턴 검출 회로의 검출 동작을 중지시키기 위한 제2 신호 생성 회로와, 리딩 에지용 동기 패턴이 트레일링 에지용 동기 패턴보다 먼저 검출되고 미리 정한 시간 이내에 트레일링 에지용 동기 패턴이 검출되지 않을 때, 상기 동작을 중지하고 있는 제1 동기 패턴 검출 회로의 검출 동작을 재개시키기 위한 제1 타임 체크 회로와. 트레일링 에지용 동기 패턴이 리딩 에지용 동기 패턴보다 먼저 검출되고 미리 정한 시간 이내에 리딩 에지용 동기 패턴이 검출되지 않을 때, 상기 동작을 중지하고 있는 제2 동기 패턴 검출 회로의 검출 동작을 재개시키기 위한 제2 타임 체크 회로로 이루어진 것을 특징으로 하는 동기 패턴 검출 회로.
5. 펄스 폭 변조 방식으로 기록매체에 기록된 펄스 폭 변조 데이타의 신호 파형의 리딩 에지에 기초하는 데이타와 트레일링 에지에 기초하는 데이타를 이용하여 펄스 폭 변조 데이타로부터 어드레스 마크를 판독하는 어드레스 마크 검출 회로에 있어서, 상기 리딩 에지에 기초하는 데이타로부터 어드레스 마크에 관하여 만들어진 리딩 에지용 어드레스 패턴을 검출하기 위한 제1 어드레스 마크 검출 회로와, 상기 트레일링 에지에 기초하는 데이타로부터 어드레스 마크에 관하여 만들어진 트레일링 에지용 어드레스 패턴을 검출하기 위한 제2 어드레스 마크 검출 회로와, 상기 제1 어드레스 마크 검출 회로가 리딩 에지용 어드레스 패턴을 검출했을 때, 이 제1 어드레스 마크 검출 회로의 검출 동작을 중지시키기 위한 제1 신호 생성 회로와, 상기 제2 어드레스 마크 검출 회로가 트레일링 에지용 어드레스 패턴을 검출했을 때, 이 제2 어드레스 마크 검출 회로의 검출 동작을 중지시키기 위한 제2 신호 생성 회로와, 리딩 에지용 어드레스 패턴이 트레일링 에지용 어드레스 패턴보다 먼저 검출되고 미리 정한 시간 이내에 트레일링 에지용 어드레스 패턴이 검출되지 않을 때, 상기 동작을 중지하고 있는 제1 어드레스 마크 검출 회로의 검출 동작을 재개시키기 위한 제1 타임 체크 회로와. 트레일링 에지용 어드레스 패턴이 리딩 에지용 어드레스 패턴보다 먼저 검출되고 미리 정한 시간 이내에 리딩 에지용 어드레스 패턴이 검출되지 않을 때, 상기 동작을 중지하고 있는 제2 어드레스 마크 검출 회로의 검출 동작을 재개시키기 위한 제2 타임 체크 회로로 이루어진 것을 특징으로 하는 어드레스 마크 검출 회로.
6. 펄스 폭 변조 방식으로 기록매체에 기록된 펄스 폭 변조 데이타의 신호 파형의 리딩 에지에 기초하는 데이타와 트레일링 에지에 기초하는 데이타를 이용하여 데이타를 판독하는 데이타 판독 장치에 있어서, 상기 리딩 에지에 기초하는 데이타로부터 어드레스 마크에 관하여 만들어진 리딩 에지용 어드레스 패턴을 검출하기 위한 제1 어드레스 마크 검출 회로와, 상기 트레일링 에지에 기초하는 데이타로부터 어드레스 마크에 관하여 만들어진 트레일링 에지용 어드레스 패턴을 검출하기 위한 제2 어드레스 마크 검출 회로와, 상기 제1 어드레스 마크 검출 회로가 리딩 에지용 어드레스 패턴을 검출했을 때, 이 제1 어드레스 마크 검출 회로의 검출 동작을 중지시키기 위한 제1 신호 생성 회로와, 상기 제2 어드레스 마크 검출 회로가 트레일링 에지용 어드레스 패턴을 검출했을 때, 이 제2 어드레스 마크 검출 회로의 검출 동작을 중지시키기 위한 제2 신호 생성 회로와, 리딩 에지용 어드레스 패턴이 트레일링 에지용 어드레스 패턴보다 먼저 검출되고 미리 정한 시간 이내에 트레일링 에지용 어드레스 패턴이 검출되지 않을 때, 또는, 트레일링 에지용 어드레스 패턴이 리딩 에지용 어드레스 패턴보다 먼저 검출되고 미리 정한 시간 이내에 리딩 에지용 어드레스 패턴이 검출되었을 때, 상기 검출 타이밍의 차이에 기초하여, 리딩 에지용 데이타와 트레일링 에지용 데이타의 출력 타이밍을 조정하는 데이타 출력 조정 회로로 이루어진 것을 특징으로 하는 데이타 판독 장치.
7. 제6항에 있어서,

   제4항에 기재된 동기 패턴 검출 회로를 구비한 것을 특징으로 하는 데이타 판독 장치
8. 제6항 또는 제7항에 기재된 데이타 판독 장치를 구비한 것을 특징으로 하는 디스크 장치.