JP2000173194A

JP2000173194A - Ｐｌｌ回路、ｐｌｌ回路の制御装置、及びディスク装置

Info

Publication number: JP2000173194A
Application number: JP10351257A
Authority: JP
Inventors: Takahiro Niwa; 隆浩丹羽; Akihiro Itakura; 昭宏板倉
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1998-12-10
Filing date: 1998-12-10
Publication date: 2000-06-23
Also published as: US6255911B1; TW441186B

Abstract

(57)【要約】【課題】基準信号にノイズが含まれたり、基準信号のパ
ルスが欠けたりしても、正常に出力信号を生成すること
ができるＰＬＬ回路を提供する。【解決手段】ＰＬＬ回路１９は、期間情報生成回路３７
と、制御回路３１とを備える。期間情報生成回路３７
は、出力信号ＣＬＫをカウントすることにより、次に基
準信号ＲＣが立上がると予想される時期を含む所定期間
の期間情報信号ｋを生成する。制御回路３１は、期間情
報信号ｋに基づいて、所定期間内に基準信号ＲＣが立上
がったとき、その基準信号ＲＣに基づいて次の出力信号
ＣＬＫを生成させ、所定期間内に基準信号ＲＣが立上が
らなかったとき、位相比較器３２を非活性化させ、生成
した出力信号ＣＬＫを維持させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ回路、ＰＬ
Ｌ回路の制御装置、及びディスク装置に関するものであ
る。

【０００２】近年、データを保存する記録媒体としては
磁気ディスクや光ディスクが広く使用されている。これ
らの記憶媒体はディスク装置にてデータが読み書きされ
る。そして、このディスク装置においては、データの読
み書き動作でエラーが発生しないことが要求されてい
る。

【０００３】

【従来の技術】磁気ディスクや光ディスク等の記録媒体
には、データの他にクロック情報が記録されている。ク
ロック情報は、媒体のフォーマット又はデータ書き込み
時に記録されるタイプの他、図１２（ａ）に示すよう
に、媒体の作成時にクロック情報ｃが記録されたものが
ある。記録媒体上にはスパイラル状にトラック１００が
設けられ、図のクロック情報ｃはこのトラック１００に
対して媒体上に等角度間隔毎に記録されている。

【０００４】ディスク装置は、図１３に示すように、Ｐ
ＬＬ回路１０１を備えている。ＰＬＬ回路１０１は、図
１２（ｂ）に示すように、記録媒体１０２からピックア
ップしたクロック情報ｃに基づいた基準クロックＲＣに
基づいて、予め設定された逓倍比Ｎに逓倍したクロック
信号ＣＬＫを生成する。そして、ディスク装置は、クロ
ック信号ＣＬＫに基づいて、あるクロック情報ｃから次
のクロック情報ｃまでの間の記録トラック１００にデー
タを記録する。又、ディスク装置は、クロック信号ＣＬ
Ｋに基づいて、記録したデータを再生する。

【０００５】

【発明が解決しようとする課題】しかしながら、何らか
の原因によって媒体の記録面に傷が形成されたり、記録
面に汚れが付着すると、それが原因になって、本来の位
置とは異なる場所にクロック情報ｃが検出されたり、逆
にクロック情報ｃが検出できなかったりする場合があ
る。

【０００６】そして、所定の箇所と異なる箇所にクロッ
ク情報ｃと同様の記録が形成された場合、図１４（ａ）
に示すように、ピックアップされる基準クロックＲＣに
は、ノイズＸが含まれ、その箇所でパルスの周期が短く
なってしまう。尚、図１４（ａ）では、説明の便宜上ノ
イズＸを１パルスのみ示したが、実際は細かいノイズが
多数含まれることがある。又、クロック情報ｃが欠けて
しまった場合、図１４（ｂ）に示すように、基準クロッ
クＲＣは、クロック情報ｃが欠けた箇所Ｙでパルスの周
期が長くなってしまう。

【０００７】すると、ＰＬＬ回路１０１は、記録される
クロック情報ｃに基づいた（最適な）クロック信号ＣＬ
Ｋと異なる周期のクロック信号ＣＬＫを生成してしまう
ことがある。又は、ＰＬＬ回路１０１は、記録されるク
ロック情報ｃに基づいた（最適な）安定したクロック信
号ＣＬＫを生成するまでに長い時間を必要としてしま
う。従って、このディスク装置では、データの読み書き
動作中にエラー（読み出し／書き込みにおける誤動作）
の発生や、ディスクへのアクセス時間が長くなるという
問題がある。

【０００８】本発明の主な目的は、基準信号にノイズが
含まれたり、基準信号のパルスが欠けたりしても、正常
に出力信号を生成することができるＰＬＬ回路、あるい
は、ＰＬＬ回路の制御装置を提供することにある。

【０００９】また、別な目的は、記録媒体（ディスク）
に記録されたクロック情報に基づいて、記録媒体のデー
タを再生及び／又は書き込むディスク装置において、ク
ロック情報が欠けてしまったり、設定される所定の箇所
と異なる箇所にクロック情報と同様の記録が形成されて
しまっても、正常なクロック情報に基づいてクロック信
号を生成することにある。

【００１０】

【課題を解決するための手段】請求項１及び１２に記載
の発明によれば、ＰＬＬ回路またはＰＬＬ回路の制御装
置は、ＰＬＬ回路からの出力（発振器出力）に基づい
て、次に基準信号が入来するであろう時期（時刻）を算
出しておき、その時期を含んだ所定の期間の期間情報を
利用するものである。本発明では、この期間情報で示さ
れる期間内に基準信号が入来すれば、その基準信号を正
常なものとして信頼してＰＬＬの同期制御を行なわせ
る。一方、その期間内に基準信号が入来しなければ、予
め定められた周期を維持する制御を行なわせることで、
基準信号の欠けに対処するのである。

【００１１】ＰＬＬ回路またはＰＬＬ回路の制御装置で
は、請求項２及び１４に記載の発明のように、前記予め
定められた周期として、前の同期状態を採用することが
できる。これは、基準信号に欠けが生じているのなら、
そのような欠けた状態の基準信号に同期するよりも、前
の同期状態を信頼してその状態を維持する方がクロック
情報に基づくクロック信号を生成する上で確実なためで
ある。

【００１２】ＰＬＬ回路またはＰＬＬ回路の制御装置で
は、請求項３及び１５に記載の発明のように、前の同期
状態を維持するために位相比較器を非活性化する手法が
採用できる。位相比較器を非活性化することは、すなわ
ち位相比較信号がチャージポンプに伝達されないことに
なり、それによって、ＰＬＬ出力である発振器出力（代
表的にはＶＣＯ出力）は前の状態が維持されるのであ
る。

【００１３】ＰＬＬ回路またはＰＬＬ回路の制御装置で
は、請求項４及び１６に記載の発明のように、前の同期
状態を維持するためにチャージポンプ出力を維持する手
法が採用できる。チャージポンプ出力は一般に電圧値ま
たは電流値で表されるが、これらの値を例えばラッチ回
路で前の値で保持すれば、上記と同様にＰＬＬ回路の発
振器出力は前の状態が維持されることになる。

【００１４】ＰＬＬ回路またはＰＬＬ回路の制御装置で
は、請求項５及び１７に記載の発明のように、前の同期
状態を維持するためにローパスフィルタから出力される
制御電圧の値を維持する手法が採用できる。ローパスフ
ィルタから出力される制御電圧は、ＰＬＬ回路の発振器
出力に印加されて出力信号に変換されるが、その制御電
圧を例えばラッチ回路で保持することで前の同期状態を
維持することができるのである。

【００１５】また、ＰＬＬ回路またはＰＬＬ回路の制御
装置では、請求項６及び１８に記載の発明のように、予
め定められた周期として、一定の周期の信号を出力する
期間維持発振器の周期を採用することができる。ここで
期間維持発振器は、本発明の対象とするＰＬＬ回路とは
別に設けられた発振器であり、その出力を基準信号が欠
けた場合に採用することで、ＰＬＬ回路の出力変動を抑
えるものである。

【００１６】期間維持発振器の出力は、請求項７及び１
９に記載の発明のように、基準信号の標準的な周期を採
用して、基準信号が欠けた場合には、それを基準信号の
代わりとしてＰＬＬ回路に入力させるようにすることが
できる。

【００１７】また、ＰＬＬ回路またはＰＬＬ回路の制御
装置では、請求項８及び２０に記載の発明のように、Ｐ
ＬＬ出力に基づいて期間情報を生成するが、この期間情
報はＰＬＬ回路の帰還信号を生成する分周器の出力を採
用することができる。この分周器は、ＰＬＬ回路の帰還
信号を生成するためにＰＬＬ出力が入力されているの
で、その分周器を利用してＰＬＬ出力をカウントすれ
ば、次に予想される基準信号の入来時期（時刻）を含む
期間情報を作成することができるのである。

【００１８】もちろん、請求項９及び２１に記載の発明
のように、ＰＬＬ回路の帰還信号を生成する分周器とは
別に設けられているカウンタを使用してもよい。尚、以
上で説明した本発明のＰＬＬ回路またはＰＬＬ回路の制
御装置は、基準信号にノイズや欠けが生じる場合のアプ
リケーションであれば、いかなる場面でもその効果を発
揮するが、請求項１０、２１及び２３に記載の発明のよ
うに、記録媒体に記録されたクロック情報に基づいてＰ
ＬＬ回路への基準信号が生成された場合には効果が高
い。すなわち、この場合、記録媒体に記録されたクロッ
ク情報に基づいて基準信号を発生してそれにＰＬＬ回路
を同期させ、このＰＬＬ出力に基づいて記録媒体への書
き込みや読み出しが行われるため、もし、この基準信号
にノイズや欠けが存在すれば、最悪は読み出しが不可能
になる可能性がある。そのような場面で本発明を採用す
れば、基準信号のノイズや欠けによる同期信号の変動を
抑制できるので、結果的に重要な情報の損失が防止でき
るのである。

【００１９】その一例として、請求項１１及び２２に記
載の発明のように、期間情報で示される期間内に基準信
号が入来したことを検知し、かつ位相比較器が位相比較
を可能とするまでの期間、基準信号を遅延させる構成を
採用することで、具体化することが可能である。なお、
基準信号を遅延させたことにより、帰還信号の位相が進
んでいた場合には位相遅れが固定的に発生し、これをも
って帰還信号の位相を遅れさせる動作（位相合わせ動
作）が行われる。

【００２０】ＰＬＬ回路には、請求項２４に記載の発明
のように、基準信号が欠けた場合に予め定められた周期
を維持する性能が与えられるが、このＰＬＬ回路をディ
スク装置に採用する場合には、ディスクのシーク動作時
にも上記維持の制御を行なわせるようにすることができ
る。ディスク上を直径方向にヘッドが移動する時（シー
ク時）には、当然ながらトラック上の情報が読み取れな
いため、クロック情報も取得できないが、その間、本発
明によって与えられたＰＬＬ回路の出力維持の性能によ
ってＰＬＬ出力の周期を維持しておけば、シーク後のＰ
ＬＬ回路の安定が早くなり、結果、アクセスが高速化す
るわけである。

【００２１】なお、記録媒体には、請求項２５及び２６
に記載の発明のように、媒体作成時にクロック情報が予
め記録されたものや、ディスクのフォーマット時または
データの書き込み時にクロック情報が記録されるものが
あるが、そのどちらの場合でも媒体の記録面の障害によ
ってクロック情報（基準信号）のノイズや欠けが生じう
るので、本発明はどちらのタイプの媒体にでも効果を発
揮することができる。

【００２２】また、請求項２８に記載の発明のように、
記録媒体にはクロック情報とは別に周期的なパターンが
書き込まれており、そのパターンを参照して、ＰＬＬ出
力またはＰＬＬ出力に基づいて生成されたクロック（書
き込みや読み出しに使用される）の位相を調節する場合
があるが、その場合に本発明によるＰＬＬ回路の性能が
採用されれば、さらに正確な書き込みや読み出しが可能
になる。

【００２３】ところで、ＰＬＬ回路の位相合わせの非活
性化（前述の予め定められた周期を維持する動作）は、
前記記録媒体のシーク動作中にだけ行なうことも可能で
ある。この構成では、シーク終了後のＰＬＬ回路が早く
安定するという効果を求めることが出きる。

【００２４】

【発明の実施の形態】以下、本発明をディスク装置に具
体化した一実施の形態を、図１〜図９に従って説明す
る。尚、本実施の形態の光ディスク１１は、従来技術
（図１２（ａ）参照）と同様に、その作成時にクロック
情報ｃが等角度間隔に記録されたものである。

【００２５】図１は、ディスク装置を示す。ディスク装
置は、光ディスク１１に対してデータの読み出し及び／
又は書き込みを行うものであり、データ読み出し装置と
データ書き込み装置を含む。データ読み出し装置及びデ
ータ書き込み装置は、共通のヘッド１２と、第１及び第
２モータ１３，１４と、駆動制御回路１５と、ＣＰＵ１
６と、ホストコンピュータ１７と、第１Ａ／Ｄ変換器１
８と、ＰＬＬ回路１９と、入出力インタフェース２０と
を備えている。又、データ読み出し装置は、第２Ａ／Ｄ
変換器２１と、再生回路２２とを備えている。又、デー
タ書き込み装置は、記録回路２３と、変換回路２４とを
備えている。

【００２６】ディスク装置には光ディスク１１が装着さ
れ、その光ディスク１１は、第１モータ１３により一定
の回転数で回転駆動される。又、ヘッド１２は、第２モ
ータ１４により光ディスク１１の半径方向に駆動され
る。第１及び第２モータ１３，１４は、駆動制御回路１
５にて駆動制御される。又、ヘッド１２は、図示しない
ヘッド制御回路にて、光ディスク１１にデータを書き込
む動作、若しくは光ディスク１１のデータを読み出す動
作を行なうように制御される。さらに、駆動制御回路１
５及びヘッド制御回路はＣＰＵ１６にて制御され、その
ＣＰＵ１６はホストコンピュータからの指令信号にて制
御される。

【００２７】データを書き込む動作、及びデータを読み
出す動作において、ヘッド１２は、回転中の光ディスク
１１からクロック情報ｃをピックアップし、その信号を
アナログ基準クロックとして第１Ａ／Ｄ変換器１８に出
力する。

【００２８】第１Ａ／Ｄ変換器１８は、入力されるアナ
ログ基準クロックを「０」又は「１」に２値化し、その
信号を基準クロックＲＣ（図１２（ｂ）参照）としてＰ
ＬＬ回路１９に出力する。

【００２９】ＰＬＬ回路１９は、基準クロックＲＣに基
づいて、予め設定された逓倍比Ｎに逓倍したクロック信
号（クロック）ＣＬＫ（図１２（ｂ）参照）を生成す
る。ここで、まず光ディスク１１のデータを読み出す動
作について説明する。

【００３０】第２Ａ／Ｄ変換器２１は、光ディスク１１
に記録されたデータ（クロック情報ｃ以外のデータ）を
２値化し、そのデジタル信号Ｄを再生回路２２に出力す
る。尚、本実施の形態の光ディスク１１は、クロック情
報ｃが作成時に記録され、クロック情報ｃ以外のデータ
が後に違う方式で記録されている。そして、第１及び第
２Ａ／Ｄ変換器１８，２１は、それぞれの方式に対応し
たＡ／Ｄ変換器が使用されている。従って、第１Ａ／Ｄ
変換器１８は、クロック情報ｃに基づく基準クロックＲ
Ｃを生成し、第２Ａ／Ｄ変換器２１は、クロック情報ｃ
以外のデータに基づくデジタル信号Ｄを生成する。

【００３１】本実施の形態の再生回路２２は、復調回路
にて構成されている。再生回路２２は、ＰＬＬ回路１９
からのクロック信号ＣＬＫに基づいて、デジタル信号Ｄ
（光ディスクに記録されたデータ）を再生する。詳述す
ると、再生回路２２は、クロック信号ＣＬＫに基づいて
デジタル信号Ｄに公知の復調処理を施し、その復調した
信号をデコードし、そのデコード信号を入出力インタフ
ェース２０を介してホストコンピュータ１７に出力す
る。

【００３２】次に、光ディスク１１にデータを書き込む
動作について説明する。データを書き込む動作におい
て、記録回路２３には、ホストコンピュータ１７から入
出力インタフェース１７を介して書き込みデータＷＤが
入力される。

【００３３】記録回路２３は、変調回路にて構成されて
いる。記録回路２３は、ＰＬＬ回路１９からのクロック
信号ＣＬＫに基づいて、書き込みデータＷＤに公知の変
調処理を施し、その変調した信号を変換回路２４に出力
する。変換回路２４は、変調処理された信号を光ディス
ク１１に書き込むための信号に変換し、その信号をヘッ
ド１２に出力する。

【００３４】次に、ＰＬＬ回路１９を図２及び図３に従
って説明する。ＰＬＬ回路１９は、制御回路３１、位相
比較器３２、チャージポンプ３３、ローパスフィルタ
（以下、ＬＰＦという）３４、電圧制御発振器（以下、
ＶＣＯという）３５、分周器３６及び期間情報生成回路
３７を備えている。尚、本実施の形態では、制御回路３
１、位相比較器３２、チャージポンプ３３、分周器３６
及び期間情報生成回路３７は、１チップ上に設けられて
いる。又、制御回路３１及び期間情報生成回路３１がＰ
ＬＬ回路１９の制御装置を構成している。

【００３５】制御回路３１には、基準クロックＲＣ、期
間情報信号ｋ及び自走指令信号ｈが入力される。ここ
で、期間情報信号ｋとは、後述する期間情報生成回路３
７から出力される信号である。又、自走指令信号ｈと
は、ＣＰＵ１６から出力される信号であって、シーク動
作中にＨレベルとなる信号である。制御回路３１は、基
準クロックＲＣを遅延させ、その遅延基準信号ｉを位相
比較器３２に出力する。又、制御回路３１は、基準クロ
ックＲＣ、期間情報信号ｋ及び自走指令信号ｈに基づい
て、位相比較器３２を活性化又は非活性化させるための
制御信号ｊを位相比較器３２に出力する。

【００３６】詳述すると、制御回路３１は、Ｈレベルの
自走指令信号ｈが入力されているとき（シーク動作
中）、位相比較器３２を非活性化させるための維持信号
としてのＬレベルの制御信号ｊを位相比較器３２に出力
する。又、Ｌレベルの自走指令信号ｈが入力されている
ときであって、Ｌレベルの期間情報信号ｋが入力されて
いるとき、Ｌレベルの制御信号ｊを位相比較器３２に出
力する。さらに、Ｌレベルの自走指令信号ｈが入力され
ているときであって、Ｈレベルの期間情報信号ｋが入力
されているとき、基準クロックＲＣがＨレベルに立上が
ると、直ちに位相比較器３２を活性化させるための更新
許可信号としてのＨレベルの制御信号ｊを位相比較器３
２に所定時間出力する。尚、遅延基準信号ｉは、Ｈレベ
ルの制御信号ｊが出力される所定時間内の所定タイミン
グまで遅延されることになる。

【００３７】位相比較器３２には、遅延基準信号ｉと、
制御信号ｊと、分周器３６から出力される帰還信号とし
ての分周信号ｍ１とが入力される。位相比較器３２は、
Ｌレベルの制御信号ｊが入力されているとき、非活性化
される。詳述すると、位相比較器３２は、Ｌレベルの制
御信号ｊが入力されているとき、遅延基準信号ｉと分周
信号ｍ１とに基づく比較動作を行なわない。又、位相比
較器３２は、Ｈレベルの制御信号ｊが入力されていると
きに活性化し、遅延基準信号ｉと分周信号ｍ１とに基づ
く比較動作を行ない、それらの位相差に応じた位相差信
号としてのパルス信号ｐをチャージポンプ３３に出力す
る。

【００３８】チャージポンプ３３は、パルス信号ｐに基
づいた出力電流をＬＰＦ３４に出力する。ＬＰＦ３４
は、出力電流を平滑して、高周波成分を除去した直流制
御電圧をＶＣＯ３５に出力する。

【００３９】ＶＣＯ３５は、直流制御電圧の電圧値に応
じた周波数の出力信号をクロック信号ＣＬＫとして外部
（再生回路２２及び記録回路２３）に出力するととも
に、分周器３６に出力する。

【００４０】分周器３６は、クロック信号ＣＬＫを１／
Ｎ分周した（クロック信号ＣＬＫがＮ回立上がる毎に１
回立上がる）分周信号ｍ１を位相比較器３２に出力す
る。又、分周器３６は、クロック信号ＣＬＫをカウント
する際、そのカウント値（計数された値）ｌを期間情報
生成回路３７に出力する。

【００４１】期間情報生成回路３７は、カウント値ｌに
基づいて、次に基準クロックＲＣが立上がると予想され
る時期（タイミング）を含む所定期間ｔでＨレベルとな
る期間情報信号ｋを生成する。尚、次に基準クロックＲ
Ｃが立上がると予想される時期は、クロック信号ＣＬＫ
の立上がりのカウントを開始してからＮカウント目であ
る。そして、本実施の形態の所定期間ｔは、カウント値
ｌが「Ｎ−２」、「Ｎ−１」、「Ｎ、即ち０」、「１」
となっている期間に設定されている。（図４及び図５参
照）図３は、制御回路３１、位相比較器３２及び分周器３６
の具体的構成を示す回路図である。

【００４２】制御回路３１は、遅延回路４１、検知回路
としてのＤフリップフロップ回路（以下、ＤＦＦとい
う）４２、タイマー４３、アンド回路４４及びインバー
タ回路４５を備えている。遅延回路４１は、複数段（本
実施の形態では３段）のバッファ回路にて構成され、基
準クロックＲＣを遅延して、遅延基準信号ｉとして出力
する。

【００４３】ＤＦＦ４２には、期間情報信号ｋがデータ
信号として入力され、基準クロックＲＣがクロック信号
端子に入力される。又、ＤＦＦ４２には、自身の出力信
号がタイマー４３を介してクリア信号端子に入力され
る。ＤＦＦ４２は、Ｈレベルの期間情報信号ｋが入力さ
れているとき、基準クロックＲＣの立上がりに応答し
て、Ｈレベルの出力信号を出力する。

【００４４】タイマー４３は、そのＨレベルの出力信号
が入力されると、所定時間のカウント動作を開始し、所
定時間が経過すると、ＤＦＦ４２にクリア信号を出力す
る。従って、ＤＦＦ４２は、Ｈレベルの期間情報信号ｋ
が入力されているとき、基準クロックＲＣの立上がりに
応答して、所定時間の間Ｈレベルとなる出力信号を出力
することになる。

【００４５】アンド回路４４には、ＤＦＦ４２の出力信
号が入力されるとともに、自走指令信号ｈがインバータ
回路４５を介して入力される。アンド回路４４は、Ｈレ
ベルの自走指令信号ｈがインバータ回路４５を介して入
力されると、Ｌレベルの制御信号ｊ（維持信号）を出力
する。又、アンド回路４４は、Ｌレベルの自走指令信号
ｈがインバータ回路４５を介して入力されているとき、
ＤＦＦ４２からのＨレベルの出力信号に応答して、Ｈレ
ベルの制御信号ｊ（更新許可信号）を出力する。

【００４６】分周器３６は、Ｎサイクルカウンタ５１、
ＤＦＦ５２及びタイマー５３を備える。Ｎサイクルカウ
ンタ５１には、ＶＣＯ３５（ＰＬＬ回路１９）から出力
されるクロック信号ＣＬＫが入力される。Ｎサイクルカ
ウンタ５１は、クロック信号の立上がりをカウントし、
そのカウント値ｌを出力する。又、Ｎサイクルカウンタ
５１は、クロック信号ＣＬＫがＮ回立上がる毎に１回立
上がるパルス信号をＤＦＦ５２に出力する。

【００４７】ＤＦＦ５２には、高電位電源ＶDDがデータ
信号端子に入力され、Ｎサイクルカウンタ５１からのパ
ルス信号がクロック信号端子に入力される。又、ＤＦＦ
５２には、自身の出力信号がタイマー５３を介してクリ
ア信号端子に入力される。ＤＦＦ５２は、Ｎサイクルカ
ウンタ５１からのパルス信号の立上がりに応答して、Ｈ
レベルの出力信号を分周信号ｍ１として出力する。

【００４８】タイマー５３は、そのＨレベルの出力信号
（分周信号ｍ１）が入力されると、所定時間のカウント
動作を開始し、所定時間が経過すると、ＤＦＦ５２にク
リア信号を出力する。従って、ＤＦＦ５２は、Ｎサイク
ルカウンタ５１からのパルス信号の立上がりに応答し
て、所定時間の間Ｈレベルとなる出力信号を分周信号ｍ
１として出力することになる。

【００４９】位相比較器３２は、２つのＤＦＦ６１，６
２、２つのアンド回路６３，６４、ナンド回路６５、及
び高電位電源ＶDDと低電位電源ＶSSの間に直列に接続さ
れたＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳト
ランジスタという）６６及びＮチャネルＭＯＳトランジ
スタ（以下、ＮＭＯＳトランジスタという）６７を備え
る。

【００５０】ＤＦＦ６１には、高電位電源ＶDDがデータ
信号端子に入力され、制御回路３１からの遅延基準信号
ｉがクロック信号端子に入力される。ＤＦＦ６１は、遅
延基準信号ｉの立上がりに応答して、Ｈレベルの出力信
号をナンド回路６５に出力するとともに、Ｌレベルの出
力信号をＰＭＯＳトランジスタ６６のゲートに出力す
る。

【００５１】アンド回路６３には、制御回路３１からの
制御信号ｊがバッファ回路６８を介する分だけ遅延され
て入力されるとともに、分周器３６からの分周信号ｍ１
が入力される。アンド回路６３は、バッファ回路６８に
て遅延されたＨレベルの制御信号ｊが入力されていると
き、かつＨレベルの分周信号ｍ１が入力されているとき
Ｈレベルの信号ｍ２を出力する。

【００５２】ＤＦＦ６２には、高電位電源ＶDDがデータ
信号端子に入力され、信号ｍ２がクロック信号端子に入
力される。ＤＦＦ６２は、信号ｍ２の立上がりに応答し
て、Ｈレベルの出力信号をＮＭＯＳトランジスタ６７の
ゲート及びナンド回路６５に出力する。

【００５３】アンド回路６４には、ナンド回路６５の出
力信号及び制御信号ｊが入力される。そして、両ＤＦＦ
６１，６２には、アンド回路６４の出力信号がクリア信
号端子に入力される。

【００５４】従って、両ＤＦＦ６１，６２は、位相比較
器３２にＬレベルの制御信号ｊ（維持信号）が入力され
ているとき、クリア信号端子に入力されるＬレベルの信
号に基づいて出力信号をクリアする。この出力信号によ
り、ＰＭＯＳトランジスタ６６及びＮＭＯＳトランジス
タ６７はオフの状態を保持する。又、ＤＦＦ６１は、位
相比較器３２にＨレベルの制御信号ｊ（更新許可信号）
が入力されているとき、Ｈレベルの遅延基準信号ｉに応
答してＬレベルの信号を出力し、その信号に応答してＰ
ＭＯＳトランジスタ６６がオンし、そのドレインからＨ
レベルの出力信号ｐが出力される。

【００５５】ＤＦＦ６２は、位相比較器３２にＨレベル
の制御信号ｊ（更新許可信号）が入力されているとき、
Ｈレベルの信号ｍ２に応答してＨレベルの信号を出力
し、その信号に応答してＮＭＯＳトランジスタ６７がオ
ンし、そのドレインからＬレベルの出力信号ｐが出力さ
れる。そして、両トランジスタ６６，６７がオンされて
位相の比較動作が終了すると、ナンド回路６５はＬレベ
ルの出力信号を出力する。すると、アンド回路６４はＬ
レベルの信号を出力し、その出力信号により両ＤＦＦ６
１，６２が出力信号をクリアするため、ＰＭＯＳトラン
ジスタ６６及びＮＭＯＳトランジスタ６７がオフする。

【００５６】尚、出力信号ｍ２は、アンド回路６３に遅
延された制御信号ｊが入力されることから、制御信号ｊ
より必ず後に立上がる。従って、ＤＦＦ６２は、制御信
号ｊの立上がりに基づいてクリアが終了された後に信号
ｍ２の立上がりエッジにて確実に動作する。

【００５７】次に、このように構成されたディスク装置
におけるＰＬＬ回路１９の作用を図４〜図９に従って説
明する。図４に示すように、ＰＬＬ回路１９に入力され
る基準クロックＲＣにおいて、立上がるはずの破線で示
すパルスＡが欠けてしまった場合、制御回路３１から
は、Ｌレベルの遅延基準信号ｉが出力され続ける。又、
期間情報生成回路３７からは、分周器３６から出力され
るカウント値ｌに基づいて、カウント値ｌが「Ｎ−２」
から「２」までの所定期間ｔでＨレベルとなる期間情報
信号ｋが出力される。

【００５８】しかし、その所定期間ｔ内で基準クロック
ＲＣが立上がらないため、制御回路３１からは、Ｌレベ
ルの制御信号（維持信号）ｊが出力され続ける。従っ
て、位相比較器３２は非活性化され続ける。これによ
り、分周信号ｍ１が立上がっても、即ち分周器３６のＮ
サイクルカウンタ５１にてクロック信号ＣＬＫの立上が
りがＮ回カウントされても、位相比較器３２にて比較動
作が開始されない。その結果、ＰＬＬ回路１９は自走
し、生成したクロック信号ＣＬＫの周期は（同期状態
で）維持される。

【００５９】図５に示すように、ＰＬＬ回路１９に入力
される基準クロックＲＣにおいて、所定期間ｔ（カウン
ト値ｌが「Ｎ−２」から「２」まで）以外の時期にノイ
ズＸが含まれた場合、制御回路３１からは基準クロック
ＲＣ（ノイズＸを含む）の立上がりを遅延した遅延基準
信号ｉが出力される。又、期間情報生成回路３７から
は、分周器３６から出力されるカウント値ｌに基づい
て、カウント値ｌが「Ｎ−２」から「２」までの所定期
間ｔでＨレベルとなる期間情報信号ｋが出力される。

【００６０】そして、まず、その所定期間ｔ内に基準ク
ロックＲＣが立上がると、該立上がりが制御回路３１の
ＤＦＦ４２にて正常な基準クロックＲＣに基づくもので
あると判別され、所定時間の間Ｈレベルとなる制御信号
（更新許可信号）ｊが直ちに出力される。尚、本実施の
形態の遅延回路４１は、遅延基準信号ｉを該所定時間内
の所定タイミングまで遅延させるように設定されてい
る。

【００６１】ここで（バッファ回路６８による）遅延期
間は、基準クロックＲＣが入力されてからＤＦＦ６１，
６２のクリア状態が解除されるまでの期間を設定してい
るが、この遅延期間を設けたことにより、分周信号ｍ１
の位相が進んでいる時にはこの遅延量で決まる固定の位
相遅れ値をチャージポンプ３３へ供給することになる
（後述）。

【００６２】すると、位相比較器３２は活性化され、遅
延基準信号ｉと分周信号ｍ１に基づく信号との比較動作
が行なわれる。尚、分周信号ｍ１に基づく信号とは、ア
ンド回路６３の出力信号ｍ２である。すると、位相比較
器３２からは、遅延基準信号ｉと信号ｍ２との位相差に
応じたパルス信号ｐが出力される。従って、このとき、
ＰＬＬ回路１９では、正常な基準クロックＲＣに基づい
た次のクロック信号ＣＬＫが生成される。

【００６３】そして、所定時間の間Ｈレベルとなった制
御信号ｊ（更新許可信号）が立下がると、位相比較器３
２は非活性化される。又、所定期間ｔが経過し期間情報
信号ｋが立下がった後、ノイズＸが立上がっても、該立
上がりが制御回路３１のＤＦＦ４２にて異常なものであ
ると判別され、Ｈレベルの制御信号（更新許可信号）ｊ
が出力されることはない。これにより、該ノイズＸの立
上がりに基づいて遅延基準信号ｉが立上がっても、その
立上がりに基づいて比較動作が行なわれることはない。
従って、ＰＬＬ回路１９は自走し、生成したクロック信
号ＣＬＫの周期は維持される。

【００６４】又、図９に示すように、ＣＰＵ１６からＨ
レベルの自走指令信号ｈが入力されているとき（シーク
動作中）、制御回路３１からはＬレベルの制御信号（維
持信号）ｊが出力される。従って、位相比較器３２は非
活性化される。これにより、シーク動作中、基準クロッ
クＲＣ及び分周信号ｍ１の立上がりに関わらず、ＰＬＬ
回路１９は自走し、生成したクロック信号ＣＬＫの周期
が維持される。

【００６５】次に、位相比較器３２にて行われる比較動
作について詳述する。図６に示すように、Ｈレベルの制
御信号ｊが出力されている所定時間内において、分周信
号ｍ１が遅延基準信号ｉより遅く立上がった場合、遅延
基準信号ｉと比較される信号ｍ２は、分周信号ｍ１の立
上がりとともに立上がる。従って、位相比較器３２で
は、遅延基準信号ｉの立上がりと信号ｍ１の立上がりと
の位相差Ｚ１に応じたパルス信号ｐが生成される。

【００６６】図７に示すように、Ｈレベルの制御信号ｊ
が出力されて少なくとも若干の時間（バッファ回路６８
の遅延時間分）が経過した所定時間内において、分周信
号ｍ１が遅延基準信号ｉより速く立上がった場合、遅延
基準信号ｉと比較される信号ｍ２は、分周信号ｍ１の立
上がりとともに立上がる。従って、位相比較器３２で
は、信号ｍ１の立上がりと遅延基準信号ｉの立上がりと
の位相差Ｚ２に応じたパルス信号ｐが生成される。

【００６７】図８に示すように、Ｈレベルの制御信号ｊ
が出力され若干の時間（バッファ回路６８の遅延時間
分）が経過する以前に、分周信号ｍ１が立上がった場
合、遅延基準信号ｉと比較される信号ｍ２は、制御信号
ｊの立上がりに基づいて立上がり、制御信号ｊの立上が
りから若干（バッファ回路６８の遅延時間分）遅延して
立上がる。従って、位相比較器３２では、制御信号ｊが
立上がってから若干の時間が経過したときの立上がりと
遅延基準信号ｉの立上がりとの位相差Ｚ３に応じたパル
ス信号ｐが生成される。

【００６８】このように、位相差Ｚ３は分周信号ｍ１と
遅延基準信号ｉの位相差を示していないが、その位相差
Ｚ３は遅延基準信号ｉの立上がりに対して分周信号ｍ１
の立上がりを近づけるようにＰＬＬ回路１９を動作させ
る。すなわち、本実施例では、分周信号ｍ１の位相が遅
延基準信号ｉのよりも進んでいる場合には、遅延回路４
１で決まる固定値Ｚ３で分周信号ｍ１の位相を遅らせる
わけである。この比較動作が繰り返されると、いずれ図
７に示した状態となり、位相差に基づいた比較動作が行
なわれる。

【００６９】本実施の形態では、以下に示す作用効果を
得ることができる。（１）期間情報生成回路３７では、分周器３６から出力
されるカウント値ｌに基づいて、カウント値ｌが「Ｎ−
２」から「２」までの所定期間ｔでＨレベルとなる期間
情報信号ｋが生成される。そして、その所定期間ｔ内に
基準クロックＲＣが立上がると、制御回路３１にて所定
時間の間Ｈレベルとなる制御信号（更新許可信号）ｊが
生成され、そのＨレベルの制御信号ｊに基づいて位相比
較器３２が活性化される。すると、その基準クロックＲ
Ｃに基づく遅延基準信号ｉと分周信号ｍ１に基づく信号
ｍ２との比較動作が行われ、次のクロック信号ＣＬＫが
生成される。

【００７０】又、所定期間ｔ以外のとき、及び所定期間
ｔ内に基準クロックＲＣが立上がらなかったとき、制御
回路３１にてＬレベルの制御信号（維持信号）ｊが生成
され続ける。すると、そのＬレベルの制御信号ｊに基づ
いて位相比較器３２が非活性化され続け、比較動作は行
われない。従って、前回生成したクロック信号ＣＬＫの
周期は維持される。

【００７１】これにより、このＰＬＬ回路１９では、入
力される基準クロックＲＣの所定期間ｔ以外の時期にノ
イズＸが含まれたり、該基準クロックＲＣのパルスＡが
欠けたりしても、基準クロックＲＣに基づいて逓倍した
（正常な）クロック信号ＣＬＫが生成される。又、この
とき所定期間ｔ外のノイズＸ等に基づいた比較動作を行
なうことがないので、安定したクロック信号ＣＬＫを生
成するまでの時間が短縮化される。その結果、このデー
タ読み出し装置では、データの読み出し動作中のエラー
が低減されるとともに、光ディスク１１へのアクセス時
間が長時間化しない。

【００７２】又、このデータ書き込み装置では、データ
の書き込み動作中のエラーが低減されるとともに、光デ
ィスク１１へのアクセス時間が長時間化しない。さら
に、このディスク装置では、データの読み出し動作中及
び書き込み動作中のエラーが低減されるとともに、光デ
ィスク１１へのアクセス時間が長時間化しない。

【００７３】（２）期間情報生成回路３７は、分周器３
６が備えるＮサイクルカウンタ５１から出力されるカウ
ント値ｌに基づいて、所定期間ｔの間Ｈレベルとなる期
間情報信号ｋを生成するようにした。これにより、クロ
ック信号ＣＬＫをカウントするカウンタをＮサイクルカ
ウンタ５１のみとすることができる。その結果、ＰＬＬ
回路１９の回路規模が増大してしまうことは防止され
る。

【００７４】（３）制御回路３１のＤＦＦ４２では、所
定期間ｔ内に基準クロックＲＣが立上がったかどうかが
検知される。そして、その検知結果に基づいて位相比較
器３２を非活性化させるためのＬレベルの制御信号（維
持信号）ｊ、又は位相比較器３２を活性化させるための
所定時間の間Ｈレベルとなる制御信号（更新許可信号）
ｊが出力される。又、基準クロックＲＣは、遅延回路４
１にて所定時間内の所定タイミングまで遅延され遅延基
準信号ｉとして位相比較器３２に出力される。従って、
制御信号ｊが立上がってから、即ち位相比較器３２が活
性化されてから遅延基準信号ｉが立上がるまでに所定時
間が確保される。これにより、位相比較器３２による比
較動作は、分周信号ｍ１が遅延基準信号ｉより略所定時
間速く立上がっても正確に行われる。

【００７５】（４）Ｈレベルの制御信号（更新許可信
号）ｊは、所定期間ｔ内に基準クロックＲＣが立上がっ
たとき、該立上がりに基づいて直ちに出力される。即
ち、所定期間ｔ内に基準クロックＲＣが立上がると、所
定期間ｔ内であっても直ちに位相比較器３２が活性化さ
れ比較動作が開始される。従って、基準クロックＲＣが
立上がったかどうかを検知する所定期間ｔと、位相比較
器３２が活性化され比較動作を行なう期間とが、完全に
独立した別の期間にならない。これにより、ＰＬＬ回路
１９が基準クロックＲＣに基づいて逓倍したクロック信
号ＣＬＫを生成する時間（光ディスク１１へのアクセス
時間）がさらに短くなる。

【００７６】（５）制御回路３１は、シーク動作中、即
ちＨレベルの自走指令信号ｈが入力されているとき、位
相比較器３２を非活性化させるための維持信号としての
Ｌレベルの制御信号ｊを位相比較器３２に出力するよう
にした。従って、シーク動作中は、前回生成したクロッ
ク信号ＣＬＫの周期が維持される。これにより、シーク
動作が終了した後、再びＰＬＬ回路１９が基準クロック
ＲＣに基づいて逓倍したクロック信号ＣＬＫを生成する
ときの生成時間が短縮される。その結果、光ディスク１
１へのアクセス時間が短縮化される。

【００７７】（６）光ディスク１１を、その作成時にク
ロック情報ｃが予め記録されたものとした。従って、デ
ータ書き込み動作時にデータと共にクロック情報を書き
込む必要がない。

【００７８】上記実施の形態は、以下のように変更して
実施してもよい。・上記実施の形態の書き込みデータＷＤは、その一部に
周期パターンが含まれるものとしてもよい。詳述する
と、ホストコンピュータ１７から入出力インタフェース
２０を介して入力される書き込みデータＷＤには、例え
ば図１０に示すように、その先端に既知の周期パターン
「１１００１１００」が含められている。記録回路２３
は、書き込みデータＷＤ（周期パターンを含む）に基づ
いた信号を変換回路２４に出力する。そして、ヘッド１
２にて光ディスク１１のクロック情報ｃが記録された箇
所以外の記録トラック（セクタ）に周期パターン「１１
００１１００」及びデータを書き込ませる。

【００７９】上記したように、その作成時にクロック情
報ｃが記録され、さらにデータ書き込み動作時に書き込
みデータＷＤの一部に周期パターン「１１００１１０
０」が記録された光ディスク１１は、図１１に示す再生
回路７１によって書き込まれたデータが再生される。

【００８０】再生回路７１は、データの書き込み動作時
に発生するクロック情報ｃの位置に対する書き込んだ周
期パターン「１１００１１００」の位置のずれに基づい
て、ＰＬＬ回路１９から出力されるクロック信号ＣＬＫ
ａの位相を補正したクロック信号ＣＬＫｂを生成し、そ
のクロック信号ＣＬＫｂに基づいてデータを再生する。

【００８１】詳述すると、再生回路７１は、周期パター
ン検出部７２と、比較部７３と、位相補正部７４と、復
調回路７５とを備える。周期パターン検出部７２は、ま
ずＰＬＬ回路１９から出力され、位相補正部７４を介し
て入力されるクロック信号ＣＬＫａ（ＣＬＫｂ）に基づ
いて周期パターン「１１００１１００」を検出する。比
較部７３は、クロック信号ＣＬＫａと、周期パターン
「１１００１１００」に基づく信号との位相を比較す
る。位相補正部７４は、比較部７３の比較結果に基づい
て、クロック信号ＣＬＫａの位相を補正し次のクロック
信号ＣＬＫｂを生成する。そして、復調回路７５は、そ
の補正したクロック信号ＣＬＫｂに基づいて、データを
再生する。

【００８２】上記したディスク装置（書き込み装置）で
は、データの書き込み動作時において、書き込みデータ
ＷＤが出力されてから実際にその内容（データ）が光デ
ィスク１１に書き込まれるまでに微少な時間を要する。
これにより、書き込まれたデータ（周期パターンを含
む）の位置は、クロック情報ｃが記録された箇所以外の
記録トラック（セクタ）において、若干ずれる（位置が
不定となる）ことがある。又、光ディスク１１に記録さ
れたデータに基づく信号が復調回路７５に入力されるま
でには、伝送系の遅延等により、微少な時間を要する。
これらのこと等から、クロック情報ｃに基づきＰＬＬ回
路１９にて生成したクロック信号ＣＬＫａに基づいてデ
ータの再生を行なうことは、エラーの原因となる。

【００８３】しかしながら、上記したディスク装置（デ
ータ読み出し装置）においては、クロック情報ｃに基づ
きＰＬＬ回路１９にて生成したクロック信号ＣＬＫａ
は、まず検出した周期パターン「１１００１１００」に
よりその位相が補正される。そして、その補正したクロ
ック信号ＣＬＫｂに基づいて復調回路７５にてデータが
再生される。従って、復調回路７５では、データが確実
に再生される。その結果、このデータ読み出し装置で
は、データの読み出し動作中のエラーが低減されるとと
もに、光ディスク１１へのアクセス時間が長時間化しな
い。又、このディスク装置では、データの読み出し動作
中のエラーが低減されるとともに、データの読み出し動
作中における光ディスク１１へのアクセス時間が長時間
化しない。

【００８４】・上記実施の形態では、期間情報生成回路
３７は、分周器３６が備えるＮサイクルカウンタ５１か
ら出力されるカウント値ｌに基づいて期間情報信号ｋを
生成するようにしたが、クロック信号ＣＬＫをカウント
するカウンタを別に設け、そのカウンタから出力される
カウント値に基づいて期間情報信号ｋを生成するように
してもよい。このようにしても、上記実施の形態の効果
（１），（３）〜（６）と同様の効果を得ることができ
る。

【００８５】・上記実施の形態では、Ｈレベルの期間情
報信号ｋが出力される所定期間ｔ内に基準クロックＲＣ
が立上がると、その所定期間ｔ内であっても直ちに位相
比較器３２が活性化され比較動作が開始されるとした
が、基準クロックＲＣが立上がったかどうかを検知する
該所定期間ｔと、位相比較器３２が活性化され比較動作
を行なう期間とを完全に独立した別の期間としてもよ
い。尚、この場合、制御回路３１の構成等を適宜変更す
る必要がある。このようにしても、上記実施の形態の効
果（１）〜（３），（５），（６）と同様の効果を得る
ことができる。

【００８６】・上記実施の形態では、シーク動作中は、
ＣＰＵ１６からＨレベルの自走指令信号ｈを出力させ、
該信号に基づいて位相比較器３２を非活性化させるよう
にしたが、その機能を有さない装置に具体化してもよ
い。この場合、制御回路３１のインバータ回路４５及び
アンド回路４４を省略して、ＤＦＦ４２の出力信号を制
御信号ｊとする。このようにしても、上記実施の形態の
効果（１）〜（３），（６）と同様の効果を得ることが
できる。

【００８７】・上記実施の形態では、光ディスク１１
は、その作成時にクロック情報ｃが予め記録されたもの
としたが、作成時にクロック情報ｃが記録されていない
ものとしてもよい。すなわち、光ディスク１１を、媒体
のフォーマット時、又はデータ記録時にクロック情報と
同様の情報が書き込まれるものとしてもよい。この場
合、データ書き込み装置では、媒体のフォーマット時、
又はデータ記録時に適宜クロック情報と同様の情報（所
謂ＶＦＯパターン）を書き込む必要がある。又、この場
合、クロック情報とデータとが同じ方式で記録されるこ
とになるため、第１及び第２Ａ／Ｄ変換器１８，２１は
１つのＡ／Ｄ変換器に変更することができる。このよう
にしても、上記実施の形態の効果（１）〜（５）と同様
の効果を得ることができる。

【００８８】・上記実施の形態の制御回路３１は、Ｌレ
ベルの制御信号（維持信号）ｊを位相比較器３２に出力
し、該位相比較器３２を非活性化させることにより、前
回生成したクロック信号ＣＬＫの周期を維持させるとし
たが、他の方法で前回生成したクロック信号ＣＬＫの周
期を維持させるようにしてもよい。

【００８９】・例えば、図２に破線で示すように、Ｌレ
ベルの制御信号（維持信号）ｊをチャージポンプ３３に
出力し、位相比較器３２からのパルス信号に関係なくチ
ャージポンプ３３から出力される出力電流を維持させる
ことにより、前回生成したクロック信号ＣＬＫの周期を
維持させるようにしてもよい。

【００９０】・例えば、図２に破線で示すように、Ｌレ
ベルの制御信号（維持信号）ｊをＬＰＦ３４に出力し、
チャージポンプ３３からの出力電流に関係なくＬＰＦ３
４から出力される直流制御電圧を維持させることによ
り、前回生成したクロック信号ＣＬＫの周期を維持させ
るようにしてもよい。

【００９１】・上記実施の形態の制御回路３１は、所定
期間ｔ内に基準クロックＲＣが立上がらなかったとき、
前回生成したクロック信号ＣＬＫの周期を維持させると
したが、そのとき、予め定められた周期のクロック信号
ＣＬＫを出力させるようにしてもよい。例えば、図２に
破線で示すように、予め定められた一定周期の基準信号
ｑを出力する別の期間維持発振器８１を設け、所定期間
ｔ内に基準クロックＲＣが立上がらなかったとき、遅延
基準信号ｉに代えて基準信号ｑを位相比較器３２に出力
させる。位相比較器３２は基準信号ｑと分周信号ｍ１の
位相差に基づく信号Ｐを出力する。このようにして基準
信号ｑによりクロック信号ＣＬＫの周期を維持すること
で、所定期間ｔ内に基準クロックＲＣが立上がらなかっ
たときのクロック信号ＣＬＫの変動を低減することがで
きる。

【００９２】・又、期間維持発振器８１を予め定められ
た一定周期の一定クロック信号ＣＬＫ１を出力する別の
発振器８１として、所定期間ｔ内に基準クロックＲＣが
立上がらなかったとき、クロック信号ＣＬＫに代えて一
定クロック信号ＣＬＫ１を出力させる。そして、分周器
３６は、このクロック信号ＣＬＫ１を分周した分周信号
ｍ１を生成する。このようにしても、所定期間ｔ内に基
準クロックＲＣが立上がらなかったときのクロック信号
ＣＬＫの変動が低減される。

【００９３】

【発明の効果】以上説明したように本発明によれば、Ｐ
ＬＬ回路に入力される基準信号にノイズや欠けが生じて
も、ＰＬＬ回路がノイズや欠けに同期した出力を行なわ
ないため、安定したＰＬＬ動作を実現できる。

【００９４】また、そのＰＬＬ回路の動作をディスク装
置に採用すれば、記録媒体への書き込みや読み出しの信
頼性が向上する。

【図面の簡単な説明】

【図１】実施の形態におけるディスク装置を示すブロッ
ク図。

【図２】実施の形態におけるＰＬＬ回路を示すブロック
図。

【図３】実施の形態の制御回路、位相比較器及び分周器
を示す論理回路図。

【図４】ＰＬＬ回路の作用を説明するためのタイミング
チャート。

【図５】ＰＬＬ回路の作用を説明するためのタイミング
チャート。

【図６】ＰＬＬ回路の作用を説明するためのタイミング
チャート。

【図７】ＰＬＬ回路の作用を説明するためのタイミング
チャート。

【図８】ＰＬＬ回路の作用を説明するためのタイミング
チャート。

【図９】ＰＬＬ回路の作用を説明するためのタイミング
チャート。

【図１０】周期パターンの説明図。

【図１１】別例の再生回路を示すブロック図。

【図１２】（ａ）クロック情報の説明図。（ｂ）ＰＬＬ
回路の波形図。

【図１３】従来技術におけるディスク装置の説明図。

【図１４】基準クロックの波形図。

【符号の説明】

１１記録媒体としての光ディスク１９ＰＬＬ回路２２，７１再生回路２３記録回路３１制御回路３２位相比較器３３チャージポンプ３４ローパスフィルタ３５電圧制御発振器３６分周器３７期間情報生成回路４１遅延回路４２検知回路としてのＤフリップフロップ回路５１Ｎサイクルカウンタ７２周期パターン検出部７３比較部７４位相補正部７５復調回路ｃクロック情報ＲＣ基準信号としての基準クロックＣＬＫＰＬＬ回路の出力信号としてのクロック信号ＣＬＫａＰＬＬ回路の出力信号としてのクロック信号ＣＬＫｂ補正したクロック信号ｊ維持信号又は更新許可信号としての制御信号ｋ期間情報としての期間情報信号ｌカウント値ｍ１帰還信号としての分周信号ｐ位相差信号としてのパルス信号ｔ所定期間

フロントページの続き (72)発明者板倉昭宏神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5D044 BC01 BC02 CC04 GM12 GM14 GM15 5J106 AA04 BB03 CC01 CC21 CC38 CC41 CC52 DD17 DD48 EE06 FF06 GG04 GG15 GG18 HH03 HH10 KK18 LL02 LL06

Claims

【特許請求の範囲】

【請求項１】基準信号と帰還信号との位相を比較して
位相差信号を出力する位相比較器と、前記位相差信号に基づいた出力をなすチャージポンプ
と、前記チャージポンプ出力を平滑化して制御電圧を出力す
るローパスフィルタと、前記制御電圧に基づいた周波数の出力信号を発生する電
圧制御発振器と、前記電圧制御発振器の出力信号を分周して、前記帰還信
号を発生する分周器と、前記電圧制御発振器の出力信号に基づいて、次に基準信
号が入来すると予想される時期を含む所定期間を示す期
間情報を生成する期間情報生成回路と、前記期間情報を参照し、その期間に基準信号が入来した
ことを検知して、その基準信号と帰還信号との位相差信
号に基づいて前記電圧制御発振器の出力を制御し、ま
た、その期間に基準信号が入来しなければ、予め定めら
れた周期の維持を行なわせる制御回路とを備えたことを
特徴とするＰＬＬ回路。
【請求項２】前記予め定められた周期は、前の同期状
態の周期であることを特徴とする請求項１に記載のＰＬ
Ｌ回路。
【請求項３】前記周期の維持は、前記位相比較器を非
活性化することでなすことを特徴とする請求項２に記載
のＰＬＬ回路。
【請求項４】前記周期の維持は、前記チャージポンプ
の出力を維持することでなすことを特徴とする請求項２
に記載のＰＬＬ回路。
【請求項５】前記周期の維持は、前記ローパスフィル
タから出力される制御電圧を維持することでなすことを
特徴とする請求項２に記載のＰＬＬ回路。
【請求項６】前記予め定められた周期は、一定の周期
の信号を出力する期間維持発振器の周期であることを特
徴とする請求項１に記載のＰＬＬ回路。
【請求項７】前記周期の維持は、前記期間維持発振器
の出力を前記位相比較器の基準信号として入力すること
でなすことを特徴とする請求項６に記載のＰＬＬ回路。
【請求項８】前記期間情報生成回路は、前記分周器が
備えるカウンタによって計数された値に基づいて前記期
間情報を生成することを特徴とする請求項１に記載のＰ
ＬＬ回路。
【請求項９】前記期間情報生成回路は、前記分周器と
は別に設けられたカウンタによって計数された値に基づ
いて前記期間情報を生成することを特徴とする請求項１
に記載のＰＬＬ回路。
【請求項１０】前記基準信号は、記録媒体に記録され
たクロック情報に基づいて生成されることを特徴とする
請求項１に記載のＰＬＬ回路。
【請求項１１】前記制御回路は、前記基準信号を遅延する遅延回路と、前記期間情報によって示される期間中に前記基準信号が
入来した場合に、所定時間の更新許可信号を出力する検
知回路とを備え、前記位相比較器は、前記更新許可信号を遅延した信号の期間に入力される前
記帰還信号が入力されるフリップフロップと、前記遅延
された基準信号が入力されるフリップフロップとを備
え、前記更新許可信号が入力されるまでは両フロップフ
ロップともリセット状態にせしめられることを特徴とす
る請求項１に記載のＰＬＬ回路。
【請求項１２】ＰＬＬ回路の発振器出力に基づいて生
成され、次に基準信号が入来すると予想される時期を含
む所定期間を示す期間情報を参照し、その期間に基準信
号が入来したことを検知して、その基準信号と帰還信号
との位相差信号に基づいて電圧制御発振器の出力信号を
制御し、また、その期間に基準信号が入来しなければ、
予め定められた周期の維持を行なわせる動作を前記ＰＬ
Ｌ回路に指示する制御回路を備えたことを特徴とするＰ
ＬＬ回路の制御装置。
【請求項１３】前記予め定められた周期は、前の同期
状態の周期であることを特徴とする請求項１２に記載の
ＰＬＬ回路の制御装置。
【請求項１４】前記周期の維持は、ＰＬＬ回路の位相
比較器を非活性化させる制御によってなすことを特徴と
する請求項１３に記載のＰＬＬ回路の制御装置。
【請求項１５】前記周期の維持は、ＰＬＬ回路のチャ
ージポンプの出力を維持させる制御によってなすことを
特徴とする請求項１３に記載のＰＬＬ回路の制御装置。
【請求項１６】前記周期の維持は、ＰＬＬ回路のロー
パスフィルタから出力される制御電圧を維持させる制御
によってなすことを特徴とする請求項１３に記載のＰＬ
Ｌ回路の制御装置。
【請求項１７】前記予め定められた周期は、一定の周
期の信号を出力する期間維持発振器の周期であることを
特徴とする請求項１２に記載のＰＬＬ回路の制御装置。
【請求項１８】前記周期の維持は、前記期間維持発振
器の出力を前記位相比較器の基準信号として入力する制
御によってなすことを特徴とする請求項１７に記載のＰ
ＬＬ回路の制御装置。
【請求項１９】前記期間情報は、ＰＬＬ回路の帰還信
号を発生する分周器が備えるカウンタによって計数され
た値に基づいて生成されたものであることを特徴とする
請求項１２に記載のＰＬＬ回路の制御装置。
【請求項２０】前記期間情報は、ＰＬＬ回路の帰還信
号を発生する分周器とは別に設けられたカウンタによっ
て計数された値に基づいて生成されたものであることを
特徴とする請求項１２に記載のＰＬＬ回路の制御装置。
【請求項２１】前記基準信号は、記録媒体に記録され
たクロック情報に基づいて生成されることを特徴とする
請求項１２に記載のＰＬＬ回路の制御装置。
【請求項２２】前記制御回路は、前記基準信号を遅延する遅延回路と、前記期間情報によって示される期間中に前記基準信号が
入来した場合に、所定時間の更新許可信号を出力する検
知回路とを備え、前記更新許可信号を遅延した信号の期間に前記帰還信号
が入力されるフリップフロップと、前記遅延された基準
信号が入力されるフリップフロップとを備える位相比較
器に対し、前記更新許可信号が入力されるまでは両フロ
ップフロップともリセット状態に制御することを特徴と
する請求項１２に記載のＰＬＬ回路の制御装置。
【請求項２３】記録媒体に記録されたクロック情報に
基づいた信号を請求項１２に記載のＰＬＬ回路の制御装
置によって制御されるＰＬＬ回路の基準信号とし、その
ＰＬＬ回路の発振器出力に基づいたクロックによって、
前記記録媒体に記録されたデータの再生および／または
記録媒体へのデータの書き込みをなすことを特徴とする
ディスク装置。
【請求項２４】記録媒体のシーク動作中は、請求項１
２に記載の維持動作を常に行なわせるように前記ＰＬＬ
回路を制御することを特徴とする請求項２３に記載のデ
ィスク装置。
【請求項２５】前記記録媒体は、前記クロック情報が
媒体作成時に予め形成されたものであることを特徴とす
る請求項２３に記載のディスク装置。
【請求項２６】前記記録媒体は、前記クロック情報が
媒体へのフォーマット時又はデータ記録時に書き込まれ
たものであることを特徴とする請求項２３に記載のディ
スク装置。
【請求項２７】前記記録媒体には周期パターンが記録
され、その周期パターンに基づいて、前記ＰＬＬ回路の
発振器出力または、前記データの再生時あるいは前記デ
ータの書き込み時に使用されるクロックの位相を補正す
ることを特徴とする請求項２３に記載のディスク装置。
【請求項２８】シーク動作中は、記録媒体に記録され
ている基準クロック情報を参照したＰＬＬ回路の位相合
わせを活性化して、シーク動作前の同期状態を維持し、
シーク終了時に前記位相合わせを再開することを特徴と
するディスク装置。